KR101834241B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101834241B1
KR101834241B1 KR1020110025981A KR20110025981A KR101834241B1 KR 101834241 B1 KR101834241 B1 KR 101834241B1 KR 1020110025981 A KR1020110025981 A KR 1020110025981A KR 20110025981 A KR20110025981 A KR 20110025981A KR 101834241 B1 KR101834241 B1 KR 101834241B1
Authority
KR
South Korea
Prior art keywords
photoresist
curing
pattern
hole
forming
Prior art date
Application number
KR1020110025981A
Other languages
English (en)
Other versions
KR20120108298A (ko
Inventor
이성구
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110025981A priority Critical patent/KR101834241B1/ko
Priority to US13/336,238 priority patent/US8609544B2/en
Publication of KR20120108298A publication Critical patent/KR20120108298A/ko
Application granted granted Critical
Publication of KR101834241B1 publication Critical patent/KR101834241B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 피식각층 상에 홀을 포함하는 제1 포토레지스트를 형성하는 단계, 상기 홀이 매워지도록 표면큐어링막을 형성하여 상기 홀 내벽의 상기 제1 포토레지스트를 경화함으로써, 제1 경화패턴을 형성하는 단계, 상기 표면큐어링막을 제거하는 단계, 상기 홀이 매워지도록 제2 포토레지스트를 형성하여 상기 제1 경화패턴과 접하는 상기 제2 포토레지스트를 경화함으로써, 제2 경화패턴을 형성하는 단계, 경화되지 않은 상기 제1 및 제2 포토레지스트를 제거하는 단계 및 상기 제1 및 제2 경화패턴을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 구체적으로 설명하면 공정이 간단한 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치는 인간의 기억, 기록능력을 전자적 수단에 의해 실현한 장치로서, 컴퓨터나 휴대전화, 방송기기, 교육 및 오락기기 등에서 저장매체로 사용된다. 반도체 장치가 시장에 출시된 것은 1971년이며, 이때의 메모리용량은 1Kbit였다. 이후, 반도체 장치의 메모리용량은 2~3년에 4배씩 증가하는 등, 경이적인 발전을 거듭하고 있다.
메모리용량의 증가에 비례하여 반도체 장치의 면적도 증가하고 있다. 하지만, 실제로 메모리용량과 연관되는 메모리셀(memory cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리용량을 확보하기 위해서는 한정된 메모리셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)은 점차 미세해 지고 있다. 선폭이 미세한 패턴을 형성하기 위해서 리소그라피 공정(lithography process)의 발전이 요구된다.
리소그라피 공정이란 기판 상부에 포토레지스트(photoresist)를 도포하고, 노광 및 현상(development)하여 미세 패턴을 정의하는 포토레지스트패턴을 형성하는 과정을 의미한다. 이와 같은 리소그래피 공정은 R = k1×λ / NA와 같이 광원의 파장(λ)과 개구수(Numerical Aperture : NA)에 따라 그 해상도(R)가 정해진다. 위 식에서 k1은 공정 상수를 의미하는데, 이는 물리적인 한계를 가지므로 통상적인 방법으로 그 값을 감소시키는 것을 거의 불가능하며, 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 감광막 물질을 새로 개발해야 하므로, 단파장 이하의 선폭을 갖는 미세 패턴을 형성하는 것이 어렵다. 따라서 노광 장치의 공정 능력을 고려한 패턴을 이중으로 중첩시킴으로써 노광 장치나 노광 조건의 변경 없이 미세한 패턴이 형성될 수 있도록 하는 더블 패터닝 공정(Double Patterning Technology)이 개발되었다. 나아가 이 더블 패터닝 공정과 유사하나, 이중 노광과 이중 패터닝이 필요 없어서 공정이 단순한 스페이서 패터닝 공정(Spacer Patterning Technology)이 개발되었다. 그러나, 스페이서 패터닝 공정 또한, 포토레지스트 패턴을 형성, 스페이서를 형성, 포토레지스트 패턴 제거와 같은 복잡한 단계로 진행되기 때문에, 이를 개선할 필요가 있다.
본 발명은 비용이 낮고, 공정이 간단한 반도체 소자의 제조 방법을 제공한다.
본 발명은 피식각층 상에 홀을 포함하는 제1 포토레지스트를 형성하는 단계, 상기 홀이 매워지도록 표면큐어링막을 형성하여 상기 홀 내벽의 상기 제1 포토레지스트를 경화함으로써, 제1 경화패턴을 형성하는 단계, 상기 표면큐어링막을 제거하는 단계, 상기 홀이 매워지도록 제2 포토레지스트를 형성하여 상기 제1 경화패턴과 접하는 상기 제2 포토레지스트를 경화함으로써, 제2 경화패턴을 형성하는 단계, 경화되지 않은 상기 제1 및 제2 포토레지스트를 제거하는 단계 및 상기 제1 및 제2 경화패턴을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 포함한다.
본 발명의 반도체 소자 제조 방법은 포토레지스트패턴을 스페이서 형태로 패터닝(경화)하고, 이를 식각장벽으로 피식각층을 식각하여 링패턴을 형성한다. 기존의 더블 패터닝 공정과 스페이서 패터닝 공정은 비용이 높고, 공정시간이 길며, 공정이 복잡하다. 더욱이, 스페이서 패터닝 공정은 스페이서 박막을 증착하는 공정과 식각하는 공정을 진행해야 하기 때문에 더욱더 복잡하다. 하지만, 포토레지스트는 스핀코팅 방식으로 도포가 가능하고, 별도의 식각이 필요 없기 때문에 공정이 간단하다. 포토레지스트는 비용 측면에서도 저렴하고, 패터닝 시간도 짧기 때문에 기존보다 유리하다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 나타낸 공정순서도이다.
도 2a 및 도 2b는 각각 도 1a 및 도 1e에 대응하는 전자현미경사진이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 나타낸 공정순서도이다. 도 2a 및 도 2b는 각각 도 1a 및 도 1e에 대응하는 전자현미경사진이다.
도 1a 및 도 2a에 도시된 바와 같이, 기판 상에 피식각층(1), 비정질카본막(2), 실리콘 산화질화막(3, SiON), 반사방지막(4) 및 제1 포토레지스트패턴(5)을 형성한다.
피식각층(1)은 전도막 또는 절연막일 수 있다. 피식각층(1)은 경우에 따라 실린더(cylinder)형 캐패시터를 제조하기 위한 전도막일 수 있고, 또는 STTRAM(Spin Transfer Torque Random Access Memory)의 MTJ(Magnetic Tunnel Junction)를 제조하기 위한 전도막일 수 있다.
비정질카본막(2)은 피식각층(1) 식각 시, 제1 포토레지스트패턴(5)의 식각장벽 능력을 보완하기 위해 사용된다. 즉, 비정질카본막(2)은 제1 포토레지스트패턴(5)만으로 피식각층(1)을 식각하기 어렵기 때문에 이를 보완하고자 사용된다. 비정질카본막은 제거가 용이하고, 피식각층(1)으로 사용되는 박막과 식각선택비가 높기 때문에 주로 사용되는 하드마스크막이다.
실리콘 산화질화막(3)은 비정질카본막(2)을 식각하기 위한 식각장벽으로 사용된다. 제1 포토레지스트패턴(5)과 비정질카본막(2)은 식각선택비가 낮기 때문에, 제1 포토레지스트패턴(5)을 식각장벽으로 비정질카본막(2)을 식각하기 어렵다. 그래서, 제1 포토레지스패턴(5)과 비정질카본막(2) 사이에 실리콘 산화질화막(3)을 개재시킨다.
반사방지막(4)은 제1 포토레지스트패턴(5)을 형성할 때 사용되는 광원의 반사를 방지하기 위해 사용된다. 반사방지막(4)은 유기계일 수 있으며, 200~240Å의 두께로 형성된다.
제1 포토레지스트패턴(5)은 반사방지막(4), 실리콘 산화질화막(3), 비정질카본막(2) 및 기판(1)을 식각하기 위한 식각장벽으로 사용된다. 제1 포토레지스트패턴(5)은 복수의 홀(6)을 포함한다. 홀(6)은 포토레지스트에 대해 노광과 현상을 진행하여 형성된다. 보다 구체적으로 설명하면, ArF 침수(immersion) 포토레지스트를 850~1100Å의 두께로 도포하고, 95~115℃의 온도에서 50~70초 동안 소프트 베이크(soft bake)한 후, 1.35NA dipole 35Y와 같은 광원으로 노광하여 55~60nm 폭의 홀(6)을 형성한다. 이때, 제1 포토레지스트패턴의 홀(6) 측벽 표면에는 H기가 배치된다. 이는 포토레지스트를 노광하는 과정에서 포토레지스트와 광원이 반응하여 생성된 것이다. 경우에 따라, ArF 침수 포토레지스트를 수분으로부터 보호하기 위해, 포토레지스트 상에 300~450Å의 탑코팅물질을 도포할 수 있다.
도 1b에 도시된 바와 같이, 홀(6)이 형성된 기판 상에 표면큐어링막(7)을 도포한다. 특히, 홀(6) 내부에 표면큐어링막(7)을 매립시킨다.
표면큐어링막(7)은 SCA(Surface Curing Agent) 기능을 가진 수용액이다. 표면큐어링막(7)은 수용액이기 때문에 스핀코팅 방식으로 도포된다. 표면큐어링막(7)의 일례로는 DOW사의 XL429 물질일 수 있다.
홀(6)에 표면큐어링막(7)이 매립되면, 홀(6) 측벽 표면에 배치된 H기와 표면큐어링막(7)이 반응하여 홀(6)의 측벽 표면을 경화시킨다. 홀(6)의 측면 표면을 보다 효율적으로 경화하기 위해서 베이크(bake) 공정을 추가할 수 있다.
홀(6) 외부의 제1 포토레지스트패턴(5)에도 표면큐어링막(7)이 도포될 수 있으나, 홀(6) 외부의 제1 포토레지스트패턴(5)에는 H기가 없기 때문에 경화되지 않는다. 홀(6) 외부의 제1 포토레지스트패턴(5)은 노광하는 과정에서 레티클에 의해 광원과의 반응이 방지되었기 때문이다.
이하, 설명의 편의를 위해 경화된 제1 포토레지스트패턴(5)을 제1 경화패턴(8)이라고 칭한다.
도 1c에 도시된 바와 같이, 표면큐어링막(7)을 제거한다.
표면큐어링막(7)의 제거는 현상(develop) 장비를 이용하여 진행한다. 이때,가교제(CL, cross linker)가 확산되면서 홀(6) 측벽의 제1 포토레지스트패턴(5)에 흡착된다. 가교제(CL)는 표면큐어링막(7)의 일부가 잔류하는 것을 의미한다. 이 또한, H기에 의한 것이다.
도 1d에 도시된 바와 같이, 표면큐어링막(7)이 제거된 기판 상에 제2 포토레지스트(9)를 도포한다.
제2 포토레지스트(9)는 ArF 침수 포토레지스트를 850~1100Å의 두께로 도포하고, 95~115℃의 온도에서 50~70초 동안 소프트 베이크하여 형성한다. 경우에 따라, 제2 포토레지스트(9)를 수분으로부터 보호하기 위해, 제2 포토레지스트(9) 상에 300~450Å의 탑코팅물질을 도포할 수 있다.
이와 같이, 제2 포토레지스트(9)를 도포하면 제2 포토레지스트(9)에 가교제(CL)가 확산되어 제2 포토레지스트(9)를 경화시킨다. 경화패턴(8)의 표면에 가교제(CL)가 분포하기 때문에 경화패턴(8)과 접하는 제2 포토레지스트(9)이 경화되며, 경화패턴(8)과 인접하지 않은 제2 포토레지스트패턴(9)은 경화되지 않는다. 이하, 설명의 편의를 위해 경화된 제2 포토레지스트(9)을 경화패턴(8)과 함께 경화패턴(8A)이라고 칭한다.
도 1e 및 도 2b에 도시된 바와 같이, 경화되지 않은 제1 포토레지스트패턴(5)과 제2 포토레지스트(9)를 제거한다.
경화되지 않은 제1 포토레지스트패턴(5)과 제2 포토레지스트(9)의 제거는 노광 및 현상으로 한다. 노광은 ArF DRY 또는 침수 스캐너(immersion scanner)로 진행한다. 노광은 레티클 없이 진행하는 플루드 노광(flood exposure) 방식으로 진행한다. 노광 시간은 경화패턴(8A)의 폭을 좌우한다. 노광 시간이 길면 경화패턴(8A)의 일부도 함께 제거되기 때문에 경화패턴(8A)의 폭이 좁아진다. 반대로, 노광 시간이 짧으면 경화패턴(8A)의 폭이 넓어진다. 따라서, 노광 시간을 제어하여 경화패턴(8A)의 두께를 조절한다. 노광을 진행한 후, 90~120℃의 온도에서 PEB(Post Exposure Bake)한다. PEB할 때도 온도 조건을 변화시켜 경화패턴(8A)의 폭을 조절할 수 있다. 이어서, 노광된 포토레지스트(5, 9)를 2.38wt%의 현상액 TMAH을 이용하여 현상한다.
도 1f에 도시된 바와 같이, 경화패턴(8)을 식각장벽으로 반사방지막(4), 실리콘 산화질화막(3), 비정질카본막(2) 및 피식각층(1)을 식각한다. 이로써, 피식각층(1)에는 링패턴(10, ring pattern)이 형성된다.
정리해 보면, 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은 포토레지스트패턴을 스페이서 형태로 패터닝(경화)하고, 이를 식각장벽으로 피식각층(1)을 식각하여 링패턴(10)을 형성한다.
기존의 더블 패터닝 공정과 스페이서 패터닝 공정은 비용이 높고, 공정시간이 길며, 공정이 복잡하다. 더욱이, 스페이서 패터닝 공정은 스페이서 박막을 증착하는 공정과 식각하는 공정을 진행해야 하기 때문에 더욱더 복잡하다. 하지만, 포토레지스트는 스핀코팅 방식으로 도포가 가능하고, 별도의 식각이 필요 없기 때문에 공정이 간단하다. 포토레지스트는 비용 측면에서도 저렴하고, 패터닝 시간도 짧기 때문에 기존보다 유리하다. 또한, 기존의 스페이서 패터닝 공정은 스페이서의 폭을 제어하기 어려우나, 포토레지스트는 노광 시간과 PEB의 온도 조건을 변화시켜 간단히 경화패턴(8A)의 폭을 제어할 수 있다. 더불어, 기존의 스페이서 패터닝 공정은 스페이서를 제거하기 위한 별도의 공정이 필요하였으나, 포토레지스트를 이용하는 본 발명은 스페이서를 제거하기 위한 별도의 공정이 필요 없기 때문에 공정이 단순하다. 본 발명의 일실시예는 스페이서 박막의 증착과 패터닝하기 위한 장비가 필요없기 때문에, 비용 절감 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
1: 피식각층 2: 비정질카본막
3: 실리콘 산화질화막 4: 반사방지막
5: 제1 포토레지스트패턴

Claims (9)

  1. 피식각층 상에 H기가 배치된 내벽을 갖는 홀을 포함하는 제1 포토레지스트를 형성하는 단계;
    상기 홀 내벽의 H기와 반응하는 표면큐어링막을 형성하여 상기 홀 내벽의 상기 제1 포토레지스트를 경화함으로써, 상기 홀의 측벽에 선택적으로 링 형상의 제1 경화패턴을 형성하는 단계;
    상기 표면큐어링막을 제거하면서 상기 제1경화패턴의 표면에 가교제를 확산시키는 단계;
    상기 홀이 매워지도록 제2 포토레지스트를 형성하여 상기 가교제에 의해 상기 제1 경화패턴과 접하는 상기 제2 포토레지스트를 경화함으로써, 상기 홀의 측벽에 링 형상의 제2 경화패턴을 형성하는 단계;
    경화되지 않은 상기 제1 및 제2 포토레지스트를 제거하는 단계; 및
    상기 제1 및 제2 경화패턴을 식각장벽으로 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 홀은 상기 제1 포토레지스트를 선택적으로 노광 및 현상하여 형성되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 표면큐어링막은 SCA(Surface Curing Agent) 기능을 가진 수용액인 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 표면큐어링막의 제거는 현상으로 진행하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 포토레지스트의 제거는 노광 및 현상으로 진행하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 노광은 레티클 없이 진행하는 플루드 노광(flood exposure) 방식으로 진행하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제1 및 제2 경화패턴의 폭은 상기 제1 및 제2 포토레지스트를 제거하기 위한 노광의 시간에 의해 제어되는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제1 및 제2 포토레지스트를 제거하기 위한 상기 노광 이후, PEB(Post Exposure Bake)를 진행하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 경화패턴의 폭은 상기 PEB의 온도 조건에 의해 제어되는 반도체 소자의 제조 방법.
KR1020110025981A 2011-03-23 2011-03-23 반도체 소자의 제조 방법 KR101834241B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110025981A KR101834241B1 (ko) 2011-03-23 2011-03-23 반도체 소자의 제조 방법
US13/336,238 US8609544B2 (en) 2011-03-23 2011-12-23 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110025981A KR101834241B1 (ko) 2011-03-23 2011-03-23 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120108298A KR20120108298A (ko) 2012-10-05
KR101834241B1 true KR101834241B1 (ko) 2018-03-06

Family

ID=46877702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110025981A KR101834241B1 (ko) 2011-03-23 2011-03-23 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8609544B2 (ko)
KR (1) KR101834241B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102527983B1 (ko) * 2020-11-04 2023-05-03 엠에이치디 주식회사 반도체 장치의 미세 패턴 형성방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method

Also Published As

Publication number Publication date
KR20120108298A (ko) 2012-10-05
US20120244713A1 (en) 2012-09-27
US8609544B2 (en) 2013-12-17

Similar Documents

Publication Publication Date Title
JP4890524B2 (ja) リソグラフィパターンの形成方法
US20100176479A1 (en) Method of fabricating a semiconductor device
JP5086283B2 (ja) パターン形成方法及び半導体装置の製造方法
KR102608648B1 (ko) 이미지 반전, 유도 자기 조립, 및 선택적 퇴적에 도움을 주는 서브 해상도 개구 이용
JP2009158907A (ja) 半導体素子の微細パターン形成方法
US20190139824A1 (en) Method of self-aligned double patterning
KR101096194B1 (ko) 반도체 소자의 패턴 형성 방법
KR100741926B1 (ko) 폴리실리콘 패턴 형성 방법
KR100843899B1 (ko) 반도체 소자의 제조방법
US10969687B2 (en) Method for forming patterns
KR101834241B1 (ko) 반도체 소자의 제조 방법
US8975189B2 (en) Method of forming fine patterns
KR20090103520A (ko) 노광마스크 및 이를 이용한 반도체 소자의 형성 방법
KR20090011933A (ko) 반도체 소자의 제조방법
CN111696860B (zh) 半导体结构及其制作方法
KR20100026732A (ko) 반도체 소자의 제조 방법
KR20030049116A (ko) 불화아르곤 노광원을 이용한 반도체 소자 제조 방법
US11315788B2 (en) Etching method for forming micro silicon pattern in semiconductor manufacturing process
KR100870326B1 (ko) 반도체 소자의 하드 마스크 패턴 형성방법
KR101163133B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR100562290B1 (ko) 반도체 소자 제조 방법
KR100734682B1 (ko) 포토레지스트의 선택비 제어 방법
KR20110108712A (ko) 반도체 장치의 콘택 홀 제조 방법
KR20090106885A (ko) 스페이서를 이용한 반도체 소자의 패턴 형성방법
KR20060070659A (ko) Ｂａｒｃ 실리레이션를 이용한 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right