KR101819156B1 - 이온 감응 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

이온 감응 전계 효과 트랜지스터(ISFET) 및 이의 제조 방법이 개시된다. 본 발명의 ISFET는 실리콘 웨이퍼 기반의 CMOS 제조 공정을 이용하여 제조됨으로써, 제조 단가를 절감할 수 있고, 또한 별도의 노이즈 컨트롤 노드(전극)을 가짐으로써, 노이즈를 효과적으로 컨트롤할 수 있다.

Description

이온 감응 전계 효과 트랜지스터 및 이의 제조 방법{ION SENSITIVE FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 이온 감응 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다.
이온 감응 전계 효과 트랜지스터(ISFET: ION SENSITIVE FIELD EFFECT TRANSISTOR)는 이온에 반응하는 트랜지스터로서, 각종의 이온 농도를 측정하는　트랜지스터의 일종이다.
MOSFET(Metal　Oxide　Semiconductor　Field　Effect　Transistor)의 게이트 부분의 금속 전극 대신 이온 감응막을 사용하면 이온 선택성을 가진　FET가 된다.
이온 감응막 상의 계면(界面) 전위는 이온 활량과 네른스트(Nernst) 식으로 관계 지어지기 때문에　FET의 특성을 이용하여 계면전위를 측정함으로써 목적하는 이온의 농도를 측정 할 수 있다.
예컨대, ISFET를 이용하여 수소 이온, 나트륨 이온, 칼륨 이온, 암모늄 이온 등을 계측하는 방안이 시도되고 있다. 수소 이온 측정용　ISFET는 시판되고 있다.
한편, 이온 농도를 효과적으로 측정하기 위해서는, 즉, ISFET의 감도를 높이기 위해서는, 측정 대상 물질(즉, 이온)과 접촉하는 면적이 넓어야 한다.
대한민국 공개특허공보 제10-2014-0072508호는 3차원 적층 구조의 나노선(nano wire)을 갖춘 나노선 전계효과 센서에 관한 것으로, 기존의 2차원 구조의 나노선을 이용한 나노선 센서에 비해 넓은 감지 면적을 가지도록 하여 센서의 감도를 높일 수 있는 구조를 개시한다.
그러나, 나노선을 이용한 나노선 센서는 SOI(Silicon On Insulator) 웨이퍼를 기반으로 제작된다. SOI 웨이퍼를 사용하여 제조한 SOI 디바이스(Device)는 여러 장점이 있지만, 제조에 있어서 고가의 장비를 필요로 하고, 또한 제조 단가도 높다.
대한민국 공개특허공보 제10-2014-0072508호
본 발명이 이루고자 하는 기술적인 과제는 실리콘 웨이퍼 기반의 CMOS 제조 공정을 이용하여 제조 단가를 절감할 수 있는 ISFET 및 이의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 측정 대상 물질(즉, 이온)과 접촉하는 면적을 증가시켜 감도를 높일 수 있는 ISFET 및 이의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적인 과제는, ISFET에서 별도의 노이즈 컨트롤 노드(전극)을 가짐으로써, 노이즈를 효과적으로 컨트롤할 수 있는 ISFET 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 이온 감응 전계 효과 트랜지스터(ISFET: ION SENSITIVE FIELD EFFECT TRANSISTOR)의 제조 방법에 있어서, 제1 실리콘 웨이퍼의 상부에 에칭으로 실리콘 나노 와이어 영역을 형성하는 단계; 상기 실리콘 나노 와이어 영역의 상부에 실리콘 나노 와이어의 패턴을 형성하는 단계; 상기 실리콘 나노 와이어의 패턴에 따라, 상기 실리콘 나노 와이어 영역에서 포토 레지스트가 도포된 부분을 제외한 나머지 부분을 일정 깊이로 식각하는 단계; 상기 실리콘 나노 와이어 영역에서 식각된 부분에 실리콘 산화막을 형성하는 단계; 상기 실리콘 나노 와이어 영역을 포함하는 이온 주입 영역에 일정 농도의 이온을 주입하는 단계; 상기 제1 실리콘 웨이퍼의 상부에 게이트 산화물을 형성하는 단계; 상기 게이트 산화물의 상부에 게이트 폴리(gate poly)를 형성하는 단계; 이온 주입을 통해 상기 실리콘 나노 와이어 영역의 양 측면에 소오스 영역, 드레인 영역 및 표준 전극 영역을 형성하는 단계; 상기 소오스 영역, 상기 드레인 영역, 및 상기 표준 전극 영역에 연결되는 메탈 콘택 및 메탈 레이어를 형성하는 단계; 상기 제1 실리콘 웨이퍼의 상부에 제2 웨이퍼를 접착시킨 후, 상기 제2 웨어퍼가 상기 제1 실리콘 웨이퍼의 하부에 위치하도록 접착된 웨이퍼를 회전시키는 단계; 및 상기 실리콘 나노 와이어의 상부면 및 측면을 노출시키는 단계를 포함하는 ISFET 제조 방법이 제공된다.
실시예에 따라, 상기 실리콘 나노 와이어의 상부면 및 측면을 노출시키는 단계는, 상기 실리콘 나노 와이어의 상부면 및 측면의 실리콘 산화물을 제거하는 단계를 포함하고, 상기 실리콘 나노 와이어의 하부면은 노출되지 않는 것을 특징으로 한다.
실시예에 따라, 상기 실리콘 나노 와이어의 상부면 및 측면을 노출시키는 단계는, 상기 실리콘 나노 와이어의 상부면, 측면 및 하부면의 실리콘 산화물을 제거하는 단계를 포함하고, 상기 실리콘 나노 와이어는 플로팅되는 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 이온 감응 전계 효과 트랜지스터(ISFET: ION SENSITIVE FIELD EFFECT TRANSISTOR) 회로에 있어서, 반도체 기판; 상기 반도체 기판 상부의 일측에 형성된 제1 소스 전극 영역; 상기 반도체 기판 상부의 또 다른 일측에 형성된 제1 드레인 전극 영역; 상기 제1 소스 전극 영역과 상기 제1 드레인 전극 영역에 연결되도록 형성되는 실리콘 나노 와이어; 상기 실리콘 나노 와이어의 하부에 형성되는 게이트 산화물(gate oxidation); 상기 게이트 산화물 하단에 형성되는 게이트 폴리층; 및 상기 반도체 기판의 미리 정해진 영역에 형성되는 표준 전극을 포함하는 ISFET 회로가 제공된다.
상기 나노 와이어에 부착되는 이온에 따라 상기 제1 소스 전극 영역과 상기 제1 드레인 전극 영역 사이에 전류가 흐르게 된다.
실시예에 따라, 상기 실리콘 나노 와이어의 상부면 및 측면은 노출되고, 상기 실리콘 나노 와이어의 하부면은 노출되지 않는 것을 특징으로 한다.
실시예에 따라, 상기 실리콘 나노 와이어의 상부면, 측면 및 하부면이 모두 노출됨으로써, 상기 실리콘 나노 와이어는 플로팅되는 것을 특징으로 한다.
실시예에 따라, 상기 게이트 폴리층은 노이즈를 컨트롤하기 위한 바이어스 전압이 인가되는 노이즈 컨트롤 노드로 사용될 수 있다.
실시예에 따라, 상기 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함하고, 상기 제1 바이어스 전압은 제1 바이어싱 구간에서 상기 실리콘 나노 와이어와 전해질 용액의 이온의 반응을 촉진하기 위하여 상기 게이트 폴리층에 인가되고, 상기 제2 바이어스 전압은 제2 바이어싱 구간에서 전해질 용액(77) 내 반응하지 않은 이온을 상기 실리콘 나노 와이어로부터 밀어내기 위하여 상기 게이트 폴리층에 인가될 수 있다.
본 발명의 실시예에 따르면, 실리콘 웨이퍼 기반의 CMOS 제조 공정을 이용하여 ISFET 을 제조함으로서 제조 단가를 절감할 수 있다.
본 발명의 실시예에 따르면, ISFET 및 ISFET에 연결되어 동작하는 로직 회로를 제조하는 공정이 동시에 수행될 수 있다. 또한, 본 발명의 실시예에 따르면, SOI 웨이퍼를 사용하는 SOI 디바이스 제조 공정이 아니라, 실리콘 웨이퍼 기반의 CMOS 제조 공정을 이용함으로써, ISFET 제조 단가를 절감할 수 있다.
더구나, ISFET과 로직 회로를 동일 공정으로 제조함으로써, 제조 시간 및 제조 단가를 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로(1)의 구조를 나타내는 도면이다.
도 2 내지 도 56은 본 발명의 일 실시예에 따른 이온 감응 전계 효과 트랜지스터(ISFET) 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 57a 내지 도 57c는 각각 본 발명의 일 실시예에 따른 실리콘 나노 와이어(SNW)의 평면도의 일 예를 개략적으로 나타내는 도면이다.
도 57d는 도 57c의 허니콤(honeycomb) 타입의 SNW(14-1c) 아래에 폴리 게이트(37-1)가 형성되어 있는 실시예를 나타낸다.
도 58은 본 발명의 일 실시예에 따른 SNW의 평면도의 다른 예를 개략적으로 나타내는 도면이다.
도 59는 본 발명의 실시예에 따른 ISFET의 동작을 설명하기 위한 도면이다.
도 60은 본 발명의 실시예에 따른 ISFET의 폴리 게이트를 이용한 바이어싱 동작을 설명하기 위한 도면이다.
도 61은 본 발명의 일 실시에에 따른 이온 감응 전계 효과 트랜지스터(ISFET) 회로의 제조 방법을 나타내는 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되거나, 층이 다른 층 또는 기판과 결합 또는 접착된다고 언급되는 경우에, 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 전면, 후면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로(1)의 구조를 개략적으로 나타내는 도면이다.
반도체 집적회로(1)는 이온 감응 전계 효과 트랜지스터(ISFET)(10-1) 및 로직 회로(10-2)를 포함할 수 있다.
ISFET 회로(10-1)는 반도체 기판(예컨대, 실리콘 웨이퍼)(10)의 일 측에 형성된 소스 전극 영역(S1), 반도체 기판(10)의 또 다른 일 측에 형성된 드레인 전극 영역(D1)을 포함한다.
ISFET 회로(10-1)는 또한, 상기 소스 전극 영역(S1)과 상기 드레인 전극 영역(S1)에 연결되도록 형성되어, 이온 감지막으로 동작하는 실리콘 나노 와이어(14-1)를 더 포함한다. ISFET 회로(10-1)는 또한, 실리콘 나노 와이어(14-1)의 하부에 형성되는 게이트 산화물(gate oxidation)(35) 및 게이트 산화물(35) 하단에 형성되는 게이트 폴리층(37-1)(혹은 '폴리 게이트'라고도 칭함)을 더 포함할 수 있다.
ISFET 회로(10-1)는 또한, 반도체 기판(10)의 미리 정해진 영역에 형성되는 표준 전극(R, 69, 71)을 더 포함할 수 있다. 도 1의 실시예에서는, 표준 전극(R, 69, 71)는 소스 전극 영역(S1)에 이격되어 형성되나, 다른 실시예에서는, 표준 전극(R, 69, 71)은 드레인 전극 영역(D1)에 이격되어 형성될 수도 있으며, 표준 전극(R, 69, 71)이 형성되는 위치는 달라질 수 있다. 표준 전극(R, 69, 71)은 표준 전극용 이온 주입 영역(R), 이온 주입 영역(R) 위에 형성된 표준 전극용 금속(69, 71)을 포함할 수 있다.
실시예에 따라, 표준 전극용 금속(69, 71)은 제1 금속(예컨대, 티타늄(Ti), 은(Ag), 또는 합금 등)(69)과 제1 금속(69) 위에 전기 도금 방식으로 도금된 제2 금속(예컨대, 은(Ag))(71)을 포함할 수 있다.
표준 전극(R, 69, 71)에 특정의 전압을 인가하면, 전해질 속의 이온 농도가 변하게 되고, 이에 따라 나노 와이어(14-1)에 부착되는 이온의 양 역시 가변된다. 이에 따라, 나노 와이어(14-1)는 소스(S1)와 드레인(D1) 사이에 전류를 흐르게 하는 채널로서 동작함으로써, ISFET(10-1)은 이온을 감지하게 된다. 나노 와이어(14-1)에 부착되는 이온의 양에 따라 소스(S1)와 드레인(D1) 사이에 흐르는 전류 역시 증가할 수 있다.
본 발명의 실시예에 따른 나노 와이어(14-1)는 상부면, 측면 및 하부면이 모두 노출되도록 형성될 수 있다. 이에 따라, 전해질 속의 이온이 나노 와이어(14-1)에 부착될 수 있는 면적이 증가된다.
그러나, 도 50b를 참조하여 후술하겠지만, 본 발명의 다른 실시예에 따른 나노 와이어(14-1)는 상부면 및 측면만 노출되고, 하부면은 하부면은 실리콘 산화막(도 50b의 19-1)에 연결되도록 형성될 수 있다.
이와 같이, ISFET 회로는 나노 와이어(14-1)에 부착되는 대상 물질(예컨대, 특정 이온)의 전하에 따라, ISFET(10-1)의 소스(S1)와 드레인(D1) 사이에 전류 경로가 형성됨으로써, 이온을 감지할 수 있다.
나노 와이어(14-1)를 둘러싸는 전해질 용액 속에는 감지 대상 물질(예컨대, 특정 이온)도 존재하지만, 나노 와이어(14-1)에 대상 물질(예컨대, 특정 이온)이 부착되는 것을 방해하는 요소, 즉 노이즈로 작용하는 요소도 존재할 수 있다.
이러한 노이즈를 효과적으로 컨트롤하기 위하여, 상술한 게이트 폴리층(37-1)을 노이즈 컨트롤 노드(전극)로 사용할 수 있다.
예컨대, ISFET(10-1)의 동작시 노이즈 컨트롤 노드(37-1)에 특정 세기 및 특정 구간(period)을 갖는 바이어스 전압을 인가함으로써, 전해질 용액 속의 노이즈를 저감시킬 수 있다. 이에 대해서는 도 60을 참조하여 상세히 후술한다.
도 2 내지 도 56은 본 발명의 일 실시예에 따른 이온 감응 전계 효과 트랜지스터(ISFET) 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 56을 참조하여, 본 발명의 일 실시예에 따른 이온 감응 전계 효과 트랜지스터(ISFET) 회로의 제조 방법을 설명하면 다음과 같다.
먼저 도 2를 참조하면, ISFET 센서 회로를 형성하기 위한 기판(예컨대, 실리콘 웨이퍼)(10)가 마련된다. 이하, 후술된 핸들링 웨이퍼와의 구분을 위하여 설명의 편의상, 기판(10)을 메인 웨이퍼라 칭하기로 한다.
메인 웨이퍼(10)의 제1 영역(10-1)에는 ISFET 회로가 형성될 수 있고, 제2 영역(10-2)에는 로직 회로가 형성될 수 있다. 이하, 설명의 편의를 위하여 제1 영역(10-1)을 ISFET 영역 또는 ISFET 회로라 칭하고, 제2 영역(10-2)을 로직 회로 영역 또는 로직 회로라 칭한다.
도 3을 참조하면, 메인 웨이퍼(10)의 상부에 에칭을 이용하여 얕은 소자 분리막(STI: shallow trench isolation)(11, 12)를 형성한다. 예컨대, 메인 웨이퍼(10)의 상부에 소자간 격리(isolation)를 위한 STI(11)가 형성될 수 있다. 또한, ISFET 영역(10-1)의 상부에는 실리콘 나노 와이어(SNW: Silicon Nano Wire)를 형성하기 위한 SNW 영역, 즉 STI(12)가 형성된다. 실리콘 나노 와이어는 ISFET가 감지할 대상 물질(예컨대, 특정 이온)이 부착되는 장소이다. 실리콘 나노 와이어의 구조에 대해서는 상세히 후술한다.
도 4를 참조하면, 실리콘 나노 와이어(SNW)를 형성하기 위하여, 포토 레지스트(PR)를 이용한 패터닝(pattering) 공정을 수행한다. 포토 레지스트 패턴(13)은 실리콘 나노 와이어(SNW)를 형성하기 위한 패턴(13-1)과 표준 전극을 형성하기 위한 패턴(13-2)을 포함할 수 있다. 실리콘 나노 와이어(SNW)의 타입은 바(bar) 타입, 그물망(mesh) 타입 또는 허니콤(honeycomb) 타입일 수 있으나, 이에 한정되지 않는다. 예컨대, 실리콘 나노 와이어의 타입은 원형, 타원형 등으로 달라질 수 있다. 실리콘 나노 와이어의 타입에 대해서는 후술한다. 실리콘 나노 와이어(SNW)의 타입에 따라, 실리콘 나노 와이어(SNW)를 형성하기 위한 패턴(13-1) 역시 달라질 수 있다.
도 5를 참조하면, SNW 영역(12)에 에칭(etching) 공정을 수행함으로써, 포토 레지스트(13-1)가 도포된 부분을 제외한 나머지 부분을 일정 깊이로 식각한다. 또한, 표준 전극이 형성될 부분(13-2) 역시 에칭을 통해 식각된다.
SNW의 폭(Width)(도 56의 W)는 50nm~200nm, 길이(Length)(도 57a 또는 도 57b의 L)는 1um~10um, 높이(도 56의 T)는 200nm~500nm 일 수 있으나, 이에 한정되는 것은 아니다. 이에 대해서는, 도 56 내지 도 57을 참조하여 후술한다.도 6을 참조하면, 애싱(ashing) 공정을 이용하여, SNW 및 표준 전극을 형성하기 위한 포토 레지스트 패턴(13)를 제거한다. 도 6에서 "14-1"은 도 1 내지 도 5의 공정을 통하여 형성된 SNW를 나타내고, "14-2"는 표준 전극이 형성되기 위해 식각된 부분을 나타낸다.
도 7을 참조하면, ISFET 영역(10-1)과 로직 영역(10-2)을 격리하기 위하여 포토 레지스트(15)를 이용한 패터닝이 수행된다. 도 8을 참조하면, ISFET 영역(10-1)과 로직 영역(10-2) 사이의 일정 영역을 깊게 에칭함으로써, 깊은 격리 영역(예컨대, DTI: deep trench isolation)(17-1, 17-2)을 형성한다.
도 9를 참조하면, 애싱(ashing) 공정을 이용하여 포토 레지스트 패턴(15)을 제거한다.
도 10을 참조하면, 산화 공정(Oxidation) 및 연마 공정(CMP: Chemical Mechanical Polishing 또는 Chemical Mechanical Planarization)이 수행된다. 예컨대, 산화 공정을 통하여, 메인 웨이퍼(10) 상부의 식각된 부분에 실리콘 산화막(SiO2) (19-1, 19-2, 19-3, 19-4, 19-5)을 형성한다.
이에 따라, SNW 영역(19-1), 표준 전극 영역(19-2), DTI 영역(19-3, 19-4) 및 STI 영역(19-5)을 포함하는 메인 웨이퍼(10)의 표면에 실리콘 산화막(SiO2)이 형성될 수 있다.
산화 공정 후, 기계화학적 연마 공정을 통해, 실리콘 산화막이 형성된 기판을 연마한다.
도 11을 참조하면, SNW가 충분히 공핍(fully depletion)될 수 있도록 적절한 농도의 이온을 주입하기 위한 이온 주입 영역을 정의한다. 이를 위하여, 이온 주입 영역을 제외한 나머지 영역은 포토 레지스트(21)로 도포된다. 도 12를 참조하면, 포토 레지스트로 도포되지 않은 이온 주입 영역(23)에 원하는 농도의 이온을 주입한다.
도 12의 이온 주입 후, 도 13을 참조하면, 애싱 공정을 이용하여 포토 레지스트 패턴(21)을 제거한다.
도 14를 참조하면, 어닐링(annealing) 공정이 수행될 수 있다. 어닐링은 도 14의 메인 웨이퍼(10)을 특정 온도로 가열한 후 냉각시키는 열처리를 의미할 수 있다.
도 15를 참조하면, 로직 회로 형성에 필요한 웰(well) 영역을 정의하기 위한 포토 레지스트(26) 공정이 수행된다.
도 16을 참조하면 로직 회로를 형성하기 위해 정의된 웰 영역에 이온 주입을 함으로써, 웰(well)(27)을 형성한다. 웰(17)을 형성하기 위해 주입되는 이온의 타입은 P 타입일 수도 있고, n타입일 수도 있다. 웰(170)에 하나 이상의 트랜지스터가 형성될 수 있다. 또한 웰(170)에는 트랜지스터 간 격리를 위한 소자 분리막(STI) 및 웰 픽업 영역이 형성될 수 있다.
도 17을 참조하면, 로직 회로의 웰 영역(17)을 정의하기 위해 사용된 포토 레지스트 패턴(26)이 제거된다.
다음으로, 도 18을 참조하면, 웰 영역(17) 내의 소자 분리막(31) 하단의 STI 이온 주입 영역(도 19의 33)을 정의하기 위한 포토 레지스트(29) 공정이 수행된다. 도 19를 참조하면, 포토 레지스트(29)로 패터닝된 특정의 STI 이온 주입 영역(33)에 원하는 타입 및 원하는 농도의 이온을 주입한다. 소자 분리막(31) 하단(33)에 특정 이온을 도핑함으로써, 소자 간의 격리도가 높아질 수 있다.
도 20을 참조하면, 도 19에 도시된 포토 레지스트(29)가 제거된다.
도 21을 참조하면, 도 1 내지 도 20에 도시된 공정들을 거친 메인 웨이퍼(10)의 상부에 게이트 산화물(gate oxidation)(35)을 형성한다. 예컨대, 특정의 고온에서 메인 웨이퍼(10)의 상부 표면에 산소나 수증기를 뿌려 얇고 균일한 실리콘 산화막(SiO2)을 형성할 수 있다. 게이트 산화물(35) 형성에 사용되는 산화 방식은 건식 산화 방식일 수도 있고, 습식 산화 방식이 사용될 수도 있다.
도 22를 참조하면, 게이트 산화물(35) 위에, 균일하게 게이트 폴리 실리콘을 증착함으로써, 게이트 폴리층(gate poly layer)(37)을 형성한다.
도 23을 참조하면, 게이트 폴리층(37)의 일부 영역에 대하여 포토 레지스트 패턴(39-1, 39-2, 39-3, 39-4)을 형성한다.
도 24를 참조하면, 포토 레지스트 패턴(39-1, 39-2, 39-3, 39-4)에 따라, 포토 레지스트가 도포된 영역을 제외한 나머지 게이트 폴리(37)를 에칭하여 제거한다.
도 25를 참조하면, 애싱 공정을 이용하여 포토 레지스트 패턴(39-1, 39-2, 39-3, 39-4)를 제거한다.
도 26을 참조하면, 소오스/드레인(Source/Drain) 영역(SD)을 형성하기 위한 포토 레지스트(39)을 형성하고, 이온 주입을 통해, 소오스/드레인 영역(SD)을 형성한다. 예컨대, 웰(27)이 p타입인 경우, 소오스/드레인 영역(SD)은 n타입으로 도핑될 수 있고, 웰(27)이 n타입인 경우, 소오스/드레인 영역(SD)은 p타입으로 도핑될 수 있다.
도 27을 참조하면, 애싱 공정을 이용하여 포토 레지스트(39)를 제거한다.
도 28을 참조하면, 웰 픽업 영역(43)을 정의하기 위한 포토 레지스트(41)을 형성한다.
도 29를 참조하면, 포토 레지스트 패턴(41)에 의해 정의된 웰(27)내의 일정 영역에 이온 주입을 통해 웰 픽업 영역(43)을 형성한다. 도 30을 참조하면, 애싱 공정을 이용하여 포토 레지스트 패턴(41)을 제거한다.
도 31을 참조하면, 제1 층간 절연막(IMD: inter-metal　dielectric)(45)을 형성한다. IMD는 금속 배선의 층간 물질로서, 회로의 연결선들 간의 절연 혹은 층간 절연을 위하여 형성될 수 있다.
도 32를 참조하면, 제1 층간 절연막(45) 위에 메탈 콘택 영역을 정의하기 위한 포토 레지스트 패턴(47)을 형성한다.
도 33 및 도 34을 참조하면, 제1 층간 절연막(45)을 관통하도록 메탈 콘택 영역을 에칭하고, 포토 레지스트 패턴(47)을 제거한다.
도 35를 참조하면, 메탈 콘택 영역에 메탈을 충진함으로써 메탈 콘택(51)을 형성한다.
도 36을 참조하면, 제1 메탈 레이어(53)를 증착한다.
도 37을 참조하면, 제1 메탈 레이어(53)의 특정 영역에 포토 레지스트 패턴(55)을 형성하여, 제1 메탈 영역을 정의한다.
도 38을 참조하면, 정의된 제1 메탈 영역을 제외한 나머지 영역의 제1 메탈 레이어는 에칭하여 제거한다.
도 39를 참조하면, 포토 레지스트 패턴(55)을 제거한다.
도 40을 참조하면, 제2 층간 절연층(IMD: inter-metal　dielectric)(57)을 형성한다.
도 41 및 도 42를 참조하면, 제2 웨이퍼(이하, 핸들링 웨이퍼)(59)를 마련하여, 메인 웨이퍼(40)의 제2 층간 절연층(IMD)(57) 상부에 핸들링 웨어퍼(59)를 접착(bonding)시킨다.
도 43을 참조하면, 메인 웨이퍼(10)의 상부에 핸들링 웨이퍼(59)를 접착(bonding)시킨 후, 핸들링 웨어퍼(59)가 메인 웨이퍼(10)의 하부에 위치하도록 접착된 웨이퍼(10 및 59)를 180도 회전한다. 이에 따라, 도 43에 도시된 바와 같이, 메인 웨이퍼(10)의 백사이드(back side)가 상부에 위치하게 된다.
도 44를 참조하면, 메인 웨이퍼(10)의 백사이드를 CMP 공정을 통하여 연마하여, 메인 웨이퍼(10)의 이온 주입 영역(23)이 노출되도록 한다.
도 45를 참조하면, SNW를 오픈(open)하기 위하여 제거할 영역을 정의하기 위한 포토 레지스트 패턴(61)을 형성하고, 도 46을 참조하면, 포토 레지스트 패턴(61)에 의해 정의된 영역을 에칭을 통해 제거함으로써, SNW(14-1)를 오픈한다. 예컨대, 이온 주입 영역(23) 내의 SNW(14-1)이 거의 노출될 때까지 이온 주입 영역(23)을 에칭한다.
도 47을 참조하면, 포토 레지스트 패턴(61)을 제거하고, 도 48을 참조하면, 웨이퍼 보호를 위해 산화막(63)으로 코팅한다.
도 49를 참조하면, SNW(14-1)의 측면을 노출시키기 위한 포토 레지스트 패턴(65)을 형성한다.
도 50a를 참조하면, SNW(14-1)을 플로팅시키기 위하여, SHW(14-1) 각각의 상부면, 측면 및 하부면의 산화막(oxide)을 에칭할 수 있다. 이에 따라, SHW(14-1)는 소오스 영역(S1) 및 드레인 영역(D1)에는 연결되지만, 그 하부면이 실리콘 산화막(19-1)에 연결되지 않은 플로팅 상태가 될 수 있다. 도 50a의 실시예에서는, 플로팅된 SNW(14-1)의 구조가 도시되나, 도 50b의 실시예에서는, SNW(14-1)의 상부면 및 측면은 노출되나, 하부면은 실리콘 산화막(19-1)에 연결된 구조를 가질 수 있다. 즉, 실시예에 따라, SHW(14-1) 아래의 산화막(oxide)은 제거하지 않음으로써, SNW(14-1)의 상부면 및 측면만 노출되는 구조를 가질 수도 있다.
도 51을 참조하면, 포토 레지스트 패턴(65)을 제거한다
도 52를 참조하면, 표준전극 게이트를 형성하기 위한 포토 레지스트 패턴(67)이 형성된다. 이에 따라, 표준전극 게이트 영역을 제외한 나머지 부분에는 포토 레지스트(67)가 도포된다.
도 53을 참조하면, 표준전극 게이트 영역에 코팅된 산화막(번호)을 에칭으로 제거한다.
도 54를 참조하면, 표준 전극 게이트를 형성한다. 표준 전극 게이트는 제1 금속(예컨대, 티타늄(Ti), 은(Ag), 또는 합금 등)(69)으로 구현될 수 있다. 예컨대, 리프트-오프 공정(lift off process)를 이용하여 표준 전극 게이트에 제1 금속(69)을 형성 수 있다. 포토 레지스트로 패턴을 형성한 뒤, 그 상부에 금속을 스퍼터링(sputtering) 혹은 증착(deposition)을 하면, 포토 레지스트 상부와 포토 레지스트 없는 부분에 금속이 증착된다. 이후 포토 레지스트를 애싱(ashing)을 이용하여 제거하면 포토 레지스트 없는 부분의 금속만 남게 된다. 이를 리프트-오프 공정이라 한다.
도 55를 참조하면, 표준전극 게이트를 형성하기 위한 포토 레지스트 패턴(67)이 제거된다. 다음으로, 도 56을 참조하면, 표준 전극 게이트의 제1 금속(69) 위에 제2 금속(예컨대, 은(Ag))(71)을 전기 도금 방식으로 도금함으로써, 표준 전극 게이트를 형성할 수 있다. 예컨대, 제1 금속(69)이 형성된 표준 전극 게이트를 은이온(Ag+)을 포함하는 용액(예컨대, 염화은(AgCl2))을 이용하여 전기 도금함으로써 제2 금속(71)을 형성할 수 있다. 실시예에 따라, 포토 레지스트 패턴(67)은 표준 전극 게이트에 제2 금속(71)을 도금한 후에 제거될 수도 있다.
도 56에 도시된 바와 같이, 하나의 SNW의 폭(W)은 50nm~200nm이고, 높이(T)는 200nm~500nm 일 수 있으나, 이에 한정되는 것은 아니다.
도 57a 내지 도 57c는 각각 본 발명의 일 실시예에 따른 SNW의 평면도의 일 예를 개략적으로 나타내는 도면이다. 도 57a에 도시된 SNW(14-1a)는 바(bar) 타입의 SNW(14-1a)이다. 즉, SNW(14-1a)는 소오스(S1)와 드레인(D1) 사이에 일직선으로 연결되는 구조를 가질 수 있다.
도 57b에 도시된 SNW(14-1b)는 그물망(mesh) 타입의 SNW(14-1b)이다. 즉, SNW(14-1b)는 소오스(S1)와 드레인(D1) 사이에 일직선으로 연결되는 구조가 아니라, 격자 무늬 형태로 연결되는 구조를 가질 수 있다.
도 57c에 도시된 SNW(14-1c)는 허니콤(honeycomb) 타입의 SNW(14-1c)이다. 즉, SNW(14-1c)는 소오스(S1)와 드레인(D1) 사이에 일직선으로 연결되는 구조가 아니라, 허니콤 형태로 연결되는 구조를 가질 수 있다.그러나, SNW 의 평면 타입은 도 57a 내지 도 57c의 예시에 한정되지 않으며, 원형, 타원형 등 다양하게 변형될 수 있다.
도 57a 내지 도 57c의 실시예에서 소오스(S1)와 드레인(D1) 사이에 연결된 SNW(14-1a)의 길이(L)는 1um~10um일 수 있으나, 이에 한정되는 것은 아니다.
도 57d는 도 57c의 허니콤(honeycomb) 타입의 SNW(14-1c) 아래에 폴리 게이트(37-1)가 형성되어 있는 실시예를 나타낸다.
도 58은 본 발명의 일 실시예에 따른 SNW 의 평면도의 다른 예를 개략적으로 나타내는 도면이다.
도 58의 실시예에 따르면, 소오스(S1')가 제일 안쪽에 위치하고, 소오스(S1')를 둘러싸는 형태로 SNW(14-1c)가 위치하고, SNW(14-1c)를 둘러싸는 형태로 드레인(D1')이 위치할 수 있다. 소오스(S1')와 드레인(D1')의 위치는 서로 바뀔 수 있다. 예컨대, 드레인(D1')이 제일 안쪽에 위치하고 소오스(S1')가 바깥쪽에 위치할 수 있다. 드레인(D1') 및 소오스(S1')에는 각각 하나 이상의 메탈(M1, M2)이 형성될 수 있고, SNW(14-1c) 아래에는 폴리 게이트(37-1)가 형성될 수 있다.
도 57a 내지 도 57d에 도시된 실시예에 따르면, 소오스(S1), SNW(14-1) 및 드레인(D1)은 직선상에 위치한다. 즉, SNW(14-1)를 사이에 두고, SNW(14-1)의 일 측(예컨대, 왼쪽)에 소오스(S1)가 위치하고, SNW(14-1)의 다른 측(예컨대, 오른쪽)에 드레인(D1)가 위치하도록 구현될 수 있다. 도 57a 내지 도 57d에 도시된 실시예에 따른 ISFET를 리니어 타입(linear type)이라 칭한다.
이에 반하여, 도 58의 실시예에 따르면, SNW(14-1)를 사이에 두고, SNW(14-1)의 안쪽에 소오스(S1')가 위치하고, SNW(14-1)의 바깥 쪽에 드레인(D1')가 위치하도록 구현될 수 있다. 도 58에 도시된 실시예에 따른 ISFET를 써큘러 타입(circular type)이라 칭한다.
도 59는 본 발명의 실시예에 따른 ISFET의 동작을 설명하기 위한 도면이다.
도 59의 (a)는 SNW(14-1)의 표면에 이온이나 프루브(probe)가 부착되지 않은 상태를 나타내고, 도 59의 (b)는 SNW(14-1)의 표면에 프루브(probe)(73)가 부착된 상태를 나타낸다. 도 59의 (c)는 SNW(14-1)의 표면의 프루브(73)에 특정 타겟(75)이 결합된 상태를 나타낸다.
프루브(73)는 검출하고자 하는 특정 타겟(예컨대, 특정 이온, 혹은 특정 물질)(75)에만 반응하여 타겟(75)과 결합하는 성질을 갖는 물질이다. 도 59의 (b) 및 (c)에 도시된 바와 같이, 실시예에 따라, SNW(14-1)의 표면에 프루브(73)가 더 형성될 수 있다.
이와 같이, 특정 타겟(75)에만 반응하는 프루브(73)를 SNW(14-1)의 표면에 고정시키면 프루브(73)가 특정 타겟(75)에 반응하는 정도에 따라 채널, 즉 SNW(14-1)의 특성이 변화하게 되고, 이에 따라, ISFET 의 특성이 달라지게 된다.
이때 폴리 게이트(37-1)에는 채널의 변화의 민감도를 증가시키기 위한 바이어스 전압이 인가될 수 있다. 실시예에 따라, 폴리 게이트(37-1)에 인가되는 바이어스 레벨은 공급 전압의 -0.5배 내지 1.5배 일 수 있다. 예컨대, 공급 전압이 3V일 때, 바이어스 레벨은 -1.5V ~ 4.5V 사이일 수 있다.
도 60은 본 발명의 실시예에 따른 ISFET의 폴리 게이트를 이용한 바이어싱 동작을 설명하기 위한 도면이다.
도 60의 (a)는 ISFET의 제1 바이어싱 구간(1st biasing period)을 나타내고, 도 60의 (b)는 ISFET의 제2 바이어싱 구간(2nd biasing period)을 나타낸다.
일반적으로 전해질 용액(77) 안의 이온이 채널, 즉 SNW(14-1)과 지속적으로 반응하고 있는 경우 잡음(Noise) 성분으로 인해 ISFET의 검출 신호의 정확도가 감소하는 현상이 있다. 전해질 용액(77)에는 검출하고자 하는 타겟 이온(77-1)과 잡음성 이온(77-3)이 포함되어 있다. 잡음성 이온(77-3)으로 ISFET의 검출 신호의 정확도가 떨어지는 것을 해결하기 위한 방안으로, 신호 측정 전에 폴리 게이트(37-1)에 바이어스 전압(예컨대, 전압 펄스)를 인가해 전해질 용액(77) 안의 떠도는 잡음성 이온(77-3)을 채널로부터 멀어지도록 밀어낸 후 잡음이 감소한 순간 측정을 진행하여 신호의 정확도를 높일 수 있다.
이러한 효과를 높이기 위해, 본 발명의 실시예에 따르면, 외부 플레이트(external plate)(79)가 추가로 구비될 수 있다. 외부 플레이트(external plate)는 ISFET가 장착되는 PCB(미도시)에 구비될 수 있다. 외부 플레이트(79)에는 고 전압 펄스(High voltage pulse)가 인가될 수도 있다.
도 60의 (a)에 도시된 ISFET의 제1 바이어싱 구간에서는, 전해질 용액(77) 내의 타겟 이온(77-1)과 채널(14-1)의 반응을 촉진시키기 위한 제1 바이어스 전압이 폴리 게이트(37-1)에 인가될 수 있다. 제1 바이어스 전압은 일정 전압(fixed voltage) 혹은 AC 전압일 수 있다. 제1 바이어싱 구간에서는, 채널(14-1)과 타겟 이온(77-1)의 반응을 촉진시키기 위해서, 타겟 이온(77-1)을 채널(14-1)쪽으로 끌어오기 위해 타겟 이온(77-1)과 반대의 바이어스 전압을 인가하거나 전해질 용액(77) 내의 이온의 이동이 정체되어 채널(14-1)과의 반응이 늦어지는 현상을 방지하지 위하여 (+) 전압과 (-) 전압을 교차 인가하여 채널(14-1)과 이온의 반응을 촉진시킬 수 있다.
다음으로, 도 60의 (b)에 도시된 ISFET의 제2 바이어싱 구간에서는, 전해질 용액(77) 내 반응하지 않은 이온, 즉 잡음성 이온(77-3)을 채널(14-1)로부터 밀어내기 위한 제2 바이어스 전압이 폴리 게이트(37-1)에 인가될 수 있다. 제2 바이어싱 구간을 이용하여 전해질 용액(77) 내 반응하지 않은 이온(77-3)을 채널(14-1)로부터 밀어낸 후 측정(measuring)이 수행될 수 있다. 실시예에 따라서, 측정 구간(measuring period)에서는 폴리 게이트(37-1)에 전압이 인가되지 않을 수도 있고, 채널(14-1)의 민감도를 높이기 위한 적정의 측정 바이어스 전압이 인가될 수도 있다.
예를 들어 공급 전압이 3V인 경우 이온이 (+)일 때, 제1 바이어스 구간에서는 반응촉진을 위해서 폴리 게이트(37-1)에 제1 바이스 전압으로서, -1.5V 를 인가하고, 제2 바이어스 구간에서는 잉여 이온을 채널(14-1)로부터 밀어내기 위해서, 제2 바이어스 전압으로서 +4.5V 를 인가할 수 있다. 또한, 신호를 측정하는 측정 구간에서는 채널 민감도를 높이기 위한 적정의 측정 바이어스 전압이 인가될 수 있다. 도 61은 본 발명의 일 실시에에 따른 이온 감응 전계 효과 트랜지스터(ISFET) 회로의 제조 방법을 나타내는 플로우차트이다.
이를 참조하면, 메인 웨이퍼(10)의 상부에 에칭으로 실리콘 나노 와이어(SNW) 영역을 형성한다(S110). SNW 영역은 메인 웨이퍼(10)에서 실리콘 나노 와이어(SNW)를 형성하기 위한 영역으로서, 도 3에 도시된 바와 같이, STI(도 3의 12)로 형성될 수 있다.
SNW 영역의 상부에 SNW용 패턴, 즉 SNW를 형성하기 위한 포토 레지스트 패턴(도 4의 13-1)을 형성한다(S120).
다음으로, SNW용 패턴에 따라, SNW 영역(도 5의 12 참조)에서 포토 레지스트가 도포된 부분을 제외한 나머지 부분을 일정 깊이로 식각하고(S130), SNW 영역에서 식각된 부분에 실리콘 산화막(도 10의 19-1)을 형성한다(S140).
메인 웨이퍼(10)에서 상기 실리콘 나노 와이어 영역을 포함하는 일정 영역, 즉 이온 주입 영역(도 12의 23)에 일정 농도의 이온을 주입하여 상기 이온 주입 영역(도 12의 23)이 완전 공핍(fully depletion) 영역이 되도록 한다(S150).
메인 웨이퍼(10)의 상부에 게이트 산화물(도 21의 35)을 형성한다(S160)
게이트 산화물(도 21의 35)의 상부에 게이트 폴리(gate poly)(도 22의 37)를 형성한다.
다음으로, 이온 주입을 통해 SNW 영역의 양 측면에 소오스 영역(도 27의 S1), 드레인 영역(도 27의 D1) 및 표준 전극 영역(도 27의 R)을 형성하고(S180), 메탈 콘택(도 35의 51) 및 메탈 레이어(도 37의 53)를 형성한다(S190).
예컨대, S190 단계에서, 소오스 영역(도 45의 S1)과 연결되는 메탈 콘택 및 메탈 레이어, 드레인 영역(도 45의 D1)에 연결되는 메탈 콘택 및 메탈 레이어, 그리고, 표준 전극 영역(도 45의 R)에 연결되는 메탈 콘택 및 메탈 레이어가 형성된다. 또한, 바이어스용 폴리 게이트(도 45의 37-1)에 연결되는 메탈 콘택(도 45의 51-1) 및 메탈 레이어(도 45의 53-1)가 형성될 수 있다.
메인 웨이퍼(10)의 상부에 층간 절연층(도 40의 67)을 형성한 후 핸들링 웨이퍼(도 41의 59)를 접착시킨다(S200). 그런 다음 핸들링 웨어퍼(도 41의 59)가 메인 웨이퍼(10)의 하부에 위치하도록 접착된 웨이퍼를 회전시킨다(S210).
다음으로, SNW(도 50a 또는 도 50b의 14-1)의 상부면 및 측면이 노출되도록, SNW(도 50a 또는 도 50b의 14-1)의 상부 및 측면에 있는 실리콘과 실리콘 산화물 등을 제거한다(S220).
실시예에 따라, 도 59에 도시된 각 단계의 수행 순서는 달라질 수 있으며, 또한, 각 단계 사이에 도시되지 않은 단계가 더 추가될 수도 있다. 또한, 실시예에 따라, 도 61에 도시된 둘 이상의 단계가 병렬적으로 수행될 수 있다.
도 2 내지 도 56을 참조하여 상술한 바와 같이, 도 61에 도시된 ISFET 제조를 위한 각 단계는 로직 회로를 제조하는 하나 이상의 단계와 함께 수행될 수 있다.
이에 따라, 본 발명의 실시예에 따르면, ISFET 및 ISFET에 연결되어 동작하는 로직 회로를 제조하는 공정이 동시에 수행될 수 있다.
또한, 본 발명의 실시예에 따르면, SOI 웨이퍼를 사용하는 SOI 디바이스 제조 공정이 아니라, 실리콘 웨이퍼 기반의 CMOS 제조 공정을 이용함으로써, ISFET 제조 단가를 절감할 수 있다. 더구나, ISFET과 로직 회로를 동일 공정으로 제조함으로써, 제조 시간 및 제조 단가를 절감할 수 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1: 반도체 집적회로
10-1: ISFET 회로
10-2: 로직 회로
14-1: 실리콘 나노 와이어
35: 게이트 산화물(gate oxidation)
37: 게이트 폴리층

Claims (18)

  1. 이온 감응 전계 효과 트랜지스터(ISFET: ION SENSITIVE FIELD EFFECT TRANSISTOR)의 제조 방법에 있어서,
    제1 실리콘 웨이퍼의 상부에 에칭으로 실리콘 나노 와이어 영역을 형성하는 단계;
    상기 실리콘 나노 와이어 영역의 상부에 실리콘 나노 와이어의 패턴을 형성하는 단계;
    상기 실리콘 나노 와이어의 패턴에 따라, 상기 실리콘 나노 와이어 영역에서 포토 레지스트가 도포된 부분을 제외한 나머지 부분을 일정 깊이로 식각하는 단계;
    상기 실리콘 나노 와이어 영역에서 식각된 부분에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 나노 와이어 영역을 포함하는 이온 주입 영역에 일정 농도의 이온을 주입하는 단계;
    상기 제1 실리콘 웨이퍼의 상부에 게이트 산화물을 형성하는 단계;
    상기 게이트 산화물의 상부에 게이트 폴리(gate poly)를 형성하는 단계;
    이온 주입을 통해 소오스 영역, 드레인 영역 및 표준 전극 영역을 형성하는 단계;
    상기 소오스 영역, 상기 드레인 영역, 및 상기 표준 전극 영역에 연결되는 메탈 콘택 및 메탈 레이어를 형성하는 단계;
    상기 제1 실리콘 웨이퍼의 상부에 제2 웨이퍼를 접착시킨 후, 상기 제2 웨이퍼가 상기 제1 실리콘 웨이퍼의 하부에 위치하도록 접착된 웨이퍼를 회전시키는 단계;
    상기 실리콘 나노 와이어의 상부면 및 측면을 노출시키는 단계; 및
    상기 실리콘 나노 와이어의 표면에 프루브를 형성하는 단계를 포함하며,
    상기 프루브는 상기 ISFET 회로가 검출하고자 하는 특정 타겟에 반응하여 특정 타겟과 결합하는 성질을 갖는 물질이고,
    상기 제조 방법은,
    SOI(Silicon On Insulator) 웨이퍼가 아닌 실리콘 웨이퍼를 이용하는 것을 특징으로 하는 ISFET 제조 방법.
  2. 제 1 항에 있어서, 상기 실리콘 나노 와이어의 상부면 및 측면을 노출시키는 단계는
    상기 실리콘 나노 와이어의 상부면 및 측면의 실리콘 산화물을 제거하는 단계를 포함하고,
    상기 실리콘 나노 와이어의 하부면은 노출되지 않는 것을 특징으로 하는 ISFET 제조 방법.
  3. 제 1 항에 있어서, 상기 실리콘 나노 와이어의 상부면 및 측면을 노출시키는 단계는
    상기 실리콘 나노 와이어의 상부면, 측면 및 하부면의 실리콘 산화물을 제거하는 단계를 포함하고,
    상기 실리콘 나노 와이어는 플로팅되는 것을 특징으로 하는 ISFET 제조 방법.
  4. 제 1 항에 있어서, 상기 제조 방법은
    상기 표준 전극 영역의 상부면을 노출시키는 단계; 및
    상기 표준 전극 영역의 상부면에 미리 정해진 금속으로 표준 전극 게이트를 형성하는 단계를 더 포함하는 ISFET 제조 방법.
  5. 제 4 항에 있어서, 상기 표준 전극 게이트를 형성하는 단계는
    상기 표준 전극 영역의 상부면에 제1 금속을 형성하는 단계; 및
    상기 제1 금속 위에 전기 도금으로 제2 금속을 도금하는 단계를 포함하는 ISFET 제조 방법.
  6. 제 1 항에 있어서, 상기 제조 방법은
    상기 제1 실리콘 웨이퍼의 상부의 영역을 상기 ISFET을 형성하기 위한 제1 영역과 로직 회로를 형성하기 위한 제2 영역으로 구분하는 단계를 더 포함하는 ISFET 제조 방법.
  7. 제 6 항에 있어서, 상기 제조 방법은
    상기 제2 영역에 웰을 형성하는 단계; 및
    상기 웰에 상기 로직 회로용 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 ISFET 제조 방법.
  8. 제 7 항에 있어서,
    상기 웰에 상기 로직 회로용 소오스 영역 및 드레인 영역을 형성하는 단계는
    상기 실리콘 나노 와이어 영역의 양 측면에 소오스 영역, 드레인 영역 및 표준 전극 영역을 형성하는 단계와 동시에 수행되는 것을 특징으로 하는 ISFET 제조 방법.
  9. 제 6 항에 있어서, 상기 제1 영역에 상기 ISFET을 형성하는 단계들 중 하나 이상의 단계와
    상기 제2 영역에서 상기 로직 회로를 형성하는 단계들 중 하나 이상의 단계는 병렬적으로 수행되는 ISFET 제조 방법.
  10. 제 1 항에 있어서, 상기 게이트 폴리에는 노이즈를 컨트롤하기 위한 바이어스 전압이 인가되는 ISFET 제조 방법.
  11. 제 1 항에 있어서,
    상기 소오스 영역은 상기 실리콘 나노 와이어 영역의 일 측에 위치하고,
    상기 드레인 영역은 상기 실리콘 나노 와이어 영역의 다른 측 위치하는 ISFET 제조 방법.
  12. 제 1 항에 있어서,
    상기 소오스 영역과 상기 드레인 영역 중 하나는 상기 실리콘 나노 와이어 영역의 안쪽에 위치하고, 다른 하나는 상기 실리콘 나노 와이어 영역의 바깥 쪽에 위치하는 ISFET 제조 방법.
  13. 이온 감응 전계 효과 트랜지스터(ISFET: ION SENSITIVE FIELD EFFECT TRANSISTOR) 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 상부의 일측에 형성된 제1 소스 전극 영역;
    상기 반도체 기판 상부의 또 다른 일측에 형성된 제1 드레인 전극 영역;
    상기 제1 소스 전극 영역과 상기 제1 드레인 전극 영역에 연결되도록 형성되는 실리콘 나노 와이어;
    상기 실리콘 나노 와이어의 하부에 형성되는 게이트 산화물(gate oxidation);
    상기 게이트 산화물 하단에 형성되는 게이트 폴리층;
    상기 반도체 기판의 미리 정해진 영역에 형성되는 표준 전극; 및
    상기 실리콘 나노 와이어의 표면에 형성되는 프루브를 포함하고,
    상기 나노 와이어에 부착되는 이온에 따라 상기 제1 소스 전극 영역과 상기 제1 드레인 전극 영역 사이에 전류가 흐르며,
    상기 프루브는 상기 ISFET 회로가 검출하고자 하는 특정 타겟에 반응하여 상기 특정 타겟과 결합하는 성질을 갖는 물질이고,
    상기 ISFET 회로는,
    SOI(Silicon On Insulator) 웨이퍼가 아닌 실리콘 웨이퍼를 이용하여 제조된 것을 특징으로 하는 ISFET 회로.
  14. 제 13 항에 있어서, 상기 실리콘 나노 와이어의 상부면 및 측면은 노출되고,
    상기 실리콘 나노 와이어의 하부면은 노출되지 않는 것을 특징으로 하는 ISFET 회로.
  15. 제 13 항에 있어서,
    상기 실리콘 나노 와이어의 상부면, 측면 및 하부면이 모두 노출됨으로써,
    상기 실리콘 나노 와이어는 플로팅되는 것을 특징으로 하는 ISFET 회로.
  16. 제 13 항에 있어서, 상기 게이트 폴리층은
    노이즈를 컨트롤하기 위한 바이어스 전압이 인가되는 노이즈 컨트롤 노드로 사용되는 ISFET 회로.
  17. 제 16항에 있어서, 상기 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함하고,
    상기 제1 바이어스 전압은 제1 바이어싱 구간에서 상기 실리콘 나노 와이어와 전해질 용액의 이온의 반응을 촉진하기 위하여 상기 게이트 폴리층에 인가되고,
    상기 제2 바이어스 전압은 제2 바이어싱 구간에서 전해질 용액 내 반응하지 않은 이온을 상기 실리콘 나노 와이어로부터 밀어내기 위하여 상기 게이트 폴리층에 인가되는 ISFET 회로.
  18. 제 17 항에 있어서, 상기 제2 바이어싱 구간 이후의 소정의 측정 구간에서
    상기 실리콘 나노 와이어에 부착된 이온의 양을 측정하는 ISFET 회로.
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