KR101812924B1 - 아날로그 디지털 변환 장치 및 이를 포함하는 시스템 - Google Patents

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KR101812924B1 KR1020170052887A KR20170052887A KR101812924B1 KR 101812924 B1 KR101812924 B1 KR 101812924B1 KR 1020170052887 A KR1020170052887 A KR 1020170052887A KR 20170052887 A KR20170052887 A KR 20170052887A KR 101812924 B1 KR101812924 B1 KR 101812924B1
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조준수
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Abstract

본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치는 입력 신호를 증폭하여 출력하는 제 1 증폭부; 입력 신호를 증폭하여 출력하는 제 2 증폭부; 및 제 1 증폭부 및 제 2 증폭부의 출력에 따라 입력 신호를 증폭한 신호에 대응하는 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기를 포함한다.

Description

아날로그 디지털 변환 장치 및 이를 포함하는 시스템{ANALOG TO DIGITAL CONVERTING DEVICE AND SYSTEM INCLUDING THE SAME}
본 발명은 아날로그 디지털 변환 장치 및 이를 포함하는 시스템에 관한 것으로 보다 구체적으로는 입력 신호의 이득을 제어할 수 있는 아날로그 디지털 변환 장치 및 이를 포함하는 시스템에 관한 것이다.
도 1은 종래의 아날로그 디지털 변환 장치와 이를 포함하는 시스템을 나타내는 블록도이다.
아날로그 디지털 변환 장치(10)는 아날로그 신호를 디지털 신호로 변환하는 장치로서 널리 사용된다.
종래의 아날로그 디지털 변환 장치는 내부에 이득을 조절하는 기능이 없으며 외부에서 아날로그 디지털 변환기의 입력 범위에 따라 신호의 크기를 조절하여 입력한다.
가변 이득 증폭기(20, PGA: Programmable Gain Amplifier)는 아날로그 신호의 이득을 증폭하는 장치로서 센서 등으로부터 인가되는 미세한 신호를 증폭하여 아날로그 디지털 변환 장치(10)에 제공하기 위하여 사용된다.
일반적으로 신호가 미세할수록 이득이 높은 증폭기가 필요한데 이러한 증폭기는 설계가 어렵고 전력 소모량도 증가한다.
또한 종래에는 아날로그 디지털 변환 장치(10)와 가변 이득 증폭기(20)가 별개의 장치로 시스템에 포함되므로 시스템 전체의 면적을 증가시킬 수 있다.
KR 100294787 B1 KR 1020160109001 A US 9455737 B1 US 20070109173 A1
본 발명은 입력 신호의 이득을 증폭할 수 있는 아날로그 디지털 변환 장치를 제공한다.
본 발명은 신호의 왜곡을 방지하면서 이득을 조정할 수 있는 아날로그 디지털 변환 장치를 제공한다.
본 발명은 증폭기와 이득을 조절할 수 있는 아날로그 디지털 변환 장치를 모두 포함하는 시스템을 제공하되, 이득의 조정 폭에 따라 증폭기를 선택적으로 동작시키는 시스템을 제공한다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치는 입력 신호를 증폭하여 출력하는 제 1 증폭부; 입력 신호를 증폭하여 출력하는 제 2 증폭부; 및 제 1 증폭부 및 제 2 증폭부의 출력에 따라 입력 신호를 증폭한 신호에 대응하는 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기를 포함한다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치는 입력 신호를 증폭하여 출력하는 제 1 증폭부; 입력 신호를 증폭하여 출력하는 제 3 증폭부; 제 3 증폭부의 출력을 디지털 값으로 변환하는 제 2 아날로그 디지털 변환기; 제 1 증폭부 및 상기 제 2 아날로그 디지털 변환기의 출력에 따라 상기 입력 신호를 증폭한 신호에 대응하는 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기를 포함한다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치는 입력 신호를 증폭하여 출력하는 제 1 증폭부; 입력 신호를 증폭하여 출력하는 제 2 증폭부; 입력 신호를 증폭하여 출력하는 제 3 증폭부; 및 제 3 증폭부의 출력을 디지털 값으로 변환하는 제 2 아날로그 디지털 변환기; 제 1 증폭부의 출력, 제 2 증폭부의 출력 및 상기 제 2 아날로그 디지털 변환기의 출력에 따라 상기 입력 신호를 증폭한 신호에 대응하는 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기를 포함한다.
본 발명의 일 실시예에 의한 시스템은 제어 신호에 따라 입력 신호를 증폭하여 출력하거나 입력 신호를 바이패스하여 출력하는 증폭기; 및 증폭기의 출력을 디지털 신호로 변환하는 아날로그 디지털 변환 장치를 포함하되, 아날로그 디지털 변환 장치는 증폭기의 출력을 증폭한 신호에 대응하는 상기 디지털 신호를 출력한다.
본 기술에 의한 아날로그 디지털 변환 장치는 입력 신호의 이득 조절 기능을 내장하여 자체적으로 이득을 조절할 수 있다.
본 기술에 의한 아날로그 디지털 변환 장치는 신호의 이득을 조절하면서 고주파 신호의 왜곡을 방지할 수 있다.
본 기술에 의한 장치는 가변 이득 증폭기와 이득을 조절할 수 있는 아날로그 디지털 변환 장치를 모두 포함하되, 신호의 크기에 따라 증폭기를 선택적으로 동작시켜 소비 전력을 줄일 수 있다.
도 1은 종래의 아날로그 디지털 변환 장치를 포함하는 시스템의 블록도.
도 2는 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치의 블록도.
도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치를 포함하는 시스템의 블록도.
도 4는 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치의 블록도.
도 5는 도 4의 제 3 연산부의 동작을 설명하는 파형도.
도 6은 도 4의 아날로그 디지털 변환기의 선형 모델.
도 7은 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치의 동작을 나타낸 그래프.
도 8은 본 발명의 다른 실시예에 의한 아날로그 디지털 변환 장치의 회로도.
도 9는 본 발명의 또 다른 실시예에 의한 아날로그 디지털 변환 장치의 회로도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 2는 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치(100)의 블록도이다.
본 실시예에서 아날로그 디지털 변환 장치(100)는 제 1 아날로그 디지털 변환기(110)와 제 2 아날로그 디지털 변환기(120)를 포함한다.
제 2 아날로그 디지털 변환기(120)는 증폭된 입력 신호를 중간 디지털 신호로 변환하고 제 1 아날로그 디지털 변환기(110)는 증폭된 입력 신호와 제 1 아날로그 디지털 변환기(120)에서 출력되는 중간 디지털 신호를 이용하여 최종 디지털 신호를 출력한다.
본 실시예에서 제 2 아날로그 디지털 변환기(120)는 선택적으로 제거될 수 있다. 이 경우 제 1 아날로그 디지털 변환기(110)는 증폭된 입력 신호를 이용하여 최종 디지털 신호를 출력한다.
본 실시예에 의한 아날로그 디지털 변환 장치(100)는 가변 이득 증폭 기능을 수행한다.
아날로그 디지털 변환 장치(100)의 구체적인 구성에 대해서는 도 4를 참조하여 아래에서 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치를 포함하는 장치의 블록도이다.
본 발명의 일 실시예에 의한 장치(1000)는 이득 조절 기능을 포함하는 아날로그 디지털 변환 장치(100)와 가변 이득 증폭기(200)를 포함한다.
가변 이득 증폭기(200)는 제어 신호(CON)에 따라 선택적으로 동작한다.
예를 들어 제어 신호(CON)가 비활성화되는 경우 입력 신호를 바이패스하여 아날로그 디지털 변환 장치(100)의 입력으로 제공하고, 활성화되는 경우 입력 신호를 증폭하여 아날로그 디지털 변환 장치(100)에 제공한다.
아날로그 디지털 변환 장치(100)의 기본적인 구성과 기능은 도 3에서 설명한 것과 실질적으로 동일하며 이하에서 도 4를 참조하여 구체적으로 설명한다.
입력 신호가 매우 작은 경우 아날로그 디지털 변환 장치(100)와 가변 이득 증폭기(200)가 분담하여 입력 신호를 증폭할 수 있다.
전술한 바와 같이 종래에는 증폭기에서만 증폭을 수행하므로 증폭기의 증폭비 증가로 인해 설계가 어려워지나 본 발명에서는 아날로그 디지털 변환 장치(100)에서 증폭을 분담하므로 상대적으로 증폭기(200)의 증폭비를 줄일 수 있다.
이에 따라 본 발명은 증폭기(200)의 설계 부담이 상대적으로 완화될 수 있다.
도 4는 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치(100)의 상세 블록도이다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치(100)는 제 1 아날로그 디지털 변환기(120), 제 2 아날로그 디지털 변환기(110), 증폭부(130)를 포함한다.
본 실시예에서 증폭부(130)는 제 1 증폭부(131), 제 2 증폭부(132), 제 3 증폭부(133)를 포함하며 각각의 증폭비는 α, β, γ이다.
제 1 증폭부(131) 내지 제 3 증폭부(133)는 각각 입력 신호를 증폭하여 출력한다.
증폭비는 임의의 값을 가질 수 있으나 증폭비 사이에는 후술하는 바와 같이 일정한 관계가 성립될 수 있다.
제 1 내지 제 3 증폭부 중에서 증폭비가 1인 증폭부는 입력 신호를 그대로 출력하는 구성이므로 단순한 라인으로 대체될 수 있다.
제 2 아날로그 디지털 변환기(120)는 제 3 증폭부(133)의 출력 신호를 N 비트의 디지털 신호로 변환한다.
이때 제 2 아날로그 디지털 변환기(120)는 N 비트 중 상위 비트들을 결정할 수 있다.
본 실시예에서 제 2 아날로그 디지털 변환기(120)는 종래에 알려진 다양한 방식의 아날로그 디지털 변환기를 사용할 수 있다.
본 실시예에서 제 1 아날로그 디지털 변환기(110)는 델타-시그마 변조 방식의 아날로그 디지털 변환기이다.
제 1 아날로그 디지털 변환기(110)는 제 1 연산부(111), 루프 필터(112), 제 2 연산부(113), 디지털 변환부(114), 제 3 연산부(115), 디지털 아날로그 변환기(116) 및 데시메이터(117)를 포함한다.
제 1 연산부(111)는 제 1 증폭부(131)의 출력에서 디지털 아날로그 변환기(116)의 출력을 뺀 신호를 출력한다.
루프 필터(112)는 제 1 연산부(111)의 출력을 필터링한다.
루프 필터(112)는 델타 시그마 변조에서 수행되는 노이즈 쉐이핑 기능을 수행하며 이에 따라 노이즈 성분은 신호 대역의 외곽으로 이동한다.
제 2 연산부(113)는 루프 필터(112)의 출력과 제 2 증폭부(132)의 출력을 더하여 출력한다.
디지털 변환부(114)는 제 2 연산부(113)의 출력을 디지털 신호로 변환한다.
본 실시예에서 디지털 변환부(114)는 제 2 연산부(113)의 출력을 일정한 기준 전압과 비교하여 비교 결과를 1 또는 0으로 출력하는 비교기일 수 있다.
다른 실시예에서 디지털 변환부(114)는 종래에 알려진 아날로그 디지털 변환기로 구현될 수도 있으며 이 경우 디지털 변환부(114)는 멀티 비트 디지털 신호를 출력할 수 있다.
제 3 연산부(115)는 제 1 아날로그 디지털 변환기(120)의 출력과 디지털 변환부(114)에서 출력되는 디지털 비트 스트림을 합성하여 N 비트의 디지털 신호를 출력한다.
도 5는 제 3 연산부(115)의 동작을 설명하는 파형도이다.
도 5의 실시예에서 (A)는 제 2 아날로그 디지털 변환기(120)에서 출력되는 신호의 파형을 나타낸다.
제 2 아날로그 디지털 변환기(120)는 3비트 신호를 출력한다.
(B)는 디지털 변환부(114)에서 출력되는 비트 스트림을 나타낸다. 디지털 변환부(114)는 0 또는 1의 신호를 출력한다.
(C)는 제 3 연산부(115)에서 출력되는 디지털 신호를 나타낸다.
본 실시예에서 제 3 연산부(115)는 디지털 변환부(114)에서 출력된 비트 값이 1인 경우 제 2 아날로그 디지털 변환기(120)에서 출력된 값의 최하위 비트에 1을 더하고, 디지털 변환부(114)에서 출력된 비트 값이 0인 경우 제 2 아날로그 디지털 변환기(120)에서 출력된 값의 최하위 비트에서 1을 뺀다.
연산 결과가 최대값 이상인 경우 제 3 연산부(115)는 최대값을 출력하고, 연산 결과가 최소값 이하인 경우 제 3 연산부(115)는 최소값을 출력한다.
예를 들어 제 2 아날로그 디지털 변환기(120)에서 출력된 신호가 "000"인 경우 디지털 변환부(114)의 출력에 따라 제 3 연산부(115)의 출력은 "000" 또는 "001"이 된다.
예를 들어 제 2 아날로그 디지털 변환기(120)에서 출력된 신호가 "010"인 경우 디지털 변환부(114)의 출력에 따라 제 3 연산부(115)의 출력은 "011" 또는 "001"이 된다.
예를 들어 제 2 아날로그 디지털 변환기(120)에서 출력된 신호가 "100"인 경우 디지털 변환부(114)의 출력에 따라 제 3 연산부(115)의 출력은 "101" 또는 "011"이 된다.
디지털 아날로그 변환기(116)는 제 3 연산부(115)에서 출력된 디지털 신호를 아날로그 신호로 변환하여 제 1 연산부(111)에 제공한다.
데시메이터(117)는 제 3 연산부(115)에서 출력되는 디지털 신호에서 신호 밴드 외곽에 위치하는 노이즈 성분을 제거하고 입력 신호에 대응하는 최종적인 디지털 신호를 출력한다.
본 실시예에서는 제 1 증폭부(131) 내지 제 3 증폭부(133)의 증폭비를 조절하여 아날로그 디지털 변환 장치(100)의 증폭비를 조절할 수 있다.
제 1 증폭부(131) 내지 제 3 증폭부(133)를 실제 회로로 구현하는 경우 저항, 캐패시터 등의 수동 소자의 크기를 변경함으로써 증폭비를 변경할 수 있다.
도 6은 도 4의 아날로그 디지털 변환 장치의 선형 모델이다.
도 4의 제 1 아날로그 디지털 변환기(120)는 입력된 신호에 양자화 에러에 대응하는 제 1 에러 신호(E1)를 더하여 출력하는 덧셈기로 대체된다.
도 4의 디지털 변환부(114)는 입력된 신호에 양자화 에러에 대응하는 제 2 에러 신호(E2)를 더하여 출력하는 덧셈기로 대체된다.
도 4의 제 3 연산부(115), 디지털 아날로그 변환기(116)는 제 1 아날로그 디지털 변환기(120)와 디지털 변환부(114)의 출력을 더하여 출력하는 덧셈기로 대체된다.
도 5의 선형 모델에서 다음 수학식 1과 같은 전달 함수가 얻어진다.
Figure 112017040433343-pat00001
도 4에서 루프 필터(112)는 적분기로 구현될 수 있는데 이에 따라 수학식 1에서 루프 필터의 전달 함수(H(s))는 저주파 영역에서는 큰 값을 가지고 고주파 영역에서는 작은 값을 가진다.
이에 따라 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치(100)는 저주파 영역에서는 입력 신호를 α배 증폭하고, 고주파 영역에서는 입력 신호를 γ+β배 증폭하는 것으로 근사될 수 있다.
이는 아날로그 디지털 변환 장치(100)의 증폭비가 주파수에 따라 가변하며 고주파 영역에서 왜곡이 발생하는 것으로 이해할 수 있다.
이에 따라 제 1 증폭부(131)와 제 2 증폭부(132)의 증폭비를 다음 수학식 2와 같이 선택할 수 있다.
이 경우 수학식 1의 전달 함수는 수학식 3과 같이 수정될 수 있다.
Figure 112017040433343-pat00002
Figure 112017040433343-pat00003
수학식 3에서 양자화 에러 성분은 데시메이터(117)의 동작에 의해 제거되어 결과적으로 아날로그 디지털 변환 장치(100)는 입력 신호를 α배 증폭한 신호에 대응하는 디지털 신호를 출력하게 된다.
도 7은 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치의 동작을 나타낸 그래프이다.
도 7의 그래프는 0.01V, 1 KHz의 사인 파형이 입력되는 경우 증폭비(α)를 1 또는 2로 설정한 경우 데시메이터(117)에서 출력된 신호의 파형을 나타낸 것이다.
도시된 바와 같이 출력 신호는 증폭비에 따라 진폭에 2배의 차이를 가진다.
수학식 1, 2에서 β와 γ 둘 중 하나는 0이어도 수학식 3을 만족하는데 문제가 없다.
도 8은 γ가 0인 경우 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치(100-1)를 나타낸다.
γ가 0인 경우는 도 4에서 제 3 증폭부(133)와 제 3 증폭부(133)와 연결된 제 2 아날로그 디지털 변환기(120)가 생략된 경우에 대응한다.
또한 본 실시예에서 도 4의 제 3 연산부(115)는 생략된다.
이에 따라 디지털 변환부(114)에서 출력되는 비트 스트림이 디지털 아날로그 변환기(116)와 데시메이터(117)에 입력된다.
다른 구성요소들의 동작은 도 4에서 설명한 바와 실질적으로 동일하다.
도 8에서 제 2 아날로그 디지털 변환기(120)가 생략됨으로 인하여 제 1 아날로그 디지털 변환기(110)에서 수행할 연산량이 증가할 수 있다.
이에 따라 도 8의 아날로그 디지털 변환 장치(100-1)는 도 4의 아날로그 디지털 변환 장치(100)에 비하여 소비 전력이 증가할 수 있다.
도 9는 β가 0인 경우 본 발명의 일 실시예에 의한 아날로그 디지털 변환 장치(100-2)를 나타낸다.
β가 0인 경우는 도 4에서 제 2 증폭부(132)와 제 2 증폭부(132)와 연결된 제 2 연산부(113)가 생략된 경우에 대응한다.
이에 따라 디지털 변환부(114)는 루프 필터(112)에 따라 디지털 신호를 출력한다.
다른 구성요소들의 동작은 도 4에서 설명한 바와 실질적으로 동일하다.
도 9에서 제 2 증폭부(132)가 포함된 루프가 생략됨으로 인하여 제 1 아날로그 디지털 변환기(110)에서 수행할 연산량이 증가할 수 있다.
이에 따라 도 9의 아날로그 디지털 변환 장치(100-2)는 도 4의 아날로그 디지털 변환 장치(100)에 비하여 소비 전력이 증가할 수 있다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였으나 이상의 개시가 본 발명의 권리범위를 한정하는 것은 아니다. 본 발명의 권리범위는 아래의 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위로 정해질 수 있다.
10, 100: 아날로그 디지털 변환기
20, 200: 가변 이득 증폭기
110: 제 1 아날로그 디지털 변환기
111: 제 1 연산부
112: 루프 필터
113: 제 2 연산부
114: 디지털 변환부
115: 제 3 연산부
116: 디지털 아날로그 변환기
117: 데시메이터
120: 제 2 아날로그 디지털 변환기
130: 증폭부
131: 제 1 증폭부
132: 제 2 증폭부
133; 제 3 증폭부

Claims (20)

  1. 입력 신호를 증폭하여 출력하는 제 1 증폭부;
    상기 입력 신호를 증폭하여 출력하는 제 2 증폭부; 및
    상기 제 1 증폭부의 출력 및 상기 제 2 증폭부의 출력을 입력받아 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기
    를 포함하되,
    상기 디지털 신호는 상기 입력 신호를 증폭비에 따라 증폭한 신호에 대응하고, 상기 증폭비는 상기 제 1 증폭부의 제 1 증폭비와 상기 제 2 증폭부의 제 2 증폭비의 조합으로 결정되는 아날로그 디지털 변환 장치.
  2. 청구항 1에 있어서, 상기 제 1 증폭비는 상기 제 2 증폭비와 동일하며 상기 증폭비는 상기 제 1 증폭비와 동일한 아날로그 디지털 변환 장치.
  3. 청구항 1에 있어서,
    상기 입력 신호를 증폭하는 제 3 증폭부; 및
    상기 제 3 증폭부의 출력을 디지털 값으로 변환하는 제 2 아날로그 디지털 변환기
    를 더 포함하되,
    상기 제 1 아날로그 디지털 변환기는 상기 제 1 증폭부의 출력, 상기 제 2 증폭부의 출력 및 상기 제 2 아날로그 디지털 변환기의 출력을 입력받아 상기 디지털 신호를 출력하고, 상기 증폭비는 상기 제 1 증폭비와 상기 제 2 증폭비와 상기 제 3 증폭부의 제 3 증폭비의 조합으로 결정되는 아날로그 디지털 변환 장치.
  4. 청구항 3에 있어서, 상기 제 1 증폭비는 상기 제 2 증폭비와 상기 제 3 증폭비의 합과 동일하며 상기 증폭비는 상기 제 1 증폭비와 동일한 아날로그 디지털 변환 장치.
  5. 청구항 1에 있어서, 상기 제 1 아날로그 디지털 변환기는 델타 시그마 변조 방식의 아날로그 디지털 변환기인 아날로그 디지털 변환 장치.
  6. 청구항 1에 있어서, 상기 제 1 아날로그 디지털 변환기는
    제 1 연산부;
    상기 제 1 연산부의 출력을 필터링하는 루프 필터;
    상기 루프 필터의 출력과 상기 제 2 증폭부의 출력을 연산하는 제 2 연산부;
    상기 제 2 연산부의 출력을 디지털 값으로 변환하는 디지털 변환부;
    상기 디지털 변환부의 출력을 아날로그 값으로 변환하는 디지털 아날로그 변환기; 및
    상기 디지털 변환부의 출력에서 상기 디지털 신호를 생성하는 데시메이터
    를 포함하되, 상기 제 1 연산부는
    상기 제 1 증폭부의 출력과 상기 디지털 아날로그 변환기의 출력을 연산하는 아날로그 디지털 변환 장치.
  7. 청구항 3에 있어서, 상기 제 1 아날로그 디지털 변환기는
    제 1 연산부;
    상기 제 1 연산부의 출력을 필터링하는 루프 필터;
    상기 루프 필터의 출력과 상기 제 2 증폭부의 출력을 연산하는 제 2 연산부;
    상기 제 2 연산부의 출력을 디지털 값으로 변환하는 디지털 변환부;
    상기 제 3 증폭부의 출력과 상기 디지털 변환부의 출력을 연산하여 디지털 값으로 변환하는 제 3 연산부;
    상기 제 3 연산부의 출력을 아날로그 값으로 변환하는 디지털 아날로그 변환기; 및
    상기 제 3 연산부의 출력에서 상기 디지털 신호를 생성하는 데시메이터
    를 포함하되, 상기 제 1 연산부는
    상기 제 1 증폭부의 출력과 상기 디지털 아날로그 변환기의 출력을 연산하는 아날로그 디지털 변환 장치.
  8. 입력 신호를 증폭하여 출력하는 제 1 증폭부;
    상기 입력 신호를 증폭하여 출력하는 제 3 증폭부;
    상기 제 3 증폭부의 출력을 디지털 값으로 변환하는 제 2 아날로그 디지털 변환기; 및
    상기 제 1 증폭부의 출력 및 상기 제 2 아날로그 디지털 변환기의 출력을 입력받아 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기
    를 포함하되,
    상기 디지털 신호는 상기 입력 신호를 증폭비에 따라 증폭한 신호에 대응하고, 상기 증폭비는 상기 제 1 증폭부의 제 1 증폭비와 상기 제 3 증폭부의 제 3 증폭비의 조합으로 결정되는 아날로그 디지털 변환 장치.
  9. 청구항 8에 있어서, 상기 제 1 증폭비는 상기 제 3 증폭비와 동일하며 상기 증폭비는 상기 제 1 증폭비와 동일한 아날로그 디지털 변환 장치.
  10. 청구항 8에 있어서, 상기 제 1 아날로그 디지털 변환기는
    제 1 연산부;
    상기 제 1 연산부의 출력을 필터링하는 루프 필터;
    상기 루프 필터의 출력을 디지털 값으로 변환하는 디지털 변환부;
    상기 제 3 증폭부의 출력과 상기 디지털 변환부의 출력을 연산하여 디지털 값으로 변환하는 제 3 연산부;
    상기 제 3 연산부의 출력을 아날로그 값으로 변환하는 디지털 아날로그 변환기; 및
    상기 제 3 연산부의 출력에서 상기 디지털 신호를 생성하는 데시메이터
    를 포함하되, 상기 제 1 연산부는
    상기 제 1 증폭부의 출력과 상기 디지털 아날로그 변환기의 출력을 연산하는 아날로그 디지털 변환 장치.
  11. 삭제
  12. 제어 신호에 따라 입력 신호를 증폭하여 출력하거나 상기 입력 신호를 바이패스하여 출력하는 증폭기; 및
    상기 증폭기의 출력을 입력받아 디지털 신호를 출력하는 아날로그 디지털 변환 장치를 포함하되,
    상기 아날로그 디지털 변환 장치는
    상기 증폭기의 출력을 증폭하여 출력하는 제 1 증폭부;
    상기 증폭기의 출력을 증폭하여 출력하는 제 2 증폭부; 및
    상기 제 1 증폭부의 출력 및 상기 제 2 증폭부의 출력을 입력받아 상기 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기
    를 포함하고,
    상기 디지털 신호는 상기 증폭기의 출력을 증폭비에 따라 증폭한 신호에 대응하고, 상기 증폭비는 상기 제 1 증폭부의 제 1 증폭비와 상기 제 2 증폭부의 제 2 증폭비의 조합으로 결정되는 시스템.
  13. 청구항 12에 있어서, 상기 제 1 증폭비는 상기 제 2 증폭비와 동일하며 상기 증폭비는 상기 제 1 증폭비와 동일한 시스템.
  14. 청구항 12에 있어서,
    상기 증폭기의 출력을 증폭하는 제 3 증폭부; 및
    상기 제 3 증폭부의 출력을 디지털 값으로 변환하는 제 2 아날로그 디지털 변환기
    를 더 포함하되,
    상기 제 1 아날로그 디지털 변환기는 상기 제 1 증폭부의 출력, 상기 제 2 증폭부의 출력 및 상기 제 2 아날로그 디지털 변환기의 출력을 입력받아 상기 디지털 신호를 출력하고, 상기 증폭비는 상기 제 1 증폭비와 상기 제 2 증폭비와 상기 제 3 증폭부의 제 3 증폭비의 조합으로 결정되는 시스템.
  15. 청구항 14에 있어서, 상기 제 1 증폭비는 상기 제 2 증폭비와 상기 제 3 증폭비의 합과 동일하며 상기 증폭비는 상기 제 1 증폭비와 동일한 시스템.
  16. 제어 신호에 따라 입력 신호를 증폭하여 출력하거나 상기 입력 신호를 바이패스하여 출력하는 증폭기; 및
    상기 증폭기의 출력을 입력받아 디지털 신호를 출력하는 아날로그 디지털 변환 장치를 포함하되,
    상기 아날로그 디지털 변환 장치는
    상기 증폭기의 출력을 증폭하여 출력하는 제 1 증폭부;
    상기 증폭기의 출력을 증폭하여 출력하는 제 3 증폭부; 및
    상기 제 3 증폭부의 출력을 디지털 값으로 변환하는 제 2 아날로그 디지털 변환기; 및
    상기 제 1 증폭부의 출력 및 상기 제 2 아날로그 디지털 변환기의 출력을 입력받아 상기 디지털 신호를 출력하는 제 1 아날로그 디지털 변환기
    를 포함하고,
    상기 디지털 신호는 상기 증폭기의 출력을 증폭비에 따라 증폭한 신호에 대응하고, 상기 증폭비는 상기 제 1 증폭부의 제 1 증폭비와 상기 제 3 증폭부의 제 3 증폭비의 조합으로 결정되는 시스템.
  17. 청구항 16에 있어서, 상기 제 1 증폭비는 상기 제 3 증폭비와 동일하며 상기 증폭비는 상기 제 1 증폭비와 동일한 시스템.
  18. 청구항 12에 있어서, 상기 제 1 아날로그 디지털 변환기는
    제 1 연산부;
    상기 제 1 연산부의 출력을 필터링하는 루프 필터;
    상기 루프 필터의 출력과 상기 제 2 증폭부의 출력을 연산하는 제 2 연산부;
    상기 제 2 연산부의 출력을 디지털 값으로 변환하는 디지털 변환부;
    상기 디지털 변환부의 출력을 아날로그 값으로 변환하는 디지털 아날로그 변환기; 및
    상기 디지털 변환부의 출력에서 상기 디지털 신호를 생성하는 데시메이터
    를 포함하되, 상기 제 1 연산부는
    상기 제 1 증폭부의 출력과 상기 디지털 아날로그 변환기의 출력을 연산하는 시스템.
  19. 청구항 14에 있어서, 상기 제 1 아날로그 디지털 변환기는
    제 1 연산부;
    상기 제 1 연산부의 출력을 필터링하는 루프 필터;
    상기 루프 필터의 출력과 상기 제 2 증폭부의 출력을 연산하는 제 2 연산부;
    상기 제 2 연산부의 출력을 디지털 값으로 변환하는 디지털 변환부;
    상기 제 3 증폭부의 출력과 상기 디지털 변환부의 출력을 연산하여 디지털 값으로 변환하는 제 3 연산부;
    상기 제 3 연산부의 출력을 아날로그 값으로 변환하는 디지털 아날로그 변환기; 및
    상기 제 3 연산부의 출력에서 상기 디지털 신호를 생성하는 데시메이터
    를 포함하되, 상기 제 1 연산부는
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  20. 청구항 16에 있어서, 상기 제 1 아날로그 디지털 변환기는
    제 1 연산부;
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