KR101812394B1 - 화합물 반도체 적층체 및 반도체 장치 - Google Patents
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Abstract
전기 저항률이 1×105Ω㎝ 이상인 기판(101)과, 기판(101) 위에 형성되고, 탄소가 도핑된 In과 Sb를 포함하는 제1 화합물 반도체층(102)과, 제1 화합물 반도체층(102) 위에 형성되고, 제1 화합물 반도체층(102)보다도 탄소의 농도가 작으면서, 또한 In과 Sb를 포함하는 제2 화합물 반도체층(103)을 구비한다. 제1 화합물 반도체층(102)의 막 두께는 0.005㎛ 이상 0.2㎛ 이하이다. 또한, 제1 화합물 반도체층(102)의 탄소의 농도는 1×1015㎝-3 이상 5×1018㎝-3 이하이다.
Description
본 발명은 In과 Sb를 포함하는 화합물 반도체 다층막을 구비하는 화합물 반도체 적층체 및 반도체 장치에 관한 것이다.
InSb 박막은 전자 이동도가 커서, 홀 소자나 자기 센서의 재료로서 적합한 것이 알려져 있다. 자기 센서에의 응용에서는 고감도이면서 또한 저소비 전력이 필요하게 된다. 환언하면, 고전자 이동도이면서 또한 막 두께가 얇은 것이 필수적이다. 이들 전자 디바이스에서의 InSb 박막은 전류 누설을 방지하기 위하여 반절연 기판인 GaAs나 InP 기판 위에 형성되어 있었다(비특허문헌 1 참조).
Oh et.al.저, 「Journal of Applied Physics」, Volume 66, 1989년 10월, p.3618-3621
Liu et.al.저, 「Journal of Vaccum Science&Technology B」, Volume 14, 1996년 5월, p.2339-2342
비특허문헌 1에 기재되어 있는 바와 같이, GaAs나 InP 기판 위에 InSb 박막을 형성하면, 기판과 InSb 사이에는 큰 격자 미스매치가 존재하기 때문에, 형성된 InSb층 중에는 미스피트 전이나 결정 결함이 대량으로 존재한다. 이들 전이나 결함은 잉여 전자를 생성하여, 전자 이동도를 현저하게 저하시킨다.
또한, 일반적으로 기판과의 미스매치에 의한 박막의 결정 결함은, 기판과의 계면 근방에서 현저하다. 박막의 성장에 수반하여 결정 결함의 밀도는 감소해 가지만, 결정 결함 농도가 높고 전자 이동도가 낮은 하부의 InSb층도 전기 특성에 기여하기 때문에, 결정 결함이 존재함으로써, 전체적인 전자 이동도가 저하되어 버린다. 수 마이크로미터 오더의, 비교적 두꺼운 박막을 형성하면 계면 부근의 결함에 의한 영향은 미소하게 되지만, 디바이스 제작에 있어서는 현실적이지 않을 뿐만 아니라, 막 두께 증가에 의한 저항 감소, 소비 전력 증가 등의 문제도 발생한다.
이 문제를 해결하기 위하여 GaAs 기판 위에 격자 부정합을 완화시키는 버퍼층으로서, 고저항의 AlxIn1 - xSb(x≥0.07)를 제막하고, 그 위에 InSb를 제막시키는 방법도 알려져 있다(비특허문헌 2 참조).
그러나, AlInSb 버퍼층을 사용하면 버퍼층 위에 제막된 InSb의 결정성이 악화되고, 이것을 피하기 위해서는 AlInSb 버퍼층을 두껍게 형성할 필요가 있지만, 전체의 막 두께가 증가된다고 하는 악영향이 발생한다.
이상으로부터, 고이동도이면서 또한 높은 결정성을 유지한 채, 전체의 막 두께가 얇은 InSb를 제막하는 기술은 알려져 있지 않았던 것이 실정이다.
따라서, 본 발명은 이러한 사정을 감안하여 이루어진 것이며, 기판과의 계면 부근에서의 잉여 전자의 발생을 억제하면서 또한 결정성이 양호하고 얇은, 고이동도의 화합물 반도체 다층막을 구비하는 화합물 반도체 적층체 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 해결하기 위하여 예의 검토한 결과, 전기 저항률이 1×105Ω㎝ 이상인 기판과, 상기 기판 위에 형성된, 탄소가 도핑된 In과 Sb를 포함하는 제1 화합물 반도체층과, 상기 제1 화합물 반도체층 위에 형성되고, In과 Sb를 포함하는 제2 화합물 반도체층을 구비하며, 상기 제1 화합물 반도체층의 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 상기 제1 화합물 반도체층의 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하임으로써 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명의 일 형태에 관한 화합물 반도체 적층체는, 전기 저항률이 1×105Ω㎝ 이상인 기판과, 상기 기판 위에 형성되고, 탄소가 도핑된 In과 Sb를 포함하는 제1 화합물 반도체층과, 상기 제1 화합물 반도체층 위에 형성되고, 상기 제1 화합물 반도체층보다도 탄소의 농도가 작으면서, 또한 In과 Sb를 포함하는 제2 화합물 반도체층을 구비하며, 상기 제1 화합물 반도체층의 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 상기 제1 화합물 반도체층의 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하인 것을 특징으로 한다.
또한, 상기한 화합물 반도체 적층체에 있어서, 상기 기판이 Si 또는 GaAs인 것을 특징으로 할 수도 있다.
또한, 상기한 화합물 반도체 적층체에 있어서, 상기 제1 화합물 반도체층이 상기 기판과 상기 제2 화합물 반도체층의 격자 부정합을 완화시키는 버퍼층이고, 상기 제2 화합물 반도체층이 소자의 적어도 일부로서 기능하는 활성층인 것을 특징으로 할 수도 있다.
본 발명의 다른 형태에 관한 반도체 장치는, 상기한 화합물 반도체 적층체를 사용하여 얻어지는 것을 특징으로 한다.
본 발명의 일 형태에 의하면, 기판과의 계면 부근에서의 잉여 전자의 발생을 억제하면서 또한 결정성이 양호하고 얇은, 고이동도의 화합물 반도체 다층막을 실현할 수 있다.
도 1은 본 발명에 관한 화합물 반도체 적층체를 도시하는 단면도이다.
이하, 본 발명을 실시하기 위한 형태(이하, 본 실시 형태라고 칭함)에 대하여 상세하게 설명한다.
[화합물 반도체 적층체]
도 1에 도시한 본 실시 형태의 화합물 반도체 적층체(10)는, 전기 저항률이 1×105Ω㎝ 이상인 기판(101)과, 이 기판 위에 형성되고, 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하이고, In과 Sb를 포함하는 제1 화합물 반도체층(102)과, 제1 화합물 반도체층(102) 위에 형성되고, 제1 화합물 반도체층(102)보다도 탄소의 농도(즉, 도핑량)가 작으면서, 또한 In과 Sb를 포함하는 제2 화합물 반도체층(103)을 구비한다. 이들 제1 화합물 반도체층(101)과 제2 화합물 반도체층(102)에 의해 화합물 반도체 다층막(110)을 구성하고 있다.
기판(101)과 제2 화합물 반도체층(103) 사이에, 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하이고, In과 Sb를 포함하는 제1 화합물 반도체층(102)을 구비함으로써, 기판(101)과 화합물 반도체 다층막(110)의 계면 부근에서의 잉여 전자의 발생을 억제한다. 또한, 제1 화합물 반도체층(102)은 기판(101)과 제2 화합물 반도체층(103) 사이의 격자 부정합을 완화시킨다.
[기판]
본 실시 형태의 화합물 반도체 적층체에 있어서의 기판(101)으로서는, 전기 저항률이 1×105Ω㎝ 이상인 기판이면 특별히 제한되지 않는다. InSb와 동일 결정 대칭성을 갖고 있는 것이 바람직하고, 또한 저렴하면서 또한 대형의 기판이 입수하기 쉬운 점에서, 기판(101)은 Si, GaAs의 어느 하나인 것이 바람직하다.
[제1 화합물 반도체층]
본 실시 형태의 화합물 반도체 적층체에 있어서의 제1 화합물 반도체층(102)으로서는, 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하이고, In과 Sb를 포함하는 화합물 반도체를 포함하는 것이다. 구체적으로는, 제1 화합물 반도체층(102)으로서, 탄소가 도핑된 InSbInAlSb, InGaSb, InAsSb, InPSb, InAsPSb, InAlGaSb, InAlAsSb, InGaAsSb, InGaPSb, InAlPSb, InAlGaAsSb, InAlGaPSb 등을 들 수 있지만, 이것에 제한되지 않는다.
전체의 막 두께 및 전기 절연층으로서의 관점에서, 제1 화합물 반도체층(102)의 막 두께는 0.005㎛ 이상 0.2㎛ 이하이고, 0.005㎛ 이상 0.2㎛ 미만인 것이 바람직하고, 0.005㎛ 이상 0.15㎛ 이하인 것이 보다 바람직하고, 0.01㎛ 이상 0.15㎛ 이하인 것이 더욱 바람직하다. 제1 화합물 반도체층의 막 두께가 0.005㎛보다도 얇은 경우는 저저항층으로서 전류의 누설을 방지하는 효과가 충분하지 않아, 이동도의 저하도 발생한다. 또한 0.2㎛보다도 두꺼운 경우에는 기판과의 계면 근방에서의 잉여 전자의 발생을 억제하는 효과 이상으로 잉여의 정공을 발생시켜, 막의 이동도가 저하되는 등의 문제가 발생하기 때문에 바람직하지 않다. 또한, 제1 화합물 반도체층(102)의 막 두께는 화합물 반도체 적층체를 표면으로부터 깊이 방향에 대하여 2차 이온 질량 분석 측정(SIMS)했을 때의, 후술하는 탄소의 농도의 피크값을 포함하는 피크의 반값 전체폭을 의미한다.
잉여 전자를 상쇄하기 위하여 필요 충분한 탄소량을 적용하는 관점에서, 제1 화합물 반도체층(102)의 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하이고, 5×1015㎝-3 이상 3×1018㎝-3 이하인 것이 바람직하고, 1×1016㎝-3 이상 2×1018㎝-3 이하인 것이 보다 바람직하고, 5×1016㎝-3 이상 2×1018㎝-3 이하인 것이 더욱 바람직하다. 탄소의 도핑량이 너무 많으면, 생성된 과잉 정공에 의해 제1 화합물 반도체층의 저항률이 내려가 버려, 정공 전류에 의해 이동도가 저하되는 등의 문제가 발생하기 때문에 실용상 바람직하지 않다. 또한, 도핑량이 지나치게 적으면, 잉여 전자의 보상이 충분히 일어나지 않아, 누설 전류 발생의 원인으로 된다. 제1 화합물 반도체층(102)의 탄소의 농도는 화합물 반도체 적층체를 표면으로부터 깊이 방향에 대하여 2차 이온 질량 분석 측정(SIMS)했을 때의 탄소의 농도의 피크값을 의미한다.
[제2 화합물 반도체층]
본 실시 형태의 화합물 반도체 적층체에 있어서의 제2 화합물 반도체층(103)으로서는, 제1 화합물 반도체층보다도 탄소의 농도가 작고, In과 Sb를 포함하는 것이면 특별히 제한되지 않는다. 구체적으로는, 제2 화합물 반도체층(103)으로서, InSb, InAlSb, InGaSb, InAsSb, InPSb, InAsPSb, InAlGaSb, InAlAsSb, InGaAsSb, InGaPSb, InAlPSb, InAlGaAsSb, InAlGaPSb 등을 들 수 있지만, 이것에 제한되지 않는다.
격자 부정합을 완화시키는 관점에서, 제2 화합물 반도체층(103)은, 도펀트인 탄소를 제외하고 제1 화합물 반도체층(102)과 동일 재료인 것이 바람직하다. 고이동도의 화합물 반도체층을 얻는 관점에서, 제2 화합물 반도체층(103)은, InSb인 것이 바람직하다. 제2 화합물 반도체층(103)의 막 두께에 특별히 제한은 없지만, 공업 제조의 관점에서 0.5㎛ 이상 3㎛ 이하가 바람직하다.
또한, 제2 화합물 반도체층(102)의 탄소의 농도는, 예를 들어 SIMS에 의한 검출 하한 이하이다.
[응용]
제2 화합물 반도체층(103) 위에 복수의 화합물 반도체, 보호막 또는 전극을 더 형성하는 것도 가능하다. 이 경우, 화합물 반도체로서 물질은 특별히 제한되지 않는다. 또한 도핑에 관해서도 특별히 제한은 되지 않는다.
[화합물 반도체 적층체의 제조 방법]
이어서, 본 실시 형태의 화합물 반도체 적층체의 제조 방법에 대하여 설명한다.
도 1에 도시한 기판(101) 위에, 예를 들어 유기 금속 기상 성장(MOCVD) 장치를 사용하여 제1 화합물 반도체층(102)을 형성한다. 제1 화합물 반도체층(102)의 성장 온도에 특별히 제한은 없지만, 원료의 분해율 및 InSb의 융점 내지 220℃ 이상 530℃ 이하가 바람직하고, 220℃ 이상 400℃ 미만이 보다 바람직하다. 제1 화합물 반도체층의 성장 온도가 220℃ 이상이면, 원료의 분해 효율이 양호하여 성장 속도가 느려지지 않아, 원하는 막 두께를 성장시키기 위하여 현저하게 시간을 필요로 하지 않기 때문에 바람직하다. 또한 제1 화합물 반도체층의 성장 온도가 530℃ 이하인 경우는, 성장된 막의 일부 또는 전부가 용융되지 않아, 현저하게 결정성을 악화시켜 버리지 않기 때문에 바람직하다. 제1 화합물 반도체층(102)의 성막에 사용하는 장치로서 특별히 제한은 없고, 분자선 증착, 전자선 증착, 저항 가열 증착, 화학 증착 등을 행하는 각종 장치를 사용하는 것이 가능하다. 제1 화합물 반도체층(102)의 성막에 사용하는 원료는 특별히 제한되지 않지만, InSb의 원료로서, 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb), 도핑 원료로서 사브롬화탄소(CBr4) 등을 사용하는 것이 가능하다. 원료 캐리어 가스에 특별히 제한은 없지만, 불순물을 포함하지 않는 관점에서 순도가 보증된 수소 또는 질소를 사용하는 것이 바람직하다.
이어서, 제1 화합물 반도체층(102) 위에 예를 들어 MOCVD 장치를 사용하여 제2 화합물 반도체층(103)을 형성한다. 제2 화합물 반도체층(103)의 성장 온도에 특별히 제한은 없지만, 원료의 분해율 및 InSb의 융점 내지 220℃ 이상 530℃ 이하가 바람직하다. 제2 화합물 반도체층의 성장 온도가 220℃ 이상이면, 원료의 분해 효율이 양호하고 성장 속도가 느려지지 않아, 원하는 막 두께를 성장시키기 위하여 현저하게 시간을 필요로 하지 않기 때문에, 바람직하다. 또한 제2 화합물 반도체층의 성장 온도가 530℃ 이하인 경우는, 성장된 막의 일부 또는 전부가 용융되지 않아, 현저하게 결정성을 악화시켜 버리지 않기 때문에 바람직하다.
제2 화합물 반도체층(103)의 성막에 사용하는 장치로서 특별히 제한은 없고, 분자선 증착, 전자선 증착, 저항 가열 증착, 화학 증착 등을 행하는 각종 장치를 사용하는 것이 가능하다. 제2 화합물 반도체층(103)의 성막에 사용하는 원료는 특별히 제한되지 않지만, InSb의 원료로서, 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb) 등을 사용하는 것이 가능하다. 원료 캐리어 가스에 특별히 제한은 없지만, 불순물을 포함하지 않는 관점에서 순도가 보증된 수소 또는 질소를 사용하는 것이 바람직하다.
[반도체 장치]
또한, 본 실시 형태의 화합물 반도체 적층체를 사용하여 반도체 장치를 제작할 수도 있다. 구체적으로는, 화합물 반도체 적층체의 제2 화합물 반도체층을 활성층으로 하면 된다. In 및 Sb를 포함하는 제2 화합물 반도체층을 활성층으로서 사용하는 반도체 장치의 구체예로서는, 자기 센서나 홀 소자나 적외선 센서 소자 등을 들 수 있다. 모두 공지의 방법을 사용하여 제작하는 것이 가능하다. 기판의 계면 부근에서의 잉여 전자의 발생을 억제하면서 또한 결정성이 양호하고 얇은, 고이동도의 화합물 반도체 적층체를 사용하고 있기 때문에, 고특성의 반도체 장치를 얻는 것이 가능하다.
[실시 형태의 효과]
본 발명의 실시 형태에 따르면, 기판(101)과 제2 화합물 반도체층(103) 사이에, 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하이고, In과 Sb를 포함하는 제1 화합물 반도체층(102)을 구비한다. 이에 의해, 기판(101)의 계면 부근에서의 잉여 전자의 발생을 억제하여, 결과적으로 고이동도의 화합물 반도체 다층막(110)으로 된다. 즉, 제1 화합물 반도체층(102)은, 그 탄소가 결함 기인의 잉여 전자를 상쇄함으로써 고저항의 층으로서 존재한다. 또한, 제1 화합물 반도체층(102)은, 기판(101)과 제2 화합물 반도체층(103) 사이의 격자 부정합을 완화시키면서, 또한 제2 화합물 반도체층(103)과의 사이의 격자 부정합을 없앨 수 있기 때문에, 제2 화합물 반도체층(103)의 결정성을 높인다.
이와 같이, 제1 화합물 반도체층(102)이 잉여 전자를 상쇄하여 고저항의 층으로서 존재하는 것과, 기판(101)과 제2 화합물 반도체층(103) 사이의 격자 부정합을 완화시키는 것의 양쪽에 의해, 결정성이 양호하고 얇은, 고이동도의 화합물 반도체 다층막(110)을 실현할 수 있다.
실시예
[실시예 1]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 360℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)과, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다.
이 제1 InSb층 위에 InSb의 원료로서, 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. 펀더멘탈 파라미터(fundamental parameter)법을 사용한 형광 X선 분광(XRF) 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.95㎛이었다.
또한, 제1 InSb층 중에서의 탄소의 농도를 조사하기 위하여, 막의 일부를 잘라내어 SIMS에 의한 분석을 행했다. 이 결과, 제1 InSb층(제1 화합물 반도체층(102))의 위치에 1.0×1018㎝-3을 최대값으로 하는 피크가 관찰되어, 소정량만 탄소가 도핑되어 있는 것을 확인했다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.038㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포(van der Pauw)법에 의한 홀 측정을 행한 결과, 47300㎠/Vs의 전자 이동도, 1.6×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[실시예 2]
4인치의 반절연 GaAs 기판(기판(101))을 준비한, 이 반절연성 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연성 GaAs 기판 위에, 360℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다.
InSb층을 저온 성장시킴으로써, 미분해의 원료 측쇄로부터 탄소가 막 중에 도입된다. 이 효과에 의해 SIMS 측정으로부터, 제1 InSb층에는 탄소가 도핑되어 있고, 탄소의 도핑량이 5×1017㎝-3인 것을 확인했다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.95㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.035㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 48000㎠/Vs의 전자 이동도, 1.7×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[실시예 3]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 360℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다. 이 제1 InSb층은, SIMS 측정으로부터 탄소의 도핑량이 1×1018㎝-3이었다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.93㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.008㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 40800㎠/Vs의 전자 이동도, 2.1×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[실시예 4]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 360℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다. 이 제1 InSb층은, SIMS 측정으로부터 탄소의 도핑량이 1×1018㎝-3이었다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.95㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.20㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 35600㎠/Vs의 전자 이동도, 1.7×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[실시예 5]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 360℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)과, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다. 이 제1 InSb층은, SIMS 측정으로부터 탄소의 도핑량이 4×1016㎝-3이었다.
이 제1 InSb층 위에 InSb의 원료로서, 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.95㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.028㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 30500㎠/Vs의 전자 이동도, 2.6×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[실시예 6]
4인치의 반절연 GaAs 기판(기판(101))을 준비한, 이 반절연성 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연성 GaAs 기판 위에, 240℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다.
실시예 2의 경우와 마찬가지로, InSb층을 저온 성장시킴으로써, 미분해의 원료 측쇄로부터 탄소가 막 중에 도입되지만, 실시예 2에 비하여 성장 온도가 낮기 때문에 보다 많은 탄소가 도핑되어, SIMS 측정으로부터 제1 InSb층 중의 탄소의 도핑량이 2×1018㎝-3인 것을 확인했다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.98㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.038㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 55600㎠/Vs의 전자 이동도, 1.6×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[비교예 1]
4인치의 반절연 GaAs 기판(전기 저항률: 8×107Ω㎝) 위에 460℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 탄소의 도펀트를 사용하지 않는 것 이외는 실시예 1과 동일 조건에서 제1 InSb층을 형성했다. 이 탄소가 도핑되어 있지 않은 제1 InSb층의 형성에는 MOCVD 장치를 사용했다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층을 형성했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.95㎛이었다. 또한 SIMS에 의한 탄소의 농도 측정을 행한 바, 제1 InSb층의 존재하는 부분에 SIMS 측정에서의 검출 감도의 하한값 이상의 탄소가 있는 영역은 관찰되지 않았다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 23000㎠/Vs의 전자 이동도, 3.4×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[비교예 2]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 460℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)과, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 탄소를 6×1014㎝-3의 농도로 되도록 조정하여 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층을 형성했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.95㎛이었다. 본 비교예에 있어서도, 제1 InSb층에, SIMS 측정에서의 검출 감도의 하한값 이상의 탄소가 있는 영역은 관찰되지 않았다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 23500㎠/Vs의 전자 이동도, 2.8×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[비교예 3]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 460℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)과, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 탄소를 5×1018㎝-3보다도 많아지도록 유량을 조정하여 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다. 이 제1 InSb층은, SIMS 측정으로부터 탄소의 도핑량이 5×1020㎝-3이었다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.98㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.045㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 9800㎠/Vs의 전자 이동도, 4.0×1017㎝-3의 n형 캐리어 농도가 얻어졌다.
[비교예 4]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연 GaAs 기판 위에, 460℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을, 탄소 도핑의 원료로서 사브롬화탄소(CBr4)를 사용하여, 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다. 이 제1 InSb층은, SIMS 측정으로부터 탄소의 도핑량이 3×1016㎝-3이었다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.93㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.004㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 25500㎠/Vs의 전자 이동도, 2.3×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[비교예 5]
4인치의 반절연 GaAs 기판(기판(101))을 준비했다. 이 반절연 GaAs 기판의 전기 저항률은 8×107Ω㎝이다. 이 반절연성 GaAs 기판 위에, 400℃에서 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여, 탄소가 도핑된 제1 InSb층(제1 화합물 반도체층(102))을 형성했다. 이 탄소가 도핑된 제1 InSb층의 형성에는 MOCVD 장치를 사용했다. 실시예 2의 경우와 마찬가지로, InSb층을 저온 성장시킴으로써, 미분해의 원료 측쇄로부터 탄소가 막 중에 도입되지만, 그 비율은 실시예 2와 비교하여 적어, SIMS 측정으로부터, 제1 InSb층 중의 탄소의 도핑량은 8×1014㎝-3인 것을 확인했다.
이 제1 InSb층 위에 InSb의 원료로서 트리메틸인듐(TMIn), 트리스디메틸아미노안티몬(TDMASb)을 사용하여 460℃에서 제2 InSb층(제2 화합물 반도체층(103))을 형성했다. 이 제2 InSb층의 형성에는 MOCVD 장치를 사용했다. XRF 측정으로부터, 제1 InSb층과 제2 InSb층을 합한 InSb층 전체의 막 두께는 0.93㎛이었다. 또한 제1 InSb층의 두께로서, SIMS에 의한 탄소의 농도 측정에서의 피크가 반값으로 감소되는 범위를 구한 바, 0.017㎛이었다.
이와 같이 하여 형성된 시료에 대하여 반 데르 포법에 의한 홀 측정을 행한 결과, 27000㎠/Vs의 전자 이동도, 2.2×1016㎝-3의 n형 캐리어 농도가 얻어졌다.
[비교의 결과]
이상의 결과로부터, 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하이고, In과 Sb를 포함하는 제1 화합물 반도체층과, 이 제1 화합물 반도체층보다도 탄소의 농도가 작으면서, 또한 In과 Sb를 포함하는 제2 화합물 반도체층을 구비함으로써, 계면 근방의 결함으로부터 생성된 잉여 전자를 상쇄함으로써, 화합물 반도체 다층막 전체의 캐리어 농도가 감소되고, 전자 이동도가 향상되어 있는 것을 확인할 수 있었다.
<산업상 이용가능성>
본 발명의 In과 Sb를 포함하는 화합물 반도체 다층막은, 자기 센서, 적외선 센서용의 화합물 반도체 다층막으로서 적합하다.
10 화합물 반도체 적층체
101 기판
102 제1 화합물 반도체층
103 제2 화합물 반도체층
110 화합물 반도체 다층막
101 기판
102 제1 화합물 반도체층
103 제2 화합물 반도체층
110 화합물 반도체 다층막
Claims (4)
- 전기 저항률이 1×105Ω㎝ 이상인 기판과,
상기 기판 위에 형성되고, 탄소가 도핑된 In과 Sb를 포함하는 제1 화합물 반도체층과,
상기 제1 화합물 반도체층 위에 형성되고, 상기 제1 화합물 반도체층보다도 탄소의 농도가 작으면서, 또한 In과 Sb를 포함하는 제2 화합물 반도체층을 구비하며,
상기 제1 화합물 반도체층의 막 두께가 0.005㎛ 이상 0.2㎛ 이하이고, 상기 제1 화합물 반도체층의 탄소의 농도가 1×1015㎝-3 이상 5×1018㎝-3 이하인 화합물 반도체 적층체. - 제1항에 있어서, 상기 기판이 Si 또는 GaAs인 화합물 반도체 적층체.
- 제1항 또는 제2항에 있어서, 상기 제1 화합물 반도체층이 상기 기판과 상기 제2 화합물 반도체층의 격자 부정합을 완화시키는 버퍼층이고,
상기 제2 화합물 반도체층이 소자의 적어도 일부로서 기능하는 활성층인 화합물 반도체 적층체. - 제1항 또는 제2항에 기재된 화합물 반도체 적층체를 사용하여 얻어지는 반도체 장치.
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