KR101811945B1 - Semiconductor Package and Method for Manufacturing The Same - Google Patents

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Abstract

본 발명은 지문 인식 센서를 포함하는 반도체 패키지 및 이를 제조하는 방법을 제공한다.
일 예로, 절연층 표면에 제1배선 패턴이 형성된 기판; 상기 기판의 일면에 부착되고, 적어도 하나의 본드 패드가 형성된 반도체 다이; 상기 기판의 일면에 형성된 제1배선 패턴에 전기적으로 연결된 도전성 부재; 상기 기판의 일면에 형성되고, 그 표면에 제2배선 패턴이 형성된 몰딩부; 및 상기 반도체 다이 및 몰딩부의 표면에 부착된 글라스를 포함하고, 상기 도전성 부재와 상기 반도체 다이의 본드 패드는 상기 제2배선 패턴을 통하여 전기적으로 연결된 반도체 패키지가 개시된다.The present invention provides a semiconductor package including a fingerprint recognition sensor and a method of manufacturing the same.
For example, a substrate having a first wiring pattern formed on a surface of an insulating layer; A semiconductor die attached to one side of the substrate and having at least one bond pad formed therein; A conductive member electrically connected to the first wiring pattern formed on one surface of the substrate; A molding part formed on one surface of the substrate and having a second wiring pattern formed on the surface thereof; And a glass attached to a surface of the semiconductor die and the molding portion, wherein the conductive member and the bond pad of the semiconductor die are electrically connected through the second wiring pattern.

Description

반도체 패키지 및 이를 제조하는 방법{Semiconductor Package and Method for Manufacturing The Same}[0001] Semiconductor Package and Method for Manufacturing the Same [0002]

본 발명은 반도체 패키지 및 이를 제조하는 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 반도체칩은 초소형으로 제조됨과 동시에 전력회로의 고성능화, 속도의 증가 및 회로기능이 확대된 것들이 제조되고 있다.BACKGROUND OF THE INVENTION [0002] As miniaturization of electrical and electronic products and high performance are required, semiconductor chips are manufactured to be very small size, and power circuit with high performance, increase in speed and expanded function of circuit are being manufactured.

반도체 패키지는 반도체 칩을 기판에 연결하고, 기판위에 연결된 반도체 칩을 메인보드에 조립하는 과정을 거쳐 완성된다. 일반적으로 반도체 패키징은 반도체 칩을 기판에 연결하는 것을 말한다.The semiconductor package is completed by connecting the semiconductor chip to the substrate and assembling the semiconductor chip connected to the substrate to the main board. Generally, semiconductor packaging refers to connecting a semiconductor chip to a substrate.

반도체 칩은 필요한 기능을 하기 위해 수백만개의 능동소자와 수동소자들이 웨이퍼 위에 형성되어 이루어진 소자이다. 반도체 칩은 센서로서 사용되기도 하는데, 그 종류로는 가속도 센서, 자이로 센서, 자력 센서 등이 있다. 특히, 지문을 인식하는 센서(Finger Print Sensor,FPS)는 반도체 칩에 감지전극를 바둑판 처럼 배열하여 손가락과 감지전극 사이에 정전용량을 측정하여 지문을 인식한다.A semiconductor chip is an element made up of millions of active elements and passive elements on a wafer to perform necessary functions. Semiconductor chips may also be used as sensors, which include acceleration sensors, gyro sensors, and magnetic force sensors. In particular, a fingerprint sensor (FPS) recognizes a fingerprint by arranging a sensing electrode on a semiconductor chip as a checkerboard and measuring capacitance between the finger and the sensing electrode.

이러한 반도체 칩을 기판에 탑재하여 전기적으로 연결할 때, 전도성 와이어 또는 범프를 이용하여 연결시킬 수 있다. 반도체 다이를 전도성 와이어 또는 범프를 이용하여 기판에 연결시킬 때, 패키징 공간의 제약성 여부에 따라 적절한 패키징 조합이 필요하다. 특히, 반도체 패키지를 초소형 또는 초박형으로 제작하기 위해서는 반도체 다이를 전도성 와이어 등을 적절하게 배치할 필요가 있다.When these semiconductor chips are mounted on a substrate and are electrically connected, they can be connected by using conductive wires or bumps. When connecting a semiconductor die to a substrate using conductive wires or bumps, a proper packaging combination is required depending on the constraints of the packaging space. Particularly, in order to fabricate a semiconductor package to be ultra-small or ultra-thin, it is necessary to appropriately dispose a conductive wire or the like on a semiconductor die.

본 발명은 지문 인식 센서를 포함하는 반도체 패키지 및 이를 제조하는 방법을 제공한다.The present invention provides a semiconductor package including a fingerprint recognition sensor and a method of manufacturing the same.

본 발명에 따른 반도체 패키지는 상면에 제1배선 패턴이 형성된 기판; 상기 기판의 상면에 부착되고, 적어도 하나의 본드 패드가 형성된 반도체 다이; 상기 기판의 상면에 형성된 제1배선 패턴에 전기적으로 연결된 도전성 부재; 및 상기 기판의 상면에 형성되고, 그 표면에 제2배선 패턴이 형성된 몰딩부를 포함하고, 상기 도전성 부재와 상기 반도체 다이의 본드 패드는 상기 제2배선 패턴을 통하여 전기적으로 연결되며, 상기 몰딩부는 상기 기판의 상면을 덮되, 상기 반도체 다이 및 상기 도전성 부재의 측면을 완전히 덮고, 상기 몰딩부의 상면을 통해 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 노출되며, 상기 몰딩부의 상면, 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 동일 평면을 이룬다.A semiconductor package according to the present invention includes: a substrate having a first wiring pattern formed on an upper surface thereof; A semiconductor die attached to an upper surface of the substrate and having at least one bond pad formed therein; A conductive member electrically connected to a first wiring pattern formed on an upper surface of the substrate; And a molding part formed on an upper surface of the substrate and having a second wiring pattern formed on the surface thereof, wherein the conductive member and the bond pad of the semiconductor die are electrically connected through the second wiring pattern, Wherein the upper surface of the semiconductor die and the upper surface of the conductive member are exposed through the upper surface of the molding die and the upper surface of the conductive die and the upper surface of the semiconductor die, And the upper surface of the conductive member are coplanar.

여기서 상기 반도체 다이 및 몰딩부의 표면에 형성된 글라스 또는 투명 코팅층을 더 포함할 수 있다.And a glass or transparent coating layer formed on the surface of the semiconductor die and the molding part.

그리고 상기 반도체 다이는 지문인식 센서이고, 상기 몰딩부는 상기 반도체 다이의 상면이 상기 몰딩부의 표면으로 노출되도록 형성될 수 있다.The semiconductor die may be a fingerprint sensor, and the molding part may be formed such that an upper surface of the semiconductor die is exposed to a surface of the molding part.

또한, 상기 제2배선 패턴은 3D프린터를 이용하여 형성될 수 있다.Also, the second wiring pattern may be formed using a 3D printer.

또한, 상기 도전성 부재의 일부분이 상기 몰딩부의 표면으로 노출되고, 상기 도전성 부재의 노출된 부분이 상기 제2배선 패턴에 전기적으로 연결될 수 있다.Also, a part of the conductive member may be exposed to the surface of the molding part, and an exposed part of the conductive member may be electrically connected to the second wiring pattern.

또한, 상기 도전성 부재는 도전성 와이어일 수 있다.The conductive member may be a conductive wire.

또한, 상기 도전성 와이어는 그 양단이 각각 상기 제1배선 패턴과 연결되고, 그 중심부가 상기 제2배선 패턴과 연결될 수 있다.The conductive wires may be connected at both ends to the first wiring pattern, and the center portion thereof may be connected to the second wiring pattern.

또한, 상기 도전성 부재는 도전성 볼, 도전성 포스트 또는 도전성 필라일 수 있다.Further, the conductive member may be a conductive ball, a conductive post, or a conductive fille.

또한, 상기 도전성 부재는 도전성 비아일 수 있다.Further, the conductive member may be a conductive via.

또한, 상기 도전성 부재는 도전성 테이프이고, 상기 도전성 테이프의 일단부는 상기 제1배선 패턴에 전기적으로 연결되고, 타단부는 상기 몰딩부의 표면으로 노출되어 상기 제2배선 패턴을 형성할 수 있다.In addition, the conductive member may be a conductive tape, one end of the conductive tape may be electrically connected to the first wiring pattern, and the other end may be exposed to the surface of the molding part to form the second wiring pattern.

본 발명에 따른 반도체 패키지 제조 방법은 상면에 제1배선 패턴이 형성된 기판에 적어도 하나의 본드 패드가 형성된 반도체 다이를 부착하는 반도체 다이 부착 단계; 및 상기 기판의 제1배선 패턴에 도전성 부재를 전기적으로 연결하고, 상기 기판의 상기 반도체 다이가 형성된 면에 형성되고 그 표면에 상기 반도체 다이의 본드 패드와 상기 도전성 부재를 전기적으로 연결하는 제2배선 패턴이 형성된 몰딩부를 형성하는 도전성 부재와 몰딩부 형성 단계를 포함하고, 상기 몰딩부는 상기 기판의 상면을 덮되, 상기 반도체 다이 및 상기 도전성 부재의 측면을 완전히 덮고, 상기 몰딩부의 상면을 통해 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 노출되며, 상기 몰딩부의 상면, 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 동일 평면을 이룬다.A semiconductor package manufacturing method according to the present invention includes: a semiconductor die attaching step of attaching a semiconductor die having at least one bond pad formed on a substrate having a first wiring pattern formed on an upper surface thereof; And a second wiring for electrically connecting a conductive member to the first wiring pattern of the substrate, a second wiring formed on the surface of the substrate on which the semiconductor die is formed and electrically connecting the bond pad of the semiconductor die to the conductive member, And forming a patterned molding portion on a surface of the semiconductor die and the conductive member, the molding portion covering the upper surface of the substrate, completely covering the side surfaces of the semiconductor die and the conductive member, And the upper surface of the conductive member is coplanar with the upper surface of the molding die, the upper surface of the semiconductor die, and the upper surface of the conductive member.

여기서 상기 반도체 다이 및 몰딩부의 표면에 글라스 또는 투명 코팅층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a glass or transparent coating layer on the surface of the semiconductor die and the molding portion.

그리고 상기 반도체 다이는 지문인식 센서이고, 상기 몰딩부는 상기 반도체 다이의 상면이 상기 몰딩부의 표면으로 노출되도록 형성될 수 있다.The semiconductor die may be a fingerprint sensor, and the molding part may be formed such that an upper surface of the semiconductor die is exposed to a surface of the molding part.

또한, 상기 제2배선 패턴은 3D프린터를 이용하여 형성할 수 있다.The second wiring pattern may be formed using a 3D printer.

또한, 상기 도전성 부재와 몰딩부 형성 단계는 상기 기판의 제1배선 패턴에 도전성 부재를 전기적으로 연결하는 단계; 상기 기판의 상기 반도체 다이가 형성된 면에 몰딩부를 형성하는 단계; 및 상기 몰딩부의 표면에 제2배선 패턴을 형성하는 단계를 포함할 수 있다.The forming of the conductive member and the molding member may include electrically connecting the conductive member to the first wiring pattern of the substrate. Forming a molding portion on a surface of the substrate on which the semiconductor die is formed; And forming a second wiring pattern on the surface of the molding part.

또한, 상기 도전성 부재는 도전성 와이어일 수 있다.The conductive member may be a conductive wire.

또한, 상기 도전성 와이어는 그 양단이 각각 상기 제1배선 패턴과 연결되고, 그 중심부가 상기 제2배선 패턴과 연결될 수 있다.The conductive wires may be connected at both ends to the first wiring pattern, and the center portion thereof may be connected to the second wiring pattern.

또한, 상기 도전성 부재는 도전성 볼, 도전성 포스트 또는 도전성 필라일 수 있다.Further, the conductive member may be a conductive ball, a conductive post, or a conductive fille.

또한, 상기 도전성 부재는 도전성 비아이고, 도전성 부재와 몰딩부 형성 단계는 상기 기판의 상기 반도체 다이가 형성된 면에 몰딩부를 형성하는 단계; 상기 몰딩부를 관통하여 제1배선 패턴이 외부로 드러나도록 비아 홀을 형성하는 단계; 상기 비아 홀에 도전성 비아를 형성하는 단계; 및 상기 몰딩부의 표면에 제2배선 패턴을 형성하는 단계를 포함할 수 있다.The conductive member is a conductive via, and the step of forming the conductive member and the molding part includes: forming a molding part on the surface of the substrate on which the semiconductor die is formed; Forming a via hole through the molding portion to expose the first wiring pattern to the outside; Forming a conductive via in the via hole; And forming a second wiring pattern on the surface of the molding part.

또한, 상기 도전성 부재는 도전성 테이프이고, 상기 도전성 테이프의 일단부는 상기 제1배선 패턴에 전기적으로 연결되고, 타단부는 상기 몰딩부의 표면으로 노출되어 상기 제2배선 패턴을 형성할 수 있다.In addition, the conductive member may be a conductive tape, one end of the conductive tape may be electrically connected to the first wiring pattern, and the other end may be exposed to the surface of the molding part to form the second wiring pattern.

본 발명의 반도체 패키지 및 이를 제조하는 방법은 지문 인식 센서를 포함하는 반도체 패키지는 몰드부에 형성된 배선 패턴 및 배선 패턴과 기판을 연결하는 도전성 와이어를 구비히여, 도전성 와이어 및 도전성 와이어를 연결하기 위한 반도체 다이의 트렌치를 형성하지 않음으로써, 반도체 패키지의 두께가 얇아질 수 있다.A semiconductor package and a method of manufacturing the same according to the present invention are characterized in that a semiconductor package including a fingerprint recognition sensor includes a wiring pattern formed on a mold part and a conductive wire connecting the wiring pattern and the substrate, By not forming the trenches of the die, the thickness of the semiconductor package can be reduced.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조과정을 순차적으로 도시한 것이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조과정을 순차적으로 도시한 것이다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조과정을 순차적으로 도시한 것이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조과정을 순차적으로 도시한 것이다.FIGS. 1A through 1E sequentially illustrate a manufacturing process of a semiconductor package according to an embodiment of the present invention.
FIGS. 2A to 2E sequentially illustrate the manufacturing process of the semiconductor package according to another embodiment of the present invention.
3A to 3F sequentially illustrate a manufacturing process of a semiconductor package according to another embodiment of the present invention.
4A to 4D sequentially illustrate a semiconductor package manufacturing process according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. In the present specification, the term " connected "means not only the case where the A member and the B member are directly connected but also the case where the C member is interposed between the A member and the B member and the A member and the B member are indirectly connected do.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise, " and / or "comprising, " when used in this specification, are intended to be interchangeable with the said forms, numbers, steps, operations, elements, elements and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다.It is to be understood that the terms related to space such as "beneath," "below," "lower," "above, But may be utilized for an easy understanding of other elements or features. Terms related to such a space are for easy understanding of the present invention depending on various process states or use conditions of the present invention, and are not intended to limit the present invention. For example, if an element or feature of the drawing is inverted, the element or feature described as "lower" or "below" will be "upper" or "above." Thus, "below" is a concept covering "upper" or "lower ".

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조과정을 순차적으로 도시한 것이다.FIGS. 1A through 1E sequentially illustrate a manufacturing process of a semiconductor package according to an embodiment of the present invention.

상기 도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 것이다.1A through 1E illustrate a method of fabricating a semiconductor package according to an embodiment of the present invention.

도 1a를 참조하면, 먼저 기판(110)에 반도체 다이(120)를 배치한다.Referring to FIG. 1A, a semiconductor die 120 is first disposed on a substrate 110.

상기 기판(110)은 절연층(111), 제1배선 패턴(112), 보호층(113) 및 관통 전극(114)을 포함할 수 있다.The substrate 110 may include an insulating layer 111, a first wiring pattern 112, a passivation layer 113, and a penetrating electrode 114.

상기 절연층(111)은 층간 절연소재로 사용되는 복합 고분자 수지수지(프리프레그, ABF(Ajinomoto Buildup Film), FR-4 또는 BT(Bismaleimide Triazine) 등의 에폭시계 수지)일 수 있으나, 이를 상기 물질로 한정하는 것은 아니다.The insulating layer 111 may be a composite polymer resin (prepreg, an epoxy resin such as ABF (Ajinomoto Buildup Film), FR-4 or BT (Bismaleimide Triazine)) used as an interlayer insulating material, The present invention is not limited thereto.

상기 제1배선 패턴(112) 및 보호층(113)은 상기 절연층(111)의 상면과 하면에 형성될 수 있다. 상기 제1배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등으로 이루어질 수 있고, 상기 보호층(113)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 등으로 이루어질 수 있으며, 이를 상기 재질로 한정하는 것은 아니다. The first wiring pattern 112 and the protective layer 113 may be formed on the upper surface and the lower surface of the insulating layer 111. The first wiring pattern 112 may be formed of copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), or the like, and the protective layer 113 may be formed of conventional polyimide, Epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), and the like, and the material is not limited to these materials.

또한, 상기 제1배선 패턴(112)은 상기 보호층(113)을 통하여 그 일부가 외부로 노출될 수 있다. 즉, 상기 절연층(111)의 상면 및 하면에 보호층을 통하여 상기 제1배선 패턴(112)의 일부가 외부로 노출될 수 있다. 한편, 상기 기판(110)에 형성된 제1배선 패턴(122)은 복수의 배선층으로 이루어질 수 있다.The first wiring pattern 112 may be partially exposed to the outside through the protective layer 113. That is, a part of the first wiring pattern 112 may be exposed to the outside through the protective layer on the upper and lower surfaces of the insulating layer 111. [ Meanwhile, the first wiring patterns 122 formed on the substrate 110 may be formed of a plurality of wiring layers.

상기 관통 전극(114)은 상기 절연층(111)을 관통하여 형성되고, 상기 제1배선 패턴(112)과 동일한 재질로 형성될 수 있다. 상기 절연층(111)의 상면과 하면에 형성된 제1배선 패턴(112)은 상기 관통 전극(114)을 통하여 전기적으로 연결될 수 있다.The penetrating electrode 114 is formed through the insulating layer 111 and may be formed of the same material as the first wiring pattern 112. The first wiring patterns 112 formed on the top and bottom surfaces of the insulating layer 111 may be electrically connected through the penetrating electrodes 114.

상기 반도체 다이(120)는 상기 기판(110)의 상면에 배치될 수 있다. 상기 반도체 다이(120)는 상기 기판(110)의 상면에 형성된 보호층(113)에 접착층(130)을 형성하여 접착될 수 있다.The semiconductor die 120 may be disposed on the upper surface of the substrate 110. The semiconductor die 120 may be adhered to the substrate 110 by forming an adhesive layer 130 on the protective layer 113 formed on the substrate 110.

그리고 상기 반도체 다이(120)는 지문 인식 센서일 수 있다. 상기 반도체 다이(120)는 상기 반도체 다이(120)의 상부에 감지전극이 바둑판처럼 촘촘하게 배치되어 있고, 배치된 감지전극은 골과 돌출된 부분의 거리에 따른 전정용량의 차이를 인식하여 지문을 인식할 수 있다.The semiconductor die 120 may be a fingerprint sensor. The semiconductor die 120 has sensing electrodes disposed at the upper portion of the semiconductor die 120 such that the sensing electrodes are densely arranged like a checkerboard. The sensing electrodes recognize the difference in the vestibular capacity according to the distance between the valley and the protruding portion, can do.

또한, 상기 반도체 다이(120)의 상면에 본드 패드가 형성되어 있고, 상기 본드 패드는 상기 반도체 다이(120)를 외부와 연결시킬 수 있다. 상기 반도체 다이(120)의 상면에 형성된 본드 패드는 상기 반도체 다이(120)의 상부에 배치된 감지전극과 전기적으로 연결될 수 있다.In addition, a bond pad is formed on the upper surface of the semiconductor die 120, and the bond pad can connect the semiconductor die 120 to the outside. The bond pads formed on the upper surface of the semiconductor die 120 may be electrically connected to the sense electrodes disposed on the semiconductor die 120.

도 1b를 참조하면, 상기 기판(110)에 반도체 다이(120)를 배치한 후, 도전성 와이어(140)는 상기 기판(110)의 상면에 형성된 제1배선 패턴(113)에 전기적으로 연결된다. 즉, 상기 도전성 와이어(140)는 그 양단이 각각 상기 제1배선 패턴(112)과 연결되어 대략 아치 형상일 수 있다. 상기 도전성 와이어(140)의 높이는 상기 반도체 다이(120)의 높이 이상으로 형성될 수 있다. 따라서, 후에 상세히 설명하겠지만 상기 도전성 와이어(140)의 중심부가 몰딩부(150)의 표면으로 노출될 수 있다.Referring to FIG. 1B, after the semiconductor die 120 is disposed on the substrate 110, the conductive wire 140 is electrically connected to the first wiring pattern 113 formed on the top surface of the substrate 110. That is, both ends of the conductive wire 140 may be connected to the first wiring patterns 112 and may be substantially arcuate. The height of the conductive wire 140 may be greater than the height of the semiconductor die 120. Therefore, the central portion of the conductive wire 140 may be exposed to the surface of the molding portion 150, as will be described later in detail.

도 1c를 참조하면, 상기 도전성 와이어(140)를 상기 기판(110)에 전기적으로 연결한 후, 상기 기판(110)의 상면에 몰딩부(150)가 형성된다.Referring to FIG. 1C, after the conductive wire 140 is electrically connected to the substrate 110, a molding part 150 is formed on the upper surface of the substrate 110.

상기 몰딩부(150)는 상기 반도체 다이(120)의 상면이 노출되도록 형성될 수 있다. 따라서, 상기 반도체 다이(120)의 상부에 배치된 감지전극이 지문을 인식할 수 있다.The molding part 150 may be formed to expose an upper surface of the semiconductor die 120. Therefore, the sensing electrode disposed on the semiconductor die 120 can recognize the fingerprint.

또한, 상기 몰딩부(150)는 상기 반도체 다이(120)와 동일한 높이로 형성될 수 있다. 따라서, 완성된 반도체 패키지(100)의 두께를 최소화할 수 있다. 또한, 이후에 상세히 설명하겠지만 상기 몰딩부(150)에 형성된 제2배선 패턴(160)이 상기 반도체 다이(120)의 상면에 형성된 본드 패드와 전기적으로 연결될 수 있다.In addition, the molding part 150 may be formed at the same height as the semiconductor die 120. Thus, the thickness of the completed semiconductor package 100 can be minimized. Also, as will be described later in detail, a second wiring pattern 160 formed on the molding part 150 may be electrically connected to a bond pad formed on the upper surface of the semiconductor die 120.

또한, 상기 몰딩부(150)는 필름 어시스트 몰드(Film-assisted Molding,FAM)로 형성될 수 있다. 따라서, 상기 반도체 다이(120) 및 상기 제1배선 패턴(112)에 연결된 도전성 와이어(140)가 상기 몰딩부(150)로 노출될 수 있다. 즉, 상기 반도체 다이(120)의 상면이 상기 몰딩부(150)의 표면으로 노출되고, 상기 아치형의 도전성 와이어(140)의 중심부가 상기 몰딩부(150)의 표면으로 노출될 수 있다. 한편, 상기 반도체 다이(120) 및 도전성 와이어(140)를 노출시킬 수 있는 방법이면 모두 적용 가능하고, 상기의 방법으로 한정하는 것은 아니다.In addition, the molding part 150 may be formed of a film-assisted molding (FAM). Therefore, the conductive wire 140 connected to the semiconductor die 120 and the first wiring pattern 112 may be exposed to the molding part 150. That is, the upper surface of the semiconductor die 120 may be exposed to the surface of the molding part 150, and the center of the arcuate conductive wire 140 may be exposed to the surface of the molding part 150. Any method capable of exposing the semiconductor die 120 and the conductive wire 140 is applicable and is not limited thereto.

도 1d를 참조하면, 상기 몰딩부(150)를 형성한 후, 상기 몰딩부(150)의 표면에 상기 제2배선 패턴(160)이 형성될 수 있다. 상기 제2배선 패턴(160)은 상기 반도체 다이(120)의 본딩 패드와 상기 몰딩부(150)의 표면으로 노출된 상기 도전성 와이어(140)를 전기적으로 연결할 수 있다. 상기 제2배선 패턴(160)는 스퍼터링(Sputtering) 또는 3D프린터를 이용하여 형성될 수 있다.Referring to FIG. 1D, the second wiring pattern 160 may be formed on the surface of the molding part 150 after the molding part 150 is formed. The second wiring pattern 160 may electrically connect the conductive wire 140 exposed to the bonding pad of the semiconductor die 120 and the surface of the molding part 150. The second wiring pattern 160 may be formed using sputtering or a 3D printer.

도 1e를 참조하면, 상기 제2배선 패턴(160)을 형성한 후, 상기 반도체 다이(120) 및 몰딩부(150)의 표면에 글라스(170)가 부착될 수 있다. 상기 글라스(170)는 부착된 상기 반도체 다이(120) 및 몰딩부(150)를 보호할 수 있다. 또한, 상기 반도체 다이(120)는 상기 글라스(170)를 통하여, 상기 글라스(170)에 접촉된 지문을 인식할 수 있다.Referring to FIG. 1E, after the second wiring pattern 160 is formed, a glass 170 may be attached to the surface of the semiconductor die 120 and the molding part 150. The glass 170 may protect the attached semiconductor die 120 and the molding part 150. In addition, the semiconductor die 120 can recognize fingerprints in contact with the glass 170 through the glass 170.

한편, 상기 글라스(170)를 대신하여, 상기 반도체 다이(120) 및 몰딩부(150)의 표면을 투명 재질로 코팅하여 투명 코팅층을 형성할 수 있다.In place of the glass 170, a transparent coating layer may be formed by coating the surfaces of the semiconductor die 120 and the molding part 150 with a transparent material.

따라서, 상기 반도체 패키지를 제조하는 방법으로 상기 제1배선 패턴(112)이 형성된 기판(110), 지문 인식 센서인 반도체 다이(120), 접착층(130), 도전성 와이어(140), 몰딩부(150), 제2배선 패턴(160) 및 글라스(170)를 포함하는 반도체 패키지(100)를 구성할 수 있다.As a method of manufacturing the semiconductor package, the substrate 110 on which the first wiring pattern 112 is formed, the semiconductor die 120 as the fingerprint recognition sensor, the adhesive layer 130, the conductive wire 140, the molding part 150 ), The second wiring pattern 160, and the glass 170 can be formed.

본 발명의 반도체 패키지 및 이를 제조하는 방법은 지문 인식 센서를 포함하는 반도체 패키지(100)는 몰드부(150)에 형성된 배선 패턴 및 배선 패턴과 기판을 연결하는 도전성 와이어(140)를 구비히여, 도전성 와이어(140) 및 도전성 와이어(140)를 연결하기 위한 반도체 다이(120)의 트렌치를 형성하지 않음으로써, 반도체 패키지(100)의 두께가 얇아질 수 있다.A semiconductor package and a method of manufacturing the same according to the present invention are characterized in that a semiconductor package (100) including a fingerprint recognition sensor includes a wiring pattern formed on a mold part (150) and a conductive wire (140) By not forming the trenches of the semiconductor die 120 for connecting the wires 140 and the conductive wires 140, the thickness of the semiconductor package 100 can be reduced.

도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조과정을 순차적으로 도시한 것이다.FIGS. 2A to 2E sequentially illustrate the manufacturing process of the semiconductor package according to another embodiment of the present invention.

상기 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 것이다. 앞선 실시예와 동일한 구성 및 작용을 갖는 부분은 동일한 도면 부호로 표시하였으며, 이하는 차이점을 위주로 설명하기로 한다.2A to 2E sequentially illustrate a method of manufacturing a semiconductor package according to an embodiment of the present invention. Parts having the same configurations and functions as those of the previous embodiment are denoted by the same reference numerals, and differences will be mainly described below.

도 2a를 참조하면, 먼저 상기 기판(110)에 상기 반도체 다이(120)를 배치한다. 상기 반도체 다이(120)는 상기 기판(110)의 상면에 형성된 보호층(113)에 접착층(130)을 형성하여 접착될 수 있다.Referring to FIG. 2A, the semiconductor die 120 is disposed on the substrate 110. The semiconductor die 120 may be adhered to the substrate 110 by forming an adhesive layer 130 on the protective layer 113 formed on the substrate 110.

도 2b를 참조하면, 상기 기판(100)에 상기 반도체 다이(120)를 배치한 후, 도전성 볼(240)은 상기 기판(110)의 상면에 형성된 제1배선 패턴(113)에 전기적으로 연결된다. 상기 도전성 볼(240)의 재질은 구리(Cu), 니켈(Ni), 은(Ag), 납(Pb), 알루미늄(Al), 주석(Sn), 철(Fe) 등의 도전성 금속일 수 있다. 상기 도전성 볼(240)의 지름은 상기 반도체 다이(120)의 높이 이상일 수 있다. 따라서, 후에 상세히 설명하겠지만 상기 도전성 볼(240)의 상단부가 상기 몰딩부(150)의 표면으로 노출될 수 있다.Referring to FIG. 2B, after the semiconductor die 120 is disposed on the substrate 100, the conductive balls 240 are electrically connected to the first wiring patterns 113 formed on the upper surface of the substrate 110 . The material of the conductive ball 240 may be a conductive metal such as copper (Cu), nickel (Ni), silver (Ag), lead (Pb), aluminum (Al), tin . The diameter of the conductive ball 240 may be greater than or equal to the height of the semiconductor die 120. Therefore, the upper end of the conductive ball 240 may be exposed to the surface of the molding part 150, as will be described later in detail.

또한, 상기 도전성 볼(240)을 대신하여 도전성 포스트(Post) 및 필라(Pillar)이 상기 제1배선 패턴(113)에 전기적으로 연결될 수 있다.In addition, a conductive post and a pillar may be electrically connected to the first wiring pattern 113 instead of the conductive ball 240.

도 2c를 참조하면, 상기 도전성 볼(240)을 상기 기판(110)에 전기적으로 연결한 후, 상기 기판(110)의 상면에 몰딩부(150)가 형성된다.Referring to FIG. 2C, after the conductive ball 240 is electrically connected to the substrate 110, a molding part 150 is formed on the upper surface of the substrate 110.

상기 몰딩부(150)는 필름 어시스트 몰드로 형성될 수 있다. 따라서, 상기 반도체 다이(120) 및 상기 제1배선 패턴(112)에 연결된 도전성 볼(240)이 상기 몰딩부(150)로 노출될 수 있다. 즉, 상기 반도체 다이(120)의 상면이 상기 몰딩부(150)의 표면으로 노출되고, 상기 도전성 볼(240)의 상단부가 상기 몰딩부(150)의 표면으로 노출될 수 있다. 한편, 상기 반도체 다이(120) 및 도전성 볼(240)을 노출시킬 수 있는 방법이면 모두 적용 가능하고, 상기의 방법으로 한정하는 것은 아니다.The molding part 150 may be formed of a film assist mold. Therefore, the conductive balls 240 connected to the semiconductor die 120 and the first wiring patterns 112 may be exposed to the molding part 150. [ That is, the upper surface of the semiconductor die 120 may be exposed to the surface of the molding part 150, and the upper end of the conductive ball 240 may be exposed to the surface of the molding part 150. Any method that can expose the semiconductor die 120 and the conductive balls 240 is applicable, and the present invention is not limited thereto.

도 2d를 참조하면, 상기 몰딩부(150)를 형성한 후, 상기 몰딩부(150)의 표면에 상기 제2배선 패턴(160)이 형성될 수 있다. 상기 제2배선 패턴(160)은 상기 반도체 다이(120)의 본딩 패드와 상기 몰딩부(150)의 표면으로 노출된 상기 도전성 볼(240)을 전기적으로 연결할 수 있다.Referring to FIG. 2D, the second wiring pattern 160 may be formed on the surface of the molding part 150 after the molding part 150 is formed. The second wiring pattern 160 may electrically connect the conductive ball 240 exposed by the bonding pad of the semiconductor die 120 and the surface of the molding part 150.

도 2e를 참조하면, 상기 제2배선 패턴(160)을 형성한 후, 상기 반도체 다이(120) 및 몰딩부(150)의 표면에 글라스(170)가 부착될 수 있다.Referring to FIG. 2E, after the second wiring pattern 160 is formed, a glass 170 may be attached to the surface of the semiconductor die 120 and the molding part 150.

한편, 상기 글라스(170)를 대신하여, 상기 반도체 다이(120) 및 몰딩부(150)의 표면을 투명 재질로 코팅하여 투명 코팅층을 형성할 수 있다.In place of the glass 170, a transparent coating layer may be formed by coating the surfaces of the semiconductor die 120 and the molding part 150 with a transparent material.

따라서, 상기 반도체 패키지를 제조하는 방법으로 상기 제1배선 패턴(112)이 형성된 기판(110), 지문 인식 센서인 반도체 다이(120), 접착층(130), 도전성 볼(240), 몰딩부(150), 제2배선 패턴(160) 및 글라스(170)를 포함하는 반도체 패키지(200)를 구성할 수 있다.A semiconductor die 120 as a fingerprint sensor, an adhesive layer 130, a conductive ball 240, and a molding part 150 (not shown) are formed on the substrate 110 having the first wiring pattern 112 formed thereon, ), The second wiring pattern 160, and the glass 170. The semiconductor package 200 includes the first wiring pattern 160, the second wiring pattern 160,

본 발명의 반도체 패키지 및 이를 제조하는 방법은 상기 도전성 와이어(140)를 대신하여 상기 도전성 볼(240) 등을 이용함으로써, 상기 제1배선 패턴(112)와 제2배선 패턴(160)을 전기적으로 연결할 수 있다.The semiconductor package and the method of manufacturing the same of the present invention can be realized by electrically connecting the first wiring pattern 112 and the second wiring pattern 160 by using the conductive ball 240 instead of the conductive wire 140 You can connect.

도 3a 내지 도 3f는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조과정을 순차적으로 도시한 것이다.3A to 3F sequentially illustrate a manufacturing process of a semiconductor package according to another embodiment of the present invention.

상기 도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 것이다. 앞선 실시예와 동일한 구성 및 작용을 갖는 부분은 동일한 도면 부호로 표시하였으며, 이하는 차이점을 위주로 설명하기로 한다.3A to 3F sequentially illustrate a method of manufacturing a semiconductor package according to an embodiment of the present invention. Parts having the same configurations and functions as those of the previous embodiment are denoted by the same reference numerals, and differences will be mainly described below.

도 3a를 참조하면, 먼저 상기 기판(110)에 상기 반도체 다이(120)를 배치한다. 상기 반도체 다이(120)는 상기 기판(110)의 상면에 형성된 보호층(113)에 접착층(130)을 형성하여 접착될 수 있다.Referring to FIG. 3A, the semiconductor die 120 is disposed on the substrate 110. The semiconductor die 120 may be adhered to the substrate 110 by forming an adhesive layer 130 on the protective layer 113 formed on the substrate 110.

도 3b를 참조하면, 상기 기판(110)에 상기 반도체 다이(120)를 배치한 후, 상기 기판(110)의 상면에 몰딩부(350)가 형성된다.Referring to FIG. 3B, after the semiconductor die 120 is disposed on the substrate 110, a molding part 350 is formed on the substrate 110.

상기 몰딩부(350)는 상기 반도체 다이(120)의 상면이 노출되도록 형성될 수 있다. 따라서, 상기 반도체 다이(120)의 상부에 배치된 감지전극이 지문을 인식할 수 있다.The molding part 350 may be formed to expose an upper surface of the semiconductor die 120. Therefore, the sensing electrode disposed on the semiconductor die 120 can recognize the fingerprint.

또한, 상기 몰딩부(350)는 상기 반도체 다이(120)와 동일한 높이로 형성될 수 있다. 따라서, 완성된 반도체 패키지(100)의 두께를 최소화할 수 있다. 또한, 이후에 상세히 설명하겠지만 상기 몰딩부(350)에 형성된 제2배선 패턴(160)이 상기 반도체 다이(120)의 상면에 형성된 본드 패드와 전기적으로 연결될 수 있다.In addition, the molding part 350 may be formed at the same height as the semiconductor die 120. Thus, the thickness of the completed semiconductor package 100 can be minimized. The second wiring pattern 160 formed on the molding part 350 may be electrically connected to a bond pad formed on the upper surface of the semiconductor die 120, as will be described later in detail.

또한, 상기 몰딩부(350)는 필름 어시스트 몰드로 형성될 수 있다. 따라서, 상기 반도체 다이(120)가 상기 몰딩부(350)로 노출될 수 있다. 즉, 상기 반도체 다이(120)의 상면이 상기 몰딩부(150)의 표면으로 노출될 수 있다. 한편, 상기 반도체 다이(120)를 노출시킬 수 있는 방법이면 모두 적용 가능하고, 상기 방법으로 한정하는 것은 아니다.In addition, the molding part 350 may be formed of a film assist mold. Accordingly, the semiconductor die 120 may be exposed to the molding part 350. [ That is, the upper surface of the semiconductor die 120 may be exposed to the surface of the molding part 150. Any method that can expose the semiconductor die 120 is applicable, and the method is not limited thereto.

도 3c를 참조하면, 상기 몰딩부(350)을 형성한 후, 상기 몰딩부(350)에 비아 홀(350a)이 형성될 수 있다. 상기 비아 홀(350a)은 상기 몰딩부(350)를 관통하여 제1배선 패턴(112)이 외부로 드러나도록 비아 홀(350a)를 형성할 수 있다. 상기 비아 홀(350a)은 패터닝된 포토레지스트를 마스크를 이용하여 선택적으로 제거하는 식각에 의하여 형성할 수 있다.Referring to FIG. 3C, a via hole 350a may be formed in the molding part 350 after the molding part 350 is formed. The via hole 350a may pass through the molding part 350 and form a via hole 350a so that the first wiring pattern 112 may be exposed to the outside. The via hole 350a may be formed by etching to selectively remove the patterned photoresist using a mask.

도 3d를 참조하면, 상기 비아 홀(350a)를 형성한 후, 상기 비아 홀(350a)에 도전성 비아(Trough Mold Via,TMV,340)가 형성될 수 있다. 상기 도전성 비아(340)는 상기 비아 홀(350a)을 구리(Cu), 니켈(Ni), 주석(Sn) 등과 같은 도전성 물질로 충진하여 형성할 수 있다.Referring to FIG. 3D, after forming the via hole 350a, a conductive via (TMV) 340 may be formed in the via hole 350a. The conductive via 340 may be formed by filling the via hole 350a with a conductive material such as copper (Cu), nickel (Ni), tin (Sn), or the like.

도 3e를 참조하면, 상기 도전성 비아(340)를 형성한 후, 상기 몰딩부(350)의 표면에 상기 제2배선 패턴(160)이 형성될 수 있다. 상기 제2배선 패턴(160)은 상기 반도체 다이(120)의 본딩 패드와 상기 몰딩부(350)의 표면으로 노출된 상기 도전성 비아(340)를 전기적으로 연결할 수 있다.Referring to FIG. 3E, the second wiring pattern 160 may be formed on the surface of the molding part 350 after the conductive via 340 is formed. The second wiring pattern 160 may electrically connect the conductive vias 340 exposed to the bonding pad of the semiconductor die 120 and the surface of the molding part 350.

도 3f를 참조하면, 상기 제2배선 패턴(160)을 형성한 후, 상기 반도체 다이(120) 및 몰딩부(350)의 표면에 글라스(170)가 부착될 수 있다.Referring to FIG. 3F, after the second wiring pattern 160 is formed, the glass 170 may be attached to the surfaces of the semiconductor die 120 and the molding part 350.

한편, 상기 글라스(170)를 대신하여, 상기 반도체 다이(120) 및 몰딩부(350)의 표면을 투명 재질로 코팅하여 투명 코팅층을 형성할 수 있다.In place of the glass 170, the surface of the semiconductor die 120 and the molding part 350 may be coated with a transparent material to form a transparent coating layer.

따라서, 상기 반도체 패키지를 제조하는 방법으로 상기 제1배선 패턴(112)이 형성된 기판(110), 지문 인식 센서인 반도체 다이(120), 접착층(130), 도전성 비아(340), 몰딩부(350), 제2배선 패턴(160) 및 글라스(170)를 포함하는 반도체 패키지(300)를 구성할 수 있다.As a method of manufacturing the semiconductor package, the substrate 110 on which the first wiring patterns 112 are formed, the semiconductor die 120 as the fingerprint recognition sensor, the adhesive layer 130, the conductive vias 340, the molding part 350 The second wiring pattern 160, and the glass 170. The semiconductor package 300 includes the first wiring pattern 160, the second wiring pattern 160,

본 발명의 반도체 패키지 및 이를 제조하는 방법은 상기 도전성 와이어(140)를 대신하여 상기 도전성 비아(340)를 이용함으로써, 상기 제1배선 패턴(112)와 제2배선 패턴(160)을 전기적으로 연결할 수 있다.The semiconductor package of the present invention and the method of fabricating the same may further include a step of electrically connecting the first wiring patterns 112 and the second wiring patterns 160 by using the conductive vias 340 instead of the conductive wires 140 .

도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조과정을 순차적으로 도시한 것이다.4A to 4D sequentially illustrate a semiconductor package manufacturing process according to another embodiment of the present invention.

상기 도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 것이다. 앞선 실시예와 동일한 구성 및 작용을 갖는 부분은 동일한 도면 부호로 표시하였으며, 이하는 차이점을 위주로 설명하기로 한다.4A to 4D sequentially illustrate a method of manufacturing a semiconductor package according to an embodiment of the present invention. Parts having the same configurations and functions as those of the previous embodiment are denoted by the same reference numerals, and differences will be mainly described below.

도 4a를 참조하면, 먼저 상기 기판(110)에 상기 반도체 다이(120)를 배치한다. 상기 반도체 다이(120)는 상기 기판(110)의 상면에 형성된 보호층(113)에 접착층(130)을 형성하여 접착될 수 있다.Referring to FIG. 4A, the semiconductor die 120 is disposed on the substrate 110. The semiconductor die 120 may be adhered to the substrate 110 by forming an adhesive layer 130 on the protective layer 113 formed on the substrate 110.

도 4b를 참조하면, 상기 기판(110)에 상기 반도체 다이(120)를 배치한 후, 도전성 테이프(Tape Automated Bonding,TAB,440)는 그 일단부가 상기 기판(110)의 상면에 형성된 제1배선 패턴(113)에 전기적으로 연결되고, 그 타단부가 상기 반도체 다이(120)의 본딩 패드에 연결된다. 상기 도전성 테이프(440)는 폴리머(Polymer) 계열의 물질로 만들어진 유연성의 테이프로, 도전성이 있어 상기 제1배선 패턴(113)과 상기 반도체 다이(120)의 본딩 패드를 전기적으로 연결시켜 준다. 따라서, 후에 상세히 설명하겠지만 상기 도전성 테이프(440)는 그 타단부가 상기 몰딩부(150)의 표면으로 노출될 수 있다.4B, after the semiconductor die 120 is disposed on the substrate 110, one end of a TAB (Tape Automated Bonding) 440 is connected to a first wiring (not shown) formed on an upper surface of the substrate 110, Pattern 113 and the other end thereof is connected to a bonding pad of the semiconductor die 120. [ The conductive tape 440 is a flexible tape made of a polymer material and is electrically conductive to electrically connect the first wiring pattern 113 and the bonding pads of the semiconductor die 120. Therefore, as will be described in detail later, the other end of the conductive tape 440 may be exposed to the surface of the molding part 150.

도 4c를 참조하면, 상기 도전성 테이프(440)를 상기 기판(110) 및 반도체 다이(120)에 전기적으로 연결한 후, 상기 기판(110)의 상면에 몰딩부(150)가 형성된다.4C, after the conductive tape 440 is electrically connected to the substrate 110 and the semiconductor die 120, a molding part 150 is formed on the top surface of the substrate 110. Referring to FIG.

상기 몰딩부(150)는 상기 도전성 테이프(440)의 타단부가 상기 몰딩부(150)의 표면으로 노출될 수 있다. 따라서, 앞선 실시예에서의 제2배선 패턴(160)은 상기 도전성 테이프(440)의 타단부로 형성될 수 있다.The other end of the conductive tape 440 may be exposed to the surface of the molding part 150. Accordingly, the second wiring pattern 160 in the previous embodiment may be formed at the other end of the conductive tape 440.

또한, 상기 몰딩부(150)는 필름 어시스트 몰드로 형성될 수 있다. 따라서, 상기 반도체 다이(120) 및 상기 제1배선 패턴(112)에 연결된 도전성 테이프(440)의 타단부가 상기 몰딩부(150)로 노출될 수 있다. 즉, 상기 반도체 다이(120)의 상면이 상기 몰딩부(150)의 표면으로 노출되고, 상기 도전성 테이프(440)의 타단부가 상기 몰딩부(150)의 표면으로 노출될 수 있다. 한편, 상기 반도체 다이(120) 및 도전성 테이프(440)를 노출시킬 수 있는 방법이면 모두 적용 가능하고, 상기의 방법으로 한정하는 것은 아니다.In addition, the molding part 150 may be formed of a film assist mold. Therefore, the other end of the conductive tape 440 connected to the semiconductor die 120 and the first wiring pattern 112 may be exposed to the molding part 150. That is, the upper surface of the semiconductor die 120 may be exposed to the surface of the molding part 150 and the other end of the conductive tape 440 may be exposed to the surface of the molding part 150. Any method that can expose the semiconductor die 120 and the conductive tape 440 is applicable and is not limited to the above method.

도 4d를 참조하면, 상기 도전성 테이프(440)를 상기 기판(110) 및 반도체 다이(120)에 전기적으로 연결한 후, 상기 반도체 다이(120) 및 몰딩부(150)의 표면에 글라스(170)가 부착될 수 있다.4D, after the conductive tape 440 is electrically connected to the substrate 110 and the semiconductor die 120, a glass 170 is formed on the surface of the semiconductor die 120 and the molding part 150, Can be attached.

한편, 상기 글라스(170)를 대신하여, 상기 반도체 다이(120) 및 몰딩부(350)의 표면을 투명 재질로 코팅하여 투명 코팅층을 형성할 수 있다.In place of the glass 170, the surface of the semiconductor die 120 and the molding part 350 may be coated with a transparent material to form a transparent coating layer.

따라서, 상기 반도체 패키지를 제조하는 방법으로 상기 제1배선 패턴(112)이 형성된 기판(110), 지문 인식 센서인 반도체 다이(120), 접착층(130), 도전성 테이프(440), 몰딩부(150) 및 글라스(170)를 포함하는 반도체 패키지(400)를 구성할 수 있다.As a method of manufacturing the semiconductor package, the substrate 110 on which the first wiring pattern 112 is formed, the semiconductor die 120 as a fingerprint recognition sensor, the adhesive layer 130, the conductive tape 440, the molding part 150 And a glass 170. The semiconductor package 400 may be a semiconductor package.

본 발명의 반도체 패키지 및 이를 제조하는 방법은 상기 도전성 와이어(140)를 대신하여 상기 도전성 테이프(440)을 이용함으로써, 제2배선 패턴(160)을 상기 도전성 테이프(440)의 타단부로 형성할 수 있어서 별도로 상기 제2배선 패턴(160)을 형성할 필요가 없다.The semiconductor package of the present invention and the method of fabricating the same may further include a step of forming the second wiring pattern 160 as the other end of the conductive tape 440 by using the conductive tape 440 in place of the conductive wire 140 It is not necessary to form the second wiring pattern 160 separately.

이상에서 설명한 것은 본 발명에 따른 반도체 패키지 및 이를 제조하는 방법를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.As described above, the semiconductor package according to the present invention and the method for manufacturing the semiconductor package according to the present invention are only one embodiment, and the present invention is not limited to the above-described embodiments, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention.

100,200,300,400 : 반도체 패키지 110 : 기판
120 : 반도체 다이 130 : 접착층
140 : 도전성 와이어 240 : 도전성 볼
340 : 도전성 비아 440 : 도전성 테이프
150,350 : 몰드부 160 : 제2배선 패턴
170 : 글라스100, 200, 300, 400: semiconductor package 110:
120: semiconductor die 130: adhesive layer
140: conductive wire 240: conductive ball
340: conductive via 440: conductive tape
150, 350: molded part 160: second wiring pattern
170: Glass

Claims (20)

상면에 제1배선 패턴이 형성된 기판;
상기 기판의 상면에 부착되고, 적어도 하나의 본드 패드가 형성된 반도체 다이;
상기 기판의 상면에 형성된 제1배선 패턴에 전기적으로 연결된 도전성 부재; 및
상기 기판의 상면에 형성되고, 그 표면에 제2배선 패턴이 형성된 몰딩부를 포함하고,
상기 도전성 부재와 상기 반도체 다이의 본드 패드는 상기 제2배선 패턴을 통하여 전기적으로 연결되며,
상기 몰딩부는 상기 기판의 상면을 덮되, 상기 반도체 다이 및 상기 도전성 부재의 측면을 완전히 덮고, 상기 몰딩부의 상면을 통해 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 노출되며, 상기 몰딩부의 상면, 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 동일 평면을 이루는 반도체 패키지.A substrate on which a first wiring pattern is formed on an upper surface;
A semiconductor die attached to an upper surface of the substrate and having at least one bond pad formed therein;
A conductive member electrically connected to a first wiring pattern formed on an upper surface of the substrate; And
And a molding part formed on an upper surface of the substrate and having a second wiring pattern formed on a surface thereof,
Wherein the conductive member and the bond pads of the semiconductor die are electrically connected through the second wiring pattern,
Wherein the upper surface of the semiconductor die and the upper surface of the conductive member are exposed through the upper surface of the molding die and the upper surface of the conductive die is exposed through the upper surface of the semiconductor die and the upper surface of the conductive member, Wherein the upper surface of the semiconductor die and the upper surface of the conductive member are flush with each other. 제 1 항에 있어서,
상기 반도체 다이 및 몰딩부의 상면에 형성된 글라스 또는 투명 코팅층을 더 포함하는 반도체 패키지.The method according to claim 1,
And a glass or transparent coating layer formed on an upper surface of the semiconductor die and the molding portion. 제 1 항에 있어서,
상기 반도체 다이는 지문인식 센서이고,
상기 몰딩부는 상기 반도체 다이의 상면이 상기 몰딩부의 표면으로 노출되도록 형성된 반도체 패키지.The method according to claim 1,
Wherein the semiconductor die is a fingerprint recognition sensor,
Wherein the molding portion is formed such that an upper surface of the semiconductor die is exposed to the surface of the molding portion. 제 1 항에 있어서,
상기 제2배선 패턴은 3D프린터를 이용하여 형성된 반도체 패키지.The method according to claim 1,
And the second wiring pattern is formed using a 3D printer. 제 1 항에 있어서,
상기 도전성 부재의 일부분이 상기 몰딩부의 표면으로 노출되고, 상기 도전성 부재의 노출된 부분이 상기 제2배선 패턴에 전기적으로 연결된 반도체 패키지.The method according to claim 1,
A portion of the conductive member is exposed to the surface of the molding portion, and an exposed portion of the conductive member is electrically connected to the second wiring pattern. 제 1 항에 있어서,
상기 도전성 부재는 도전성 와이어인 반도체 패키지.The method according to claim 1,
Wherein the conductive member is a conductive wire. 제 6 항에 있어서,
상기 도전성 와이어는 그 양단이 각각 상기 제1배선 패턴과 연결되고, 그 중심부가 상기 제2배선 패턴과 연결되는 반도체 패키지.The method according to claim 6,
Wherein both ends of the conductive wire are respectively connected to the first wiring pattern and a center portion thereof is connected to the second wiring pattern. 제 1 항에 있어서,
상기 도전성 부재는 도전성 볼, 도전성 포스트 또는 도전성 필라인 반도체 패키지.The method according to claim 1,
The conductive member may be a conductive ball, a conductive post, or a conductive pillar. 제 1 항에 있어서,
상기 도전성 부재는 도전성 비아인 반도체 패키지.The method according to claim 1,
Wherein the conductive member is a conductive via. 제 1 항에 있어서,
상기 도전성 부재는 도전성 테이프이고,
상기 도전성 테이프의 일단부는 상기 제1배선 패턴에 전기적으로 연결되고,
타단부는 상기 몰딩부의 표면으로 노출되어 상기 제2배선 패턴을 형성하는 반도체 패키지.The method according to claim 1,
The conductive member is a conductive tape,
One end of the conductive tape is electrically connected to the first wiring pattern,
And the other end is exposed to the surface of the molding portion to form the second wiring pattern. 상면에 제1배선 패턴이 형성된 기판에 적어도 하나의 본드 패드가 형성된 반도체 다이를 부착하는 반도체 다이 부착 단계; 및
상기 기판의 제1배선 패턴에 도전성 부재를 전기적으로 연결하고, 상기 기판의 상기 반도체 다이가 형성된 면에 형성되고 그 표면에 상기 반도체 다이의 본드 패드와 상기 도전성 부재를 전기적으로 연결하는 제2배선 패턴이 형성된 몰딩부를 형성하는 도전성 부재와 몰딩부 형성 단계를 포함하고,
상기 몰딩부는 상기 기판의 상면을 덮되, 상기 반도체 다이 및 상기 도전성 부재의 측면을 완전히 덮고, 상기 몰딩부의 상면을 통해 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 노출되며, 상기 몰딩부의 상면, 상기 반도체 다이의 상면 및 상기 도전성 부재의 상면이 동일 평면을 이루는 반도체 패키지 제조 방법.A semiconductor die attaching step of attaching a semiconductor die in which at least one bond pad is formed on a substrate having a first wiring pattern formed on an upper surface thereof; And
A second wiring pattern formed on a surface of the substrate on which the semiconductor die is formed and electrically connected to a bond pad of the semiconductor die and the conductive member, the first wiring pattern being electrically connected to a first wiring pattern of the substrate, And a molding member forming step of forming the molding member,
Wherein the upper surface of the semiconductor die and the upper surface of the conductive member are exposed through the upper surface of the molding die and the upper surface of the conductive die is exposed through the upper surface of the semiconductor die and the upper surface of the conductive member, Wherein the upper surface of the semiconductor die and the upper surface of the conductive member are flush with each other. 제 11 항에 있어서,
상기 반도체 다이 및 몰딩부의 상면에 글라스 또는 투명 코팅층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.12. The method of claim 11,
And forming a glass or transparent coating layer on the upper surface of the semiconductor die and the molding part. 제 11 항에 있어서,
상기 반도체 다이는 지문인식 센서이고,
상기 몰딩부는 상기 반도체 다이의 상면이 상기 몰딩부의 표면으로 노출되도록 형성된 반도체 패키지 제조 방법.12. The method of claim 11,
Wherein the semiconductor die is a fingerprint recognition sensor,
Wherein the molding portion is formed such that an upper surface of the semiconductor die is exposed to a surface of the molding portion. 제 11 항에 있어서,
상기 제2배선 패턴은 3D프린터를 이용하여 형성한 반도체 패키지 제조 방법.12. The method of claim 11,
Wherein the second wiring pattern is formed using a 3D printer. 제 11 항에 있어서,
상기 도전성 부재와 몰딩부 형성 단계는
상기 기판의 제1배선 패턴에 도전성 부재를 전기적으로 연결하는 단계;
상기 기판의 상기 반도체 다이가 형성된 면에 몰딩부를 형성하는 단계; 및
상기 몰딩부의 표면에 제2배선 패턴을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.12. The method of claim 11,
The step of forming the conductive member and the molding part
Electrically connecting the conductive member to the first wiring pattern of the substrate;
Forming a molding portion on a surface of the substrate on which the semiconductor die is formed; And
And forming a second wiring pattern on the surface of the molding part. 제 15 항에 있어서,
상기 도전성 부재는 도전성 와이어인 반도체 패키지 제조 방법.16. The method of claim 15,
Wherein the conductive member is a conductive wire. 제 16 항에 있어서,
상기 도전성 와이어는 그 양단이 각각 상기 제1배선 패턴과 연결되고, 그 중심부가 상기 제2배선 패턴과 연결되는 반도체 패키지 제조 방법.17. The method of claim 16,
Wherein both ends of the conductive wire are respectively connected to the first wiring pattern and a center portion thereof is connected to the second wiring pattern. 제 15 항에 있어서,
상기 도전성 부재는 도전성 볼, 도전성 포스트 또는 도전성 필라인 반도체 패키지 제조 방법.16. The method of claim 15,
Wherein the conductive member is a conductive ball, a conductive post, or a conductive pillar. 제 11 항에 있어서,
상기 도전성 부재는 도전성 비아이고,
도전성 부재와 몰딩부 형성 단계는
상기 기판의 상기 반도체 다이가 형성된 면에 몰딩부를 형성하는 단계;
상기 몰딩부를 관통하여 제1배선 패턴이 외부로 드러나도록 비아 홀을 형성하는 단계;
상기 비아 홀에 도전성 비아를 형성하는 단계; 및
상기 몰딩부의 표면에 제2배선 패턴을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.12. The method of claim 11,
The conductive member is a conductive via,
The step of forming the conductive member and the molding part
Forming a molding portion on a surface of the substrate on which the semiconductor die is formed;
Forming a via hole through the molding portion to expose the first wiring pattern to the outside;
Forming a conductive via in the via hole; And
And forming a second wiring pattern on the surface of the molding part. 제 11 항에 있어서,
상기 도전성 부재는 도전성 테이프이고,
상기 도전성 테이프의 일단부는 상기 제1배선 패턴에 전기적으로 연결되고,
타단부는 상기 몰딩부의 표면으로 노출되어 상기 제2배선 패턴을 형성하는 반도체 패키지 제조 방법.12. The method of claim 11,
The conductive member is a conductive tape,
One end of the conductive tape is electrically connected to the first wiring pattern,
And the other end is exposed to the surface of the molding portion to form the second wiring pattern.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105249A (en) 2018-02-27 2019-09-17 (주)파트론 Optical sensor package and method of manufacturing thereof
KR20220085511A (en) * 2020-12-15 2022-06-22 (주)파트론 Package module

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283461B1 (en) 2017-11-22 2019-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Info structure and method forming same
KR102438206B1 (en) * 2017-12-22 2022-08-31 엘지이노텍 주식회사 Fingerprint sensing module and lectronic device comprising the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249607A (en) * 2002-02-26 2003-09-05 Seiko Epson Corp Semiconductor device and manufacturing method therefor, circuit board and electronic device
JP4825538B2 (en) * 2006-02-17 2011-11-30 富士通セミコンダクター株式会社 Manufacturing method of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249607A (en) * 2002-02-26 2003-09-05 Seiko Epson Corp Semiconductor device and manufacturing method therefor, circuit board and electronic device
JP4825538B2 (en) * 2006-02-17 2011-11-30 富士通セミコンダクター株式会社 Manufacturing method of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105249A (en) 2018-02-27 2019-09-17 (주)파트론 Optical sensor package and method of manufacturing thereof
KR20220085511A (en) * 2020-12-15 2022-06-22 (주)파트론 Package module
KR102534448B1 (en) * 2020-12-15 2023-05-19 (주)파트론 Battery protection module

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