KR100916695B1 - Semiconductor package and fabrication method thereof - Google Patents

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Abstract

하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층을 포함하는 반도체 패키지를 제공한다. 상기 제 2 재배치 도전층은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되며, Al, Au, Ag, 또는 이들의 합금으로 형성할 수 있다. 본 발명에 따르면, 반도체 칩의 전극 패드에 이종 물질로 적층한 재배치 도전층을 형성함으로써 와이어 본딩이 용이하며, 제품의 동작 특성 및 내구성을 크게 향상시킬 수 있고, 다수의 반도체 칩을 적층시키기에 매우 적합하다. A first relocation conductive layer electrically connected to the electrode pad on the semiconductor chip having one or more electrode pads formed thereon, the first relocation conductive layer converting an electrical path of movement from or to the electrode pad, and formed on the first relocation conductive layer And a second relocation conductive layer formed of a material different from the first relocation conductive layer. The second relocation conductive layer may be formed of a material that prevents the formation of a non-uniform oxide film or a thick oxide film that may be formed on the first relocation conductive layer, and may be formed of Al, Au, Ag, or an alloy thereof. According to the present invention, by forming a relocation conductive layer laminated with a heterogeneous material on the electrode pad of the semiconductor chip, the wire bonding is easy, the operation characteristics and durability of the product can be greatly improved, and it is very suitable for stacking a plurality of semiconductor chips. Suitable.

반도체 패키지, 재배선, 와이어 본딩, 산화막 Semiconductor Package, Rewiring, Wire Bonding, Oxide

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 복층의 재배선 구조가 적용하여 와이어 본딩 특성을 개선시킨 새로운 반도체 패키지를 제안한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to propose a new semiconductor package in which a multi-layered redistribution structure is applied to improve wire bonding characteristics.

반도체 패키지는 각종 전자기기에 다양하게 실장되어 전자적 제어, 데이터 저장 등의 기능을 수행한다. 반도체 패키지는 예를 들어 인쇄회로기판(printed circuit board : PCB) 등의 외부회로기판의 전극단자들과 반도체 칩의 전극 패드들이 전기적으로 연결된다. The semiconductor package is mounted in various electronic devices to perform functions such as electronic control and data storage. In the semiconductor package, for example, electrode terminals of an external circuit board such as a printed circuit board (PCB) and an electrode pad of a semiconductor chip are electrically connected.

반도체 패키지에 있어서 반도체 칩의 전기적 연결을 위하여 전극 패드의 위치를 변경시키기 위한 재배선(내지 재배치 도전층)(redistribution) 구조가 많이 이용되고 있다. 반도체 웨이퍼 또는 반도체 칩 상에 전기적인 특성을 향상시키기 위해 형성되는 재배선으로 최근에 Cu 혹은 Ni이 사용된다. Cu나 Ni의 경우 표면의 불균일한 산화막이 생성되어 와이어 본딩으로 패키지를 구현하기에는 부적절하다. In the semiconductor package, a redistribution structure (or redistribution conductive layer) structure for changing the position of the electrode pad for electrical connection of the semiconductor chip is widely used. Cu or Ni has recently been used as a redistribution formed to improve electrical characteristics on semiconductor wafers or semiconductor chips. In the case of Cu or Ni, a non-uniform oxide film is generated on the surface, which is inappropriate to implement a package by wire bonding.

재배선의 와이어 본딩 특성을 향상시키기 위하여 Au를 이용할 수도 있지만, 이 경우 Au 재배선 형성에 따른 패키지 제조 비용이 증가되는 문제가 있다. Although Au may be used to improve wire bonding characteristics of the redistribution, in this case, there is a problem in that a package manufacturing cost due to Au redistribution is increased.

각종 전자기기에 응용되기 위하여 반도체 패키지의 전기적 연결을 위한 기술의 다양성이 확보되어야 하며, 특히 와이어 본딩이 용이한 재배선 구조가 절실히 요청되고 있다. In order to be applied to various electronic devices, a variety of technologies for electrical connection of semiconductor packages should be secured, and in particular, there is an urgent need for a redistribution structure for easy wire bonding.

특히, 반도체 칩을 다층으로 적층하고 각각의 칩에 와이어 본딩에 의한 전기적 연결을 가능하게 하기 위해서는 새로운 재배선 구조가 제안될 필요가 있다.In particular, a new redistribution structure needs to be proposed in order to stack semiconductor chips in multiple layers and to enable electrical connection by wire bonding to each chip.

본 발명은 전술한 기술적 배경하에서 창안된 것으로서, 본 발명의 목적은 와이어 본딩이 용이한 반도체 패키지의 재배선 구조를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made under the foregoing technical background, and an object of the present invention is to provide a redistribution structure of a semiconductor package with easy wire bonding.

또한, 본 발명의 다른 목적은 제품 신뢰성과 내구성이 우수한 반도체 패키지 및 그 제조 방법을 제공하는데 있다.In addition, another object of the present invention is to provide a semiconductor package excellent in product reliability and durability and a method of manufacturing the same.

본 발명의 또 다른 목적은 전기적 특성이 향상되고 생산성이 우수한 와이어 본딩 적용 적층 패키지를 구현하는데 있다.Another object of the present invention is to implement a wire bonding applied laminated package having improved electrical characteristics and excellent productivity.

기타, 본 발명의 또 다른 목적 및 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.Other objects and features of the present invention will be more specifically set forth in the following detailed description.

상기 목적을 달성하기 위하여 본 발명은, 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성 된 제 2 재배치 도전층을 포함하는 반도체 패키지를 제공한다. 상기 제 2 재배치 도전층은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되며, 예를 들어 Al, Au, Ag, 또는 이들의 합금으로 형성할 수 있다. In order to achieve the above object, the present invention, the first repositioning conductive layer electrically connected with the electrode pad on the semiconductor chip formed with one or more electrode pads to convert an electrical movement path from or to the electrode pad and And a second relocation conductive layer formed on the first relocation conductive layer and formed of a material different from the first relocation conductive layer. The second relocation conductive layer is formed of a material that prevents formation of a non-uniform oxide film or a thick oxide film that may be formed on the first relocation conductive layer, and may be formed of, for example, Al, Au, Ag, or an alloy thereof. Can be.

상기 반도체 칩은 제 2 재배치 도전층 상면과 와이어에 의하여 별도의 외부회로기판에 연결될 수 있다. The semiconductor chip may be connected to a separate external circuit board by an upper surface of the second relocation conductive layer and a wire.

본 발명은 또한, 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되며 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키도록 제 1 재배치 도전층을 형성하는 단계와, 상기 제 1 재배치 도전층 상에 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.The present invention also provides a method of forming a first repositioning conductive layer on a semiconductor chip on which at least one electrode pad is formed, the first repositioning conductive layer being electrically connected to the electrode pad and converting an electrical path of movement from or to the electrode pad; And forming a second relocation conductive layer on the first relocation conductive layer with a material different from the first relocation conductive layer.

상기 제 1 재배치 도전층 및 제 2 재배치 도전층은 전해도금, 무전해 도금, 또는 진공증착법을 이용하여 형성할 수 있다. 상기 제 1 재배치 도전층과 상기 전극 패드 사이에는 UBM(uner bump metal) 기초층이 형성될 수 있고, 상기 제 1 재배치 도전층 및 제 2 재배치 도전층을 보호하는 보호층이 더 형성될 수 있다.The first rearrangement conductive layer and the second rearrangement conductive layer may be formed by electroplating, electroless plating, or vacuum deposition. An under bump metal (UBM) base layer may be formed between the first relocation conductive layer and the electrode pad, and a protective layer may be further formed to protect the first relocation conductive layer and the second relocation conductive layer.

뿐만 아니라, 본 발명은 복수의 반도체 칩이 상호 수직적 또는 수평적으로 적층되며, 각각의 반도체 칩은 와이어 본딩에 의하여 외부회로기판에 전기적으로 연결되고, 각각의 반도체 칩 중 적어도 하나는 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되 며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층을 포함하는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.In addition, according to the present invention, a plurality of semiconductor chips are stacked vertically or horizontally with each other, each semiconductor chip is electrically connected to an external circuit board by wire bonding, and at least one of each semiconductor chip is formed on the semiconductor chip. A first relocation conductive layer electrically connected to the electrode pad to convert an electrical path of movement from or to the electrode pad, and formed on the first relocation conductive layer, and different from the first relocation conductive layer. Provided is a stacked semiconductor package comprising a second relocation conductive layer formed of a material.

본 발명에 따르면, 반도체 칩의 전극 패드의 재배선 구조에 있어서, 재배치 도전층을 이종 물질로 적층함으로써 재배치 도전층 상에 와이어 본딩이 용이하며, 제품의 동작 특성 및 내구성을 크게 향상시킬 수 있다. According to the present invention, in the redistribution structure of the electrode pad of the semiconductor chip, wire bonding is easily performed on the relocation conductive layer by stacking the relocation conductive layer with a different material, and the operation characteristics and durability of the product can be greatly improved.

특히, 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막으로 인하여 와이어 본딩시 전기적인 특성이 저하되는 것을 효과적으로 방지할 수 있다. In particular, due to the non-uniform oxide film or thick oxide film that may be formed on the first rearrangement conductive layer, it is possible to effectively prevent the electrical properties from deteriorating during wire bonding.

또한, 재배치 도전층에 사용되는 재료 선택의 폭이 넓어지고, 재배선 구조 형성에 따른 제조 비용을 줄일 수 있다.In addition, the range of material selection used for the relocation conductive layer can be widened, and the manufacturing cost due to the rewiring structure can be reduced.

또한, 와이어 본딩 길이를 감소시켜 신호 전달 경로가 단축되므로 반도체 패키지의 전기적 특성이 더욱 향상된다. In addition, the wire bonding length is reduced to shorten the signal transmission path, thereby further improving the electrical characteristics of the semiconductor package.

뿐만 아니라, 복수의 반도체 칩을 수직적 또는 수평적 적층시 외부회로기판과의 와이어 본딩이 용이하며, 특히 수직적 적층 시에는 실장 면적을 최소화시킨 반도체 패키지를 구현할 수 있다.In addition, wire bonding with an external circuit board is easy when a plurality of semiconductor chips are vertically or horizontally stacked, and in particular, when vertically stacked, a semiconductor package having a minimum mounting area can be realized.

본 발명은 반도체 패키지에 있어서, 전극 패드의 재배선 구조를 변화시켜 와이어 본딩의 신뢰성을 향상시킨다. 본 발명은 적층형 재배선 구조를 제안함으로써 특히 Au 와이어 본딩 특성을 개선하며, 그 결과 반도체 패키지의 동작 특성 및 제 품 신뢰성을 크게 증가시킨다. The present invention improves the reliability of wire bonding by changing the redistribution structure of the electrode pad in the semiconductor package. The present invention improves the Au wire bonding properties, in particular, by suggesting a layered redistribution structure, and as a result, greatly increases the operating characteristics and product reliability of the semiconductor package.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 도시된 바에 따르면 박막 회로(미도시)가 형성되어 있는 반도체 칩(또는 반도체 기판)(100) 상에 복수의 재배치 도전층(150, 170)이 적층되어 있다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. As illustrated, a plurality of relocation conductive layers 150 and 170 are stacked on a semiconductor chip (or semiconductor substrate) 100 on which a thin film circuit (not shown) is formed.

상기 반도체 칩 상면에는 보호층(120)에 의하여 전극 패드(110)가 국부적으로 노출되어 있다. 상기 보호층(120)은 재배치 도전층과 반도체 칩 간의 전기적 절연을 위하여 1㎛ 이상의 두께로 형성되는 것이 바람직하다. 상기 재배치 도전층은 전극 패드(110)와 전기적으로 연결되며, 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시킨다. The electrode pad 110 is locally exposed on the upper surface of the semiconductor chip by the protective layer 120. The protective layer 120 is preferably formed to a thickness of 1㎛ or more for electrical insulation between the relocation conductive layer and the semiconductor chip. The relocation conductive layer is electrically connected to the electrode pad 110 and converts an electrical movement path from or to the electrode pad.

구체적으로, 제 1 재배치 도전층(150)의 일단은 전극 패드(110)와 전기적으로 연결되며, 제 1 재배치 도전층의 타단은 후술하는 바와 같이 예를 들어 외부회로기판 등과 전기적으로 연결된다. 상기 제 1 재배치 도전층 상면에는 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층(170)이 형성되어 있다. Specifically, one end of the first relocation conductive layer 150 is electrically connected to the electrode pad 110, and the other end of the first relocation conductive layer 150 is electrically connected to, for example, an external circuit board and the like. The second relocation conductive layer 170 is formed on a top surface of the first relocation conductive layer using a material different from that of the first relocation conductive layer.

상기 제 1 재배치 도전층(150)은 Ni, Cu, 또는 이들의 합금을 사용하여 형성할 수 있고, Ni, Cu, 또는 이들의 합금 중에서 선택되는 물질로 단일층 또는 2 이상의 복층으로 형성할 수 있다. 제 1 재배치 도전층의 두께는 후속적인 와이어 본딩 시 물리적 충격을 흡수할 수 있도록 1.0 ~ 20 ㎛의 두께가 바람직하다.The first relocation conductive layer 150 may be formed using Ni, Cu, or an alloy thereof, and may be formed of a single layer or two or more layers of a material selected from Ni, Cu, or an alloy thereof. . The thickness of the first relocation conductive layer is preferably 1.0 to 20 μm so as to absorb physical impact during subsequent wire bonding.

상기 제 2 재배치 도전층(170)은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되며, 구체적으로는 Al, Au, Ag, 또는 이들의 합금을 사용하여 형성할 수 있다. The second relocation conductive layer 170 is formed of a material that prevents formation of a non-uniform oxide film or a thick oxide film that may be formed on the first relocation conductive layer, and specifically, Al, Au, Ag, or an alloy thereof. It can be formed using.

상기 제 2 재배치 도전층은 그 상면에 와이어 본딩이 가능하도록 0.1 ~ 5 ㎛의 두께로 형성하는 것이 바람직하며, 도 1에 도시한 바와 같이 제 2 재배치 도전층(170)을 상기 제 1 재배치 도전층(150) 상면에 국부적으로 형성하는 경우, 제 2 재배치 도전층은 반도체 칩이 외부회로기판 등과 전기적으로 연결되기 위한 통로 역할을 하므로 그에 따른 적절한 크기로 형성하는 것이 바람직하며, 예를 들어 제 2 재배치 도전층의 직경을 5㎛ 이상으로 형성할 수 있다. The second relocation conductive layer is preferably formed to a thickness of 0.1 ~ 5 ㎛ to enable wire bonding on the upper surface, as shown in Figure 1 the second relocation conductive layer 170 to the first relocation conductive layer (150) When locally formed on the upper surface, the second rearrangement conductive layer serves as a path for the semiconductor chip to be electrically connected to the external circuit board and the like, and thus, the second rearrangement conductive layer is preferably formed in an appropriate size. The diameter of the conductive layer can be formed to 5 µm or more.

제 1 재배치 도전층(150) 하면에는 상기 전극 패드(110) 상면에 UBM(uner bump metal) 기초층(130)이 형성되어 있다. 이 UBM 기초층(130)은 전극 패드와 제 1 재배치 도전층 간의 접착성을 향상시키고 확산을 방지하는 기능을 가지며, UBM 기초층으로서 예를 들어 Ti, Cr 또는 이들의 합금을 사용할 수 있으나 반드시 이에 한정되지는 않는다. UBM 기초층(130)은 도 1에 도시한 바와 같이 전극 패드(110)와 보호층(120)을 전체적으로 커버하도록 형성될 수도 있으나 후술하는 바와 같이 제 1 재배치 도전층(150) 하면에만 국부적으로 형성할 수도 있고, 경우에 따라서는 전극 패드(110) 영역에만 형성할 수도 있다. An under bump metal (UBM) base layer 130 is formed on an upper surface of the electrode pad 110 on a lower surface of the first relocation conductive layer 150. The UBM base layer 130 has a function of improving adhesion between the electrode pad and the first relocation conductive layer and preventing diffusion, and for example, Ti, Cr, or an alloy thereof may be used as the UBM base layer. It is not limited. As shown in FIG. 1, the UBM base layer 130 may be formed to cover the electrode pad 110 and the protective layer 120 as a whole. However, the UBM base layer 130 may be locally formed only on the bottom surface of the first relocation conductive layer 150 as described below. In some cases, the electrode pad 110 may be formed only in the region of the electrode pad 110.

상기 제 1 재배치 도전층(150) 및 제 2 재배치 도전층(170) 상부에는 제 2 재배치 도전층을 외부에 대해 국부적으로 노출시키면서 재배치 도전층을 보호하는 보호층(180)이 형성된다. A protective layer 180 is formed on the first relocation conductive layer 150 and the second relocation conductive layer 170 to protect the relocation conductive layer while locally exposing the second relocation conductive layer to the outside.

본 발명에 있어서, 제 2 재배치 도전층은 제 1 재배치 도전층 상면에 형성되어 복층의 재배선 구조를 구현하며, 제 2 재배치 도전층의 형태는 다양한 형태로 변화될 수 있다.In the present invention, the second relocation conductive layer is formed on the upper surface of the first relocation conductive layer to implement a double layer redistribution structure, the shape of the second relocation conductive layer can be changed in various forms.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 보인 것으로 앞선 도 1의 실시예와 달리, 제 2 재배치 도전층(175)이 제 1 재배치 도전층(150) 상면에 전체적으로 형성되어 있는 것을 볼 수 있다. 또한, UBM 기초층(130)은 제 1 재배치 도전층(150) 하면에만 형성되어 있다. 2 illustrates a semiconductor package according to another embodiment of the present invention. Unlike the previous embodiment of FIG. 1, the second relocation conductive layer 175 is formed on the entire upper surface of the first relocation conductive layer 150. Can be. In addition, the UBM base layer 130 is formed only on the bottom surface of the first rearrangement conductive layer 150.

한편, 도 3의 실시예에서는 제 2 재배치 도전층(190)이 제 1 재배치 도전층(150) 상면의 일단에 국부적으로 형성되어 있고, 보호층(180)이 제 2 재배치 도전층(190)을 노출시키면서 제 2 재배치 도전층 주변으로 형성되어 있다. 본 실시예에서는 제 2 재배치 도전층(190)이 상기 보호층(180) 상부로 확장되어 형성된 것을 알 수 있다. 이와 같은 구조는 외부회로기판과 와이어로 본딩할 때 제 2 재배치 도전층의 접촉 면적을 확장시켜 와이어 본딩이 더욱 용이하게 한다. Meanwhile, in the embodiment of FIG. 3, the second relocation conductive layer 190 is locally formed at one end of the top surface of the first relocation conductive layer 150, and the protective layer 180 forms the second relocation conductive layer 190. It is formed around the 2nd rearrangement conductive layer, exposing. In the present embodiment, it can be seen that the second relocation conductive layer 190 is formed to extend over the protective layer 180. Such a structure makes wire bonding easier by extending the contact area of the second relocation conductive layer when bonding with an external circuit board and a wire.

본 발명에 따른 반도체 패키지는 이종 물질이 적층된 재배선 구조로 인하여 특히 와이어 본딩에 유리하다. 도 4 및 도 5는 앞선 도 1 및 도 2의 실시예에 따른 반도체 패키지에 있어서, 반도체 칩(100)이 제 2 재배치 도전층(170, 175) 상면에 와이어(300)가 본딩되어 별도의 외부회로기판(200)의 전극 단자(210)와 연결되어 있는 것을 볼 수 있다. 이와 같이, 본 발명에 따르면, 제 2 재배치 도전층으로서 제 1 재배치 도전층의 산화를 방지할 수 있는 물질을 선택하고, 제 1 재배치 도전층 물질은 상대적으로 저렴한 재질을 이용함으로써 반도체 패키지의 전기적 연결의 용이성을 확보함과 동시에 제조 비용 절감에 기여할 수 있다. 또한, 본 발명은 재배치 도전층을 통해 전극 패드의 전기적 연결 위치를 변경함으로써 와이어(예를 들어, Au 와이어) 본딩 길이를 현저히 감소시킬 수 있을 뿐만 아니라, 와이어 본딩의 위치도 원하는 대로 변경할 수 있다. 또한, 전극 패드의 전기적 연결 위치를 변경함으로써 후술하는 바와 같이 다수의 반도체 칩을 적층하여 일체화된 반도체 패키지를 구현하는데 매우 적당하다.The semiconductor package according to the present invention is particularly advantageous for wire bonding due to the redistribution structure in which heterogeneous materials are stacked. 4 and 5 illustrate a semiconductor package 100 in which the wire 300 is bonded to upper surfaces of the second relocation conductive layers 170 and 175 in the semiconductor package according to the embodiment of FIGS. 1 and 2. It can be seen that it is connected to the electrode terminal 210 of the circuit board 200. As described above, according to the present invention, a material capable of preventing oxidation of the first relocation conductive layer is selected as the second relocation conductive layer, and the first relocation conductive layer material uses a relatively inexpensive material to electrically connect the semiconductor package. It can contribute to the reduction of manufacturing cost while ensuring the ease of use. In addition, the present invention can not only significantly reduce the wire (eg, Au wire) bonding length by changing the electrical connection position of the electrode pad through the relocation conductive layer, but also change the position of the wire bonding as desired. In addition, by changing the electrical connection position of the electrode pad, it is very suitable to implement a semiconductor package integrated by stacking a plurality of semiconductor chips as will be described later.

이하에서는 본 발명에 따른 반도체 패키지 제조 방법의 일실시예를 도면을 참조하여 설명한다.Hereinafter, an embodiment of a method of manufacturing a semiconductor package according to the present invention will be described with reference to the drawings.

본 발명에 따른 반도체 패키지 제조 방법은 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되며 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키도록 제 1 재배치 도전층을 형성하는 단계와, 상기 제 1 재배치 도전층 상에 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층을 형성하는 단계를 포함한다. The method of manufacturing a semiconductor package according to the present invention comprises a first relocation conductive layer electrically connected to the electrode pads on a semiconductor chip on which one or more electrode pads are formed, and converting an electrical path of movement from or to the electrode pads. And forming a second relocation conductive layer on the first relocation conductive layer from a material different from the first relocation conductive layer.

도 6을 참조하면 반도체 전공정에 의하여 박막 회로가 형성되어 있는 반도체 칩(100)이 도시되어 있다. 반도체 칩 상면에는 보호층(120)이 형성되고, 이 보호층은 전극 패드(110)를 외부에 노출시킨다.Referring to FIG. 6, a semiconductor chip 100 in which a thin film circuit is formed by a semiconductor preprocess is illustrated. A protective layer 120 is formed on the upper surface of the semiconductor chip, and the protective layer exposes the electrode pad 110 to the outside.

재배선 구조를 형성하기 전에 도 7에 도시한 바와 같이 반도체 칩 상면에 전극 패드 상면에 UBM 기초층(130)을 형성한다. UBM 기초층은 Ti, Cr 또는 이들의 합금을 사용하여 형성할 수 있으며, 도금 또는 증착 등의 공지의 방법으로 형성할 수 있다. UBM 기초층의 형태는 다양하게 변화될 수 있으며, 형성 영역을 제어하기 위하여 별도의 마스크 패터닝 및 포토레지스트 공정이 추가될 수도 있을 것이다.Before forming the redistribution structure, the UBM base layer 130 is formed on the upper surface of the electrode pad as shown in FIG. 7. The UBM base layer may be formed using Ti, Cr, or an alloy thereof, and may be formed by a known method such as plating or vapor deposition. The shape of the UBM base layer may vary, and separate mask patterning and photoresist processes may be added to control the formation region.

다음으로, 제 1 재배치 도전층을 형성하기 위하여 포토레지스트(140)를 국부적으로 형성한다(도 8). 포토레지스트 형성을 위하여 수행되는 마스크 공정, 노광 공정, 식각 공정 등은 당업자에게 잘 알려져 있으므로 상세한 설명을 생략한다.Next, the photoresist 140 is locally formed to form the first relocation conductive layer (FIG. 8). The mask process, the exposure process, the etching process, and the like, which are performed to form the photoresist, are well known to those skilled in the art, and thus detailed descriptions thereof will be omitted.

포토레지스트(140)가 형성되지 않은 영역에 Cu, Ni, 또는 이들의 합금을 사용하여 제 1 재배치 도전층(150)을 형성한다(도 9). 제 1 재배치 도전층이 형성된 후에는 상기 포토레지스트(140)를 제거하고(도 10), 제 2 재배치 도전층 형성을 위한 또 다른 포토레지스트(160)를 국부적으로 형성한다(도 11).In the region where the photoresist 140 is not formed, the first rearrangement conductive layer 150 is formed using Cu, Ni, or an alloy thereof (FIG. 9). After the first relocation conductive layer is formed, the photoresist 140 is removed (FIG. 10), and another photoresist 160 for forming the second relocation conductive layer is locally formed (FIG. 11).

상기 포토레지스트(160)가 형성되지 않은 영역에 Al, Ag, Au, 또는 이들의 합금을 사용하여 제 2 재배치 도전층(170)을 제 1 재배치 도전층 상면에 국부적으로 형성한다(도 12). 제 1 재배치 도전층(150) 및 제 2 재배치 도전층(170)은 두께를 서로 다르게 하거나 각각의 재배치 도전층을 두 가지 이상의 물질을 사용하여 복층으로 형성할 수도 있을 것이다.In the region where the photoresist 160 is not formed, the second relocation conductive layer 170 is locally formed on the upper surface of the first relocation conductive layer using Al, Ag, Au, or an alloy thereof (FIG. 12). The first relocation conductive layer 150 and the second relocation conductive layer 170 may have different thicknesses, or each relocation conductive layer may be formed in multiple layers using two or more materials.

상기 제 2 재배치 도전층은 본 실시예에서와 달리 제 1 재배치 도전층의 상면에 전체적으로 형성할 수도 있다. 제 1 재배치 도전층 및 제 2 재배치 도전층은 전해도금, 무전해 도금, 또는 진공증착법 등을 이용하여 형성할 수 있다. Unlike the present embodiment, the second relocation conductive layer may be entirely formed on the upper surface of the first relocation conductive layer. The first rearrangement conductive layer and the second rearrangement conductive layer can be formed by electroplating, electroless plating, or vacuum deposition.

도 13은 제 2 재배치 도전층의 형성 후 포토레지스트(160)를 제거한 모습을 보이고 있다. 13 shows that the photoresist 160 is removed after formation of the second relocation conductive layer.

상기 제 1 재배치 도전층 형성 후 또는 제 2 재배치 도전층 형성 후 상기 UBM 기초층의 일부를 제거할 수 있다. 도 14는 제 2 재배치 도전층 형성 후 상기 기초층(130)의 일부가 제거된 모습을 보이고 있다. 상기 UBM 기초층의 제거는 습식 에칭 또는 건식 에칭에 의하여 제거할 수 있다. After forming the first relocation conductive layer or after forming the second relocation conductive layer, a part of the UBM base layer may be removed. FIG. 14 shows that a part of the base layer 130 is removed after the second relocation conductive layer is formed. The removal of the UBM base layer may be removed by wet etching or dry etching.

마지막으로, 상기 제 1 재배치 도전층 및 제 2 재배치 도전층을 보호하는 보 호층(180)을 형성한다(도 15). 이 보호층(180)은 제 2 재배치 도전층(170)을 외부에 노출시키도록 국부적인 개구부를 형성시킨다.Finally, a protective layer 180 is formed to protect the first and second relocation conductive layers (FIG. 15). The passivation layer 180 forms a local opening to expose the second relocation conductive layer 170 to the outside.

이와 같이, 본 발명에 따른 복수로 적층된 재배선 구조를 형성한 후에 앞서 도 4 및 도 5에 도시한 바와 같이 반도체 칩과 외부회로기판을 와이어에 의하여 연결할 수 있을 것이다.As such, after the plurality of stacked wiring structures according to the present invention are formed, the semiconductor chip and the external circuit board may be connected by wires as shown in FIGS. 4 and 5.

도 16은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 것으로, 복수의 반도체 칩(100a, 100b, 100c)이 수직적으로 적층되어 있는 것을 볼 수 있다. 각각의 반도체 칩은 외부회로기판(200)과 와이어(300a, 300b, 300c)에 의하여 전기적으로 연결되어 있다. 각각의 반도체 칩은 본 발명에 따른 적층형 재배선 구조에 의하여 전극 패드의 실제 위치와 다른 곳에 와이어 본딩이 가능하며, 길이가 감소된 와이어 본딩을 실현하여 전체적인 패키지 면적 및 실장 면적이 현저히 감소될 수 있다. 16 illustrates a semiconductor package according to another embodiment of the present invention, and it can be seen that a plurality of semiconductor chips 100a, 100b, and 100c are vertically stacked. Each semiconductor chip is electrically connected to the external circuit board 200 by wires 300a, 300b, and 300c. Each semiconductor chip can be wire-bonded to a position different from the actual position of the electrode pad by the multilayered redistribution structure according to the present invention, and the overall package area and mounting area can be significantly reduced by realizing a reduced length wire bonding. .

이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.The present invention has been exemplarily described through the preferred embodiments, but the present invention is not limited to such specific embodiments, and various forms within the scope of the technical idea presented in the present invention, specifically, the claims. May be modified, changed, or improved.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 보인 단면도.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 보인 단면도.2 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보인 단면도.3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 반도체 패키지를 외부회로기판과 와이어로 연결한 모습을 보인 단면도.Figure 4 is a cross-sectional view showing a state in which the semiconductor package according to an embodiment of the present invention connected to the external circuit board and the wire.

도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 외부회로기판과 와이어로 연결한 모습을 보인 단면도.Figure 5 is a cross-sectional view showing a state in which the semiconductor package according to another embodiment of the present invention connected to the external circuit board and the wire.

도 6 내지 도 15는 본 발명의 일실시예에 따른 반도체 패키지 제조 방법을 보인 공정도.6 to 15 are process charts showing a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 16은 본 발명에 따른 복수의 반도체 칩이 적층된 반도체 패키지를 보인 단면도.16 is a cross-sectional view illustrating a semiconductor package in which a plurality of semiconductor chips are stacked according to the present invention.

***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***

100:반도체 칩 110:전극 패드100: semiconductor chip 110: electrode pad

120:보호층 130:UMB 시드층120: protective layer 130: UMB seed layer

140:포토레지스트 150:제 1 재배치 도전층140: photoresist 150: first relocation conductive layer

160:포토레지스트 170,175,190:제 2 재배치 도전층160: photoresist 170,175, 190: second relocation conductive layer

180:보호층 200:외부회로기판180: protective layer 200: external circuit board

210:전극 패드 300:와이어210: electrode pad 300: wire

Claims (27)

하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키며 Ni, Cu 또는 이들의 합금으로 형성되는 제 1 재배치 도전층과,A first relocation conductive layer electrically connected to the electrode pads on the semiconductor chip on which one or more electrode pads are formed, converting an electrical path of movement from or to the electrode pads and formed of Ni, Cu, or an alloy thereof; , 상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층과, A second relocation conductive layer formed on the first relocation conductive layer and formed of a material different from the first relocation conductive layer; 상기 제 2 재배치 도전층을 국부적으로 노출시키면서 상기 제1재배치 도전층 위에 형성되는 보호층과, A protective layer formed on the first repositioning conductive layer while locally exposing the second relocation conductive layer; 상기 제 2 재배치 도전층 상면과 외부회로기판을 연결하는 와이어를 포함하며, A wire connecting the upper surface of the second relocation conductive layer to the external circuit board; 상기 제 2 재배치 도전층은 Al, Au, Ag, 또는 이들의 합금으로 형성된 것을 특징으로 하는The second relocation conductive layer is formed of Al, Au, Ag, or an alloy thereof 반도체 패키지.Semiconductor package. 삭제delete 제 1 항에 있어서, 상기 제 2 재배치 도전층은 상기 제 1 재배치 도전층 상면에 전체적으로 형성되는 반도체 패키지. The semiconductor package of claim 1, wherein the second relocation conductive layer is formed on an entire surface of the first relocation conductive layer. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 상기 제 1 재배치 도전층 상면에 국부적으로 형성되는 반도체 패키지. The semiconductor package of claim 1, wherein the second relocation conductive layer is formed locally on an upper surface of the first relocation conductive layer. 삭제delete 제 1 항에 있어서, 상기 제 2 재배치 도전층은 상기 보호층 상부로 확장되어 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the second relocation conductive layer extends over the protective layer. 삭제delete 제 1 항에 있어서, 상기 제 1 재배치 도전층은 Ni, Cu, 또는 이들의 합금 중에서 선택되는 물질이 단일층 또는 2 이상의 복층으로 형성되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first rearrangement conductive layer is formed of a single layer or two or more layers of a material selected from Ni, Cu, or an alloy thereof. 제 1 항에 있어서, 상기 제 1 재배치 도전층은 1.0 ~ 20 ㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first rearrangement conductive layer has a thickness of 1.0 μm to 20 μm. 삭제delete 제 1 항에 있어서, 상기 제 2 재배치 도전층은 0.1 ~ 5 ㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the second relocation conductive layer has a thickness of 0.1 μm to 5 μm. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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KR101920434B1 (en) * 2012-03-23 2018-11-20 삼성전자주식회사 Printed circuit board and manufacturing method thereof
KR20170068095A (en) 2015-12-09 2017-06-19 앰코 테크놀로지 코리아 주식회사 Semiconductor Device And Fabricating Method Thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010029097A (en) * 1999-09-29 2001-04-06 윤종용 Redistributed Wafer Level Chip Size Package And Method For Manufacturing The Same
JP2003152014A (en) * 2001-11-09 2003-05-23 Shinko Electric Ind Co Ltd Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010029097A (en) * 1999-09-29 2001-04-06 윤종용 Redistributed Wafer Level Chip Size Package And Method For Manufacturing The Same
JP2003152014A (en) * 2001-11-09 2003-05-23 Shinko Electric Ind Co Ltd Semiconductor device and method for manufacturing the same

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