KR101806657B1 - 수직 금속 절연체 금속 커패시터 - Google Patents

수직 금속 절연체 금속 커패시터 Download PDF

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첸푸 조우
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Abstract

반도체 디바이스 및 방법이 본 명세서에 개시된다. 반도체 디바이스는 디바이스 다이, 상기 디바이스 다이를 둘러싸는 몰딩 층, 상기 몰딩 층 내에 형성된 복수의 제1 수직 도전형 구조체, 및 상기 몰딩 층 내에 형성된 복수의 제2 수직 도전형 구조체를 포함한다. 제1 수직 도전형 구조체 및 제2 수직 도전형 구조체는 서로 얽혀 있으며, 절연 구조체는 상기 제1 수직 도전형 구조체들과 상기 제2 수직 도전형 구조체들 사이에 형성된다.

Description

수직 금속 절연체 금속 커패시터{VERTICAL METAL INSULATOR METAL CAPACITOR}
관련 출원의 참조
본 출원은 2009년 11월 10일자로 출원된 미국 가출원 제61/259,787호의 우선권을 주장하는, 2010년 6월 29일자로 출원된 미국 출원 제12/825,605호의 분할 출원이며 이것의 우선권을 주장하는, 2014년 7월 22일자로 출원된 미국 출원 제14/337,530호의 cip(continuation-in-part) 출원인, 2015년 1월 20일자로 출원된 미국 출원 제14/600,777호의 cip 출원이며, 이들은 본 명세서에 그 전체가 참고로 통합된다.
본 발명은 수직 금속 절연체 금속 커패시터에 관한 것이다.
커패시터는 집적 회로에 널리 사용된다. 커패시터의 커패시턴스는 절연층의 커패시터 영역 및 유전 상수(k)에 비례하며, 절연층의 두께에 반비례한다. 따라서, 커패시턴스를 증가시키기 위하여, 영역 및 k값을 증가시키고 절연층의 두께를 감소시키는 것이 바람직하다.
증가된 영역과 연관된 문제점은 더 큰 칩 영역이 요구된다는 점이다. 집적 회로 내의 종래의 금속-절연체-금속(metal-insulator-metal; MIM) 커패시터는 여러 가지 수평 콤(comb) 구조를 가진다. 수평 구조 커패시턴스는 금속간 층 두께와 상관된다. 그러나, 층간 금속 층의 두께는 제어하기가 매우 어렵다. 이는 타겟 값을 위한 생성에 있어서 MIM 커패시턴스의 변화를 크게 한다. 따라서, 새로운 방법 및 구조가 MIM 커패시터를 위하여 요구된다.
일부 실시형태들에 있어서, 반도체 디바이스가 개시되며, 이 반도체 디바이스는, 디바이스 다이, 상기 디바이스 다이를 둘러싸는 몰딩 층과, 상기 몰딩 층 내에 형성된 복수의 제1 수직 도전성 구조체와, 상기 몰딩 층 내에 형성된 복수의 제2 수직 도전성 구조체를 포함한다. 상기 제1 수직 도전성 구조체 및 상기 제2 수직 도전성 구조체는 서로 얽혀 있고, 상기 제1 수직 도전성 구조체와 상기 제2 수직 도전성 구조체 사이에 절연 구조체가 형성된다.
또한 방법이 개시되며, 이 방법은, 기판 상에 제1 도전성 플레인을 형성하는 단계와, 상기 제1 도전성 플레인 상에 그리고 상기 제1 도전성 플레인에 전기적으로 연결된 복수의 제1 수직 도전성 구조체를 형성하는 단계와, 상기 기판 상에 복수의 제2 수직 도전성 구조체를 형성하는 단계로서, 상기 제1 수직 도전성 구조체 및 상기 제2 수직 도전성 구조체는 서로 얽혀 있고, 상기 제1 수직 도전성 구조체와 상기 제2 수직 도전성 구조체 사이에 절연 구조체가 형성되는, 상기 복수의 제2 수직 도전성 구조체를 형성하는 단계와, 상기 기판 상에 디바이스 다이를 부착하는 단계와, 상기 디바이스 다이를 둘러싸도록 상기 기판 위에 놓이는 몰딩 층 내에 몰딩 화합물을 인가하는 단계와, 상기 몰딩 층 상에 제2 도전성 플레인을 형성하는 단계로서, 상기 제2 도전성 플레인은 상기 제2 수직 도전성 구조체에 전기적으로 연결되는 것인, 상기 제2 도전성 플레인을 형성하는 단계를 포함한다.
또한 방법이 개시되며, 이 방법은, 기판 상에 커패시터 구조체를 형성하는 단계로서, 상기 커패시터 구조체는, 복수의 제1 수직 도전성 구조체, 복수의 제2 수직 도전성 구조체 및 상기 제1 수직 도전성 구조체와 상기 제2 수직 도전성 구조체 사이의 절연 구조체를 포함하는 것인, 상기 커패시터 구조체를 형성하는 단계와, 상기 기판 상에 디바이스 다이를 부착하는 단계와, 상기 디바이스 다이와 상기 커패시터 구조체를 둘러싸도록 상기 기판 위에 놓이는 몰딩 층 내에 몰딩 화합물을 인가하는 단계를 포함한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1은 본 개시의 일부 실시형태들에 따른 수직 커패시터를 가진 반도체 구조체를 예시하는 개략도이다.
도 2는 본 개시의 일부 실시형태들에 따른 도 1의 반도체 구조체를 포함하는 InFO(integrated Fan-Out package) 패키지를 예시하는 개략도이다.
도 3은 본 개시의 일부 실시형태들에 따른 도 2의 반도체 구조체를 제조하는 방법을 예시하는 흐름도이다.
도 4 내지 도 19는 본 개시의 일부 실시형태에 따른, 제조 프로세스의 다른 스테이지에서의 도 2의 패키지의 단면도이다.
도 20은 본 개시의 일부 실시형태들에 따른 도 1의 반도체 구조체를 포함하는 InFO 패키지를 예시하는 개략도이다.
도 21은 본 개시의 일부 실시형태들에 따른 도 20의 반도체 구조체를 제조하는 방법을 예시하는 흐름도이다.
도 22 내지 도 25은 본 개시의 일부 실시형태들에 따른, 제조 프로세스의 다른 스테이지에서의 도 20의 패키지의 단면도이다.
도 27은 본 개시의 일부 실시형태들에 따른 도 1의 반도체 구조체를 포함하는 InFO 패키지를 예시하는 개략도이다.
도 28은 본 개시의 일부 실시형태들에 따른 도 1의 반도체 구조체를 포함하는 InFO 패키지를 예시하는 개략도이다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
본 명세서에서 사용된 용어는, 당해 분야 및 각 용어가 사용되는 특정 콘텍스트에 있어서 보통의 의미를 가진다. 여기서 논의된 임의의 용어들의 예를 포함한, 본 명세서에서의 예들의 사용은, 단지 예시이며, 개시 또는 임의의 예시된 용어의 범위 및 의미를 결코 제한하지 않는다. 마찬가지로, 본 개시는 이 명세서에서 주어진 여러 가지 실시형태들로 제한되지 않는다.
“제1”, “제2” 등의 용어가 여러 가지 엘리먼트들을 설명하기 위하여 본 명세서에서 사용될 수도 있지만, 이들 엘리먼트들은 이러한 용어에 의해 제한되어서는 안된다. 이러한 용어들은 다른 엘리먼트로부터 하나의 엘리먼트를 구별하는데 사용된다. 예컨대, 실시형태들의 범위를 벗어나지 않고, 제1 엘리먼트는 제2 엘리먼트로서 용어 설정될 수 있고, 이와 유사하게 제2 엘리먼트는 제1 엘리먼트로서 용어 설정될 수 있다. 여기서 사용되는 바와 같이, “및/또는”이라는 용어는 하나 이상의 연관된 열거 항목들의 일부 및 모든 조합을 포함한다.
또한, "아래의", "아래쪽의", "하부의", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 엘리먼트 또는 특징부에 대한 또 다른 엘리먼트(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
이 실시형태에서, “연결된(coupled)”이라는 용어는 또한 “전기적으로 연결된”것으로 지칭될 수도 있고, “접속된(conneted)”이라는 용어는 “전기적으로 접속된”것으로 지칭될 수도 있다. “연결된” 및 “접속된”이라는 용어는 또한 2개 이상의 엘리먼트들이 서로 협동하거나 상호작용하는 것을 나타내는데 사용될 수도 있다.
도 1은 본 개시의 일부 실시형태들에 따른 수직 커패시터(100)를 포함하는 반도체 구조체(100)를 예시하는 개략도이다.
도 1에 예시적으로 도시된 바와 같이, 반도체 구조체(100)는 전극(120 및 140)을 포함한다. 전극(120)은 도전성 플레인(122) 및 수직 도전성 구조체(124)를 포함한다. 전극(140)은 도전성 플레인(142) 및 수직 도전성 구조체(144)를 포함한다. 수직 도전성 구조체(124) 및 수직 도전성 구조체(144)는 서로 얽혀 있고, 유전체 재료(160)가 전극(120)과 전극 (140) 사이에 충전된다.
도전성 플레인(122) 및 도전성 플레인(142)은 예컨대 구리, 은, 금 등을 포함하는 도전성 재료를 포함한다. 일부 실시형태들에 있어서, 도전성 플레인(122) 및 도전성 플레인(142)은 금속 이외의 다른 적절한 도전성 재료를 포함한다.
도 2를 참조한다. 도 2는 본 개시의 일부 실시형태들에 따른 도 1에 예시된 바와 같은 반도체 구조체(100)를 포함하는 InFO(integrated Fan-Out) 패키지(200)를 예시하는 개략도이다. 도 1의 실시형태들에 대하여, 도 2에서의 유사한 엘리먼트들은 이해를 용이하게 하기 위하여 동일한 참조 번호로 지정된다.
예시를 위하여, 패키지(200)는 폴리머 베이스 층(203), InFo 이면 재분포 층(RDL)(204), 시드 층(205), 도전성 재료(206), 도전성 스루 몰딩 비아(conductive through molding via; TMV)(207), 디바이스 다이(208), 몰딩 층(209), 도전성 층(210), 폴리머 층(211, 213, 및 215), 재분포 층(RDL)(212 및 214), UBM(Under Bump Metallurgy)(216), 및 외부 커넥터(217)를 포함한다.
도 2에 예시적으로 도시된 바와 같이, 일부 실시형태들에 있어서, 도 1에 도시된 반도체 구조체(100)는 InFO(integrated Fan-Out) 패키지(200) 내에 형성된다. 반도체 구조체(100)는 패키지(200)의 다른 특징부에 의해 동시에 제조되기 때문에, 제조 비용이 비교적 낮다.
예시를 위하여, 반도체 구조체(100)는 몰딩 층(209) 내에 형성되고 도전성 플레인(122)에 전기적으로 연결된 수직 도전성 구조체(124), 및 몰딩 층(209) 내에 형성되고 도전성 플레인(142)에 전기적으로 연결된 수직 도전성 구조체(144)를 포함한다. 도전성 플레인(142)은 몰딩 층(209) 위에 배치된다. 수직 도전성 구조체(124 및 144)는 시드 층(205) 위에 놓이는 도전성 재료(206)에 의해 형성되고, 이는 몰딩 화합물(molding compound; MC)을 통하여 연장되는 스루 몰딩 비아(through molding via; TMV) 내에 충전된다. 도전성 플레인(122)은 InFO 이면 RDL(204) 내에 형성된다. 도전성 플레인(142)은 RDL(212) 내에 형성되고, 디바이스(208) 및 도전성 플레인(142)은 RDL(214)을 통하여 전기적으로 연결된다.
일부 실시형태들에 있어서, 수직 도전성 구조체(124) 및 수직 도전성 구조체(144)는 정사각형 형상, 직사각형 형상, 원 형상, 타원 형상, 단면에 있어서의 임의의 다른 적절한 형상, 또는 이들의 임의의 조합을 가진다. 수직 도전성 구조체(124)는 도전성 플레인(122) 상에 균일하게 분포되며, 수직 도전성 구조체(144)는 도전성 플레인(142) 아래에 균일하게 분포된다. 일부 실시형태들에 있어서, 수직 도전성 구조체(124)는 도전성 플레인(122) 상에 정사각형 격자 패턴으로 분포되며, 수직 도전성 구조체(144)는 도전성 플레인(142) 아래에 정사각형 격자 패턴으로 분포된다.
일부 실시형태들에 있어서, 몰딩 화합물(MC)은 폴리머 베이스 층(203) 상에 디바이스 다이(208), 수직 도전성 구조체(124), 및 수직 도전성 구조체(144)를 둘러싸도록 몰딩 층(209)에 인가된다. 대안적으로 설명하면, 일부 실시형태들에 있어서, InFO 패키지(200)에서의 몰딩 화합물(MC)은, 도 1에 도시된 유전체 재료(160)로서 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 충전된다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)은 하이-k 폴리머 또는 실리카를 포함한다.
일부 실시형태들에 있어서, 폴리머 층(211)은 몰딩 층(209) 위에 있다. RDL(212)은 폴리머 층(211) 위에 있다. 폴리머 층(213)은 RDL(212) 위에 있다. RDL(214)는 폴리머 층(213) 위에 있다. 폴리머 층(215)은 RDL(214) 위에 있다. UBM(216)는 RDL(214) 위에 형성된다. 외부 커넥터(217)는 UBM(216) 상에 배치되며, 예컨대, RDL(214)을 통하여 디바이스 다이(208)에 전기적으로 접속되는 솔더 볼을 포함하는 입/출력(I/O) 패드가 되도록 구성된다. 일부 실시형태들에 있어서, 외부 커넥터(217)는 볼 격자 어레이(ball grid array; BGA) 볼, 제어된 콜랩스 칩 커넥터(controlled collapse chip connector; C4) 범프 등이다. 일부 실시형태들에 있어서, 커넥터(217)는 예컨대, 다른 디바이스 다이, 인터포저, 패키지 기판, 인쇄 회로 기판, 마더보드 등을 포함하는 다른 패키지 구성요소에 패키지(200)를 전기적으로 접속하는데 사용된다.
도 3은 본 개시의 일부 실시형태들에 따른, 도 2에 예시된 바와 같은 InFO 패키지(200)를 형성하는 방법(300)을 예시하는 흐름도이다. 본 개시의 더 나은 이해를 위하여, 방법(300)은 도 1 및 도 2에 도시된 반도체 구조체와 관련하여 논의되지만, 이것으로 제한되지는 않는다.
예시를 위하여, 도 2에 예시된 InFO 패키지(200)의 제조 프로세스는 도 4 내지 도 19와 함께 방법(300)에 의해 설명된다. 도 4 내지 도 19는 본 개시의 일부 실시형태들에 따른, 제조 프로세스의 다른 스테이지들에서의 InFO 패키지(200)의 단면도이다. 도 4 내지 도 19에서의 다른 스테이지들 이후에, 패키지(200)는 도 2에서의 단면도를 가진다. 도 4 내지 도 19는 방법(300)과 함께 설명되지만, 도 4 내지 도 19에 개시된 구조체들은 방법(300)으로 제한되지 않음을 알 수 있게 된다. 도 4 내지 도 19에서의 유사한 엘리먼트들은 이해를 쉽게하기 위하여 동일한 참조 번호로 지정된다.
개시된 방법들은 일련의 동작 또는 이벤트로서 본원에 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것을 인식해야 한다. 예컨대, 일부 동작들은 여기서 예시되고 및/또는 설명된 동작 또는 이벤트를 제외하고 다른 동작 또는 이벤트와는 다른 순서 및/또는 동시에 발생할 수도 있다. 또한, 모든 예시된 동작은, 본원에서의 설명의 하나 이상의 양태 또는 실시형태들을 구현하는데 요구될 수도 있다. 또한, 여기서 묘사된 하나 이상의 동작들은 하나 이상의 별도의 동작 및/또는 위상으로 수행될 수도 있다.
도 3의 방법(300)을 참조하면, 동작 S310에서, 도 4에 예시된 바와 같이, 캐리어(201), 접착층(202), 및 폴리머 베이스 층(203)이 제공된다.
일부 실시형태들에 있어서, 캐리어(201)는 디바이스 패키지에서의 여러 가지 특징부의 형성 동안에 구조적 지지를 제공하기 위하여 유리, 세라믹, 또는 다른 적절한 재료를 포함한다. 일부 실시형태들에 있어서, 예컨대, 글루 층, 광/열 변환(light-to-heat conversion; LTHC) 코팅, 자외선(UV) 필름 등을 포함하는 접착층(202)이 캐리어(201) 위에 배치된다. 폴리머 베이스 층(203)은 접착층(202)을 통하여 캐리어(201) 상에 코팅된다. 일부 실시형태들에 있어서, 캐리어(201) 및 접착층(202)은 패키징 프로세스 이후에 InFO 패키지로부터 제거된다. 일부 실시형태들에 있어서, 폴리머 베이스 층(203)은, 폴리벤조옥사졸(PolyBenzOxazole; PBO), 아지노모토 빌드업 필름(Ajinomoto Buildup Film; ABF), 폴리이미드, 벤조사이클로부텐(BenzoCycloButene; BCB), 솔더 레지스트(Solder Resist; SR) 필름, 다이 부착 필름(Die-Attach Film; DAF) 등으로 형성되지만, 본 개시는 이것으로 제한되지는 않는다.
도 3의 방법(300)에 대하여, 동작 S320에서, 이후에, 도 5에 예시된 바와 같이 InFO 이면 재분포 층(backside redistribution layer; RDL)(204)이 형성된다. 일부 실시형태들에 있어서, 이면 RDL(204)은, 예컨대 하나 이상의 폴리머 층에 형성된 도전성 라인 및/또는 비아를 포함하는 도전성 특징부를 포함한다. 일부 실시형태들에 있어서, 폴리머 층은, 예컨대, 스핀-온 코딩 기술, 스퍼터링 등을 포함한 임의의 적절한 방법을 이용하여 PO, PBO, BCB, 에폭시, 실리콘, 아크릴레이트, 나노-충전 페노 수지, 실록산, 플루오르화 폴리머, 폴리노보렌 등을 포함하는 임의의 적절한 재료로 형성된다.
일부 실시형태들에 있어서, 도전성 특징부들은 폴리머 층들에 형성된다. 이러한 도전성 특징부의 형성은, 예컨대, 포토리소그래피 및 에칭 프로세스의 조합을 이용하여, 폴리머 층을 패터닝하는 단계, 및 도전성 특징부의 형상을 정의하기 위하여 마스크 층을 이용하여 예컨대 시드 층(즉, TiCu)를 퇴적하고, 그 후에 도전성 금속층(즉, Cu)를 도금하여 패터닝된 폴리머 층에 도전성 특징부를 형성하는 단계를 포함한다. 예시를 위하여, 일부 도전성 특징부는 반도체 구조체(100)의 도전성 플레인(122)을 형성하도록 설계되고, 일부 다른 도전성 특징부는 후속적으로 부착된 다이에 대한 기능적 회로 및 입력/출력 특징부를 형성하도록 설계된다.
다음으로, 동작 S330에서, 패터닝된 포토레지스트(601)는 도 6에 예시된 바와 같이, InFO 이면 RDL(204) 및 캐리어(201) 위에 형성된다. 일부 실시형태들에 있어서, 예컨대, 포토레지스트(601)는 이면 RDL(204) 위에 블랭킷 층으로서 퇴적된다. 다음으로, 포토레지스트(601)의 일부가 포토 마스크(도시 되지 않음)를 이용하여 노출된다. 그 후에, 포토레지스트(601)의 노광된 또는 노광되지 않은 부분은, 네가티브 또는 포지티브 레지스트가 사용되는지 여부에 따라서 제거된다. 결과적인 패터닝된 포토레지스트(601)는 캐리어(201)의 주변 영역에 배치된 개구(602)를 포함한다. 일부 실시형태들에 있어서, 개구(602)는 이면 RDL(204)에서의 도전성 특징부를 추가로 노출시킨다.
다음으로, 동작 S340에 있어서, 시드 층(205)은 도 7에 예시된 바와 같이, 패터닝된 포토 레지스트(601) 위에 퇴적된다.
다음으로, 동작 S350에서, 개구(602)는, 도 8에 예시된 바와 같이, 도전성 비아를 형성하기 위하여 예컨대, 구리, 티타늄, 니켈, 탄탈륨, 팔라듐, 은 또는 금 등을 포함하는 도전성 재료(206)로 충전된다. 일부 실시형태들에 있어서, 개구(602)는 예컨대 전기-화학 도금, 무전해 도금 등을 포함하는 도금 프로세스 동안에 도전성 재료(206)로 도금된다. 일부 실시형태들에 있어서, 도전성 재료(206)는 개구(602)를 과충전하고, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스가, 도 9에 예시된 바와 같이 포토레지스트(601) 위의 도전성 재료(206)의 과도한 부분을 제거하기 위하여 수행된다.
다음으로, 동작 S360에 있어서, 도 10에 예시된 바와 같이, 포토레지스트(601)가 제거된다. 일부 실시형태들에 있어서, 습식 스트립 프로세스는 포토레지스트(601)를 제거하는데 이용된다. 일부 실시형태들에 있어서, 습식 스트립 용액은 포토레지스트 재료를 제거하기 위하여 디메틸술폭시드(Dimethylsufoxide; DMSO) 및 테트라메틸 암모늄 히드록시드(Tetramethyl ammonium hydroxide; TMAH)를 포함한다.
이에 따라, 수직 도전성 구조체(124), 및 수직 도전성 구조체(144)가 각각 InFO 이면 RDL(204) 및 폴리머 베이스 층(203) 위에 형성된다. 예시를 위하여, 일부 실시형태들에 있어서, 도전성 스루 몰딩 비아(207)가 이면 RDL(204) 위에 형성된다. 일부 실시형태들에 있어서, 도전성 스루 몰딩 비아(207)는, 정사각형 형상, 직사각형 형상, 원 형상, 타원 형상, 단면에 있어서의 임의의 다른 적절한 형상, 또는 이들의 임의의 조합을 가진다. 대안적으로, 일부 실시형태들에 있어서, 도전성 스루 몰딩 비아(207)는 예컨대, 구리, 티타늄, 니켈, 탄탈륨, 팔라듐, 은 또는 금 와이어를 포함하는 도전성 스터드 또는 도전성 와이어로 대체된다. 일부 실시형태들에 있어서, 도전성 스루 몰딩 비아(207)는 개구(1001)에 의해 서로로부터 그리고 수직 도전성 구조체(124) 및 수직 도전성 구조체(144)로부터 이격되어 있다. 예시를 위하여, 도전성 스루 몰딩 비아(207)와 반도체 구조체(100) 사이의 적어도 하나의 개구(1001)는 내부에 하나 이상의 반도체 다이를 배치하기에 충분히 크다.
다음으로, 동작 S370에 있어서, 하나 이상의 디바이스 다이(208)는 도 11에 예시된 바와 같이, 패키지(200)에 탑재 및 부착된다. 예시를 위하여, 디바이스 패키지(200)는 캐리어(201), 및 도시된 바와 같은 도전성 특징부를 가진 이면 RDL(204)을 포함한다. 일부 실시형태들에 있어서, 예컨대 이면 RDL(204) 내의 도전성 특징부에 전기적으로 연결된 도전성 스루 몰딩 비아(207)를 포함하는 다른 상호접속 구조체가 또한 포함된다. 일부 실시형태들에 있어서, 부착층은 이면 RDL(204)에 디바이스 다이(208)를 부착하는데 사용된다.
다음으로, 동작 S380에서, 몰딩 화합물(MC)은, 디바이스 다이(208)가 도 12에 예시된 바와 같이, 개구(1001) 내의 이면 RDL(204)에 탑재된 이후에, 패키지(200)의 몰딩 층(209) 내에 형성된다. 몰딩 화합물(MC)은 디바이스 다이(208)와 도전성 스루 몰딩 비아(207) 사이의 갭 그리고, 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이의 갭을 충전하도록 배치된다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)은 절연 구조체를 형성하기 위하여 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이의 갭에 충전된다.
일부 실시형태들에 있어서, 몰딩 화합물(MC)은 예컨대, 하이-K 폴리머 또는 실리카를 포함하는 비교적 높은 유전 상수를 가진 재료를 포함한다. 일부 실시형태들에 있어서, 압축 몰딩, 전사 몰딩, 및 액체 밀봉 몰딩은, 몰딩 화합물(MC)를 형성하는 적절한 방법이지만, 본 개시는 이것으로 제한되지 않는다. 예컨대, 몰딩 화합물(MC)은 액체 형태로 배치된다. 이후에, 몰딩 화합물(MC)을 고화시키기 위하여 경화 프로세스를 수행한다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)의 충전에 의해, 도전성 스루 몰딩 비아(207), 디바이스 다이(208), 및 수직 도전성 구조체(124 및 144)에 몰딩 화합물이 넘치므로, 몰딩 화합물(MC)은 디바이스 다이(208)와 도전성 스루 몰딩 비아(207)의 최상부 표면을 덮는다.
다음으로, 동작 S390에서, 연마 프로세스를 수행한다. 다음으로, 동작 S399에서, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스를 수행한다. 도 13에 예시된 바와 같이, 동작 S390 및 S399에서, 몰딩 화합물(MC)의 과도한 부분이 제거되고, 몰딩 화합물(MC)은, 그 전체 두께를 감소시키기 위하여 뒤쪽이 연마되고, 이에 따라서 도전성 스루 몰딩 비아(207) 및 수직 도전성 구조체(124 및 144)를 노출시킨다.
결과적으로 생성된 구조체는 몰딩 화합물(MC)을 통하여 연장되는 도전성 스루 몰딩 비아(207)를 포함하기 때문에, 상기 도전성 스루 몰딩 비아(207)와 수직 도전성 구조체(124 및 144)는 또한 스루 몰딩 비아(through molding via; TMV), 스루 인터 비아(through inter via; TIV) 등으로 지칭된다. 예시를 위하여, 도전성 스루 몰딩 비아(207)는 패키지(200)의 이면 RDL(204)에 전기적 접속을 제공한다. 일부 실시형태들에 있어서, 도전성 스루 몰딩 비아(207)를 노광하는데 사용되는 박형화(thinning) 프로세스는, 디바이스 다이(208)의 도전성 필러(2081)를 노광시키는데 또한 사용된다.
다음으로, 동작 S400에서, 도 14에 예시된 바와 같이, 도전성 층(210)은 몰딩 층 및 몰딩 화합물(MC) 위에 형성된다. 예컨대, 일부 실시형태들에 있어서, 도전성 층(210)을 형성하는 도전성 재료는 구리, 은, 금 등을 포함한다.
다음으로, 동작 S410에 있어서, 도 15에 예시된 바와 같이, 패터닝된 포토레지스트(1501)는 도전성 층(210) 위에 형성된다. 포토레지스트(1501)의 부분은 포토 마스트(도시되지 않음)를 이용하여 노광된다. 그 후에, 포토레지스트(1501)의 노광되거나 또는 노광되지 않은 부분은, 네가티브 또는 포지티브 레지스트가 사용되는지 여부에 따라서 제거된다. 포토레지스트(1501)의 일부는, 수직 도전성 구조체(124) 위에 놓이는 도전성 층(210)의 영역에서 노광된 개구를 형성하도록 제거되며, 결과적으로 생성된 패터닝된 포토레지스트(1501)는 수직 도전성 구조체(144) 위에 놓이는 도전성 층(210)의 영역에 배치된다.
다음으로, 동작 S420에 있어서, 도 16에 예시된 바와 같이, 에칭 프로세스는 도전성 층(210)의 노광된 부분을 제거하도록 수행된다. 일부 실시형태들에 있어서, 에칭 프로세스는 플라즈마 에칭을 포함하지만, 본 개시는 이것으로 제한되지 않는다.
다음으로, 동작 S430에 있어서, 도 16에 예시된 바와 같이, 포토레지스트(1501)가 제거된다. 일부 실시형태들에 있어서, 플라즈마 애싱 또는 습식 스트립 프로세스가 포토레지스트(1501)를 제거하는데 사용된다. 일부 실시형태들에 있어서, 플라즈마 애싱 프로세스에 이어서 패키지(200)를 세척하고, 잔여 포토레지스트 재료를 제거하기 위하여 황산(H2SO4) 용액에 습식 침지시킨다.
이에 따라서, 도전성 플레인(142)은 도전성 층(210) 내에 형성되고, 수직 도전성 구조체(114)에 전기적으로 연결된다. 동작 S430이 완료될 때, 전극(120) 및 전극(140)을 포함하는 반도체 구조체(100)가 패키지(200) 내에 형성된다. 도 16에 예시적으로 도시된 바와 같이, 전극(120)은 도전성 플레인(122) 및 수직 도전성 구조체(124)를 포함하며, 전극(140)은 도전성 플레인(142) 및 수직 도전성 구조체(144)를 포함한다. 수직 도전성 구조체(124) 및 수직 도전성 구조체(144)는 서로 얽혀 있고, 몰딩 화합물(MC)은, 전극(120)과 전극(140) 사이에, 유전체 재료(160)로서, 충전된다.
다음으로, 동작 S440에 있어서, 도 17에 예시된 바와 같이, 개구를 가진 패터닝된 폴리머 층(211)은 몰딩 화합물(MC)과 도전성 층(210) 위에 형성된다. 일부 실시형태들에 있어서, 폴리머 층(211)은, PI, PBO, BCB, 에폭시, 실리콘, 아크릴레이트, 나노-충전된 페노 수지(nano-filled pheno resin), 실록산, 플루오르화 폴리머, 폴리노보렌 등을 포함한다. 일부 실시형태들에 있어서, 폴리머 층(211)은, 폴리머 층(211)을 에칭하여 개구를 형성하도록 구성된 예컨대 CF4, CHF3, C4F8, HF 등을 포함하는 플라즈마 에천트에 선택적으로 노출된다.
일부 실시형태들에 있어서, 개구는 도전성 재료로 충전된다. 예시를 위하여, 시드 층(도시되 않음)은 개구 내에 형성되고, 도전성 재료는, 예컨대 전기화학 도금 프로세스, 무전해 도금 프로세스 등을 이용하여 개구 내에서 도금된다. 예시적으로 도시된 바와 같이, 결과적으로 생성된 폴리머 층(211) 내의 비아 홀은, 도전성 필러(2081), 도전성 층(210), 또는 도전성 스루 몰딩 비아(207)에 전기적으로 연결된다.
일부 실시형태들에 있어서, 도전성 특징부를 가진 하나 이상의 부가적인 폴리머 층은 폴리머 층(211) 위에 형성된다. 도 17에 예시된 바와 같이, 동작 S450에 있어서, 도전성 특징부를 가진 RDL(212)이 형성된다. 예시적으로 도시된 바와 같이, 일부 실시형태들에 있어서, 도전성 특징부는 폴리머 층(211) 내의 비아 홀을 통하여 도전성 층(210)에 전기적으로 연결된다.
다음으로, 도 18에 예시된 바와 같이, 동작 S460에 있어서, 개구를 가진 패터닝된 폴리머 층(213)은 패터닝된 폴리머 층(211)과 RDL(212) 위에 형성된다. 일부 실시형태들에 있어서, 폴리머 층(213)은 PI, PBO, BCB, 에폭시, 실리콘, 아크릴레이트, 나노-충전된 페노 수지, 실록산, 플루오르화 폴리머, 폴리노보렌 등을 포함한다. 일부 실시형태들에 있어서, 폴리머 층(213)은, 폴리머 층(211)을 에칭하여 개구를 형성하도록 구성된 예컨대 CF4, CHF3, C4F8, HF 등을 포함하는 플라즈마 에천트에 선택적으로 노출된다.
다음으로, 도 18에 예시된 바와 같이, 동작 S470에서, 적어도 하나의 도전성 특징부를 가진 RDL(214)이 형성된다. 예시적으로 도시된 바와 같이, 일부 실시형태들에 있어서, 도전성 특징부는 폴리머 층(213) 내의 비아 홀을 통하여 RDL(212) 내의 도전성 특징부에 전기적으로 연결된다. 도전성 특징부는 도전성 비아 및 도전성 필러(2081)를 통하여 디바이스 다이(208)에 전기적으로 연결되며, 도전성 비아 및 도전성 층(210)을 통하여 전극(140)에 전기적으로 연결된다. 일부 실시형태들에 있어서, RDL(212 및 214)은 조성 및 형성 프로세스 양자에 있어서 이면(backside) RDL(204)과 실질적으로 유사하므로, 이것의 상세한 설명은 간략화를 위하여 생략된다. 일부 실시형태들에 있어서, 도 18에 예시된 바와 같이, 패터닝된 폴리머 층(215)은 패터닝된 폴리머 층(213) 및 RDL(214) 위에 형성된다.
다음으로, 도 19에 예시된 바와 같이, 동작 S480에서, 예컨대 UBM(Under Bump Metallurgy)(216) 상의 솔더 볼을 포함하는 입/출력(I/O) 패드가 되도록 구성되는 외부 커넥터(217)가, 그 후에 RDL(214)를 통하여 디바이스 다이(208)에 전기적으로 연결되도록 형성된다. 일부 실시형태들에 있어서, 커넥터(217)는, RDL(214) 위에 형성되는 UBM(216) 상에 배치되는, 볼 격자 어레이(ball grid array; BGA) 볼, 제어된 콜랩스 칩 커넥터(controlled collapse chip connector; C4) 범프 등이다. 일부 실시형태들에 있어서, 커넥터(217)는, 예컨대, 다른 디바이스 다이, 인터포저, 패키지 기판, 인쇄 회로 기판, 마더보드 등을 포함하는 다른 패키지 구성요소에 InFO 패키지(200)를 전기적으로 접속하는데 사용된다.
다음으로, 캐리어(201) 및 접착층(202)이 InF0 패키지로부터 제거된다. 결과적으로 생성된 구조체가 도 2에 도시된다. 일부 실시형태들에 있어서, 폴리머 베이스 층(203)은 또한 InFO 패키지로부터 제거된다. 일부 대안적인 실시형태들에 있어서, 폴리머 베이스 층(203)이 제거되지 않고, 하부 보호층으로서 결과적으로 생성된 패키지 내에 남겨진다. 다음으로, 캐리어(201) 및 접착층(202)은 InFO 패키지로부터 제거된다. 결과적으로 생성된 구조체가 도 2에 도시된다. 일부 실시형태들에 있어서, 폴리머 베이스 층(203)은 제거되지 않고, 결과적으로 생성된 패키지에 있어서 하부 보호층으로서 남겨진다.
상기 예시는 예시적인 동작을 포함하지만, 동작들은 반드시 도시된 순서로 수행되지는 않는다. 동작들이 본 개시의 여러 가지 실시형태들의 사상 및 범위에 따라서, 적절하게 부가, 대체, 순서 변경 및/또는 삭제될 수도 있다.
도 20을 참조한다. 도 20은 본 개시의 일부 다른 실시형태들에 따른 도 1의 반도체 구조체(100)를 포함하는 다른 InFO 패키지(200)를 예시하는 개략도이다. 도 2의 실시형태들에 대하여, 도 20에서의 유사한 엘리먼트들은 이해를 쉽게 하기 위하여 동일한 참조 번호로 지정된다.
도 2에 도시된 실시형태들과 비교하여, 도 20에 예시적으로 도시된 실시형태들에 있어서, 유전체 재료(160) 및 몰딩 화합물(MC)은 상이한 재료를 포함한다. 유전체 재료(160)는 절연 구조체를 형성하기 위하여 반도체 구조체(100)의 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 충전된다. 예컨대, 일부 실시형태들에 있어서, 유전체 재료(160)의 유전 상수(또는 유전율)는 몰딩 화합물(MC)의 유전 상수(또는 유전율)보다 더 크다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)은 디바이스 다이(208)를 둘러싸도록 반도체 구조체(100) 외부의 몰딩 층에 인가되며, 몰딩 화합물(MC)은, 다른 실시형태들에 있어서, 예컨대 약 3.9 보다 작고, 그리고 심지어 약 2.5보다 작은 로우-k 값을 가진다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)은 예컨대, 에폭시 수지, 몰딩 언더필 등을 포함하는 임의의 적절한 재료를 포함한다.
일부 실시형태들에 있어서, 유전체 재료(160)는, 예컨대 폴리이미드(PI), 폴리벤조옥사졸(PBO) 등을 포함한 실온(예컨대, 25℃) 액상 하이-K 폴리머를 포함한다. 일부 다른 실시형태들에 있어서, 유전체 재료(118)는 실온 또는 저온(예컨대, 250% 미만) 액상 SiO2 또는 스핀 온 글래스(Spin on Glass; SOG)를 포함하며, 이들은 유전 상수가 대략 4이상이다. 일부 다른 실시형태들에 있어서, 유전체 재료(118)는, 예컨대, 대기압 CVD(atmospheric pressure CVD; APCVD), 부기압 CVD(sub-atmospheric CVD; SACVD), 플라즈마 인핸스드 CVD(plasma enhanced CVD; PECVD), 금속 유기 CVD(metal organic CVD; MOCVD) 등을 포함하는, 저온(예컨대, 180℃) 화학적 기상 증착된 SiO2(chemical vapor deposited SiO2; CVD-SiO2), SiNx 또는 SiOxNy 증착을 포함한다. 일부 다른 실시형태들에 있어서, 유전체 재료(118)는, 예컨대, ZrO2-Al2O3-ZrO2(ZAZ)를 포함하는 저온(예컨대, 210℃) 하이-K 유전체 증착 또는 예컨대 ZrO2, Al2O3, HfOx, HfSiOx, ZrTiOx, TiO2, TaOx 등을 포함하는 다른 하이-K 유전체 증착을 포함한다. 일부 다른 실시형태들에 있어서, 유전체 재료(118)은 하이브리드 원자층 증착된 SrO(atomic layer deposited SrO; ALD-SrO) 전극 및 화학적 기상 증착된 RuO2(chemical vapor deposited RuO2; CVD-RuO2) 유전체 층을 포함한다. 예컨대, 일부 다른 실시형태들에 있어서, 유전체 재료(118)는 SrRuO3-SrTiO3-SrRuO3(SRO-STO-SRO) 구조체를 포함한다.
도 21은 본 개시의 일부 실시형태들에 따른, 도 20에 예시된 바와 같은 InFO 패키지(200)를 형성하는 방법(2100)을 예시하는 흐름도이다. 본 개시의 더 나은 이해를 위하여, 방법(2100)은 도 1 및 도 20에 도시된 반도체 구조체(100)에 관하여 논의되지만, 이것으로 제한되지는 않는다.
예시를 위하여, 도 20에 예시된 InFO 패키지(200)의 제조 프로세스는 도 22 내지 도 26에 대하여 방법(2100)에 의해 설명된다. 도 22 내지 도 26은 본 개시의 일부 실시형태들에 따른, 제조 프로세스의 상이한 스테이지들에서의 InFO 패키지(200)의 단면도이다. 도 4 내지 도 19 및 도 22 내지 도 26에서의 상이한 스테이지들 이후에, 패키지(200)는 도 20의 단면도를 가진다. 도 22 내지 도 26을 방법(2100)을 이용하여 함께 설명하지만, 도 22 내지 도 26에 개시된 구조체들은 방법(2100)로 제한되지 않는다는 것을 인식해야 한다. 도 4 내지 도 19의 실시형태들에 대하여, 도 22 내지 도 26의 유사한 엘리먼트는 이해를 쉽게 하기 위하여 동일한 참조 번호로 지정된다.
도 3에 예시된 방법(300)과 비교하여, 도 21에 예시된 방법(2100)에서, 몰딩 화합물(MC)은 예컨대, 에폭시 수지, 몰딩 언더필 등을 포함하는 비교적 낮은 유전 상수를 가진 재료를 포함한다.
도 13에 예시된 바와 같이, 동작 S390에서의 연마 프로세스가 수행된 이후에, 동작 S391이 수행된다. 동작 S391에서, 도 22에 예시된 바와 같이, 패터닝된 포토레지스트(2201)는 몰딩 화합물(MC) 위에 형성된다. 포토레지스트(2201)의 일부는 포토 마스크(도시되지 않음)를 이용하여 노광된다. 그 후에, 포토레지스트(2201)의 노광되거나 노광되지 않은 부분은, 네가티브 또는 포지티브 레지스트가 사용되는지 여부에 따라서 제거된다. 포토레지스트(2201)의 부분은, 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이의 몰딩 화합물(MC)의 영역에서 노출된 개구를 형성하도록 제거되며, 몰딩 화합물(MC)의 영역에 배치된 결과적으로 패터닝된 포토레지스트(2201)는 디바이스 다이(208)를 둘러싼다.
다음으로, 도 23에 예시된 바와 같이, 동작 S393에 있어서, 에칭 프로세스는, 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 몰딩 화합물(MC)의 노출된 부분을 제거하도록 수행된다. 일부 실시형태들에 있어서, HF 및 AMAR(Cu + NH3 화합물)을 이용한 습식 에칭이 적용된다. 일부 다른 실시형태들에 있어서, TMAH를 함유하는 LDPP 및 HF를 이용한 습식 에칭이 적용된다.
다음으로, 도 24에 예시된 바와 같이, 동작 S395에 있어서, 포토레지스트(2201)가 제거된다. 일부 실시형태들에 있어서, 습식 스트립 프로세스는 포토레지스트(2201)를 제거하는데 사용된다. 일부 실시형태들에 있어서, 습식 스트립 프로세스 동안에, 디메틸술폭시드(Dimethylsulfoxide; DMSO) 및 테트라메틸 암모늄 히드록시드(Tetramethyl ammonium hydroxide; TMAH)는 포토레지스트 재료를 제거하는데 사용된다. 예컨대, 포토레지스트(2201)는 포토레지스트(2201)를 분해하고, 포토레지스트(2201)을 부풀어 오르게 하기 위하여 디메틸술폭시드(DMSO)를 이용하여 제거되고, 테트라메틸 암모늄 히드록시드(TMAH)는 폴리머 가교(cross-linkage)를 절단하는데 사용된다.
다음으로, 도 25에 예시된 바와 같이, 동작 S397에 있어서, 몰딩 층(209) 위에 그리고 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 유전체 재료(160)가 형성된다. 일부 실시형태들에 있어서, 유전체 재료(160)의 유전 상수는 몰딩 화합물(MC)의 유전 상수보다 더 크다.
다음으로, 도 26에 예시된 바와 같이, 동작 S399에서의 화학적 기계적 연마(CMP) 프로세스가, 유전체 재료(160)의 과도한 부분을 제거하고, 도전성 재료(206), 도전성 비아(207), 및 도전성 필러(2081)와 같은 도전성 특징부를 노출시키기 위하여 수행된다. 이에 따라서, 몰딩 화합물(MC)과는 상이한 유전체 재료(160)가, 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 충전된다.
일부 실시형태들에 있어서, 방법(2100)은 동작 S391 이전에 동작 S310 내지 S390, 그리고 동작 S399 이후에 수행된 동작 S400 내지 S480을 포함한다. 방법(2100)에서의 동작들(S310-S390 및 S400-S480)은 방법(300)에서의 동작과 유사하므로, 전술한 단락 및 도 4 내지 도 20에 충분히 설명되어 있다. 따라서, 이것의 상세한 설명은 간략화를 위하여 생략된다.
상기 예시는 예시적인 동작들을 포함하지만, 이 동작들은 반드시 도시된 순서로 수행되지는 않는다. 동작들은, 본 개시의 여러 가지 실시형태들의 사상 및 범위에 따라서, 부가, 대체, 순서 변경, 및/또는 적절히 삭제될 수도 있다.
도 27을 참조한다. 도 27은 본 개시의 여러 가지 실시형태들에 따른 도 1의 반도체 구조체(100)를 포함하는 다른 InFO 패키지(200)를 예시하는 개략도이다. 도 2의 실시형태들에 대하여, 도 27의 유사한 엘리먼트는 이해를 쉽게 하기 위하여 동일한 참조 번호로 지정된다.
도 2에 도시된 실시형태들과 비교하여, 도 20에 예시적으로 도시된 실시형태들에 있어서, 디바이스 다이(208)는, 2개의 도전성 필러(2081 및 2082)를 포함하며, 도전성 스루 몰딩 비아(207)는 디바이스 다이(208)의 다른 측에 배치된다. 예시를 위하여, 실시형태들에 있어서, 도전성 스루 몰딩 비아(207)는, 접지에 접속되도록, RDL(212 및 214)을 통하여, 외부 커넥터(217a)에 전기적으로 연결되며, 이면 재분포 층(204)를 통하여 수직 도전성 구조체(124)에 전기적으로 연결된다. 이에 따라서, MIM 구조체의 하부 전극이 접지에 연결된다. 도전성 필러(2081)는 RDL(212 및 214)를 통하여 핑거 MIM의 포지티브 전압측에 전기적으로 연결된다. 또한, 수직 도전성 구조체(144)는 RDL(212)을 통하여 서로 전기적으로 연결된다. 이에 따라서, MIM 구조체의 상부 전극은 RDL(214) 및 도전성 필러(2081)를 통하여 디바이스 다이(208)에 연결된다. 도전성 필러(2082)는, 외부 커넥터(217b)를 통하여 디바이스 다이(208)에 대한 입력 신호를 수신하기 위하여, RDL(212 및 214)를 통하여 외부 커넥터(217b)에 전기적으로 연결된다. 도 2에 도시된 실시형태와 유사하게, 하이-k 몰딩 화합물(MC)은, 도전성 필러(2081)와 RDL(214, 212, 및 210)을 통하여 다이(208)로부터 보내진 신호 노이즈를 억제하기 위한 핑거형 MIM 커패시터 구조체를 형성하기 위하여, 몰딩 층(209) 내에 충전되고, 반도체 구조체(100)의 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 충전된다. 일부 실시형태들에 있어서, 수직 도전성 구조체(124 및 144)는 정사각형 형상, 직사각형 형상, 단면에 있어서 임의의 다른 적절한 형상, 또는 이들의 임의의 조합을 가진다.
도 27에 예시된 InFO 패키지(200)의 제조 프로세스는, 도 2에 예시된 InFO 패키지(200)의 제조 프로세스와 유사하고, 이는 전술한 단락들에서 충분히 설명되어 있으므로, 간략화를 위하여 생략된다.
도 28을 참조한다. 도 28은 본 개시의 대안적인 실시형태들에 따른 도 1의 반도체 구조체(100)를 포함하는 다른 InFO 패키지(200)를 예시하는 개략도이다. 도 20의 실시형태들에 대하여, 도 28에서의 유사한 엘리먼트들은 이해를 쉽게 하기 위하여 동일한 참조 번호로 지정된다.
도 27에 도시된 실시형태들와 비교하여, 도 28에 예시적으로 도시된 실시형태들에 있어서, 유전체 재료(160) 및 몰딩 화합물(MC)은 상이한 재료를 가진다. 유전체 재료(160)는 절연 구조체를 형성하기 위하여 반도체 구조체(100) 내의 수직 도전성 구조체(124)와 수직 도전성 구조체(144) 사이에 충전된다. 예컨대, 일부 실시형태들에 있어서, 유전체 재료(160)의 유전 상수(또는 유전율) 값은 몰딩 화합물(MC)의 유전 상수(또는 유전율)보다 더 크다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)은 디바이스 다이(208)를 둘러싸도록 반도체 구조체(100) 외부의 몰딩 층에 인가되며, 몰딩 화합물(MC)은 다른 실시형태들에서 예컨대, 약 3.9 미만 그리고 심지어 약 2.5 미만의 로우-k 값을 가진다. 일부 실시형태들에 있어서, 몰딩 화합물(MC)은 예컨대, 에폭시 수지, 몰딩 언더필 등을 포함하는 임의의 적절한 재료를 포함한다. 이와 유사하게, 도 28에 예시된 InFO 패키지(200)의 제조 프로세스는 도 20에 예시된 InFO 패키지(200)의 제조 프로세스와 유사하며, 이는 전술한 단락들에서 충분히 설명되어 있으므로, 간략화를 위하여 생략된다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스들 및 구조체들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 인식하여야 한다. 당업자라면, 이러한 등가의 구성들이 본 개시의 사상과 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상과 범위로부터 벗어나지 않고 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 또한 인식해야 한다.

Claims (20)

  1. 반도체 디바이스에 있어서,
    디바이스 다이와,
    상기 디바이스 다이를 둘러싸는 몰딩 층과,
    상기 몰딩 층 내에 형성된 복수의 제1 수직 도전성 구조체와,
    상기 몰딩 층 내에 형성된 복수의 제2 수직 도전성 구조체를 포함하며,
    상기 제1 수직 도전성 구조체 및 상기 제2 수직 도전성 구조체는 각각 제1 격자 패턴 및 제2 격자 패턴으로 분포되며, 상기 제1 격자 패턴 및 상기 제2 격자 패턴은 서로 얽혀 있고, 상기 제1 수직 도전성 구조체와 상기 제2 수직 도전성 구조체 사이에 절연 구조체가 형성되고,
    상기 디바이스 다이를 둘러싸도록 상기 몰딩 층에 몰딩 화합물이 인가되고, 상기 절연 구조체를 형성하기 위하여 상기 몰딩 층에 유전체 재료가 인가되고, 상기 유전체 재료는 상기 몰딩 화합물의 유전 상수보다 더 높은 유전 상수를 가지는 것인, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 몰딩 화합물은 폴리머 또는 실리카를 포함하는 것인 반도체 디바이스.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 몰딩 층 위에 놓이는 제1 폴리머 층과,
    상기 제1 폴리머 층 위에 놓이는 제1 재분포(redistribution) 층과,
    상기 제1 재분포 층 위에 놓이는 제2 폴리머 층과,
    상기 제2 폴리머 층 위에 놓이는 제2 재분포 층을 더 포함하며,
    제2 도전성 플레인은 상기 제1 재분포 층 내에 형성되며, 상기 디바이스 다이 및 상기 제2 도전성 플레인은 상기 제2 재분포 층을 통하여 전기적으로 연결되는 것인 반도체 디바이스.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 상에 제1 도전성 플레인을 형성하는 단계와,
    상기 제1 도전성 플레인 상에 상기 제1 도전성 플레인에 전기적으로 연결된 복수의 제1 수직 도전성 구조체를 형성하는 단계와,
    상기 기판 상에 복수의 제2 수직 도전성 구조체를 형성하는 단계로서, 상기 제1 수직 도전성 구조체 및 상기 제2 수직 도전성 구조체는 각각 제1 격자 패턴 및 제2 격자 패턴으로 분포되며, 상기 제1 격자 패턴 및 상기 제2 격자 패턴은 서로 얽혀 있고, 상기 제1 수직 도전성 구조체와 상기 제2 수직 도전성 구조체 사이에 절연 구조체가 형성되는 것인, 상기 복수의 제2 수직 도전성 구조체를 형성하는 단계와,
    기판 상에 디바이스 다이를 부착하는 단계와,
    상기 디바이스 다이를 둘러싸도록 상기 기판 위에 놓이는 몰딩 층 내에 몰딩 화합물을 인가하는 단계와,
    상기 몰딩 층 상에 제2 도전성 플레인을 형성하는 단계를 포함하며,
    상기 제2 도전성 플레인은 상기 제2 수직 도전성 구조체에 전기적으로 연결되고,
    상기 절연 구조체는 상기 몰딩 화합물의 유전 상수보다 더 높은 유전 상수를 가지는 것인, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    패키지 구조체 상에 커패시터 구조체를 형성하는 단계로서, 상기 커패시터 구조체는, 복수의 제1 수직 도전성 구조체, 복수의 제2 수직 도전성 구조체 및 상기 제1 수직 도전성 구조체와 상기 제2 수직 도전성 구조체 사이의 절연 구조체를 포함하는 것인, 상기 커패시터 구조체를 형성하는 단계와,
    기판 상에 디바이스 다이를 부착하는 단계와,
    상기 디바이스 다이와 상기 커패시터 구조체를 둘러싸도록 상기 기판 위에 놓이는 몰딩 층 내에 몰딩 화합물을 인가하는 단계를 포함하고,
    상기 절연 구조체는 상기 몰딩 화합물의 유전 상수보다 더 높은 유전 상수를 가지는 것인, 반도체 디바이스를 형성하는 방법.
  10. 제9항에 있어서, 상기 커패시터 구조체는, 상기 제1 수직 도전성 구조체에 전기적으로 연결된 제1 도전성 플레인 및 상기 제2 수직 도전성 구조체에 전기적으로 연결된 제2 도전성 플레인을 더 포함하며,
    상기 반도체 디바이스를 형성하는 방법은,
    상기 제1 도전성 플레인을 형성하기 위하여 상기 기판 위에 놓이는 이면 재분포 층을 형성하는 단계와,
    상기 몰딩 층 위에 놓이며, 복수의 개구를 가진 제1 폴리머 층을 형성하는 단계와,
    제2 도전성 플레인을 형성하기 위하여 상기 제1 폴리머 층 위에 놓이는 제1 재분포 층을 형성하는 단계를 더 포함하는 반도체 디바이스를 형성하는 방법.
  11. 삭제
  12. 삭제
  13. 삭제
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  15. 삭제
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