KR101803572B1 - Stereoscopic image display device - Google Patents

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KR101803572B1 KR1020110060893A KR20110060893A KR101803572B1 KR 101803572 B1 KR101803572 B1 KR 101803572B1 KR 1020110060893 A KR1020110060893 A KR 1020110060893A KR 20110060893 A KR20110060893 A KR 20110060893A KR 101803572 B1 KR101803572 B1 KR 101803572B1
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    • H04N2213/008—Aspects relating to glasses for viewing stereoscopic images

Abstract

본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다. 본 발명의 입체영상 표시장치는 데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 상기 게이트 라인과 나란한 기수 리셋 라인과 우수 리셋 라인이 형성되고, 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널을 구비하고, 상기 픽셀들 각각은, 2D 및 3D 모드에서 영상을 표시하는 메인 픽셀; 상기 메인 픽셀의 하부에 위치하는 제1 서브 픽셀; 상기 메인 픽셀의 상부에 위치하는 제2 서브 픽셀을 포함하고, 상기 2D 모드에서 상기 제1 및 제2 서브 픽셀은 모두 영상을 표시하고, 상기 3D 모드에서 상기 제1 및 제2 서브 픽셀 중 어느 하나는 영상을 표시하고, 또 다른 하나는 블랙 계조를 표시하는 것을 특징으로 한다. 본 발명은 패턴 리타더의 정렬 오차로 인한 상하 시야각 감소를 줄일 수 있는 입체영상 표시장치를 제공한다.The present invention relates to a stereoscopic image display apparatus of a pattern retarder type. The display device of the present invention includes a data line, a gate line intersecting with the data line, a display panel including a plurality of pixels arranged in a matrix form and having odd and even reset lines aligned with the gate lines, Each of the pixels comprising: a main pixel for displaying an image in 2D and 3D modes; A first sub-pixel located below the main pixel; And a second sub-pixel positioned above the main pixel, wherein in the 2D mode, the first and second sub-pixels all display an image, and in the 3D mode, one of the first and second sub- And the other is a black tone. The present invention provides a stereoscopic image display device capable of reducing a vertical angle of view due to an alignment error of a pattern retarder.

Description

입체영상 표시장치{STEREOSCOPIC IMAGE DISPLAY DEVICE}[0001] STEREOSCOPIC IMAGE DISPLAY DEVICE [0002]

본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다.
The present invention relates to a stereoscopic image display apparatus of a pattern retarder type.

입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 입체영상을 표시한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현한다. 또는, 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하여 표시하고, 액정셔터안경을 사용하여 입체영상을 구현한다. 무안경 방식은 일반적으로 패럴렉스 베리어, 렌티큘러 렌즈 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.The stereoscopic display device displays a stereoscopic image using a stereoscopic technique or an autostereoscopic technique. The binocular parallax method uses parallax images of right and left eyes with large stereoscopic effect, and can be divided into a spectacular method and a non-spectacular method. In the spectacle method, the polarizing direction of the right and left parallax images is displayed on a direct view type display device or a projector, and a stereoscopic image is implemented using polarizing glasses. Alternatively, the glasses system displays the right and left parallax images on the direct-view type display device or the projector in a time-division manner, and realizes a stereoscopic image using the liquid crystal shutter glasses. In the non-eyeglass system, an optical plate such as a parallax barrier or a lenticular lens is generally used to separate the optical axes of the right and left parallax images to realize a stereoscopic image.

도 1은 패턴 리타더 방식으로 입체영상을 구현하는 액정표시장치를 보여주는 도면이다. 도 1을 참조하면, 패턴 리타더 방식으로 입체영상을 구현하는 액정표시장치는 표시패널(DIS) 상에 배치된 패턴 리타더(Patterned Retarder)(PR)의 편광특성과, 사용자가 착용한 편광 안경(PG)의 편광특성을 이용하여 입체영상을 구현한다. 패턴 리타더 방식의 입체영상 표시장치는 표시패널(DIS)의 기수(홀수) 라인들에는 좌안 영상을 표시하고, 우수(짝수) 라인들에는 우안 영상을 표시한다. 표시패널(DIS)의 좌안 영상은 패턴 리타더(PR)를 통과하면 좌안 편광으로 변환되고, 우안 영상은 패턴 리타더(PR)를 통과하면 우안 편광으로 변환된다. 편광 안경(PG)의 좌안 편광필터는 좌안 편광만을 통과시키고, 우안 편광필터는 우안 편광만을 통과시킨다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.1 is a view showing a liquid crystal display device implementing a stereoscopic image by a pattern retarder method. 1, a liquid crystal display device implementing a stereoscopic image by a pattern retarder method has a polarizing property of a patterned retarder (PR) disposed on a display panel (DIS) Dimensional image by using the polarization characteristic of the projection optical system PG. The pattern retarder type stereoscopic image display apparatus displays left eye images on odd (odd) lines of the display panel DIS and right eye images on even (even) lines. The left eye image of the display panel DIS is converted into left eye polarized light when passing the pattern retarder PR and the right eye image is converted into right eye polarized light when passing through the pattern retarder PR. The left eye polarizing filter of the polarizing glasses PG passes only the left eye polarized light and the right eye polarizing filter passes only the right eye polarized light. Therefore, the user sees only the left eye image through the left eye, and only the right eye image through the right eye.

도 1에서, 입체영상 시청시 상하 시야각을 넓히기 위하여 패턴 리타더(PR)의 기수 패턴과 우수 패턴 사이에 블랙 스트라이프(Black Stripe)를 형성한다. 이 경우, 블랙 스트라이프(Black Stripe)가 패턴 리타더(PR)의 기수 패턴과 우수 패턴 사이에 위치하여야 하므로, 표시패널(DIS)에 패턴 리타더(PR)를 부착시 정밀한 정렬이 요구된다. 패턴 리타더(PR)가 정확히 정렬되지 않으면, 블랙 스트라이프(Black Stripe)가 제 역할을 못하므로, 좌안 영상이 우안에 보여지거나 우안 영상이 좌안에 보여지게 된다. 즉, 패턴 리타더(PR)가 정확히 정렬되지 않으면, 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크(Crosstalk)로 인해 상하 시야각을 넓히기 위한 블랙 스트라이프(Black Stripe)의 효과를 얻을 수 없다.
1, a black stripe is formed between a radial pattern and an excellent pattern of a pattern retarder (PR) in order to widen an upper and lower viewing angle when viewing a stereoscopic image. In this case, since the black stripe must be positioned between the radial pattern and the excellent pattern of the pattern retarder PR, precise alignment is required when attaching the pattern retarder PR to the display panel DIS. If the pattern retarder (PR) is not correctly aligned, the black stripe does not play a role, so that the left eye image is displayed on the right eye or the right eye image is displayed on the left eye. That is, if the pattern retarder PR is not correctly aligned, the effect of black stripe for widening the vertical viewing angle can not be obtained due to 3D crosstalk in which the left eye image and the right eye image overlap each other.

본 발명은 패턴 리타더의 정렬 오차로 인한 상하 시야각 감소를 줄일 수 있는 입체영상 표시장치를 제공한다.
The present invention provides a stereoscopic image display device capable of reducing a vertical angle of view due to an alignment error of a pattern retarder.

본 발명의 입체영상 표시장치는 데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 상기 게이트 라인과 나란한 기수 리셋 라인과 우수 리셋 라인이 형성되고, 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널을 구비하고, 상기 픽셀들 각각은, 2D 및 3D 모드에서 영상을 표시하는 메인 픽셀; 상기 메인 픽셀의 하부에 위치하는 제1 서브 픽셀; 상기 메인 픽셀의 상부에 위치하는 제2 서브 픽셀을 포함하고, 상기 2D 모드에서 상기 제1 및 제2 서브 픽셀은 모두 영상을 표시하고, 상기 3D 모드에서 상기 제1 및 제2 서브 픽셀 중 어느 하나는 영상을 표시하고, 또 다른 하나는 블랙 계조를 표시하는 것을 특징으로 한다.
The display device of the present invention includes a data line, a gate line intersecting with the data line, a display panel including a plurality of pixels arranged in a matrix form and having odd and even reset lines aligned with the gate lines, Each of the pixels comprising: a main pixel for displaying an image in 2D and 3D modes; A first sub-pixel located below the main pixel; And a second sub-pixel positioned above the main pixel, wherein in the 2D mode, the first and second sub-pixels all display an image, and in the 3D mode, one of the first and second sub- And the other is a black tone.

본 발명은 하나의 픽셀을 메인픽셀과 제1 및 제2 서브 픽셀들로 분할하고, 패턴 리타더가 위로 잘못 정렬되어 합착이 된 경우 메인 픽셀의 하부에 위치하는 제1 서브 픽셀을 블랙 스트라이프로 구현하고, 패턴 리타더가 아래로 잘못 정렬되어 합착이 된 경우 메인 픽셀의 상부에 위치하는 제2 서브 픽셀을 블랙 스트라이프로 구현한다. 그 결과, 본 발명은 패턴 리타더의 정렬 오차로 인한 상하 시야각 감소를 줄일 수 있다.
The present invention divides one pixel into a main pixel and first and second subpixels, and when the pattern retarder is misaligned up to the top, the first subpixel located at the bottom of the main pixel is implemented as a black stripe And the second subpixel located at the upper portion of the main pixel is embodied as a black stripe when the pattern retarder is misaligned downward and is cemented. As a result, the present invention can reduce the vertical angle of view reduction caused by the alignment error of the pattern retarder.

도 1은 패턴 리타더 방식으로 입체영상을 구현하는 액정표시장치를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다.
도 3은 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다.
도 4는 본 발명의 실시예에 따른 표시패널의 픽셀들 일부를 상세히 보여주는 회로도이다.
도 5는 본 발명의 실시예에 따른 게이트 구동회로의 쉬프트 레지스터를 상세히 보여주는 회로도이다.
도 6은 2D 모드에서 쉬프트 레지스터에 입력 및 출력되는 신호들을 보여주는 파형도이다.
도 7은 2D 모드에서 표시패널의 픽셀들의 동작을 보여주는 도면이다.
도 8은 3D 모드에서 표시패널의 제1 서브 픽셀들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터에 입력 및 출력되는 신호들을 보여주는 파형도이다.
도 9는 3D 모드에서 표시패널의 제1 서브 픽셀들을 블랙 스트라이프로 구현하는 경우 표시패널의 픽셀들의 동작을 보여주는 도면이다.
도 10은 3D 모드에서 표시패널의 제2 서브 픽셀들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터에 입력 및 출력되는 신호들을 보여주는 파형도이다.
도 11은 3D 모드에서 표시패널의 제2 서브 픽셀들을 블랙 스트라이프로 구현하는 경우 표시패널의 픽셀들의 동작을 보여주는 도면이다.1 is a view showing a liquid crystal display device implementing a stereoscopic image by a pattern retarder method.
2 is a block diagram schematically showing a stereoscopic image display apparatus according to an embodiment of the present invention.
3 is an exploded perspective view showing a display panel, a pattern retarder, and polarizing glasses.
4 is a circuit diagram showing a part of pixels of a display panel according to an embodiment of the present invention in detail.
5 is a circuit diagram showing a shift register of a gate driving circuit according to an embodiment of the present invention in detail.
6 is a waveform diagram showing signals input to and output from the shift register in the 2D mode.
7 is a diagram showing the operation of the pixels of the display panel in 2D mode.
8 is a waveform diagram showing signals input to and output from the shift register when the first sub-pixels of the display panel are implemented in a black stripe in the 3D mode.
9 is a view showing the operation of the pixels of the display panel when the first sub-pixels of the display panel are implemented in a black stripe in the 3D mode.
10 is a waveform diagram showing signals input to and output from a shift register when the second sub-pixels of the display panel are implemented in a black stripe in the 3D mode.
11 is a view showing the operation of the pixels of the display panel when the second sub-pixels of the display panel are implemented in the black stripe in the 3D mode.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The names of components used in the following description are selected in consideration of ease of specification, and may be different from actual product names.

도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다. 도 3은 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다. 도 2 및 도 3을 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 편광 안경(20), 게이트 구동회로(110), 데이터 구동회로(120), 타이밍 콘트롤러(130), 및 호스트 시스템(140) 등을 포함한다. 본 발명의 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.2 is a block diagram schematically showing a stereoscopic image display apparatus according to an embodiment of the present invention. 3 is an exploded perspective view showing a display panel, a pattern retarder, and polarizing glasses. 2 and 3, the stereoscopic image display apparatus of the present invention includes a display panel 10, polarizing glasses 20, a gate driving circuit 110, a data driving circuit 120, a timing controller 130, Host system 140, and the like. The stereoscopic image display device of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting diode Diodes, and OLEDs). Although the present invention has been described with reference to liquid crystal display elements in the following embodiments, it should be noted that the present invention is not limited to liquid crystal display elements.

표시패널(10)은 타이밍 콘트롤러(130)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판상에는 데이터 라인(D)들과 게이트 라인(G)들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인(D)들과 게이트 라인(G)들에 의해 정의된 셀영역에 픽셀들이 매트릭스 형태로 배치된 TFT 어레이가 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다. 표시패널(10)에는 게이트 라인(G)들과 나란하게 리셋 라인들이 형성된다. 리셋 라인들은 도 4와 같이 기수 리셋 라인(RL(o))들과 우수 리셋 라인(RL(e))들을 포함한다.The display panel 10 displays an image under the control of the timing controller 130. In the display panel 10, a liquid crystal layer is formed between two substrates. On the lower substrate of the display panel 10, data lines D and gate lines G (or scan lines) are formed to intersect with each other, and data lines D and gate lines G A TFT array in which pixels are arranged in a matrix form in a defined cell region is formed. Each of the pixels of the display panel 10 is connected to the thin film transistor and driven by an electric field between the pixel electrode and the common electrode. In the display panel 10, reset lines are formed in parallel with the gate lines G. [ The reset lines include odd reset lines RL (o) and even reset lines RL (e) as shown in FIG.

표시패널(10)의 픽셀(P)들 각각은 메인 픽셀(Pm), 제1 및 제2 서브 픽셀(Psub1, Psub2)을 포함한다. 메인 픽셀(Pm)은 2D 모드 및 3D 모드에서 영상을 표시한다. 제1 및 제2 서브 픽셀(Psub1, Psub2)은 2D 모드에서 영상을 표시하나, 3D 모드에서 입력되는 신호에 따라 영상 또는 블랙 계조를 표시한다. 즉, 3D 모드에서 제1 및 제2 서브 픽셀(Psub1, Psub2) 중 어느 하나는 영상을 표시하고, 또 다른 하나는 블랙 계조를 표시한다. 표시패널(10)의 픽셀(P)에 대한 자세한 설명은 도 4를 결부하여 후술한다.Each of the pixels P of the display panel 10 includes a main pixel Pm, first and second sub-pixels Psub1 and Psub2. The main pixel Pm displays an image in a 2D mode and a 3D mode. The first and second sub-pixels Psub1 and Psub2 display an image in the 2D mode, but display an image or black gradation according to a signal input in the 3D mode. That is, in the 3D mode, one of the first and second sub-pixels Psub1 and Psub2 displays an image, and the other displays a black gradation. A detailed description of the pixel P of the display panel 10 will be given later with reference to FIG.

표시패널(10)의 상부 기판상에는 블랙매트릭스, 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 기판상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 기판상에 형성된다. 본 발명의 표시패널(10)의 액정모드는 도 4와 같이 TN 모드로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.On the upper substrate of the display panel 10, a color filter array including a black matrix, a color filter, a common electrode, and the like is formed. The common electrode is formed on the upper substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode and is driven by a horizontal electric field drive such as an In Plane Switching (IPS) mode and a Fringe Field Switching Type pixel electrode and the lower substrate. Although the liquid crystal mode of the display panel 10 of the present invention is described as being implemented in the TN mode as shown in FIG. 4, it should be noted that the present invention is not limited thereto. The liquid crystal mode of the display panel 10 can be implemented in any liquid crystal mode as well as the TN mode, VA mode, IPS mode, and FFS mode described above.

표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.The display panel 10 is typically a transmissive liquid crystal display panel that modulates light from the backlight unit. The backlight unit includes a light source, a light guide plate (or diffusion plate), and a plurality of optical sheets that are turned on in accordance with a driving current supplied from the backlight unit driving unit. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit. The light sources of the backlight unit may include any one of a light source of HCFL (Cold Cathode Fluorescent Lamp), CCFL (Cold Cathode Fluorescent Lamp), EEFL (External Electrode Fluorescent Lamp), LED .

백라이트 유닛 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템으로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 유닛 구동부에 출력한다.The backlight unit driving unit generates a driving current for lighting the light sources of the backlight unit. The backlight unit driving unit turns ON / OFF the driving current supplied to the light sources under the control of the backlight control unit. The backlight control unit outputs backlight control data in which the backlight luminance and the lighting timing are adjusted in accordance with the global / local dimming signal (DIM) input from the host system to the backlight unit driving unit in the SPI (Serial Pheriipheral Interface) data format.

도 3을 참조하면, 표시패널(10)의 상부 기판에는 상부 편광판(11a)가 부착되고, 하부 기판에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 서로 직교된다. 또한, 상부 기판과 하부 기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 기판과 하부 기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.Referring to FIG. 3, an upper polarizer 11a is attached to the upper substrate of the display panel 10, and a lower polarizer 11b is attached to the lower substrate. The light transmission axis r1 of the upper polarizer plate 11a and the light transmission axis r2 of the lower polarizer plate 11b are orthogonal to each other. Further, an alignment film for setting a pre-tilt angle of liquid crystal is formed on the upper substrate and the lower substrate. A spacer for maintaining a cell gap of the liquid crystal layer is formed between the upper substrate and the lower substrate of the display panel 10.

2D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들은 2D 영상을 표시한다. 3D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들은 좌안 영상(또는 우안 영상)을 표시하고 우수 라인들의 픽셀들은 우안 영상(또는 좌안 영상)을 표시한다. 표시패널(10)의 픽셀들에 표시된 영상의 빛은 상부 편광필름을 통해 표시패널(10) 상에 배치된 패턴 리타더(Patterned Retarder)(30)에 입사된다.In the 2D mode, the pixels of the odd lines of the display panel 10 and the pixels of the even lines display 2D images. In the 3D mode, the pixels of the odd lines of the display panel 10 display the left eye image (or the right eye image), and the pixels of the even lines display the right eye image (or the left eye image). The light of the image displayed on the pixels of the display panel 10 is incident on the patterned retarder 30 disposed on the display panel 10 through the upper polarizing film.

패턴 리타더(30)의 기수 라인들에는 제1 리타더(31)가 형성되고, 우수 라인들에는 제2 리타더(32)가 형성된다. 따라서, 표시패널(10)의 기수 라인들의 픽셀들은 패턴 리타더(30)의 기수 라인들에 형성되는 제1 리타더(31)와 대향되고, 표시패널(10)의 우수 라인들의 픽셀들은 패턴 리타더(30)의 우수 라인들에 형성되는 제2 리타더(32)와 대향된다.A first retarder 31 is formed on the odd number lines of the pattern retarder 30 and a second retarder 32 is formed on the even number lines. The pixels of the odd lines of the display panel 10 are opposed to the first retarder 31 formed in the odd lines of the pattern retarder 30 and the pixels of the even lines of the display panel 10 are opposed to the pattern retarder 30. [ And is opposed to the second retarder 32 formed on the even lines of the further 30.

제1 리타더(31)는 표시패널(10)로부터의 빛의 위상값을 +λ/4(λ는 빛의 파장) 만큼 지연시킨다. 제2 리타더(32)는 표시패널(10)로부터의 빛의 위상값을 -λ/4 만큼 지연시킨다. 제1 리타더(31)의 광축(optic axis)(r3)과 제2 리타더(32)의 광축(r4)은 서로 직교된다. 패턴 리타더(30)의 제1 리타더(31)는 제1 원편광(좌원편광)만을 통과시키도록 구현될 수 있다. 제2 리타더(32)는 제2 원편광(우원편광)만을 통과시키도록 구현될 수 있다.The first retarder 31 delays the phase value of light from the display panel 10 by +? / 4 (? Is the wavelength of light). The second retarder 32 delays the phase value of light from the display panel 10 by -λ / 4. The optic axis r3 of the first retarder 31 and the optical axis r4 of the second retarder 32 are orthogonal to each other. The first retarder 31 of the pattern retarder 30 may be implemented to pass only the first circularly polarized light (left circularly polarized light). The second retarder 32 may be implemented to pass only the second circularly polarized light (right circularly polarized light).

편광 안경(20)의 좌안 편광필터는 패턴 리타더(30)의 제1 리타더(31)와 동일한 광축을 가진다. 편광 안경(20)의 우안 편광필터는 패턴 리타더(30)의 제2 리타더(32)와 동일한 광축을 가진다. 예를 들어, 편광 안경(20)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(20)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 사용자는 3D 영상을 감상할 때 편광 안경을 쓰고, 2D 영상을 감상할 때 편광 안경을 벗어야 한다.The left eye polarizing filter of the polarizing glasses 20 has the same optical axis as the first retarder 31 of the pattern retarder 30. [ The right eye polarizing filter of the polarizing glasses 20 has the same optical axis as the second retarder 32 of the pattern retarder 30. [ For example, the left eye polarizing filter of the polarizing glasses 20 can be selected as a left circular polarization filter, and the right eye polarizing filter of the polarizing glasses 20 can be selected as a right circular polarization filter. The user wears polarized glasses when viewing 3D images, and polarized glasses should be removed when viewing 2D images.

결국, 패턴 리타더 방식의 입체영상 표시장치에서, 표시패널(10)의 기수 라인들의 픽셀들에 표시되는 좌안 영상은 제1 리타더(31)를 통과하여 좌원편광으로 변환되고, 우수 라인들의 픽셀들에 표시되는 우안 영상은 제2 리타더(32)를 통과하여 우원편광으로 변환된다. 좌원편광은 편광 안경(20)의 좌안 편광필터를 통과하여 사용자의 좌안에 도달하게 되고, 우원편광은 편광 안경(20)의 우안 편광필터를 통과하여 사용자의 우안에 도달하게 된다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.As a result, in the three-dimensional image display apparatus of the pattern retarder type, the left eye image displayed on the pixels of the odd line of the display panel 10 passes through the first retarder 31 and is converted into the left circularly polarized light, The right eye image displayed on the right eye is converted to right-handed circularly polarized light by passing through the second retarder 32. The left circularly polarized light passes through the left eye polarizing filter of the polarizing glasses 20 to reach the left eye of the user and the right circularly polarized light passes through the right eye polarizing filter of the polarizing glasses 20 to reach the right eye of the user. Therefore, the user sees only the left eye image through the left eye, and only the right eye image through the right eye.

데이터 구동부(120)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(130)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터 라인들에 공급된다.The data driver 120 includes a plurality of source drive ICs. The source driver ICs convert the image data (RGB) input from the timing controller 130 into a positive / negative gamma compensation voltage to generate positive / negative analog data voltages. Positive / negative polarity analog data voltages output from the source drive ICs are supplied to the data lines of the display panel 10.

게이트 구동회로(110)는 2D 및 3D 모드에서 타이밍 콘트롤러(130)의 제어 하에 데이터전압에 동기되는 게이트 펄스(Gate Pulse, GP)를 표시패널(10)의 게이트 라인(G)들에 순차적으로 공급한다. 또한, 게이트 구동회로(110)는 3D 모드에서 기수 리셋 펄스(Odd Reset Pulse, RP(o))를 표시패널(10)의 기수 리셋 라인(RL(o))들에 순차적으로 공급할 수 있다. 게이트 구동회로(110)는 3D 모드에서 우수 리셋 펄스(Even Reset Pulse, RP(e))를 표시패널(10)의 우수 리셋 라인(RL(e))들에 순차적으로 공급할 수 있다.The gate driving circuit 110 sequentially supplies gate pulses GP synchronized with the data voltages to the gate lines G of the display panel 10 under the control of the timing controller 130 in the 2D and 3D modes do. The gate driving circuit 110 may sequentially supply odd reset pulses RP (o) to the odd reset lines RL (o) of the display panel 10 in the 3D mode. The gate drive circuit 110 may sequentially supply an even reset pulse RP (e) in the 3D mode to the excellent reset line RL (e) of the display panel 10. [

게이트 구동회로(110)는 레벨 쉬프터와 쉬프트 레지스터를 포함하는 게이트 드라이브 집적회로(Integrated Circuit, IC)들로 형성되어 TAB(Tape Automated Bonding) 방식으로 표시패널(10)에 부착될 수 있다. 레벨 쉬프터는 타이밍 콘트롤러(130)로부터 입력되는 게이트 쉬프트 클럭(Gate Shift Clock, GSC)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 하이 전압(VGH)보다 낮은 레벨의 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트 레지스터는 타이밍 콘트롤러(130)로부터 입력되는 제1 내지 제3 게이트 스타트 펄스(GSP1, GSP2, GSP3)와 레벨 쉬프터로부터 입력되는 게이트 쉬프트 클럭(GSC)에 따라 게이트 펄스(GP), 기수 리셋 펄스(RP(o)), 및 우수 리셋 펄스(RP(e))를 순차적으로 발생한다. 쉬프트 레지스터에 대한 자세한 설명은 도 5를 결부하여 후술한다.The gate driving circuit 110 may be formed of gate drive integrated circuits (ICs) including a level shifter and a shift register and may be attached to the display panel 10 by a TAB (Tape Automated Bonding) method. The level shifter switches the transistor-transistor-logic (TTL) logic level voltage of the gate shift clock (GSC) input from the timing controller 130 to a level lower than the gate high voltage VGH and the gate high voltage VGH Level shift to the gate-low voltage VGL of the transistor Q1. The shift register includes a gate pulse GP and an odd reset pulse GSP in accordance with the first to third gate start pulses GSP1, GSP2 and GSP3 input from the timing controller 130 and the gate shift clock GSC input from the level shifter. RP (o)), and an excellent reset pulse RP (e). A detailed description of the shift register will be given later with reference to FIG.

타이밍 콘트롤러(130)는 호스트 시스템(140)으로부터 입력된 영상 데이터(RGB)와 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(MCLK) 등의 타이밍 신호들, 및 모드 신호(MODE)에 기초하여 게이트 구동부 제어신호를 게이트 구동부(110)로 출력하고, 데이터 구동부 제어신호를 데이터 구동부(120)로 출력한다. 게이트 구동부 제어신호는 제1 내지 제3 게이트 스타트 펄스(GSP1, GSP2, GSP3)와 게이트 쉬프트 클럭(GSC) 등을 포함한다. 제1 게이트 스타트 펄스(GSP1)는 쉬프트 레지스터의 게이트 펄스 출력회로(111)에 입력되어 게이트 펄스(GP)의 출력 시작 타이밍을 제어한다. 제2 게이트 스타트 펄스(GSP2)는 쉬프트 레지스터의 기수 리셋 펄스 출력회로(112)에 입력되어 기수 리셋 펄스(RP(o))의 출력 시작 타이밍을 제어한다. 제3 게이트 스타트 펄스(GSP3)는 쉬프트 레지스터의 우수 리셋 펄스 출력회로(113)에 입력되어 우수 리셋 펄스(RP(e))의 출력 시작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 쉬프트 레지스터에 입력되어 게이트 펄스 출력회로(111), 기수 리셋 펄스 출력회로(112), 우수 리셋 펄스 출력회로(113)의 출력을 제어한다.The timing controller 130 controls the timing of the video data RGB input from the host system 140 and the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the data enable signal DE and the main clock MCLK And outputs a gate driver control signal to the gate driver 110 and a data driver control signal to the data driver 120 based on the mode signal MODE. The gate driver control signal includes first to third gate start pulses GSP1, GSP2 and GSP3 and a gate shift clock GSC. The first gate start pulse GSP1 is input to the gate pulse output circuit 111 of the shift register to control the output start timing of the gate pulse GP. The second gate start pulse GSP2 is input to the odd-numbered reset pulse output circuit 112 of the shift register to control the output start timing of the odd-numbered reset pulse RP (o). The third gate start pulse GSP3 is input to the reset reset pulse output circuit 113 of the shift register to control the output start timing of the reset reset pulse RP (e). The gate shift clock GSC is input to the shift register to control the outputs of the gate pulse output circuit 111, the odd reset pulse output circuit 112, and the reset reset pulse output circuit 113.

타이밍 콘트롤러(130)는 2D 모드에서 제1 게이트 스타트 펄스(GSP1)를 발생하고, 제2 및 제3 게이트 스타트 펄스(GSP2, GSP3)를 발생하지 않는다. 타이밍 콘트롤러(130)는 3D 모드에서 제1 게이트 스타트 펄스(GSP1)를 발생하고, 제2 및 제3 게이트 스타트 펄스(GSP2, GSP3) 중 어느 하나만을 발생한다. 즉, 타이밍 콘트롤러(130)는 3D 모드에서 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현하는 경우 제1 및 제2 게이트 스타트 펄스(GSP1, GSP2)를 발생하고, 제3 게이트 스타트 펄스(GSP3)를 발생하지 않는다. 타이밍 콘트롤러(130)는 3D 모드에서 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현하는 경우 제1 및 제3 게이트 스타트 펄스(GSP1, GSP3)를 발생하고, 제2 게이트 스타트 펄스(GSP2)를 발생하지 않는다. 쉬프트 레지스터에 입력되는 제1 내지 제3 게이트 스타트 펄스(GSP1, GSP2, GSP3)와 게이트 쉬프트 클럭(GSC)에 대한 자세한 설명은 도 6, 도 8, 및 도 10을 결부하여 후술한다.The timing controller 130 generates the first gate start pulse GSP1 in the 2D mode and does not generate the second and third gate start pulses GSP2 and GSP3. The timing controller 130 generates the first gate start pulse GSP1 in the 3D mode and generates only the second and third gate start pulses GSP2 and GSP3. That is, the timing controller 130 generates first and second gate start pulses GSP1 and GSP2 when the first sub-pixels Psub1 of the display panel 10 are implemented in a black stripe in the 3D mode, No gate start pulse GSP3 is generated. The timing controller 130 generates first and third gate start pulses GSP1 and GSP3 when the second subpixels Psub2 of the display panel 10 are implemented in black stripe in the 3D mode, The pulse GSP2 is not generated. The detailed description of the first to third gate start pulses GSP1, GSP2, and GSP3 and the gate shift clock GSC input to the shift register will be described later with reference to FIGS. 6, 8, and 10. FIG.

데이터 구동부 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.The data driver control signal includes a source start pulse (SSP), a source sampling clock (SSC), a source output enable (SOE) signal, a polarity control signal (POL) . The source start pulse SSP controls the data sampling start timing of the data driver 120. The source sampling clock is a clock signal that controls the sampling operation of the data driver 120 based on the rising or falling edge. The source start pulse SSP and the source sampling clock SSC may be omitted if the digital video data to be input to the data driver 120 is transmitted in accordance with the mini LVDS (Low Voltage Differential Signaling) interface standard. The polarity control signal POL inverts the polarity of the data voltage output from the data driver 120 to L (L is a natural number) horizontal period period. The source output enable signal SOE controls the output timing of the data driver 120.

호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 콘트롤러(130)에 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, MCLK)과 2D 모드와 3D 모드를 구분할 수 있는 모드신호(MODE) 등을 타이밍 콘트롤러(130)에 공급한다.
The host system 140 supplies the image data RGB to the timing controller 130 through an interface such as a Low Voltage Differential Signaling (LVDS) interface or a Transition Minimized Differential Signaling (TMDS) interface. The host system 140 also supplies the timing controller 130 with a timing signal (Vsync, Hsync, DE, MCLK), a mode signal (MODE) capable of distinguishing the 2D mode from the 3D mode.

도 4는 본 발명의 실시예에 따른 표시패널의 픽셀들 일부를 상세히 보여주는 회로도이다. 도 4를 참조하면, 표시패널(10)에는 게이트 라인(Gn(n은 자연수))과 데이터 라인(Dm(m은 자연수))이 서로 교차되게 형성된다. 또한, 표시패널(10)에는 게이트 라인(Gn)과 나란한 방향으로 기수 리셋 라인(RL(o)), 우수 리셋 라인(RL(e)), 제1 공통전압 라인(Vcom1), 및 제2 공통전압 라인(Vcom2)이 형성된다. 제1 공통전압 라인(Vcom1)은 제1 공통전압을 공급하고, 제2 공통전압 라인(Vcom2)은 제2 공통전압을 공급한다. TN 모드에서 제1 내지 제3 액정셀(Clc1, Clc2, Clc3)의 공통전극(212, 222, 232)과 접속되는 제1 및 제2 공통전압 라인(Vcom1, Vcom2)은 상부 기판상에 형성될 수 있고, 제1 내지 제3 스토리지 캐패시터(Cst1, Cst2, Cst3)의 제2 전극(214, 224, 234)과 접속되는 제1 및 제2 공통전압 라인(Vcom1, Vcom2)은 하부 기판상에 형성될 수 있다.4 is a circuit diagram showing a part of pixels of a display panel according to an embodiment of the present invention in detail. 4, a gate line Gn (n is a natural number) and a data line Dm (m is a natural number) are formed on the display panel 10 so as to intersect with each other. The display panel 10 is also provided with an odd reset line RL (o), an excellent reset line RL (e), a first common voltage line Vcom1, and a second common The voltage line Vcom2 is formed. The first common voltage line Vcom1 supplies a first common voltage, and the second common voltage line Vcom2 supplies a second common voltage. The first and second common voltage lines Vcom1 and Vcom2 connected to the common electrodes 212, 222 and 232 of the first to third liquid crystal cells Clc1, Clc2 and Clc3 in the TN mode are formed on the upper substrate And the first and second common voltage lines Vcom1 and Vcom2 connected to the second electrodes 214, 224 and 234 of the first to third storage capacitors Cst1, Cst2 and Cst3 are formed on the lower substrate .

표시패널(10)의 픽셀(P)는 메인 픽셀(Pm), 제1 서브 픽셀(Psub1), 및 제2 서브 픽셀(Psub2)을 포함한다. 제1 서브 픽셀(Psub1)은 메인 픽셀(Pm)의 하부에 위치하고, 제2 서브 픽셀(Psub2)은 메인 픽셀(Pm)의 상부에 위치한다. 제1 서브 픽셀(Psub1)과 제2 서브 픽셀(Psub2)은 메인 픽셀(Pm)과 동등하거나 그보다 작은 크기로 형성될 수 있다. 제1 서브 픽셀(Psub1)과 제2 서브 픽셀(Psub2)은 동일한 크기로 형성될 수 있다.The pixel P of the display panel 10 includes a main pixel Pm, a first sub-pixel Psub1, and a second sub-pixel Psub2. The first sub-pixel Psub1 is located below the main pixel Pm and the second sub-pixel Psub2 is located above the main pixel Pm. The first sub-pixel Psub1 and the second sub-pixel Psub2 may be formed to have a size equal to or smaller than the main pixel Pm. The first sub-pixel Psub1 and the second sub-pixel Psub2 may have the same size.

메인 픽셀(Pm)은 제1 액정셀(Clc1)과 제1 스토리지 캐패시터(Cst1)를 포함한다. 메인 픽셀(Pm)은 제1 트랜지스터(T1)에 접속되어 제1 화소전극(211)과 제1 공통전극(212) 사이의 전계에 의해 구동된다. 제1 공통전극(212)은 제1 공통전압 라인(Vcom1)에 접속된다. 제1 트랜지스터(T1)는 게이트 라인(Gn)의 게이트 펄스(GPn)에 응답하여 턴-온되어 데이터 라인(Dm)의 데이터 전압을 제1 화소전극(211)에 공급한다. 제1 트랜지스터(T1)의 게이트 전극은 게이트 라인(Gn)에 접속되고, 소스 전극은 데이터 라인(Dm)에 접속되며, 드레인 전극은 제1 화소전극(211)과 제1 스토리지 캐패시터(Cst1)의 제1 전극(213)에 접속된다. 제1 스토리지 캐패시터(Cst1)는 제1 화소전극(211)에 충전된 전압을 대략 1 프레임 기간 동안 유지해준다.The main pixel Pm includes a first liquid crystal cell Clc1 and a first storage capacitor Cst1. The main pixel Pm is connected to the first transistor T 1 and driven by an electric field between the first pixel electrode 211 and the first common electrode 212. The first common electrode 212 is connected to the first common voltage line Vcom1. The first transistor T1 is turned on in response to the gate pulse GPn of the gate line Gn to supply the data voltage of the data line Dm to the first pixel electrode 211. [ The gate electrode of the first transistor T1 is connected to the gate line Gn, the source electrode thereof is connected to the data line Dm, and the drain electrode of the first transistor T1 is connected to the first pixel electrode 211 and the first storage capacitor Cst1 And is connected to the first electrode 213. The first storage capacitor Cst1 holds the voltage charged in the first pixel electrode 211 for approximately one frame period.

제1 서브 픽셀(Psub1)은 제2 액정셀(Clc2)과 제2 스토리지 캐패시터(Cst2)를 포함한다. 제1 서브 픽셀(Psub1)은 제2 트랜지스터(T2)와 제3 트랜지스터(T3)에 접속되어 제2 화소전극(221)과 제2 공통전극(222) 사이의 전계에 의해 구동된다. 제2 공통전극(222)은 제2 공통전압 라인(Vcom2)에 접속된다. 제2 트랜지스터(T2)는 게이트 라인(Gn)의 게이트 펄스(GPn)에 응답하여 턴-온되어 데이터 라인(Dm)의 데이터 전압을 제2 화소전극(221)에 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 게이트 라인(Gn)에 접속되고, 소스 전극은 데이터 라인(Dm)에 접속되며, 드레인 전극은 제2 화소전극(221)과 제2 스토리지 캐패시터(Cst2)의 제1 전극(223)에 접속된다. 제3 트랜지스터(T3)는 기수 리셋 라인(RL(o)n)의 기수 리셋 펄스(RP(o))에 응답하여 턴-온되어 제2 공통전압 라인(Vcom2)의 제2 공통전압을 제2 화소전극(221)에 공급한다. 제3 트랜지스터(T3)의 게이트 전극은 기수 리셋 라인(RL(o)n)에 접속되고, 소스 전극은 제2 공통전압 라인(Vcom2)에 접속되며, 드레인 전극은 제2 화소전극(221)과 제2 스토리지 캐패시터(Cst2)의 제1 전극(223)에 접속된다. 제2 스토리지 캐패시터(Cst2)는 제2 화소전극(221)에 충전된 전압을 대략 1 프레임 기간 동안 유지해준다.The first sub-pixel Psub1 includes a second liquid crystal cell Clc2 and a second storage capacitor Cst2. The first sub-pixel Psub1 is connected to the second transistor T2 and the third transistor T3 and is driven by an electric field between the second pixel electrode 221 and the second common electrode 222. [ And the second common electrode 222 is connected to the second common voltage line Vcom2. The second transistor T2 is turned on in response to the gate pulse GPn of the gate line Gn to supply the data voltage of the data line Dm to the second pixel electrode 221. [ The gate electrode of the second transistor T2 is connected to the gate line Gn and the source electrode thereof is connected to the data line Dm and the drain electrode thereof is connected to the second pixel electrode 221 and the second storage capacitor Cst2 And is connected to the first electrode 223. The third transistor T3 is turned on in response to the odd reset pulse RP (o) of the odd reset line RL (o) n to turn the second common voltage of the second common voltage line Vcom2 to the second And supplies it to the pixel electrode 221. The gate electrode of the third transistor T3 is connected to the odd reset line RL (o) n, the source electrode thereof is connected to the second common voltage line Vcom2, the drain electrode thereof is connected to the second pixel electrode 221, And is connected to the first electrode 223 of the second storage capacitor Cst2. The second storage capacitor Cst2 maintains the voltage charged in the second pixel electrode 221 for approximately one frame period.

제2 서브 픽셀(Psub2)은 제3 액정셀(Clc3)과 제3 스토리지 캐패시터(Cst3)를 포함한다. 제2 서브 픽셀(Psub2)은 제4 트랜지스터(T4)와 제5 트랜지스터(T5)에 접속되어 제3 화소전극(231)과 제3 공통전극(232) 사이의 전계에 의해 구동된다. 제3 공통전극(232)은 제2 공통전압 라인(Vcom2)에 접속된다. 제4 트랜지스터(T4)는 게이트 라인(Gn)의 게이트 펄스(GPn)에 응답하여 턴-온되어 데이터 라인(Dm)의 데이터 전압을 제3 화소전극(231)에 공급한다. 제4 트랜지스터(T4)의 게이트 전극은 게이트 라인(Gn)에 접속되고, 소스 전극은 데이터 라인(Dm)에 접속되며, 드레인 전극은 제3 화소전극(231)과 제3 스토리지 캐패시터(Cst3)의 제1 전극(233)에 접속된다. 제5 트랜지스터(T5)는 우수 리셋 라인(RL(e)n)의 우수 리셋 펄스(RP(e))에 응답하여 턴-온되어 제2 공통전압 라인(Vcom2)의 제2 공통전압을 제3 화소전극(231)에 공급한다. 제5 트랜지스터(T5)의 게이트 전극은 우수 리셋 라인(RL(o)n)에 접속되고, 소스 전극은 제2 공통전압 라인(Vcom2)에 접속되며, 드레인 전극은 제3 화소전극(231)과 제3 스토리지 캐패시터(Cst3)의 제1 전극(233)에 접속된다. 제3 스토리지 캐패시터(Cst3)는 제3 화소전극(231)에 충전된 전압을 대략 1 프레임 기간 동안 유지해준다.The second sub-pixel Psub2 includes a third liquid crystal cell Clc3 and a third storage capacitor Cst3. The second sub-pixel Psub2 is connected to the fourth transistor T4 and the fifth transistor T5 and is driven by an electric field between the third pixel electrode 231 and the third common electrode 232. [ And the third common electrode 232 is connected to the second common voltage line Vcom2. The fourth transistor T4 is turned on in response to the gate pulse GPn of the gate line Gn to supply the data voltage of the data line Dm to the third pixel electrode 231. [ The gate electrode of the fourth transistor T4 is connected to the gate line Gn and the source electrode thereof is connected to the data line Dm and the drain electrode thereof is connected to the third pixel electrode 231 and the third storage capacitor Cst3 And is connected to the first electrode 233. The fifth transistor T5 is turned on in response to the reset pulse RP (e) of the good reset line RL (e) n to turn the second common voltage of the second common voltage line Vcom2 to the third And supplies it to the pixel electrode 231. The gate electrode of the fifth transistor T5 is connected to the reset line RL (o) n, the source electrode thereof is connected to the second common voltage line Vcom2, the drain electrode is connected to the third pixel electrode 231, And is connected to the first electrode 233 of the third storage capacitor Cst3. The third storage capacitor Cst3 maintains the voltage charged in the third pixel electrode 231 for approximately one frame period.

제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)는 박막 트랜지스터(Thin Film Transistor)로 형성될 수 있다. 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다.The first through fifth transistors T1, T2, T3, T4, and T5 may be formed of a thin film transistor. The semiconductor layers of the first through fifth transistors T1, T2, T3, T4, and T5 may be formed of any one of a-Si, Poly-Si, and an oxide semiconductor.

또한, 메인 픽셀(Pm)의 제1 공통전극(212)이 제1 공통전압 라인(Vcom1)으로부터 제1 공통전압을 공급받는 반면, 제1 서브 픽셀(Psub1)의 제2 공통전극(222)과 제2 서브 픽셀(Psub2)의 제3 공통전극(232)이 제2 공통전압 라인(Vcom2)으로부터 제2 공통전압을 공급받는 이유는 다음과 같다. 제1 서브 픽셀(Psub1)의 제2 화소전극(221)과 제2 서브 픽셀(Psub2)의 제3 화소전극(231)에 충전된 전압은 킥백 전압(Kickback Voltage, ΔVp)에 의해 블랙 계조 전압보다 낮아지므로, 제1 및 제2 서브 픽셀(Psub1, Psub2)이 완벽한 블랙 계조를 표현하지 못하는 문제가 있었다. 이 경우, 제1 및 제2 서브 픽셀(Psub1, Psub2)이 블랙 스트라이프로서 제역할을 하지 못하게 된다. 따라서, 본 발명은 제1 서브 픽셀(Psub1)의 제2 공통전극(222)과 제2 서브 픽셀(Psub2)의 제3 공통전극(232)에 킥백 전압(ΔVp)으로 인한 제2 화소 전극(221)과 제3 화소전극(231)의 전압 강하를 고려한 제2 공통전압을 공급함으로써, 제1 및 제2 서브 픽셀(Psub1, Psub2)이 완벽한 블랙 계조를 표현할 수 있도록 하였다. 킥백 전압(ΔVp)은 트랜지스터의 기생용량으로 인하여 발생되며, 수학식 1과 같다.The first common electrode 212 of the main pixel Pm is supplied with the first common voltage from the first common voltage line Vcom1 while the second common electrode 222 of the first sub- The reason why the third common electrode 232 of the second sub-pixel Psub2 receives the second common voltage from the second common voltage line Vcom2 is as follows. The voltage charged in the second pixel electrode 221 of the first subpixel Psub1 and the third pixel electrode 231 of the second subpixel Psub2 is lower than the black gradation voltage by the kickback voltage Vp The first and second sub-pixels Psub1 and Psub2 can not display perfect black gradations. In this case, the first and second sub-pixels Psub1 and Psub2 do not function as black stripes. Accordingly, the present invention is applicable to the second common electrode 222 of the first sub-pixel Psub1 and the third common electrode 232 of the second sub-pixel Psub2 due to the kickback voltage Vp ) And the third pixel electrode 231 are supplied to the first and second sub-pixels Psub1 and Psub2 so that the first and second sub-pixels Psub1 and Psub2 can express perfect black gradations. The kickback voltage (? Vp) is generated due to the parasitic capacitance of the transistor, and is expressed by Equation (1).

Figure 112011047685185-pat00001
Figure 112011047685185-pat00001

수학식 1에서, 'Cgd'는 게이트 라인(G)에 접속된 제3 및 제5 트랜지스터(T3, T5)의 게이트 전극과 드레인 전극 사이에 형성되는 기생용량이고, 'VGH-VGL'는 게이트 라인(G)에 공급되는 게이트 펄스(GPn)의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차전압이다.
In Equation 1, 'Cgd' is the parasitic capacitance formed between the gate electrode and the drain electrode of the third and fifth transistors T3 and T5 connected to the gate line G, 'VGH-VGL' (VGH) and the gate low voltage (VGL) of the gate pulse (GPn) supplied to the gate (G).

도 5는 본 발명의 실시예에 따른 게이트 구동회로의 쉬프트 레지스터를 상세히 보여주는 회로도이다. 도 5를 참조하면, 본 발명의 실시예에 따른 게이트 구동회로(110)의 쉬프트 레지스터는 게이트 펄스 출력회로(111), 기수 리셋 펄스 출력회로(112), 우수 리셋 펄스 출력회로(113), 및 버퍼부(114)를 포함한다. 게이트 펄스 출력회로(111)는 표시패널(10)의 게이트 라인(G)들과 접속되고, 기수 리셋 펄스 출력회로(112)는 표시패널(10)의 기수 리셋 라인(RL(o))들과 접속되며, 우수 리셋 펄스 출력회로(113)는 표시패널(10)의 우수 리셋 라인(RL(e))들과 접속된다.5 is a circuit diagram showing a shift register of a gate driving circuit according to an embodiment of the present invention in detail. 5, the shift register of the gate driving circuit 110 according to the embodiment of the present invention includes a gate pulse output circuit 111, a radix reset pulse output circuit 112, a reset reset pulse output circuit 113, And a buffer unit 114. The gate pulse output circuit 111 is connected to the gate lines G of the display panel 10 and the odd reset pulse output circuit 112 is connected to the odd reset lines RL (o) And the reset reset pulse output circuit 113 is connected to the reset reset line RL (e) of the display panel 10. [

게이트 펄스 출력회로(111)는 종속적으로 접속된 다수의 D-플립플롭(111a)을 이용하여 타이밍 콘트롤러(130)로부터 입력되는 제1 게이트 스타트 펄스(GSP1)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. 게이트 펄스 출력회로(111)의 다수의 D-플립플롭(111a) 각각은 스타트 신호가 입력되는 스타트 단자(D), 게이트 쉬프트 클럭(GSC)이 입력되는 클럭 단자, 게이트 펄스(GP)를 출력하는 출력 단자(Q)를 포함한다.The gate pulse output circuit 111 sequentially outputs the first gate start pulse GSP1 input from the timing controller 130 to the gate shift clock GSC in accordance with the gate shift clock GSC using a plurality of D- . Each of the plurality of D flip-flops 111a of the gate pulse output circuit 111 outputs a start terminal D to which a start signal is input, a clock terminal to which a gate shift clock GSC is input, and a gate pulse GP And an output terminal (Q).

기수 리셋 펄스 출력회로(112)는 종속적으로 접속된 다수의 D-플립플롭(112a)을 이용하여 타이밍 콘트롤러(130)로부터 입력되는 제2 게이트 스타트 펄스(GSP2)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. 기수 리셋 펄스 출력회로(112)의 다수의 D-플립플롭(112a) 각각은 스타트 신호가 입력되는 스타트 단자(D), 게이트 쉬프트 클럭(GSC)이 입력되는 클럭 단자, 기수 리셋 펄스(RP(o))를 출력하는 출력 단자(Q)를 포함한다.The radix reset pulse output circuit 112 outputs a second gate start pulse GSP2 input from the timing controller 130 using a plurality of D flip-flops 112a connected thereto in accordance with a gate shift clock GSC Shift sequentially. Each of the D-flip flops 112a of the radial reset pulse output circuit 112 includes a start terminal D for inputting a start signal, a clock terminal for inputting a gate shift clock GSC, ) Output from the output terminal (Q).

우수 리셋 펄스 출력회로(113)는 종속적으로 접속된 다수의 D-플립플롭(113a)을 이용하여 타이밍 콘트롤러(130)로부터 입력되는 제3 게이트 스타트 펄스(GSP3)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. 우수 리셋 펄스 출력회로(113)의 다수의 D-플립플롭(113a) 각각은 스타트 신호가 입력되는 스타트 단자(D), 게이트 쉬프트 클럭(GSC)이 입력되는 클럭 단자, 우수 리셋 펄스(RP(e))를 출력하는 출력 단자(Q)를 포함한다.The reset reset pulse output circuit 113 outputs the third gate start pulse GSP3 input from the timing controller 130 to the gate shift clock GSC using a plurality of D flip- Shift sequentially. Each of the D-flip flops 113a of the reset reset pulse output circuit 113 includes a start terminal D for inputting a start signal, a clock terminal for inputting a gate shift clock GSC, ) Output from the output terminal (Q).

버퍼부(114)는 게이트 펄스 출력회로(111), 기수 리셋 펄스 출력회로(112), 우수 리셋 펄스 출력회로(113)로부터 입력된 신호들을 신호 감쇄 없이 출력하는 다수의 버퍼(114a)들을 포함한다.
The buffer section 114 includes a plurality of buffers 114a for outputting signals inputted from the gate pulse output circuit 111, the odd reset pulse output circuit 112 and the reset reset pulse output circuit 113 without signal attenuation .

도 6은 2D 모드에서 쉬프트 레지스터에 입력 및 출력되는 신호들을 보여주는 파형도이다. 도 6에는 2D 모드에서 쉬프트 레지스터에 입력되는 게이트 쉬프트 클럭(GSC), 제1 내지 제3 게이트 스타트 펄스(GSP1, GSP2, GSP3)이 나타나 있다. 또한, 도 6에는 2D 모드에서 쉬프트 레지스터로부터 출력되는 제1 및 제2 게이트 펄스(GP1, GP2)와, 제1 및 제2 기수 리셋 펄스(RP(o)1, RP(o)2)와, 제1 및 제2 우수 리셋 펄스(RP(e)1, RP(e)2)가 나타나 있다.6 is a waveform diagram showing signals input to and output from the shift register in the 2D mode. 6 shows the gate shift clock GSC and the first to third gate start pulses GSP1, GSP2 and GSP3 inputted to the shift register in the 2D mode. 6 shows the first and second gate pulses GP1 and GP2 and the first and second odd reset pulses RP (o) 1 and RP (o) 2) output from the shift register in the 2D mode, The first and second best reset pulses RP (e) 1 and RP (e) 2 are shown.

도 5 및 도 6을 참조하면, 게이트 쉬프트 클럭(GSC)은 1 수평기간(1H)을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이를 스윙한다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 2D 모드에서 제1 게이트 스타트 펄스(GSP1)는 프레임의 시작 초기에 발생하나, 제2 게이트 스타트 펄스(GSP2)와 제3 게이트 스타트 펄스(GSP3)는 발생하지 않는다. 제1 게이트 스타트 펄스(GSP1)는 대략 1 수평기간(1H) 동안 발생한다.Referring to FIGS. 5 and 6, the gate shift clock GSC swings between the gate high voltage VGH and the gate low voltage VGL with a period of one horizontal period (1H). One horizontal period (1H) refers to a one-line scanning time at which data is written to one line of pixels in the display panel 10. In the 2D mode, the first gate start pulse GSP1 is generated at the start of the frame but the second gate start pulse GSP2 and the third gate start pulse GSP3 are not generated. The first gate start pulse GSP1 occurs for approximately one horizontal period (1H).

제1 게이트 펄스(GP1)는 제1 게이트 스타트 펄스(GSP1)가 게이트 하이 전압(VGH)으로 발생한 구간 내에서 게이트 쉬프트 클럭(GSC)의 라이징에 동기하여 발생한다. 제2 게이트 펄스(GP2)는 제1 게이트 펄스(GP1)에 이어 순차적으로 발생한다. 제1 및 제2 게이트 펄스(GP1, GP2)는 대략 1 수평기간(1H) 동안 발생한다. 제2 게이트 스타트 펄스(GSP2)가 발생하지 않으므로, 제1 및 제2 기수 리셋 펄스(RP(o)1, RP(o)2)는 발생하지 않는다. 제3 게이트 스타트 펄스(GSP3)가 발생하지 않으므로, 제1 및 제2 우수 리셋 펄스(RP(e)1, RP(e)2)는 발생하지 않는다.
The first gate pulse GP1 is generated in synchronization with the rise of the gate shift clock GSC in the section in which the first gate start pulse GSP1 is generated to the gate high voltage VGH. The second gate pulse GP2 sequentially occurs following the first gate pulse GP1. The first and second gate pulses GP1 and GP2 occur for approximately one horizontal period (1H). The first and second odd reset pulses RP (o) 1 and RP (o) 2) do not occur because the second gate start pulse GSP2 does not occur. The first and second well reset pulses RP (e) 1 and RP (e) 2 do not occur because no third gate start pulse GSP3 is generated.

도 7은 2D 모드에서 표시패널의 픽셀들의 동작을 보여주는 도면이다. 패턴 리타더(30)의 제1 리타더(31)와 제2 리타더(32)가 나타나 있고, 표시패널(10)의 기수 라인의 픽셀들과 우수 라인의 픽셀들이 나타나 있다. 표시패널(10)의 기수 라인의 픽셀들은 제1 리타더(31)와 대향되고, 우수 라인의 픽셀들은 제2 리타더(32)와 대향된다.7 is a diagram showing the operation of the pixels of the display panel in 2D mode. The first retarder 31 and the second retarder 32 of the pattern retarder 30 are shown and the pixels of the odd line and the pixels of the even line of the display panel 10 are shown. The pixels of the odd line of the display panel 10 are opposed to the first retarder 31 and the pixels of the odd line are opposed to the second retarder 32. [

이하에서, 도 4, 도 6, 및 도 7을 참조하여 2D 모드에서 픽셀(P)의 동작을 상세히 살펴본다. 도 6을 참조하면, 2D 모드에서 게이트 구동회로(110)의 쉬프트 레지스터는 게이트 펄스(GPn)를 순차적으로 출력하나, 기수 리셋 펄스(RP(o)n)와 우수 리셋 펄스(RP(e)n)를 출력하지 않는다. Hereinafter, the operation of the pixel P in the 2D mode will be described in detail with reference to FIGS. 4, 6, and 7. FIG. 6, the shift register of the gate driving circuit 110 sequentially outputs the gate pulse GPn in the 2D mode, but the odd reset pulse RP (o) n and the reset reset pulse RP (e) n ).

도 4를 참조하면, 메인 픽셀(Pm)의 제1 트랜지스터(T1)와, 제1 서브 픽셀(Psub1)의 제2 트랜지스터(T2)와, 제2 서브 픽셀(Psub2)의 제4 트랜지스터(T4)는 게이트 펄스(GPn)에 응답하여 턴-온된다. 그러므로, 메인 픽셀(Pm)의 제1 액정셀(Clc1)의 화소 전극(211)과, 제1 서브 픽셀(Psub1)의 제2 액정셀(Clc2)의 화소 전극(221)과, 제2 서브 픽셀(Psub2)의 제3 액정셀(Clc3)의 화소 전극(231)은 데이터 전압으로 충전된다. 또한, 게이트 구동회로(110)의 쉬프트 레지스터는 기수 리셋 펄스(RP(o)n)와 우수 리셋 펄스(RP(e)n)를 발생하지 않으므로, 제1 서브 픽셀(Psub1)의 제3 트랜지스터(T3)와 제2 서브 픽셀(Psub2)의 제5 트랜지스터(T5)는 턴-온되지 않는다.4, the first transistor T1 of the main pixel Pm, the second transistor T2 of the first sub-pixel Psub1, the fourth transistor T4 of the second sub-pixel Psub2, Is turned on in response to the gate pulse GPn. Therefore, the pixel electrode 211 of the first liquid crystal cell Clc1 of the main pixel Pm, the pixel electrode 221 of the second liquid crystal cell Clc2 of the first subpixel Psub1, And the pixel electrode 231 of the third liquid crystal cell Clc3 of the pixel Psub2 is charged with the data voltage. Since the shift register of the gate drive circuit 110 does not generate the odd reset pulse RP (o) n and the reset reset pulse RP (e) n), the third transistor of the first sub- And the fifth transistor T5 of the second sub-pixel Psub2 are not turned on.

결국, 2D 모드에서 픽셀(P)의 메인 픽셀(Pm), 제1 서브 픽셀(Psub1), 및 제2 서브 픽셀(Psub2)은 도 7과 같이 모두 영상을 표시한다. 즉, 2D 모드에서는 패턴 리타더(30)와 표시패널(10)의 정렬 오차가 관계없으므로, 픽셀(P)의 메인 픽셀(Pm), 제1 서브 픽셀(Psub1), 및 제2 서브 픽셀(Psub2)에 모두 영상을 표시함으로써, 2D 영상의 휘도를 높일 수 있다.
As a result, in the 2D mode, the main pixel Pm, the first sub-pixel Psub1, and the second sub-pixel Psub2 of the pixel P all display images as shown in FIG. That is, in the 2D mode, since the alignment error between the pattern retarder 30 and the display panel 10 is not related, the main pixel Pm, the first sub-pixel Psub1, and the second sub- ), It is possible to increase the luminance of the 2D image.

도 8은 3D 모드에서 표시패널의 제1 서브 픽셀들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터에 입력 및 출력되는 신호들을 보여주는 파형도이다. 도 8에는 3D 모드에서 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터에 입력되는 게이트 쉬프트 클럭(GSC), 제1 내지 제3 게이트 스타트 펄스(GSP1, GSP2, GSP3)이 나타나 있다. 또한, 도 8에는 3D 모드에서 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터로부터 출력되는 제1 및 제2 게이트 펄스(GP1, GP2)와, 제1 및 제2 기수 리셋 펄스(RP(o)1, RP(o)2)와, 제1 및 제2 우수 리셋 펄스(RP(e)1, RP(e)2)가 나타나 있다.8 is a waveform diagram showing signals input to and output from the shift register when the first sub-pixels of the display panel are implemented in a black stripe in the 3D mode. 8 shows a case where the first subpixel Psub1 of the display panel 10 is implemented as a black stripe in the 3D mode, the gate shift clock GSC input to the shift register, the first to third gate start pulses GSP1 and GSP2 , GSP3). 8 illustrates the first and second gate pulses GP1 and GP2 output from the shift register when the first sub-pixels Psub1 of the display panel 10 are implemented in a black stripe in the 3D mode, The second odd reset pulses RP (o) 1 and RP (o) 2 and the first and second best reset pulses RP (e) 1 and RP (e) 2 are shown.

도 5 및 도 8을 참조하면, 게이트 쉬프트 클럭(GSC)은 1 수평기간(1H)을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이를 스윙한다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 3D 모드에서 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현하는 경우 제1 게이트 스타트 펄스(GSP1)는 프레임의 시작 초기에 발생하고, 제2 게이트 스타트 펄스(GSP2)는 제1 게이트 스타트 펄스(GSP1)가 발생한 후로부터 소정의 기간 이후에 발생하며, 제3 게이트 스타트 펄스(GSP3)는 발생하지 않는다. 소정의 기간은 대략 2 내지 수십 수평기간으로 설정될 수 있고, 도 8에서는 설명의 편의를 위해 대략 2 수평기간(2H)으로 설정되었다. 제1 및 제2 게이트 스타트 펄스(GSP1, GSP2)는 대략 1 수평기간(1H) 동안 발생한다.Referring to FIGS. 5 and 8, the gate shift clock GSC swings between the gate high voltage VGH and the gate low voltage VGL with a period of one horizontal period (1H). One horizontal period (1H) refers to a one-line scanning time at which data is written to one line of pixels in the display panel 10. When the first sub-pixels Psub1 of the display panel 10 are implemented in a black stripe in the 3D mode, the first gate start pulse GSP1 is generated at the start of the frame and the second gate start pulse GSP2 is generated Occurs after a predetermined period after the generation of one gate-start pulse GSP1, and no third gate-start pulse GSP3 is generated. The predetermined period may be set to approximately 2 to several tens of horizontal periods, and is set to approximately two horizontal periods (2H) for convenience of explanation in Fig. The first and second gate start pulses GSP1 and GSP2 occur for approximately one horizontal period (1H).

제1 게이트 펄스(GP1)는 제1 게이트 스타트 펄스(GSP1)가 게이트 하이 전압(VGH)으로 발생한 구간 내에서 게이트 쉬프트 클럭(GSC)의 라이징에 동기하여 발생한다. 제2 게이트 펄스(GP2)는 제1 게이트 펄스(GP1)에 이어 순차적으로 발생한다. 제1 및 제2 게이트 펄스(GP1, GP2)는 대략 1 수평기간(1H) 동안 발생한다.The first gate pulse GP1 is generated in synchronization with the rise of the gate shift clock GSC in the section in which the first gate-start pulse GSP1 is generated to the gate high voltage VGH. The second gate pulse GP2 sequentially occurs following the first gate pulse GP1. The first and second gate pulses GP1 and GP2 occur for approximately one horizontal period (1H).

제1 기수 리셋 펄스(RP(o)1)는 제2 게이트 스타트 펄스(GSP2)가 게이트 하이 전압(VGH)으로 발생한 구간 내에서 게이트 쉬프트 클럭(GSC)의 라이징에 동기하여 발생한다. 제2 기수 리셋 펄스(RP(o)2)는 제1 기수 리셋 펄스(RP(o)1)에 이어 순차적으로 발생한다. 제1 및 제2 기수 리셋 펄스(RP(o)1, RP(o)2)는 대략 1 수평기간(1H) 동안 발생한다. 제3 게이트 스타트 펄스(GSP3)가 발생하지 않으므로, 제1 및 제2 우수 리셋 펄스(RP(e)1, RP(e)2)는 발생하지 않는다.
The first odd-numbered reset pulse RP (o) 1 is generated in synchronization with the rising of the gate shift clock GSC in the section in which the second gate-start pulse GSP2 is generated to the gate high voltage VGH. The second odd reset pulse RP (o) 2 is sequentially generated following the first odd reset pulse RP (o) 1. The first and second odd reset pulses RP (o) 1 and RP (o) 2 occur for approximately one horizontal period (1H). The first and second well reset pulses RP (e) 1 and RP (e) 2 do not occur because no third gate start pulse GSP3 is generated.

도 9는 3D 모드에서 표시패널의 제1 서브픽셀들을 블랙 스트라이프로 구현하는 경우 표시패널의 픽셀들의 동작을 보여주는 도면이다. 도 9에는 패턴 리타더(30)의 제1 리타더(31)와 제2 리타더(32)가 나타나 있고, 표시패널(10)의 기수 라인의 픽셀들과 우수 라인의 픽셀들이 나타나 있다. 표시패널(10)의 기수 라인의 픽셀들은 제1 리타더(31)와 대향되고, 우수 라인의 픽셀들은 제2 리타더(32)와 대향된다. 도 9에는 패턴 리타더(30)가 표시패널(10)의 위로 잘못 정렬되어 합착된 경우가 나타나 있다.9 is a view showing the operation of the pixels of the display panel when the first sub-pixels of the display panel are implemented in a black stripe in the 3D mode. 9 shows the first retarder 31 and the second retarder 32 of the pattern retarder 30 and the pixels of the odd line and the pixels of the even line of the display panel 10 are shown. The pixels of the odd line of the display panel 10 are opposed to the first retarder 31 and the pixels of the odd line are opposed to the second retarder 32. [ Fig. 9 shows a case where the pattern retarder 30 is misaligned on the display panel 10 and joined together.

이하에서, 도 4, 도 8, 및 도 9를 참조하여 3D 모드에서 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현하는 경우 픽셀(P)의 동작을 상세히 살펴본다. 도 8을 참조하면, 3D 모드에서 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현하는 경우 게이트 구동회로(110)의 쉬프트 레지스터는 게이트 펄스(GPn)를 순차적으로 출력한 후, 소정의 기간 이후에 기수 리셋 펄스(RP(o)n)를 출력하나, 우수 리셋 펄스(RP(e)n)를 출력하지 않는다. 소정의 기간은 대략 2 내지 수십 수평기간으로 설정될 수 있고, 도 8에서는 설명의 편의를 위해 대략 2 수평기간(2H)으로 설정되었다.Hereinafter, the operation of the pixel P when the first sub-pixels Psub1 of the display panel 10 are implemented in the black stripe in the 3D mode will be described in detail with reference to FIGS. 4, 8, and 9. FIG. 8, when the first sub-pixels Psub1 of the display panel 10 are implemented in a black stripe in the 3D mode, the shift register of the gate driving circuit 110 sequentially outputs the gate pulse GPn , But does not output the odd reset pulses RP (o) n after the predetermined period, but outputs the odd reset pulses RP (o) n. The predetermined period may be set to approximately 2 to several tens of horizontal periods, and is set to approximately two horizontal periods (2H) for convenience of explanation in Fig.

도 4를 참조하면, 메인 픽셀(Pm)의 제1 트랜지스터(T1)와, 제1 서브 픽셀(Psub1)의 제2 트랜지스터(T2)와, 제2 서브 픽셀(Psub2)의 제4 트랜지스터(T4)는 게이트 펄스(GPn)에 응답하여 턴-온된다. 그러므로, 메인 픽셀(Pm)의 제1 액정셀(Clc1)의 화소 전극(211)과, 제1 서브 픽셀(Psub1)의 제2 액정셀(Clc2)의 화소 전극(221)과, 제2 서브 픽셀(Psub2)의 제3 액정셀(Clc3)의 화소 전극(231)은 데이터 전압으로 충전된다. 또한, 제1 서브 픽셀(Psub1)의 제3 트랜지스터(T3)는 게이트 펄스(GPn)보다 소정의 기간 이후에 발생하는 기수 리셋 펄스(RP(o)n)에 응답하여 턴-온된다. 그러므로, 제1 서브 픽셀(Psub1)의 제2 액정셀(Clc2)의 화소 전극(221)에는 제2 공통전압이 충전된다. 나아가, 게이트 구동회로(110)의 쉬프트 레지스터는 우수 리셋 펄스(RP(e)n)를 발생하지 않으므로, 제2 서브 픽셀(Psub2)의 제5 트랜지스터(T5)는 턴-온되지 않는다.4, the first transistor T1 of the main pixel Pm, the second transistor T2 of the first sub-pixel Psub1, the fourth transistor T4 of the second sub-pixel Psub2, Is turned on in response to the gate pulse GPn. Therefore, the pixel electrode 211 of the first liquid crystal cell Clc1 of the main pixel Pm, the pixel electrode 221 of the second liquid crystal cell Clc2 of the first subpixel Psub1, And the pixel electrode 231 of the third liquid crystal cell Clc3 of the pixel Psub2 is charged with the data voltage. Also, the third transistor T3 of the first sub-pixel Psub1 is turned on in response to the odd reset pulse RP (o) n occurring after a predetermined period of time from the gate pulse GPn. Therefore, the pixel electrode 221 of the second liquid crystal cell Clc2 of the first sub-pixel Psub1 is charged with the second common voltage. Furthermore, since the shift register of the gate driving circuit 110 does not generate the reset reset pulse RP (e) n, the fifth transistor T5 of the second sub-pixel Psub2 is not turned on.

결국, 도 9와 같이 3D 모드에서 픽셀(P)의 메인 픽셀(Pm), 제2 서브 픽셀(Psub2)은 영상을 표시하나, 제1 서브 픽셀(Psub1)은 블랙 스트라이프로 구현된다. 즉, 3D 모드에서 패턴 리타더(30)가 표시패널(10)의 위로 잘못 정렬되어 합착된 경우 표시패널(10)의 제1 서브 픽셀(Psub1)들을 블랙 스트라이프로 구현함으로써, 패턴 리타더(30)의 정렬 오차를 줄일 수 있고, 이로 인한 상하 시야각 감소를 개선할 수 있다.
As shown in FIG. 9, the main pixel Pm and the second sub-pixel Psub2 of the pixel P in the 3D mode display an image while the first sub-pixel Psub1 is implemented as a black stripe. That is, when the pattern retarder 30 is misaligned and aligned on the display panel 10 in the 3D mode, the first sub-pixels Psub1 of the display panel 10 are implemented as black stripes, ) Can be reduced, and the decrease of the vertical angle of view due to this can be improved.

도 10은 3D 모드에서 표시패널의 제2 서브 픽셀들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터에 입력 및 출력되는 신호들을 보여주는 파형도이다. 도 10에는 3D 모드에서 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터에 입력되는 게이트 쉬프트 클럭(GSC), 제1 내지 제3 게이트 스타트 펄스(GSP1, GSP2, GSP3)이 나타나 있다. 또한, 도 10에는 3D 모드에서 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현하는 경우 쉬프트 레지스터로부터 출력되는 제1 및 제2 게이트 펄스(GP1, GP2)와, 제1 및 제2 기수 리셋 펄스(RP(o)1, RP(o)2)와, 제1 및 제2 우수 리셋 펄스(RP(e)1, RP(e)2)가 나타나 있다.10 is a waveform diagram showing signals input to and output from a shift register when the second sub-pixels of the display panel are implemented in a black stripe in the 3D mode. 10 shows a case where the gate shift clock GSC, the first to third gate start pulses GSP1 and GSP2 (GSP2) input to the shift register when the second subpixels Psub2 of the display panel 10 are implemented in the black stripe in the 3D mode, , GSP3). 10 shows the first and second gate pulses GP1 and GP2 output from the shift register when the second sub-pixels Psub2 of the display panel 10 are implemented in a black stripe in the 3D mode, The second odd reset pulses RP (o) 1 and RP (o) 2 and the first and second best reset pulses RP (e) 1 and RP (e) 2 are shown.

도 5 및 도 10을 참조하면, 게이트 쉬프트 클럭(GSC)은 1 수평기간(1H)을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이를 스윙한다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 3D 모드에서 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현하는 경우 제1 게이트 스타트 펄스(GSP1)는 프레임의 시작 초기에 발생하고, 제2 게이트 스타트 펄스(GSP2)는 발생하지 않으며, 제3 게이트 스타트 펄스(GSP3)는 제1 게이트 스타트 펄스(GSP1)가 발생한 후로부터 소정의 기간 이후에 발생한다. 소정의 기간은 대략 2 내지 수십 수평기간으로 설정될 수 있고, 도 10에서는 설명의 편의를 위해 대략 2 수평기간(2H)으로 설정되었다. 제1 및 제2 게이트 스타트 펄스(GSP1, GSP2)는 대략 1 수평기간(1H) 동안 발생한다.Referring to FIGS. 5 and 10, the gate shift clock GSC swings between the gate high voltage VGH and the gate low voltage VGL with a period of one horizontal period (1H). One horizontal period (1H) refers to a one-line scanning time at which data is written to one line of pixels in the display panel 10. In the case where the second sub-pixels Psub2 of the display panel 10 are implemented in black stripe in the 3D mode, the first gate start pulse GSP1 is generated at the start of the frame and the second gate start pulse GSP2 is generated And the third gate start pulse GSP3 occurs after a predetermined period of time after the first gate start pulse GSP1 is generated. The predetermined period may be set to about 2 to several tens of horizontal periods, and is set to about two horizontal periods (2H) for convenience of explanation in Fig. The first and second gate start pulses GSP1 and GSP2 occur for approximately one horizontal period (1H).

제1 게이트 펄스(GP1)는 제1 게이트 스타트 펄스(GSP1)가 게이트 하이 전압(VGH)으로 발생한 구간 내에서 게이트 쉬프트 클럭(GSC)의 라이징에 동기하여 발생한다. 제2 게이트 펄스(GP2)는 제1 게이트 펄스(GP1)에 이어 순차적으로 발생한다. 제1 및 제2 게이트 펄스(GP1, GP2)는 대략 1 수평기간(1H) 동안 발생한다.The first gate pulse GP1 is generated in synchronization with the rise of the gate shift clock GSC in the section in which the first gate-start pulse GSP1 is generated to the gate high voltage VGH. The second gate pulse GP2 sequentially occurs following the first gate pulse GP1. The first and second gate pulses GP1 and GP2 occur for approximately one horizontal period (1H).

제2 게이트 스타트 펄스(GSP2)가 발생하지 않으므로, 제1 및 제2 기수 리셋 펄스(RP(o)1, RP(o)2)는 발생하지 않는다. 제1 우수 리셋 펄스(RP(e)1)는 제3 게이트 스타트 펄스(GSP3)가 게이트 하이 전압(VGH)으로 발생한 구간 내에서 게이트 쉬프트 클럭(GSC)의 라이징에 동기하여 발생한다. 제2 우수 리셋 펄스(RP(e)2)는 제1 우수 리셋 펄스(RP(e)1)에 이어 순차적으로 발생한다. 제1 및 제2 우수 리셋 펄스(RP(e)1, RP(e)2)는 대략 1 수평기간(1H) 동안 발생한다.
The first and second odd reset pulses RP (o) 1 and RP (o) 2) do not occur because the second gate start pulse GSP2 does not occur. The first best reset pulse RP (e) 1 is generated in synchronization with the rising of the gate shift clock GSC within the period in which the third gate start pulse GSP3 is generated to the gate high voltage VGH. The second best reset pulse RP (e) 2 is sequentially generated following the first best reset pulse RP (e) 1. The first and second best reset pulses RP (e) 1 and RP (e) 2 occur for approximately one horizontal period (1H).

도 11은 3D 모드에서 표시패널의 제2 서브픽셀들을 블랙 스트라이프로 구현하는 경우 표시패널의 픽셀들의 동작을 보여주는 도면이다. 도 11에는 패턴 리타더(30)의 제1 리타더(31)와 제2 리타더(32)가 나타나 있고, 표시패널(10)의 기수 라인의 픽셀들과 우수 라인의 픽셀들이 나타나 있다. 표시패널(10)의 기수 라인의 픽셀들은 제1 리타더(31)와 대향되고, 우수 라인의 픽셀들은 제2 리타더(32)와 대향된다. 도 11에는 패턴 리타더(30)가 표시패널(10)의 아래로 잘못 정렬되어 합착된 경우가 나타나 있다.11 is a view showing the operation of the pixels of the display panel when the second sub-pixels of the display panel are implemented in the black stripe in the 3D mode. 11 shows the first retarder 31 and the second retarder 32 of the pattern retarder 30 and the pixels of the odd line of the display panel 10 and the pixels of the even line are shown. The pixels of the odd line of the display panel 10 are opposed to the first retarder 31 and the pixels of the odd line are opposed to the second retarder 32. [ 11 shows a case in which the pattern retarder 30 is misaligned and adhered to the lower side of the display panel 10.

이하에서, 도 4, 도 10, 및 도 11을 참조하여 3D 모드에서 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현하는 경우 픽셀(P)의 동작을 상세히 살펴본다. 도 10을 참조하면, 3D 모드에서 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현하는 경우 게이트 구동회로(110)의 쉬프트 레지스터는 게이트 펄스(GPn)를 순차적으로 출력한 후, 소정의 기간 이후에 우수 리셋 펄스(RP(e)n)를 출력하나, 기수 리셋 펄스(RP(o)n)를 출력하지 않는다. 소정의 기간은 대략 2 내지 수십 수평기간으로 설정될 수 있고, 도 10에서는 설명의 편의를 위해 대략 2 수평기간(2H)으로 설정되었다.Hereinafter, the operation of the pixel P when the second sub-pixels Psub2 of the display panel 10 are implemented in the black stripe in the 3D mode will be described in detail with reference to FIGS. 4, 10, and 11. FIG. 10, when the second sub-pixels Psub2 of the display panel 10 are implemented in black stripe in the 3D mode, the shift register of the gate driving circuit 110 sequentially outputs the gate pulse GPn (E (n) n) but does not output the odd reset pulse RP (o) n after a predetermined period. The predetermined period may be set to about 2 to several tens of horizontal periods, and is set to about two horizontal periods (2H) for convenience of explanation in Fig.

도 11을 참조하면, 메인 픽셀(Pm)의 제1 트랜지스터(T1)와, 제1 서브 픽셀(Psub1)의 제2 트랜지스터(T2)와, 제2 서브 픽셀(Psub2)의 제4 트랜지스터(T4)는 게이트 펄스(GPn)에 응답하여 턴-온된다. 그러므로, 메인 픽셀(Pm)의 제1 액정셀(Clc1)의 화소 전극(211)과, 제1 서브 픽셀(Psub1)의 제2 액정셀(Clc2)의 화소 전극(221)과, 제2 서브 픽셀(Psub2)의 제3 액정셀(Clc3)의 화소 전극(231)은 데이터 전압으로 충전된다. 또한, 제2 서브 픽셀(Psub2)의 제5 트랜지스터(T5)는 게이트 펄스(GPn)보다 소정의 기간 이후에 발생하는 우수 리셋 펄스(RP(e)n)에 응답하여 턴-온된다. 그러므로, 제2 서브 픽셀(Psub2)의 제3 액정셀(Clc2)의 화소 전극(231)에는 제2 공통전압이 충전된다. 나아가, 게이트 구동회로(110)의 쉬프트 레지스터는 기수 리셋 펄스(RP(o)n)를 발생하지 않으므로, 제1 서브 픽셀(Psub1)의 제3 트랜지스터(T3)는 턴-온되지 않는다.11, the first transistor T1 of the main pixel Pm, the second transistor T2 of the first sub-pixel Psub1, the fourth transistor T4 of the second sub-pixel Psub2, Is turned on in response to the gate pulse GPn. Therefore, the pixel electrode 211 of the first liquid crystal cell Clc1 of the main pixel Pm, the pixel electrode 221 of the second liquid crystal cell Clc2 of the first subpixel Psub1, And the pixel electrode 231 of the third liquid crystal cell Clc3 of the pixel Psub2 is charged with the data voltage. In addition, the fifth transistor T5 of the second sub-pixel Psub2 is turned on in response to the reset pulse RP (e) n generated after a predetermined period of time from the gate pulse GPn. Therefore, the pixel electrode 231 of the third liquid crystal cell Clc2 of the second sub-pixel Psub2 is charged with the second common voltage. Further, since the shift register of the gate drive circuit 110 does not generate the odd reset pulse RP (o) n, the third transistor T3 of the first sub-pixel Psub1 is not turned on.

결국, 도 11과 같이 3D 모드에서 픽셀(P)의 메인 픽셀(Pm), 제1 서브 픽셀(Psub1)은 영상을 표시하나, 제2 서브 픽셀(Psub2)은 블랙 스트라이프로 구현된다. 즉, 3D 모드에서 패턴 리타더(30)가 표시패널(10)의 아래로 잘못 정렬되어 합착된 경우 표시패널(10)의 제2 서브 픽셀(Psub2)들을 블랙 스트라이프로 구현함으로써, 패턴 리타더(30)의 정렬 오차를 줄일 수 있고, 이로 인한 상하 시야각 감소를 개선할 수 있다.
As shown in FIG. 11, in the 3D mode, the main pixel Pm and the first sub-pixel Psub1 of the pixel P display an image while the second sub-pixel Psub2 is implemented as a black stripe. That is, when the pattern retarder 30 is misaligned and adhered to the bottom of the display panel 10 in the 3D mode, the second sub-pixels Psub2 of the display panel 10 are implemented as black stripes, 30 can be reduced and the vertical angle of view can be reduced.

본 발명은 하나의 픽셀을 메인픽셀과 제1 및 제2 서브 픽셀들로 분할하고, 패턴 리타더가 위로 잘못 정렬되어 합착이 된 경우 메인 픽셀의 하부에 위치하는 제1 서브 픽셀을 블랙 스트라이프로 구현하고, 패턴 리타더가 아래로 잘못 정렬되어 합착이 된 경우 메인 픽셀의 상부에 위치하는 제2 서브 픽셀을 블랙 스트라이프로 구현한다. 패턴 리타더가 정확히 정렬된 경우, 제1 및 제2 서브 픽셀들 중 어느 하나를 블랙 스트라이프로 구현한다. 그 결과, 본 발명은 패턴 리타더의 정렬 오차로 인한 상하 시야각 감소를 줄일 수 있다.The present invention divides one pixel into a main pixel and first and second subpixels, and when the pattern retarder is misaligned up to the top, the first subpixel located at the bottom of the main pixel is implemented as a black stripe And the second subpixel located at the upper portion of the main pixel is embodied as a black stripe when the pattern retarder is misaligned downward and is cemented. If the pattern retarder is correctly aligned, any one of the first and second sub-pixels is implemented as a black stripe. As a result, the present invention can reduce the vertical angle of view reduction caused by the alignment error of the pattern retarder.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10: 표시패널 11a: 상부 편광판
11b: 하부 편광판 20: 편광안경
30: 패턴 리타더 31: 제1 리타더
32: 제2 리타더 110: 게이트 구동회로
120: 데이터 구동회로 130: 타이밍 콘트롤러
140: 호스트 시스템 Pm: 메인 픽셀
Psub1: 제1 서브 픽셀 Psub2: 제2 서브 픽셀10: Display panel 11a: Upper polarizer plate
11b: lower polarizer plate 20: polarizing glasses
30: pattern retarder 31: first retarder
32: second retarder 110: gate drive circuit
120: Data driving circuit 130: Timing controller
140: host system Pm: main pixel
Psub1: first sub-pixel Psub2: second sub-pixel

Claims (8)

데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 상기 게이트 라인과 나란한 기수 리셋 라인과 우수 리셋 라인이 형성되고, 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널 및 상기 표시패널의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들에 각각 대응하고 서로 광축이 직교하는 제1 리타더와 제2 리타더를 포함하고 상기 표시패널 전면에 형성되는 패턴 리타더를 구비하고,
상기 픽셀들 각각은,
2D 및 3D 모드에서 영상을 표시하는 메인 픽셀;
상기 메인 픽셀의 하부에 위치하는 제1 서브 픽셀;
상기 메인 픽셀의 상부에 위치하는 제2 서브 픽셀을 포함하고,
상기 2D 모드에서 상기 제1 및 제2 서브 픽셀은 모두 영상을 표시하고,
상기 3D 모드에서 상기 제1 및 제2 서브 픽셀 중 어느 하나는 영상을 표시하고, 또 다른 하나는 블랙 계조를 표시하는 것을 특징으로 하는 입체영상 표시장치.A data line, a gate line intersecting with the data line, a display panel including a plurality of pixels arranged in a matrix form in which an odd reset line and an odd reset line parallel to the gate line are formed, And a pattern retarder formed on the front surface of the display panel, the first retarder and the second retarder having optical axes orthogonal to each other and corresponding to the pixels of the even lines, respectively,
Wherein each of the pixels comprises:
A main pixel for displaying an image in 2D and 3D modes;
A first sub-pixel located below the main pixel;
And a second sub-pixel located above the main pixel,
In the 2D mode, the first and second sub-pixels display an image,
Wherein one of the first and second sub-pixels displays an image and the other of the first and second sub-pixels displays a black gradation in the 3D mode. 제 1 항에 있어서,
상기 메인 픽셀은 상기 게이트 라인으로부터의 게이트 펄스에 응답하여 턴-온되어 상기 데이터 라인의 데이터 전압을 공급하는 제1 트랜지스터와 접속되는 제1 화소 전극과, 제1 공통전압을 공급하는 제1 공통전압 라인과 접속되는 제1 공통전극을 포함하고,
상기 제1 서브 픽셀은 상기 게이트 라인으로부터의 게이트 펄스에 응답하여 턴-온되어 상기 데이터 라인의 데이터 전압을 공급하는 제2 트랜지스터와 상기 기수 리셋 라인으로부터의 기수 리셋 펄스에 응답하여 턴-온되어 제2 공통전압 라인의 제2 공통전압을 공급하는 제3 트랜지스터와 접속되는 제2 화소전극과, 상기 제2 공통전압 라인과 접속되는 제2 공통전극을 포함하고,
상기 제2 서브 픽셀은 상기 게이트 라인으로부터의 게이트 펄스에 응답하여 턴-온되어 상기 데이터 라인의 데이터 전압을 공급하는 제4 트랜지스터와 상기 우수 리셋 라인으로부터의 우수 리셋 펄스에 응답하여 턴-온되어 상기 제2 공통전압 라인의 제2 공통전압을 공급하는 제5 트랜지스터와 접속되는 제3 화소전극과, 상기 제2 공통전압 라인과 접속되는 제3 공통전극을 포함하는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
Wherein the main pixel includes a first pixel electrode connected to a first transistor which is turned on in response to a gate pulse from the gate line and supplies a data voltage of the data line, And a first common electrode connected to the line,
The first sub-pixel is turned on in response to an odd reset pulse from the odd-numbered reset line and a second transistor that is turned on in response to a gate pulse from the gate line to supply a data voltage of the data line, A second common electrode connected to the second common voltage line, the second pixel electrode being connected to a third transistor for supplying a second common voltage of the second common voltage line,
The second sub-pixel is turned on in response to an even reset pulse from the even reset line, and the second sub-pixel is turned on in response to a gate pulse from the gate line to supply a data voltage of the data line, A third pixel electrode connected to a fifth transistor for supplying a second common voltage of the second common voltage line, and a third common electrode connected to the second common voltage line. 제 2 항에 있어서,
상기 기수 리셋 펄스와 우수 리셋 펄스는 상기 3D 모드에서 상기 게이트 펄스보다 2 내지 수십 수평기간 후에 발생하는 것을 특징으로 하는 입체영상 표시장치.3. The method of claim 2,
Wherein the odd reset pulse and the even reset pulse occur in two to several tens of horizontal periods after the gate pulse in the 3D mode. 제 2 항에 있어서,
상기 제2 공통전압은 상기 제1 공통전압에서 킥백전압이 보상된 공통전압인 것을 특징으로 하는 입체영상 표시장치.3. The method of claim 2,
Wherein the second common voltage is a common voltage in which the kickback voltage is compensated at the first common voltage. 제 2 항에 있어서,
상기 2D 모드에서 상기 게이트 펄스를 순차적으로 출력하고 상기 기수 리셋 펄스와 우수 리셋 펄스를 출력하지 않으며, 상기 3D 모드에서 상기 게이트 펄스를 순차적으로 출력하고 상기 기수 리셋 펄스와 우수 리셋 펄스 중 어느 하나를 순차적으로 출력하는 것을 특징으로 하는 게이트 구동회로; 및
상기 게이트 펄스의 출력 시작 타이밍을 제어하는 제1 게이트 스타트 펄스와, 상기 기수 리셋 펄스의 출력 시작 타이밍을 제어하는 제2 게이트 스타트 펄스와, 상기 우수 리셋 펄스의 출력 시작 타이밍을 제어하는 제3 게이트 스타트 펄스와, 상기 게이트 펄스, 기수 리셋 펄스, 및 우수 리셋 펄스의 출력을 제어하는 게이트 쉬프트 클럭을 상기 게이트 구동회로에 공급하는 타이밍 콘트롤러를 더 포함하는 것을 특징으로 하는 입체영상 표시장치.3. The method of claim 2,
And sequentially outputs the gate pulse in the 2D mode and does not output the odd and even reset pulses, sequentially outputs the gate pulse in the 3D mode, and sequentially outputs either the odd reset pulse or the odd reset pulse sequentially A gate driving circuit for driving the gate driving circuit; And
A first gate start pulse for controlling the output start timing of the gate pulse, a second gate start pulse for controlling the output start timing of the odd reset pulse, and a third gate start pulse for controlling the output start timing of the above- Further comprising a timing controller for supplying a gate, a pulse, and a gate shift clock for controlling the output of the gate pulse, the odd-numbered reset pulse, and the excellent reset pulse to the gate driving circuit. 제 5 항에 있어서,
상기 게이트 구동회로는,
상기 2D 및 3D 모드에서 상기 제1 게이트 스타트 펄스를 입력받고 상기 게이트 펄스를 순차적으로 출력하는 게이트 펄스 출력회로;
상기 3D 모드에서 상기 제2 게이트 스타트 펄스를 입력받고 상기 기수 리셋 펄스를 순차적으로 출력하는 기수 리셋 펄스 출력회로; 및
상기 3D 모드에서 상기 제3 게이트 스타트 펄스를 입력받고 상기 우수 리셋 펄스를 순차적으로 출력하는 우수 리셋 펄스 출력회로를 포함하는 것을 특징으로 하는 입체영상 표시장치.6. The method of claim 5,
The gate drive circuit includes:
A gate pulse output circuit receiving the first gate start pulse in the 2D and 3D modes and sequentially outputting the gate pulse;
A radix reset pulse output circuit receiving the second gate start pulse in the 3D mode and outputting the radix reset pulse sequentially; And
And an even reset pulse output circuit receiving the third gate start pulse in the 3D mode and successively outputting the excellent reset pulse. 제 5 항에 있어서,
상기 타이밍 콘트롤러는,
상기 3D 모드에서 상기 제2 게이트 스타트 펄스와 제3 게이트 스타트 펄스 중 어느 하나만을 발생하는 것을 특징으로 하는 입체영상 표시장치.6. The method of claim 5,
The timing controller includes:
And generates only the second gate start pulse and the third gate start pulse in the 3D mode. 제 5 항에 있어서,
상기 제2 게이트 스타트 펄스와 제3 게이트 스타트 펄스는 상기 제1 게이트 스타트 펄스보다 2 내지 수십 수평기간 후에 발생하는 것을 특징으로 하는 입체영상 표시장치.6. The method of claim 5,
Wherein the second gate start pulse and the third gate start pulse occur two to several tens of horizontal periods later than the first gate start pulse.
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