KR101803564B1 - Stereoscopic image display device and driving method thereof - Google Patents

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Abstract

본 발명의 입체영상 표시장치는 데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 상기 게이트 라인과 나란하게 형성되는 블랙 스트라이프 제어라인, 및 상기 데이터 라인 및 게이트 라인의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널을 구비하고, 상기 서브 픽셀들 각각은, 상기 게이트 라인으로부터의 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 제1 액정셀의 화소 전극에 공급하는 제1 트랜지스터를 이용하여, 2D 및 3D 모드에서 영상 데이터를 표시하는 제1 픽셀; 및 상기 게이트 펄스에 응답하여 상기 데이터 전압을 제2 액정셀의 화소 전극에 공급하는 제2 트랜지스터와, 상기 블랙 스트라이프 제어라인으로부터의 블랙 스트라이프 제어신호에 응답하여 상기 블랙 스트라이프 제어신호를 상기 제2 액정셀의 화소 전극에 공급하는 제3 트랜지스터를 이용하여, 2D 모드에서 상기 영상 데이터를 표시하고, 3D 모드에서 블랙 계조를 표시하는 제2 픽셀을 포함하는 것을 특징으로 한다.A three-dimensional image display device of the present invention includes a data line, a gate line intersecting the data line, a black stripe control line formed in parallel with the gate line, and a gate electrode formed in a cell region defined by intersection of the data line and the gate line And a display panel including a plurality of subpixels for supplying a data voltage of the data line to the pixel electrode of the first liquid crystal cell in response to a gate pulse from the gate line, A first pixel for displaying image data in 2D and 3D modes using a transistor; A second transistor for supplying the data voltage to the pixel electrode of the second liquid crystal cell in response to the gate pulse; and a second transistor for supplying the black stripe control signal to the second liquid crystal cell in response to the black stripe control signal from the black stripe control line, And a second pixel for displaying the image data in the 2D mode and displaying the black gradation in the 3D mode using a third transistor for supplying the pixel electrode of the cell.

Description

입체영상 표시장치와 그 구동방법{STEREOSCOPIC IMAGE DISPLAY DEVICE AND DRIVING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a stereoscopic image display device and a method of driving the stereoscopic image display device.

본 발명은 표시패널의 픽셀들 중 일부를 액티브 블랙 스트라이프로 구현하는 패턴 리타더 방식의 입체영상 표시장치와 그 구동방법에 관한 것이다.
The present invention relates to a stereoscopic image display apparatus of a pattern retarder type in which a part of pixels of a display panel is implemented as an active black stripe and a driving method thereof.

입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 3D 영상을 구현한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 또는 시분할 방식으로 표시하고, 편광 안경 또는 액정셔터 안경을 사용하여 입체영상을 구현한다 무안경 방식은 일반적으로 좌우 시차 영상의 광축을 분리하기 위한 패럴렉스 베리어, 렌티큘러 렌즈 등의 광학 부품을 표시 화면의 앞에 또는 뒤에 설치하여 입체영상을 구현한다. The stereoscopic image display device implements a 3D image using a stereoscopic technique or an autostereoscopic technique. The binocular parallax method uses parallax images of right and left eyes with large stereoscopic effect, and can be divided into a spectacular method and a non-spectacular method. The spectacle method realizes a stereoscopic image by using polarizing glasses or liquid crystal shutter glasses by changing the polarization direction of the right and left parallax images to a direct view type display device or projector and displaying them in a time division manner. Such as a parallax barrier or a lenticular lens, for separating the stereoscopic image, is installed in front of or behind the display screen to realize a stereoscopic image.

도 1은 패턴 리타더 방식의 입체영상 표시장치를 나타낸 도면이다. 도 1의 패턴 리타더 방식의 입체영상 표시장치는 표시패널(3) 상에 배치된 패턴 리타더(Patterned Retarder)(5)의 편광 특성과, 사용자가 착용한 편광 안경(6)의 편광특성을 이용하여 입체영상을 구현한다. 입체영상 표시장치는 표시패널(3)에서 이웃하는 라인들에 좌안 이미지(L)와 우안 이미지(R)를 표시하고 패턴 리타더(5)를 통해 편광 안경(6)에 입사되는 편광특성을 스위칭한다. 도 1과 같은 입체영상 표시장치는 좌안 이미지(L)의 편광 특성과 우안 이미지(R)의 편광 특성을 다르게 하여 사용자가 보는 좌안 이미지(L)와 우안 이미지(R)를 공간적으로 분할하여 3D 영상을 구현할 수 있다. 도 1에서 도면부호 '1'은 표시패널(3)에 빛을 조사하는 백라이트 유닛을, 도면부호 '2' 및 '4'는 선편광을 선택하기 위해 표시패널(3)의 상판과 하판에 각각에 부착되는 편광필름을 나타낸다.1 is a diagram showing a three-dimensional image display apparatus of a pattern retarder system. The stereoscopic image display apparatus of the pattern retarder system of FIG. 1 is provided with a polarizing characteristic of the patterned retarder 5 disposed on the display panel 3 and a polarizing characteristic of the polarizing glasses 6 worn by the user To realize a stereoscopic image. The stereoscopic image display apparatus displays a left eye image L and a right eye image R on neighboring lines in the display panel 3 and switches polarization characteristics incident on the polarizing glasses 6 through the pattern retarder 5 do. The stereoscopic image display apparatus as shown in FIG. 1 spatially divides a left-eye image L and a right-eye image R viewed by a user by changing a polarization characteristic of the left-eye image L and a polarization characteristic of the right- Can be implemented. In FIG. 1, reference numeral '1' designates a backlight unit for illuminating the display panel 3, reference numerals '2' and '4' designate the upper and lower plates of the display panel 3, Polarizing film.

도 1과 같은 입체영상 표시장치는 상하 시야각 위치에서 발생되는 크로스토크(Crosstalk)로 인해 3D 영상의 시인성이 떨어지는 단점이 있다. 사용자의 좌안에 좌안 이미지의 빛만 통과하고 사용자의 우안에 우안 이미지의 빛만 통과하여야 하나, 사용자의 좌안과 우안에 좌안 이미지의 빛과 우안 이미지의 빛이 모두 입사될 때 사용자는 좌안 또는 우안을 통해 좌안 영상과 우안 영상의 빛을 동시에 보는 좌/우안 크로스토크를 느끼게 된다. 사용자가 표시패널(3)을 정면에서 보는 것이 아니라 위에서 바라보거나 아래에서 바라볼 때 정면 시야각 대비 소정의 각도 이상으로 큰 상하 시야각에서부터 사용자의 좌안과 우안 각각에 좌안 이미지의 빛과 우안 이미지의 빛이 동시에 통과되는 크로스토크가 발생한다. 따라서, 도 1과 같은 입체영상 표시장치에서 크로스토크 없는 3D 영상을 볼 수 있는 상하 시야각은 매우 좁다. The stereoscopic image display apparatus as shown in FIG. 1 has a drawback that the visibility of a 3D image is deteriorated due to crosstalk generated at the upper and lower viewing angle positions. When only the light of the left eye image passes through the left eye of the user and only the light of the right eye image passes through the right eye of the user but when both the light of the left eye image and the light of the right eye image are incident on the left and right eyes of the user, I feel the left / right eye crosstalk which simultaneously sees the light of the image and the right eye image. When the user does not view the display panel 3 from the front but views from above or below, the light of the left eye image and the light of the right eye image are displayed on each of the left and right eyes of the user from the upper and lower viewing angles larger than the predetermined angle of view, A crosstalk that passes at the same time occurs. Therefore, the vertical viewing angle at which the 3D image without crosstalk can be seen in the stereoscopic image display apparatus shown in Fig. 1 is very narrow.

일본 공개특허공보 제2002-185983호는 도 1과 같은 입체영상 표시장치의 상하 시야각을 넓히기 위한 방법으로 도 2와 같이 패턴 리타더(5)에 블랙 스트라이프(Black Stripe)를 형성하는 방법을 제안한 바 있다. 사용자가 입체영상 표시장치로부터 일정 거리(D)만큼 떨어진 위치에서 그 입체영상 표시장치를 관찰할 때, 도 2에서 이론적으로 크로스토크가 발생하지 않는 상하 시야각(α)은 표시패널(3)에 형성된 블랙 매트릭스(BM)의 사이즈, 패턴 리타더(5)에 형성된 블랙 스트라이프(BS)의 사이즈, 그리고 표시패널(3)과 패턴 리타더(5) 간의 거리(S)에 의존한다. 상하 시야각(α)은 블랙 매트릭스(BM)의 사이즈와 블랙 스트라이프(BS)의 사이즈가 커질수록 또한, 표시패널(3)과 패턴 리타더(5) 간의 거리가 작을수록 커진다.Japanese Unexamined Patent Application Publication No. 2002-185983 proposes a method of forming a black stripe on the pattern retarder 5 as shown in Fig. 2 as a method for widening the vertical viewing angle of the stereoscopic image display device as shown in Fig. 1 have. When the user observes the stereoscopic image display device at a position distant from the stereoscopic image display device by a predetermined distance D, the upper and lower viewing angles? At which no the crosstalk occurs theoretically in Fig. 2 are formed on the display panel 3 The size of the black matrix BM, the size of the black stripe BS formed in the pattern retarder 5, and the distance S between the display panel 3 and the pattern retarder 5. The upper and lower viewing angles? Increase as the size of the black matrix BM and the size of the black stripe BS become larger and the distance between the display panel 3 and the pattern retarder 5 becomes smaller.

도 2와 같이 패턴 리타더(5)에 블랙 스트라이프(BS)가 형성된 입체영상 표시장치는 블랙 스트라이프(BS)로 인하여 기존의 2D만을 표시하는 표시장치보다 휘도가 많이 낮아지게 된다. 또한, 패턴 리타더(5)에 블랙 스트라이프(BS)가 형성된 입체영상 표시장치는 표시패널(3)에 패턴 리타더(5)를 부착시 정밀한 정렬이 요구된다. 패턴 리타더(5)가 정확히 정렬되지 않으면, 블랙 스트라이프(BS)가 제역할을 못하기 때문에, 좌안 영상이 우안에 보여지거나 우안 영상이 좌안에 보여지게 된다. 따라서, 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크(Crosstalk)가 발생할 수 있다. As shown in FIG. 2, a stereoscopic image display device in which a black stripe (BS) is formed on a pattern retarder 5 has a lower luminance than a display device that displays only a 2D image due to a black stripe (BS). Further, in the stereoscopic image display apparatus in which the pattern retarder 5 is provided with black stripe (BS), precise alignment is required when the pattern retarder 5 is attached to the display panel 3. [ If the pattern retarder 5 is not aligned correctly, the black stripes (BS) do not play a role, so that the left eye image is displayed on the right eye or the right eye image is displayed on the left eye. Therefore, a 3D crosstalk in which the left eye image and the right eye image overlap can occur.

이러한 일본 공개특허공보 제2002-185983호에 개시된 입체영상 표시장치의 문제점들을 해결하기 위해, 표시패널의 픽셀들 중 일부를 액티브(active) 블랙 스트라이프(BS)로 제어하는 기술이 제안되고 있다. 하지만, 표시패널의 픽셀들 중 일부를 액티브(active) 블랙 스트라이프(BS)로 제어하는 기술은 3D 모드에서 데이터를 표시하는 픽셀들과 블랙 스트라이프(BS)를 구현하는 픽셀에 따로 신호를 공급해야 하므로, 게이트 구동부의 구동 주파수가 증가하는 문제가 있다. 게이트 구동부의 구동 주파수 증가로 인해, 게이트 구동부의 드라이브 IC(Integrated Circuit) 비용이 상승하게 된다.
In order to solve the problems of the stereoscopic image display device disclosed in Japanese Laid-Open Patent Publication No. 2002-185983, a technique of controlling some of the pixels of the display panel with an active black stripe (BS) has been proposed. However, the technique of controlling some of the pixels of the display panel with an active black stripe (BS) requires supplying signals separately to pixels displaying data in a 3D mode and pixels implementing a black stripe (BS) , There is a problem that the driving frequency of the gate driver increases. The drive IC (Integrated Circuit) cost of the gate driver increases due to an increase in the driving frequency of the gate driver.

본 발명은 게이트 구동부의 구동 주파수 증가 없이 표시패널의 픽셀들 중 일부를 액티브 블랙 스트라이프로 구현할 수 있는 입체영상 표시장치와 그 구동방법을 제공한다.
The present invention provides a stereoscopic image display apparatus and a method of driving the stereoscopic image display apparatus capable of realizing a part of pixels of a display panel in an active black stripe without increasing a driving frequency of a gate driving unit.

본 발명의 입체영상 표시장치는 데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 상기 게이트 라인과 나란하게 형성되는 블랙 스트라이프 제어라인, 및 상기 데이터 라인 및 게이트 라인의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널을 구비하고, 상기 서브 픽셀들 각각은, 상기 게이트 라인으로부터의 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 제1 액정셀의 화소 전극에 공급하는 제1 트랜지스터를 이용하여, 2D 및 3D 모드에서 영상 데이터를 표시하는 제1 픽셀; 및 상기 게이트 펄스에 응답하여 상기 데이터 전압을 제2 액정셀의 화소 전극에 공급하는 제2 트랜지스터와, 상기 블랙 스트라이프 제어라인으로부터의 블랙 스트라이프 제어신호에 응답하여 상기 블랙 스트라이프 제어신호를 상기 제2 액정셀의 화소 전극에 공급하는 제3 트랜지스터를 이용하여, 2D 모드에서 상기 영상 데이터를 표시하고, 3D 모드에서 블랙 계조를 표시하는 제2 픽셀을 포함하는 것을 특징으로 한다.A three-dimensional image display device of the present invention includes a data line, a gate line intersecting the data line, a black stripe control line formed in parallel with the gate line, and a gate electrode formed in a cell region defined by intersection of the data line and the gate line And a display panel including a plurality of subpixels for supplying a data voltage of the data line to the pixel electrode of the first liquid crystal cell in response to a gate pulse from the gate line, A first pixel for displaying image data in 2D and 3D modes using a transistor; A second transistor for supplying the data voltage to the pixel electrode of the second liquid crystal cell in response to the gate pulse; and a second transistor for supplying the black stripe control signal to the second liquid crystal cell in response to the black stripe control signal from the black stripe control line, And a second pixel for displaying the image data in the 2D mode and displaying the black gradation in the 3D mode using a third transistor for supplying the pixel electrode of the cell.

본 발명의 입체영상 표시장치의 구동방법은 데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 및 상기 데이터 라인 및 게이트 라인의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널을 구비하는 입체영상 표시장치에 있어서, 상기 게이트 라인으로부터의 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 제1 액정셀의 화소 전극에 공급하는 제1 트랜지스터를 이용하여, 2D 및 3D 모드에서 영상 데이터를 상기 서브 픽셀들 각각의 제1 픽셀에 표시하는 단계; 및 상기 게이트 펄스에 응답하여 상기 데이터 전압을 제2 액정셀의 화소 전극에 공급하는 제2 트랜지스터와, 상기 게이트 라인과 나란하게 형성되는 블랙 스트라이프 제어라인으로부터의 블랙 스트라이프 제어신호에 응답하여 상기 블랙 스트라이프 제어신호를 상기 제2 액정셀의 화소 전극에 공급하는 제3 트랜지스터를 이용하여, 2D 모드에서 영상 데이터를 상기 서브 픽셀들 각각의 제2 픽셀에 표시하고, 3D 모드에서 블랙 계조를 상기 제2 픽셀에 표시하는 단계를 포함하는 것을 특징으로 한다.
A method of driving a stereoscopic image display device according to the present invention includes a display panel including a plurality of subpixels formed in a cell region defined by a data line, a gate line crossing the data line, and a crossing of the data line and the gate line, A first transistor for supplying a data voltage of the data line to the pixel electrode of the first liquid crystal cell in response to a gate pulse from the gate line, Displaying data at a first pixel of each of the subpixels; A second transistor for supplying the data voltage to the pixel electrode of the second liquid crystal cell in response to the gate pulse; and a second transistor for supplying the data voltage to the pixel electrode of the second liquid crystal cell in response to the black stripe control signal from the black stripe control line formed in parallel with the gate line. Pixels in the 2D mode and a black matrix in the 3D mode using the third transistor for supplying a control signal to the pixel electrodes of the second liquid crystal cell, On the display screen.

본 발명은 블랙 스트라이프를 구현하는 픽셀들 각각의 화소 전극과 블랙 스트라이프 제어라인을 3D 모드에서만 접속시킨다. 따라서, 블랙 스트라이프를 구현하는 픽셀들 각각의 화소 전극에는 2D 모드에서 데이터전압이 충전되고, 3D 모드에서 블랙 계조 전압이 충전된다. 그 결과, 본 발명은 3D 모드에서 게이트 구동부의 구동 주파수 증가 없이 블랙 스트라이프를 구현할 수 있으며, 게이트 구동부의 비용을 절감할 수 있다.The present invention connects the pixel electrodes of each of the pixels which implement the black stripe and the black stripe control line only in the 3D mode. Therefore, the pixel electrode of each pixel that implements the black stripe is charged with the data voltage in the 2D mode, and the black gradation voltage is charged in the 3D mode. As a result, the present invention can implement a black stripe without increasing the driving frequency of the gate driver in the 3D mode, and the cost of the gate driver can be reduced.

또한, 본 발명은 3D 모드에서 블랙 스트라이프 제어라인에 블랙 계조 전압을 직류로 공급한다. 그 결과, 본 발명은 3D 모드에서 블랙 스트라이프를 구현하는 픽셀들 각각의 화소 전극에 킥백전압이 발생하지 않으므로, 완벽한 블랙 계조를 구현할 수 있다.
Further, the present invention supplies a black gradation voltage to the black stripe control line in a direct current in the 3D mode. As a result, the present invention can realize a perfect black gradation because no kickback voltage is generated in the pixel electrodes of the pixels implementing the black stripe in the 3D mode.

도 1은 패턴 리타더 방식의 입체영상 표시장치를 나타내는 도면이다.
도 2는 패턴 리타더에 블랙 스트라이프가 형성된 입체영상 표시장치를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다.
도 4는 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다.
도 5는 본 발명의 실시예에 따른 표시패널의 서브 픽셀들의 일부를 상세히 보여주는 회로도이다.
도 6은 2D 모드에서 도 5의 서브 픽셀에 공급되는 게이트 펄스, 블랙 스트라이프 제어신호, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다.
도 7은 3D 모드에서 도 5의 서브 픽셀에 공급되는 게이트 펄스, 블랙 스트라이프 제어신호, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다.1 is a view showing a pattern retarder type stereoscopic image display apparatus.
2 is a view showing a stereoscopic image display apparatus in which a black stripe is formed on a pattern retarder.
3 is a block diagram schematically showing a stereoscopic image display apparatus according to an embodiment of the present invention.
4 is an exploded perspective view showing a display panel, a pattern retarder, and polarized glasses.
5 is a circuit diagram showing a part of subpixels of a display panel in detail according to an embodiment of the present invention.
6 is a waveform diagram showing the gate pulse, the black stripe control signal, and the voltages of the pixel electrode and the common electrode of the first pixel and the second pixel, respectively, supplied to the subpixel of FIG. 5 in the 2D mode.
FIG. 7 is a waveform diagram showing the gate pulse, the black stripe control signal, and the voltages of the pixel electrode and the common electrode of the first pixel and the second pixel, respectively, supplied to the subpixel of FIG. 5 in the 3D mode.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.The stereoscopic image display device of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting diode Diodes, and OLEDs). Although the present invention has been described with reference to liquid crystal display elements in the following embodiments, it should be noted that the present invention is not limited to liquid crystal display elements.

이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
The component name used in the following description may be selected in consideration of easiness of specification, and may be different from the actual product name.

도 3은 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다. 도 4는 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다. 도 3 및 도 4를 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 편광안경(20), 백라이트 유닛(30), 게이트 구동부(110), 데이터 구동부(120), 백라이트 구동부(130), 타이밍 콘트롤러(140), 백라이트 제어부(150), 및 호스트 시스템(160) 등을 포함한다. 3 is a block diagram schematically showing a stereoscopic image display apparatus according to an embodiment of the present invention. 4 is an exploded perspective view showing a display panel, a pattern retarder, and polarized glasses. 3 and 4, the stereoscopic image display apparatus of the present invention includes a display panel 10, polarizing glasses 20, a backlight unit 30, a gate driving unit 110, a data driving unit 120, a backlight driving unit 130, a timing controller 140, a backlight control unit 150, a host system 160, and the like.

표시패널(10)은 타이밍 콘트롤러(140)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 유리기판 상에는 데이터 라인들과 게이트 라인들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인들과 게이트 라인들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 TFT 어레이가 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다.The display panel 10 displays an image under the control of the timing controller 140. In the display panel 10, a liquid crystal layer is formed between two glass substrates. On the lower glass substrate of the display panel 10, data lines and gate lines (or scan lines) are formed so as to intersect with each other, and pixels are formed in a matrix in the cell regions defined by the data lines and gate lines So that the arranged TFT array is formed. Each of the pixels of the display panel 10 is connected to the thin film transistor and driven by an electric field between the pixel electrode and the common electrode.

표시패널(10)의 픽셀들 각각은 제1 내지 제n(n은 2 이상의 자연수) 색의 서브 픽셀(PSUB)들을 포함할 수 있다. 예를 들어, 표시패널(10)의 픽셀들 각각은 제1 내지 제3 색의 서브 픽셀(PSUB)들을 포함하고, 제1 색의 서브 픽셀은 적색 서브픽셀, 제2 색의 서브 픽셀은 녹색 서브픽셀, 제3 색의 서브 픽셀은 청색 서브픽셀로 구현될 수 있다. 서브픽셀(PSUB)들 각각은 2D 모드 및 3D 모드에서 영상 데이터를 표시하는 제1 픽셀(P1)과 2D 모드에서 영상 데이터를 표시하고, 3D 모드에서 블랙 계조를 표시함으로써 블랙 스트라이프 역할을 하는 제2 픽셀(P2)로 분할된다. 서브 픽셀(PSUB)들 각각에 대한 자세한 설명은 도 6을 결부하여 후술한다.Each of the pixels of the display panel 10 may include first to n-th (P is a natural number) sub-pixels (P SUB ). For example, each of the pixels of the display panel 10 includes sub-pixels P SUB of the first through third colors, the sub-pixels of the first color are red sub-pixels, the sub-pixels of the second color are green Subpixel, and a third color subpixel may be embodied as a blue subpixel. Each of the sub-pixels P SUB includes a first pixel P1 for displaying image data in a 2D mode and a 3D mode, a first pixel P1 for displaying image data in a 2D mode, and a black matrix And divided into two pixels (P2). A detailed description of each of the sub-pixels P SUB will be given later with reference to FIG.

표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다. 이하에서, 본 발명은 TN 모드인 경우를 중심으로 설명하였지만, 이에 한정되지 않으며, 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.On the upper glass substrate of the display panel 10, a color filter array including a black matrix, a color filter, a common electrode, and the like is formed. The common electrode is formed on the upper glass substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode, and a horizontal electric field such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode in the driving method. The liquid crystal mode of the display panel 10 is not limited to the TN mode, the VA mode, the IPS mode, and the FFS mode described above, Can be implemented.

표시패널(10)은 대표적으로 백라이트 유닛(30)으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛(30)은 백라이트 유닛 구동부(130)로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛(30)은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛(30)의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.The display panel 10 is typically a transmissive liquid crystal display panel that modulates light from the backlight unit 30. The backlight unit 30 includes a light source, a light guide plate (or diffusion plate), and a plurality of optical sheets that are turned on in response to a driving current supplied from the backlight unit driving unit 130. The backlight unit 30 may be implemented as a direct type backlight unit or an edge type backlight unit. The light sources of the backlight unit 30 include any one of a light source of a HCFL (Cold Cathode Fluorescent Lamp), a CCFL (Cold Cathode Fluorescent Lamp), an EEFL (External Electrode Fluorescent Lamp) can do.

백라이트 유닛 구동부(130)는 백라이트 유닛(30)의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부(130)는 백라이트 제어부(150)의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부(150)는 호스트 시스템(160)으로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 유닛 구동부(130)에 출력한다. 백라이트 제어부(150)는 타이밍 콘트롤러(140)에 포함될 수도 있다.The backlight unit driving unit 130 generates a driving current for turning on the light sources of the backlight unit 30. The backlight unit driving unit 130 turns on / off the driving current supplied to the light sources under the control of the backlight control unit 150. The backlight control unit 150 converts the backlight control data obtained by adjusting the backlight brightness and the lighting timing according to the global / local dimming signal DIM input from the host system 160 into the backlight unit driving unit 130 . The backlight control unit 150 may be included in the timing controller 140.

도 4를 참조하면, 표시패널(10)의 상부 유리기판에는 상부 편광판(11a)가 부착되고, 하부 유리기판에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 직교된다. 또한, 상부 유리기판과 하부 유리기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.Referring to FIG. 4, an upper polarizer 11a is attached to the upper glass substrate of the display panel 10, and a lower polarizer 11b is attached to the lower glass substrate. The light transmission axis r1 of the upper polarizer plate 11a and the light transmission axis r2 of the lower polarizer plate 11b are orthogonal. An alignment film for setting a pre-tilt angle of the liquid crystal is formed on the upper glass substrate and the lower glass substrate. A spacer for maintaining a cell gap of the liquid crystal layer is formed between the upper glass substrate and the lower glass substrate of the display panel 10. [

2D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들은 2D 영상을 표시한다. 3D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들은 좌안 영상(또는 우안 영상)을 표시하고 우수 라인들의 픽셀들은 우안 영상(또는 좌안 영상)을 표시한다. 표시패널(10)의 픽셀들에 표시된 영상의 빛은 상부 편광필름을 통해 표시패널(10) 상에 배치된 패턴 리타더(Patterned Retarder)(40)에 입사된다.In the 2D mode, the pixels of the odd lines of the display panel 10 and the pixels of the even lines display 2D images. In the 3D mode, the pixels of the odd lines of the display panel 10 display the left eye image (or the right eye image), and the pixels of the even lines display the right eye image (or the left eye image). The light of the image displayed on the pixels of the display panel 10 is incident on the patterned retarder 40 disposed on the display panel 10 through the upper polarizing film.

패턴 리타더(40)의 기수 라인들에는 제1 리타더(41)가 형성되고, 우수 라인들에는 제2 리타더(42)가 형성된다. 따라서, 표시패널(10)의 기수 라인들의 픽셀들은 패턴 리타더(40)의 기수 라인들에 형성되는 제1 리타더(41)와 대향되고, 표시패널(10)의 우수 라인들의 픽셀들은 패턴 리타더(40)의 우수 라인들에 형성되는 제2 리타더(42)와 대향된다.A first retarder 41 is formed on the odd number lines of the pattern retarder 40 and a second retarder 42 is formed on the even number lines. The pixels of the odd lines of the display panel 10 are opposed to the first retarder 41 formed on the odd lines of the pattern retarder 40 and the pixels of the even lines of the display panel 10 are opposed to the pattern retarder 40. [ And is opposed to the second retarder 42 formed on the even lines of the further 40. [

제1 리타더(41)는 표시패널(10)로부터의 빛의 위상값을 +λ/4(λ는 빛의 파장) 만큼 지연시킨다. 제2 리타더(42)는 표시패널(10)로부터의 빛의 위상값을 -λ/4 만큼 지연시킨다. 제1 리타더(41)의 광축(optic axis)(r3)과 제2 리타더(42)의 광축(r4)은 서로 직교된다. 패턴 리타더(40)의 제1 리타더(41)는 제1 원편광(좌원편광)만을 통과시키도록 구현될 수 있다. 제2 리타더(42)는 제2 원편광(우원편광)만을 통과시키도록 구현될 수 있다.The first retarder 41 delays the phase value of light from the display panel 10 by +? / 4 (? Is the wavelength of light). The second retarder 42 delays the phase value of light from the display panel 10 by -λ / 4. The optic axis r3 of the first retarder 41 and the optical axis r4 of the second retarder 42 are orthogonal to each other. The first retarder 41 of the pattern retarder 40 may be implemented to pass only the first circularly polarized light (left circularly polarized light). The second retarder 42 may be implemented to pass only the second circularly polarized light (right circularly polarized light).

편광 안경(20)의 좌안 편광필터는 패턴 리타더(40)의 제1 리타더(41)와 동일한 광축을 가진다. 편광 안경(20)의 우안 편광필터는 패턴 리타더(40)의 제2 리타더(42)와 동일한 광축을 가진다. 예를 들어, 편광 안경(20)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(20)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 사용자는 3D 영상을 감상할 때 편광 안경을 쓰고, 2D 영상을 감상할 때 편광 안경을 벗어야 한다.The left eye polarizing filter of the polarizing glasses 20 has the same optical axis as the first retarder 41 of the pattern retarder 40. The right eye polarizing filter of the polarizing glasses 20 has the same optical axis as the second retarder 42 of the pattern retarder 40. [ For example, the left eye polarizing filter of the polarizing glasses 20 can be selected as a left circular polarization filter, and the right eye polarizing filter of the polarizing glasses 20 can be selected as a right circular polarization filter. The user wears polarized glasses when viewing 3D images, and polarized glasses should be removed when viewing 2D images.

결국, 패턴 리타더 방식의 입체영상 표시장치에서, 표시패널(10)의 기수 라인들의 픽셀들에 표시되는 좌안 영상은 제1 리타더(41)를 통과하여 좌원편광으로 변환되고, 우수 라인들의 픽셀들에 표시되는 우안 영상은 제2 리타더(42)를 통과하여 우원편광으로 변환된다. 좌원편광은 편광 안경(20)의 좌안 편광필터를 통과하여 사용자의 좌안에 도달하게 되고, 우원편광은 편광 안경(20)의 우안 편광필터를 통과하여 사용자의 우안에 도달하게 된다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.As a result, in the three-dimensional image display apparatus of the pattern retarder type, the left eye image displayed on the pixels of the odd-numbered lines of the display panel 10 passes through the first retarder 41 and is converted into the left- The right eye image displayed on the right eye passes through the second retarder 42 and is converted into right-handed circularly polarized light. The left circularly polarized light passes through the left eye polarizing filter of the polarizing glasses 20 to reach the left eye of the user and the right circularly polarized light passes through the right eye polarizing filter of the polarizing glasses 20 to reach the right eye of the user. Therefore, the user sees only the left eye image through the left eye, and only the right eye image through the right eye.

데이터 구동부(120)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(140)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터 라인(D)들에 공급된다.The data driver 120 includes a plurality of source drive ICs. The source driver ICs convert the image data (RGB) input from the timing controller 140 into a positive / negative gamma compensation voltage to generate positive / negative analog data voltages. Positive / negative polarity analog data voltages output from the source drive ICs are supplied to the data lines D of the display panel 10.

게이트 구동부(110)는 타이밍 콘트롤러(140)의 제어 하에 데이터전압에 동기되는 게이트 펄스를 표시패널(10)의 게이트 라인(G)들에 순차적으로 공급한다. 게이트 구동부(110)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성될 수 있다. 또는, 게이트 구동부(110)는 GIP(Gate Drive IC in Panel) 방식으로 표시패널(10)의 하부 기판상에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 쉬프터는 PCB(Printed Circuit Board)상에 실장되고, 쉬프트 레지스터는 표시패널(10)의 하부 기판상에 형성될 수 있다.The gate driver 110 sequentially supplies a gate pulse synchronized with the data voltage to the gate lines G of the display panel 10 under the control of the timing controller 140. The gate driver 110 may be composed of a plurality of gate drive integrated circuits each including a shift register, a level shifter for converting an output signal of the shift register into a swing width suitable for TFT driving of the liquid crystal cell, have. Alternatively, the gate driver 110 may be formed directly on the lower substrate of the display panel 10 using a gate drive IC in panel (GIP) method. In the case of the GIP method, the level shifter is mounted on a PCB (Printed Circuit Board), and the shift register can be formed on the lower substrate of the display panel 10. [

타이밍 콘트롤러(140)는 호스트 시스템(160)으로부터 출력된 영상 데이터(RGB)와 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 구동부 제어신호를 게이트 구동부(110)로 출력하고, 데이터 구동부 제어신호를 데이터 구동부(120)로 출력한다. 게이트 구동부 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 및 게이트 출력 인에이블 신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부(110)의 출력 타이밍을 제어한다.The timing controller 140 controls the timing of the video data RGB output from the host system 160 and the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the data enable signal DE, and the clock signal CLK And outputs a gate driver control signal to the gate driver 110 and a data driver control signal to the data driver 120 based on the signals. The gate driver control signal includes a gate start pulse GSP, a gate shift clock GSC, and a gate output enable signal GOE. The gate start pulse (GSP) controls the timing of the first gate pulse. The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate driver 110. [

데이터 구동부 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.The data driver control signal includes a source start pulse (SSP), a source sampling clock (SSC), a source output enable (SOE) signal, a polarity control signal (POL) . The source start pulse SSP controls the data sampling start timing of the data driver 120. The source sampling clock is a clock signal that controls the sampling operation of the data driver 120 based on the rising or falling edge. The source start pulse SSP and the source sampling clock SSC may be omitted if the digital video data to be input to the data driver 120 is transmitted in accordance with the mini LVDS (Low Voltage Differential Signaling) interface standard. The polarity control signal POL inverts the polarity of the data voltage output from the data driver 120 to L (L is a natural number) horizontal period period. The source output enable signal SOE controls the output timing of the data driver 120.

또한, 타이밍 콘트롤러(140)는 블랙 스트라이프 제어신호 공급부(141)를 포함할 수 있다. 블랙 스트라이프 제어신호 공급부(141)는 블랙 스트라이프 제어신호(CBS)를 표시패널(10)의 블랙 스트라이프 제어라인(CL)에 공급한다. 블랙 스트라이프 제어신호 공급부(141)는 2D 모드에서 로우 레벨 전압(L)의 블랙 스트라이프 제어신호(CBS)를 출력하고, 3D 모드에서 하이 레벨 전압(H)의 블랙 스트라이프 제어신호(CBS)를 출력한다. 블랙 스트라이프 제어신호 공급부(141)에 대한 자세한 설명은 도 5를 결부하여 후술한다.In addition, the timing controller 140 may include a black stripe control signal supply unit 141. Black stripe control signal supply unit 141 supplies a control signal to the black stripes (BS C) a black stripe control line (CL) of the display panel 10. Black stripe control signal supply unit 141 is a black stripe control signal (C BS) of the black stripes control signal (C BS), an output, and a high level voltage (H) in the 3D mode, a low level voltage (L) in the 2D mode, the Output. A detailed description of the black stripe control signal supply unit 141 will be given later with reference to FIG.

호스트 시스템(160)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip, 이하 "SoC"라 함)을 포함하여 외부 비디오 소스 기기로부터 입력된 영상 데이터들을 표시패널(10)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환할 수 있다. 또한, 호스트 시스템(160)은 3D 포맷터를 포함하여 외부 비디오 소스 기기로부터 입력된 영상 데이터들을 3D 모드에서 3D 포맷으로 변환할 수 있다. 호스트 시스템(160)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 콘트롤러(140)에 공급한다. 호스트 시스템(160)은 타이밍 신호들(Vsync, Hsync, DE, CLK)과 2D 모드와 3D 모드를 구분할 수 있는 모드신호(MODE) 등을 타이밍 콘트롤러(140)에 공급한다.
The host system 160 includes a system on chip (hereinafter referred to as "SoC") with a built-in scaler to display image data input from an external video source device on the display panel 10 It can be converted into a data format of a proper resolution. In addition, the host system 160 may include a 3D formatter to convert image data input from an external video source device from the 3D mode to the 3D format. The host system 160 supplies the video data RGB to the timing controller 140 through an interface such as a low voltage differential signaling (LVDS) interface or a transition minimized differential signaling (TMDS) interface. The host system 160 supplies the timing controller 140 with a timing signal (Vsync, Hsync, DE, CLK), a mode signal (MODE) capable of distinguishing between the 2D mode and the 3D mode.

도 5는 본 발명의 실시예에 따른 표시패널의 서브 픽셀들의 일부를 상세히 보여주는 회로도이다. 도 5를 참조하면, 게이트 라인(Gn(n은 자연수))과 데이터 라인(Dm(m은 자연수))의 교차로 형성된 셀 영역에 서브 픽셀(PSUB)들이 형성된다. 게이트 라인(Gn)과 나란한 방향으로 상부 공통전극(Vcomc), 하부 공통전극(Vcomd), 및 블랙 스트라이프 제어라인(CL)이 형성된다. TN 모드에서 상부 공통전극(Vcomc)은 상부 기판상에 형성되고, 하부 공통전극(Vcomd)은 하부 기판상에 형성된다.5 is a circuit diagram showing a part of subpixels of a display panel in detail according to an embodiment of the present invention. 5, subpixels P SUB are formed in a cell region formed by the intersection of a gate line Gn (n is a natural number) and a data line Dm (m is a natural number). An upper common electrode Vcomc, a lower common electrode Vcomd, and a black stripe control line CL are formed in a direction parallel to the gate line Gn. In the TN mode, the upper common electrode Vcomc is formed on the upper substrate, and the lower common electrode Vcomd is formed on the lower substrate.

블랙 스트라이프 제어라인(CL)은 블랙 스트라이프 제어신호 공급부(141)로부터 블랙 스트라이프 제어신호(CBS)를 입력받는다. 블랙 스트라이프 제어신호 공급부(141)는 멀티플렉서로 구현될 수 있다. 블랙 스트라이프 제어신호 공급부(141)에는 로우 레벨 전압(L)과 하이 레벨 전압(H), 및 2D 모드 및 3D 모드를 구분할 수 있는 모드 신호(MODE)가 입력된다. 블랙 스트라이프 제어신호 공급부(141)는 모드 신호(MODE)에 따라 2D 모드에서 로우 레벨 전압(L)을 출력하고, 3D 모드에서 하이 레벨 전압(H)을 출력한다. 구체적으로, 블랙 스트라이프 제어신호 공급부(141)는 2D 모드를 나타내는 모드 신호(MODE)가 입력되는 경우, 로우 레벨 전압(L)을 출력한다. 블랙 스트라이프 제어신호 공급부(141)는 3D 모드를 나타내는 모드 신호(MODE)가 입력되는 경우, 하이 레벨 전압(H)을 출력한다. 블랙 스트라이프 제어신호 공급부(141)는 타이밍 콘트롤러(140)에 내장될 수 있다.The black stripe control line CL receives the black stripe control signal C BS from the black stripe control signal supply unit 141. The black stripe control signal supply section 141 may be implemented as a multiplexer. The black stripe control signal supply unit 141 receives a low level voltage L and a high level voltage H and a mode signal MODE capable of distinguishing the 2D mode and the 3D mode. The black stripe control signal supply unit 141 outputs the low level voltage L in the 2D mode and the high level voltage H in the 3D mode according to the mode signal MODE. Specifically, the black stripe control signal supply unit 141 outputs the low level voltage L when the mode signal MODE indicating the 2D mode is input. The black stripe control signal supply unit 141 outputs a high level voltage H when a mode signal MODE indicating the 3D mode is input. The black stripe control signal supply unit 141 may be embedded in the timing controller 140. [

서브 픽셀(PSUB)들 각각은 제1 픽셀(P1)과 제2 픽셀(P2)을 포함한다. 제1 픽셀(P1)은 2D 및 3D 모드에서 영상 데이터를 표시한다. 제2 픽셀(P2)은 2D 모드에서 영상 데이터를 표시하는 반면, 3D 모드에서 블랙 계조를 표시한다. 즉, 제2 픽셀(P2)은 3D 모드에서 블랙 스트라이프의 역할을 한다.Each of the sub-pixels P SUB includes a first pixel P1 and a second pixel P2. The first pixel P1 displays image data in 2D and 3D modes. The second pixel P2 displays the image data in the 2D mode, while displaying the black gradation in the 3D mode. That is, the second pixel P2 serves as a black stripe in the 3D mode.

제1 픽셀(P1)은 제1 액정셀(Clc1)과 제1 스토리지 캐패시터(Cst1)를 포함한다. 제1 액정셀(Clc1)의 화소전극(12)은 제1 트랜지스터(T1)의 드레인 전극과 접속된다. 제1 트랜지스터(T1)의 게이트 전극은 게이트 라인(Gn)에 접속되고, 소스 전극은 데이터 라인(Dm)에 접속된다. 제1 트랜지스터(T1)는 게이트 라인(Gn)의 게이트 펄스(GPn)에 응답하여 턴-온되어 데이터 라인(Dm)의 데이터 전압을 제1 액정셀(Clc1)의 화소전극(12)에 공급한다. 제1 액정셀(Clc1)의 공통전극(13)은 상부 유리기판에 형성된 상부 공통전극(Vcomc)에 접속된다. 따라서, 제1 픽셀(P1)은 제1 액정셀(Clc1)의 화소전극(12) 및 공통전극(13)의 전압 차에 따라 블랙 계조(G0) 내지 화이트 계조(G255)를 표현하게 된다.The first pixel P1 includes a first liquid crystal cell Clc1 and a first storage capacitor Cst1. The pixel electrode 12 of the first liquid crystal cell Clc1 is connected to the drain electrode of the first transistor T1. The gate electrode of the first transistor T1 is connected to the gate line Gn, and the source electrode thereof is connected to the data line Dm. The first transistor T1 is turned on in response to the gate pulse GPn of the gate line Gn to supply the data voltage of the data line Dm to the pixel electrode 12 of the first liquid crystal cell Clc1 . The common electrode 13 of the first liquid crystal cell Clc1 is connected to the upper common electrode Vcomc formed on the upper glass substrate. Accordingly, the first pixel P1 represents the black gradation G0 to the white gradation G255 according to the voltage difference between the pixel electrode 12 and the common electrode 13 of the first liquid crystal cell Clc1.

제1 스토리지 캐패시터(Cst1)의 제1 전극(14)은 제1 트랜지스터(T1)의 드레인 전극과 접속된다. 제1 액정셀(Clc1)의 화소전극(12) 및 제1 스토리지 캐패시터(Cst1)의 제1 전극(14)은 제1 트랜지스터(T1)의 드레인 전극과 병렬 접속된다. 제1 스토리지 캐패시터(Cst1)의 제2 전극(15)은 하부 공통전극(Vcomd)과 접속된다. 상부 공통전극(Vcomc)과 하부 공통전극(Vcomd)에는 동일한 공통전압(Vcom)이 공급된다. 따라서, 제1 스토리지 캐패시터(Cst1)는 제1 액정셀(Clc1)의 화소전극(12)에 충전된 데이터 전압을 다음 데이터 전압이 들어올 때까지 일정시간 동안 유지해준다.The first electrode 14 of the first storage capacitor Cst1 is connected to the drain electrode of the first transistor T1. The pixel electrode 12 of the first liquid crystal cell Clc1 and the first electrode 14 of the first storage capacitor Cst1 are connected in parallel with the drain electrode of the first transistor T1. The second electrode 15 of the first storage capacitor Cst1 is connected to the lower common electrode Vcomd. The same common voltage Vcom is supplied to the upper common electrode Vcomc and the lower common electrode Vcomd. Accordingly, the first storage capacitor Cst1 maintains the data voltage charged in the pixel electrode 12 of the first liquid crystal cell Clc1 for a predetermined time until the next data voltage.

제2 픽셀(P2)은 제2 액정셀(Clc2)과 제2 스토리지 캐패시터(Cst2)를 포함한다. 제2 액정셀(Clc2)의 화소전극(16)은 제2 트랜지스터(T2)의 드레인 전극과 접속된다. 제2 트랜지스터(T2)의 게이트 전극은 게이트 라인(Gn)에 접속되고, 소스 전극은 데이터 라인(Dm)에 접속된다. 제2 트랜지스터(T2)는 게이트 라인(Gn)의 게이트 펄스(GPn)에 응답하여 턴-온되어 데이터 라인(Dm)의 데이터 전압을 제2 액정셀(Clc2)의 화소전극(16)에 공급한다. 또한, 제2 액정셀(Clc2)의 화소전극(16)은 제3 트랜지스터(T3)의 드레인 전극과도 접속된다. 제3 트랜지스터(T3)의 게이트 전극 및 소스 전극은 블랙 스트라이프 제어라인(CL)에 접속된다. 즉, 제3 트랜지스터(T3)는 다이오드 특성을 갖는다. 제3 트랜지스터(T3)는 블랙 스트라이프 제어신호(CBS)에 응답하여 턴-온되어 블랙 스트라이프 제어라인(CL)의 전압을 제2 액정셀(Clc2)의 화소전극(16)에 공급한다. 제2 액정셀(Clc2)의 공통전극(17)은 상부 유리기판에 형성된 상부 공통전극(Vcomc)에 접속된다. 따라서, 제2 픽셀(P2)은 제2 액정셀(Clc2)의 화소전극(16) 및 공통전극(17)의 전압 차에 따라 블랙 계조(G0) 내지 화이트 계조(G255)를 표현하게 된다.The second pixel P2 includes a second liquid crystal cell Clc2 and a second storage capacitor Cst2. And the pixel electrode 16 of the second liquid crystal cell Clc2 is connected to the drain electrode of the second transistor T2. The gate electrode of the second transistor T2 is connected to the gate line Gn and the source electrode thereof is connected to the data line Dm. The second transistor T2 is turned on in response to the gate pulse GPn of the gate line Gn to supply the data voltage of the data line Dm to the pixel electrode 16 of the second liquid crystal cell Clc2 . The pixel electrode 16 of the second liquid crystal cell Clc2 is also connected to the drain electrode of the third transistor T3. The gate electrode and the source electrode of the third transistor T3 are connected to the black stripe control line CL. That is, the third transistor T3 has a diode characteristic. A third transistor (T3) is a black stripe control signal in response to the turn (BS C) - supplies a voltage of the black stripe on the control lines (CL) to the pixel electrode 16 of the second liquid crystal cell (Clc2). The common electrode 17 of the second liquid crystal cell Clc2 is connected to the upper common electrode Vcomc formed on the upper glass substrate. Accordingly, the second pixel P2 expresses the black gradation G0 to the white gradation G255 according to the voltage difference between the pixel electrode 16 and the common electrode 17 of the second liquid crystal cell Clc2.

제2 스토리지 캐패시터(Cst2)의 제1 전극(18)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 드레인 전극과 접속된다. 즉, 제2 액정셀(Clc2)의 화소전극(16) 및 제2 스토리지 캐패시터(Cst2)의 제1 전극(18)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 드레인 전극과 병렬 접속된다. 제2 스토리지 캐패시터(Cst2)의 제2 전극(19)은 하부 공통전극(Vcomd)과 접속된다. 상부 공통전극(Vcomc)과 하부 공통전극(Vcomd)에는 동일한 공통전압(Vcom)이 공급된다. 따라서, 제2 스토리지 캐패시터(Cst2)는 제2 액정셀(Clc2)의 화소전극(16)에 충전된 데이터 전압을 다음 데이터 전압이 들어올 때까지 일정시간 동안 유지해준다.The first electrode 18 of the second storage capacitor Cst2 is connected to the drain electrode of the second transistor T2 and the third transistor T3. That is, the pixel electrode 16 of the second liquid crystal cell Clc2 and the first electrode 18 of the second storage capacitor Cst2 are connected in parallel to the drain electrodes of the second transistor T2 and the third transistor T3 do. And the second electrode 19 of the second storage capacitor Cst2 is connected to the lower common electrode Vcomd. The same common voltage Vcom is supplied to the upper common electrode Vcomc and the lower common electrode Vcomd. Therefore, the second storage capacitor Cst2 maintains the data voltage charged in the pixel electrode 16 of the second liquid crystal cell Clc2 for a predetermined time until the next data voltage.

도 5에서, 서브 픽셀(PSUB)들 각각은 TN 모드로 구동되는 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 이하에서, 도 6 및 도 7을 참조하여 2D 모드 및 3D 모드 각각에서 서브 픽셀(PSUB)들 각각에 입력되는 신호 및 서브 픽셀(PSUB)들 각각의 동작에 대하여 살펴본다.
In FIG. 5, although each of the sub-pixels P SUB is described as being driven in the TN mode, it should be noted that the present invention is not limited thereto. In the following, referring to Fig. 6 and 7 looks at with respect to the 2D mode and 3D mode of operation, each of the signal and the sub-pixel (P SUB) to be input to each of the sub-pixels (P SUB) in each.

도 6은 2D 모드에서 도 5의 서브 픽셀에 공급되는 게이트 펄스, 블랙 스트라이프 제어신호, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다. 도 6에서, 게이트 펄스(GPn)는 2D 모드에서 대략 1 수평기간(1H) 동안 게이트하이전압(VGH)으로 발생되고, 블랙 스트라이프 제어신호(CBS)는 2D 모드에서 로우 레벨 전압(L)으로 발생한다. 게이트하이전압(VGH)은 제1 및 제2 트랜지스터(T1, T2)의 문턱 전압보다 높게 설정되고, 게이트로우전압(VGL)은 제1 및 제2 트랜지스터(T1, T2)의 문턱 전압보다 낮게 설정된다. 블랙 스트라이프 제어신호(CBS)의 하이 레벨 전압(H)은 제3 트랜지스터(T3)의 문턱 전압보다 높게 설정되고, 로우 레벨 전압(L)은 제3 트랜지스터(T3)의 문턱 전압보다 낮게 설정된다.6 is a waveform diagram showing the gate pulse, the black stripe control signal, and the voltages of the pixel electrode and the common electrode of the first pixel and the second pixel, respectively, supplied to the subpixel of FIG. 5 in the 2D mode. In Figure 6, the gate pulses (GPn) is generated as the gate high voltage (VGH) for approximately one horizontal period (1H) in the 2D mode, the black stripes control signal (C BS) is a low level voltage (L) in the 2D mode, Occurs. The gate high voltage VGH is set to be higher than the threshold voltages of the first and second transistors T1 and T2 and the gate low voltage VGL is set to be lower than the threshold voltages of the first and second transistors T1 and T2 do. A high level voltage (H) of the black stripes control signal (C BS) is set to be higher than the threshold voltage of the third transistor (T3), a low level voltage (L) is set to be lower than the threshold voltage of the third transistor (T3) .

도 6을 참조하면, 본 발명의 이해를 돕기 위해 제1 액정셀(Clc1)의 화소 전극(12)과 제2 액정셀(Clc2)의 화소 전극(16)에는 블랙 계조의 정극성 전압(10V)이 충전되어 있고, 데이터 라인에는 화이트 계조의 전압(0V)이 공급되는 것을 예시하였다. 또한, 본 발명은 액정셀의 화소 전극과 공통 전극 간의 전압 차가 0V인 경우 화이트 계조(G255)로 표현되고, 액정셀의 화소 전극과 공통 전극 간의 전압 차가 5V 이상인 경우 블랙 계조(G0)로 표현되는 '노멀리 화이트(Normally White)'로 구현되는 것을 중심으로 설명하였다. 나아가, 상부 공통전극(Vcomc)과 하부 공통전극(Vcomd)에는 5V의 공통전압이 공급되는 것을 예시하였고, 본 발명에서 블랙 계조(G0)의 정극성 전압은 10V, 블랙 계조(G0)의 부극성 전압은 0V, 화이트 계조(G255)의 전압은 5V로 구현될 수 있다.6, a positive polarity voltage 10V of black gradation is applied to the pixel electrode 12 of the first liquid crystal cell Clc1 and the pixel electrode 16 of the second liquid crystal cell Clc2 in order to facilitate understanding of the present invention. And a voltage (0 V) of white gradation is supplied to the data line. Further, the present invention is expressed by a white gradation (G255) when the voltage difference between the pixel electrode and the common electrode of the liquid crystal cell is 0 V, and when expressed by a black gradation (G0) when the voltage difference between the pixel electrode and the common electrode of the liquid crystal cell is 5 V or more And 'Normally White'. In addition, a common voltage of 5 V is supplied to the upper common electrode Vcomc and the lower common electrode Vcomd. In the present invention, the positive voltage of the black gradation G0 is 10 V, the negative polarity of the black gradation G0 The voltage may be 0V, and the voltage of the white gradation G255 may be 5V.

첫 번째로, 제1 픽셀(P1)의 제1 액정셀(Clc1)의 동작에 대하여 살펴본다. t1 시간 동안, 제1 액정셀(Clc1)의 화소 전극(12)에는 블랙 계조(G0)의 정극성 전압(10V)이 충전되어 있다. t2 시간 동안, 게이트 펄스(GPn)가 게이트하이전압(VGH)으로 발생하면, 제1 트랜지스터(T1)가 턴-온되므로 제1 액정셀(Clc1)의 화소 전극(12)의 전압(VP1)은 화이트 계조(G255)의 전압(5V)으로 변화된다. t3 시간 동안, 게이트 펄스(GPn)가 로우 레벨 전압(L)으로 반전되어 제1 트랜지스터(T1)가 턴-오프되더라도, 제1 스토리지 캐패시터(Cst1)에 의해 제1 액정셀(Clc1)의 화소 전극(12)의 전압(VP1)은 화이트 계조(G255)의 전압(5V)으로 유지된다. 따라서, 제1 픽셀(P1)은 화이트 계조(G255)로 표현된다.First, the operation of the first liquid crystal cell Clc1 of the first pixel P1 will be described. the pixel electrode 12 of the first liquid crystal cell Clc1 is charged with the positive voltage 10V of the black gradation G0 for t1. When the gate pulse GPn is generated at the gate high voltage VGH during the time t2, since the first transistor T1 is turned on, the voltage V P1 of the pixel electrode 12 of the first liquid crystal cell Clc1, Is changed to the voltage (5V) of the white gradation G255. even if the gate pulse GPn is inverted to the low level voltage L and the first transistor T1 is turned off for t3, the first storage capacitor Cst1 is turned off by the first storage capacitor Cst1, The voltage V P1 of the white matrix G255 is maintained at the voltage (5V) of the white gradation G255. Therefore, the first pixel P1 is expressed by the white gradation G255.

두 번째로, 제2 픽셀(P2)의 제2 액정셀(Clc2)의 동작에 대하여 살펴본다. t1 시간 동안, 제2 액정셀(Clc2)의 화소 전극(16)에는 블랙 계조(G0)의 정극성 전압(10V)이 충전되어 있다. t2 시간 동안, 게이트 펄스(GPn)가 게이트하이전압(VGH)으로 발생하면, 제2 트랜지스터(T2)가 턴-온되므로 제2 액정셀(Clc2)의 화소 전극(16)의 전압(VP2)은 화이트 계조(G255)의 전압(5V)으로 변화된다. t3 시간 동안, 게이트 펄스(GPn)가 로우 레벨 전압(L)으로 반전되어 제2 트랜지스터(T2)가 턴-오프되더라도, 제2 스토리지 캐패시터(Cst2)에 의해 제2 액정셀(Clc2)의 화소 전극(16)의 전압(VP2)은 화이트 계조(G255)의 전압(5V)으로 유지된다. 따라서, 제2 픽셀(P2)은 화이트 계조(G255)로 표현된다.Secondly, the operation of the second liquid crystal cell Clc2 of the second pixel P2 will be described. the pixel electrode 16 of the second liquid crystal cell Clc2 is charged with the positive polarity voltage 10V of the black gradation G0 for t1. the voltage V P2 of the pixel electrode 16 of the second liquid crystal cell Clc2 is lower than the voltage V P2 of the second liquid crystal cell Clc2 since the second transistor T2 is turned on when the gate pulse GPn is generated at the gate high voltage VGH for the time t2. Is changed to the voltage (5V) of the white gradation G255. even if the gate pulse GPn is inverted to the low level voltage L and the second transistor T2 is turned off for the time t3, the second storage capacitor Cst2 is turned off, The voltage V P2 of the pixel 16 is maintained at the voltage (5V) of the white gradation G255. Therefore, the second pixel P2 is expressed by the white gradation G255.

결국, 2D 모드에서 제1 픽셀(P1)과 제2 픽셀(P2)은 모두 화이트 계조(G255)로 표현된다. 즉, 2D 모드에서 제1 픽셀(P1)과 제2 픽셀(P2)은 모두 2D 영상을 표시하게 된다.
As a result, both the first pixel P1 and the second pixel P2 in the 2D mode are expressed by the white gradation G255. That is, in the 2D mode, the first pixel P1 and the second pixel P2 both display a 2D image.

도 7은 3D 모드에서 도 5의 서브 픽셀에 공급되는 게이트 펄스, 블랙 스트라이프 제어신호, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다. 도 7에서, 게이트 펄스(GPn)는 3D 모드에서 대략 1 수평기간(1H) 동안 게이트하이전압(VGH)으로 발생되고, 블랙 스트라이프 제어신호(CBS)는 2D 모드에서 로우 레벨 전압(L)으로 발생한다. 게이트하이전압(VGH)은 제1 및 제2 트랜지스터(T1, T2)의 문턱 전압보다 높게 설정되고, 게이트로우전압(VGL)은 제1 및 제2 트랜지스터(T1, T2)의 문턱 전압보다 낮게 설정된다. 블랙 스트라이프 제어신호(CBS)의 하이 레벨 전압(H)은 제3 트랜지스터(T3)의 문턱 전압보다 높게 설정되고, 로우 레벨 전압(L)은 제3 트랜지스터(T3)의 문턱 전압보다 낮게 설정된다.FIG. 7 is a waveform diagram showing the gate pulse, the black stripe control signal, and the voltages of the pixel electrode and the common electrode of the first pixel and the second pixel, respectively, supplied to the subpixel of FIG. 5 in the 3D mode. In Figure 7, the gate pulses (GPn) is for approximately one horizontal period (1H) in the 3D mode, generating the gate high voltage (VGH), a black stripe control signal (C BS) is a low level voltage (L) in the 2D mode, Occurs. The gate high voltage VGH is set to be higher than the threshold voltages of the first and second transistors T1 and T2 and the gate low voltage VGL is set to be lower than the threshold voltages of the first and second transistors T1 and T2 do. A high level voltage (H) of the black stripes control signal (C BS) is set to be higher than the threshold voltage of the third transistor (T3), a low level voltage (L) is set to be lower than the threshold voltage of the third transistor (T3) .

도 7을 참조하면, 본 발명의 이해를 돕기 위해 제1 액정셀(Clc1)의 화소 전극(12)과 제2 액정셀(Clc2)의 화소 전극(16)에는 블랙 계조의 정극성 전압(10V)이 충전되어 있고, 데이터 라인에는 화이트 계조의 전압(0V)이 공급되는 것을 예시하였다. 또한, 본 발명은 액정셀의 화소 전극과 공통 전극 간의 전압 차가 0V인 경우 화이트 계조(G255)로 표현되고, 액정셀의 화소 전극과 공통 전극 간의 전압 차가 5V 이상인 경우 블랙 계조(G0)로 표현되는 '노멀리 화이트(Normally White)'로 구현되는 것을 중심으로 설명하였다. 나아가, 상부 공통전극(Vcomc)과 하부 공통전극(Vcomd)에는 5V의 공통전압이 공급되는 것을 예시하였고, 본 발명에서 블랙 계조(G0)의 정극성 전압은 10V, 블랙 계조(G0)의 부극성 전압은 0V, 화이트 계조(G255)의 전압은 5V로 구현될 수 있다.7, a positive polarity voltage (10V) of black gradation is applied to the pixel electrode 12 of the first liquid crystal cell Clc1 and the pixel electrode 16 of the second liquid crystal cell Clc2 to facilitate understanding of the present invention. And a voltage (0 V) of white gradation is supplied to the data line. Further, the present invention is expressed by a white gradation (G255) when the voltage difference between the pixel electrode and the common electrode of the liquid crystal cell is 0 V, and when expressed by a black gradation (G0) when the voltage difference between the pixel electrode and the common electrode of the liquid crystal cell is 5 V or more And 'Normally White'. In addition, a common voltage of 5 V is supplied to the upper common electrode Vcomc and the lower common electrode Vcomd. In the present invention, the positive voltage of the black gradation G0 is 10 V, the negative polarity of the black gradation G0 The voltage may be 0V, and the voltage of the white gradation G255 may be 5V.

첫 번째로, 제1 픽셀(P1)의 제1 액정셀(Clc1)의 동작에 대하여 살펴본다. t1 시간 동안, 제1 액정셀(Clc1)의 화소 전극(12)에는 블랙 계조(G0)의 정극성 전압(10V)이 충전되어 있다. t2 시간 동안, 게이트 펄스(GPn)가 게이트하이전압(VGH)으로 발생하면, 제1 트랜지스터(T1)가 턴-온되므로 제1 액정셀(Clc1)의 화소 전극(12)의 전압(VP1)은 화이트 계조(G255)의 전압(5V)으로 변화된다. t3 및 t4 시간 동안, 게이트 펄스(GPn)가 로우 레벨 전압(L)으로 반전되어 제1 트랜지스터(T1)가 턴-오프되더라도, 제1 스토리지 캐패시터(Cst1)에 의해 제1 액정셀(Clc1)의 화소 전극(12)의 전압(VP1)은 화이트 계조(G255)의 전압(5V)으로 유지된다. 따라서, 제1 픽셀(P1)은 화이트 계조(G255)로 표현된다.First, the operation of the first liquid crystal cell Clc1 of the first pixel P1 will be described. the pixel electrode 12 of the first liquid crystal cell Clc1 is charged with the positive voltage 10V of the black gradation G0 for t1. When the gate pulse GPn is generated at the gate high voltage VGH during the time t2, since the first transistor T1 is turned on, the voltage V P1 of the pixel electrode 12 of the first liquid crystal cell Clc1, Is changed to the voltage (5V) of the white gradation G255. even if the gate pulse GPn is inverted to the low level voltage L and the first transistor T1 is turned off during the times t3 and t4, the first storage capacitor Cst1 is turned on by the first storage capacitor Cst1, The voltage V P1 of the pixel electrode 12 is maintained at the voltage 5V of the white gradation G255. Therefore, the first pixel P1 is expressed by the white gradation G255.

두 번째로, 제2 픽셀(P2)의 제2 액정셀(Clc2)의 동작에 대하여 살펴본다. t1 시간 동안, 제2 액정셀(Clc2)의 화소 전극(16)에는 블랙 계조(G0)의 정극성 전압(10V)이 충전되어 있다. t2 시간 동안, 게이트 펄스(GPn)가 게이트하이전압(VGH)으로 발생하면, 제2 트랜지스터(T2)가 턴-온되므로 제2 액정셀(Clc2)의 화소 전극(16)의 전압(VP2)은 화이트 계조(G255)의 전압(5V)으로 변화된다. t3 시간 동안, 블랙 스트라이프 제어 신호(CBS)가 하이 레벨 전압(H)으로 발생하므로, 제3 트랜지스터(T3)는 턴-온 상태로 유지된다. 제3 트랜지스터(T3)의 턴-온으로 인해, 제2 액정셀(Clc2)의 화소 전극(16)에는 하이 레벨 전압(H)의 블랙 스트라이프 제어 신호(CBS)가 공급된다. 블랙 스트라이프 제어 신호(CBS)의 하이 레벨 전압(H)은 대략 10V로 구현될 수 있고, 로우 레벨 전압(L)은 제3 트랜지스터(T3)의 문턱 전압보다 낮은 전압으로 구현될 수 있다. 하이 레벨 전압(H)의 블랙 스트라이프 제어 신호(CBS)의 공급으로 인하여 제2 액정셀(Clc2)의 화소 전극(16)의 전압(VP2)은 블랙 계조(G0)의 정극성 전압(10V)으로 다시 상승하게 된다. 따라서, 제2 픽셀(P2)은 블랙 계조(G0)로 표현된다.Secondly, the operation of the second liquid crystal cell Clc2 of the second pixel P2 will be described. the pixel electrode 16 of the second liquid crystal cell Clc2 is charged with the positive polarity voltage 10V of the black gradation G0 for t1. the voltage V P2 of the pixel electrode 16 of the second liquid crystal cell Clc2 is lower than the voltage V P2 of the second liquid crystal cell Clc2 since the second transistor T2 is turned on when the gate pulse GPn is generated at the gate high voltage VGH for the time t2. Is changed to the voltage (5V) of the white gradation G255. During the time t3, the black stripe control signal CBS is generated at the high level voltage H, so that the third transistor T3 is kept in the turn-on state. The turns of the third transistor (T3), - due to on, the second pixel electrode 16 of the liquid crystal cell (Clc2), the supply control signal is a black stripe (BS C) with a high level voltage (H). The high level voltage H of the black stripe control signal C BS may be implemented at approximately 10 V and the low level voltage L may be implemented at a voltage lower than the threshold voltage of the third transistor T3. Voltage (V P2) with a high level voltage (H) black stripes control signal (C BS), the pixel electrode 16 due to the supply of the second liquid crystal cell (Clc2) of the positive voltage of the black gray level (G0), (10V ). Therefore, the second pixel P2 is expressed by the black gradation G0.

결국, 3D 모드에서 제1 픽셀(P1)은 화이트 계조(G255)로 표현되나, 제2 픽셀(P2)은 블랙 계조(G0)로 표현된다. 즉, 3D 모드에서 제1 픽셀(P1)은 3D 영상을 표시하나, 제2 픽셀(P2)은 블랙 스트라이프로 역할을 하게 된다.
As a result, in the 3D mode, the first pixel P1 is represented by the white gradation G255, while the second pixel P2 is represented by the black gradation G0. That is, in the 3D mode, the first pixel P1 displays the 3D image, while the second pixel P2 serves as the black stripe.

도 6과 도 7의 설명을 종합해보면, 본 발명은 제3 트랜지스터(T3)를 이용하여 블랙 스트라이프를 구현하는 제2 픽셀(P2)의 화소 전극과 블랙 스트라이프 제어라인을 3D 모드에서만 접속시킨다. 따라서, 블랙 스트라이프를 구현하는 제2 픽셀(P2)의 화소 전극에는 2D 모드에서 데이터전압이 충전되고, 3D 모드에서 블랙 계조 전압이 충전된다. 그 결과, 본 발명은 3D 모드에서 게이트 구동부의 구동 주파수 증가 없이 블랙 스트라이프를 구현할 수 있으며, 게이트 구동부의 비용을 절감할 수 있다.6 and 7, the present invention connects the pixel electrode of the second pixel P2 that implements the black stripe with the black stripe control line only in the 3D mode using the third transistor T3. Therefore, the data voltage is charged in the 2D mode and the black gradation voltage is charged in the 3D mode in the pixel electrode of the second pixel P2 that implements the black stripe. As a result, the present invention can implement a black stripe without increasing the driving frequency of the gate driver in the 3D mode, and the cost of the gate driver can be reduced.

또한, 종래 제2 픽셀(P2)의 화소 전극(16)에 충전된 전압은 킥백 전압(ΔVp)에 의해 블랙 계조(G0) 전압보다 전압이 낮아지므로, 제2 픽셀(P2)이 완벽한 블랙 계조(G0)을 표현하지 못하는 문제가 있었다. 제2 픽셀(P2)이 블랙 계조(G0)을 표현하지 못하는 경우, 빛샘 현상이 발생할 수 있을 뿐만 아니라, 블랙 스트라이프로서 제역할을 하지 못하게 된다. 킥백 전압(ΔVp)은 트랜지스터의 기생용량으로 인하여 발생되며, 수학식 1과 같다.The voltage charged in the pixel electrode 16 of the second pixel P2 is lower than that of the black gradation G0 due to the kickback voltage Vp so that the second pixel P2 is a perfect black gradation 0.0 > G0). ≪ / RTI > When the second pixel P2 can not express the black gradation G0, light leakage phenomenon may occur, and the black matrix may not function as a black stripe. The kickback voltage (? Vp) is generated due to the parasitic capacitance of the transistor, and is expressed by Equation (1).

Figure 112011024071033-pat00001
Figure 112011024071033-pat00001

여기서, 'Cgd'는 게이트 라인(G)에 접속된 제1 및 제2 트랜지스터(T1, T2)의 게이트 전극과 드레인 전극 사이에 형성되는 기생용량이고, 'VGH-VGL'는 게이트 라인(G)에 공급되는 게이트 펄스(GPn)의 게이트하이전압(VGH)과 게이트로우전압(VGL)의 차전압이다.Here, 'Cgd' is the parasitic capacitance formed between the gate electrode and the drain electrode of the first and second transistors T1 and T2 connected to the gate line G, 'VGH-VGL' (VGH) and the gate-low voltage (VGL) of the gate pulse (GPn) supplied to the gate line (GND).

본 발명은 3D 모드에서 하이 레벨 전압(H)의 블랙 스트라이프 제어 신호(CBS)가 직류로 공급되므로, 제2 픽셀(P2)의 화소 전극(16)은 3D 모드에서 게이트 펄스(GPn)에 응답하여 제2 트랜지스터(T2)가 턴-온되는 기간을 제외하고는 블랙 계조(G0)의 전압(10V)을 유지하게 된다. 따라서, 본 발명은 3D 모드에서 킥백 전압(ΔVp)으로 인한 문제를 해결할 수 있고, 완벽한 블랙 계조(G0)의 블랙 스트라이프의 구현이 가능하다.
The invention therefore is supplied to the DC black stripes control signal (C BS) with a high level voltage (H) in the 3D mode, the second pixel electrode 16 of the pixel (P2) in response to the gate pulses (GPn) in the 3D mode, , The voltage (10V) of the black gradation G0 is maintained except for the period during which the second transistor T2 is turned on. Therefore, the present invention can solve the problem caused by the kickback voltage (DELTA Vp) in the 3D mode, and it is possible to realize a black stripe of perfect black gradation (G0).

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

10: 표시패널 11a: 상부 편광판
11b: 하부 편광판 20: 편광안경
30: 백라이트 유닛 40: 패턴 리타더
41: 제1 리타더 42: 제2 리타더
110: 게이트 구동부 120: 데이터 구동부
130: 백라이트 구동부 140: 타이밍 콘트롤러
150: 백라이트 제어부 160: 호스트 시스템
170: 사용자 입력장치10: Display panel 11a: Upper polarizer plate
11b: lower polarizer plate 20: polarizing glasses
30: backlight unit 40: pattern retarder
41: first retarder 42: second retarder
110: Gate driver 120: Data driver
130: Backlight driver 140: Timing controller
150: backlight control unit 160: host system
170: User input device

Claims (11)

데이터 라인, 상기 데이터 라인과 교차되는 게이트 라인, 상기 게이트 라인과 나란하게 형성되는 블랙 스트라이프 제어라인, 및 상기 데이터 라인 및 게이트 라인의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널을 구비하고,
상기 서브 픽셀들 각각은,
상기 게이트 라인으로부터의 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 제1 액정셀의 화소 전극에 공급하는 제1 트랜지스터를 이용하여, 2D 및 3D 모드에서 영상 데이터를 표시하는 제1 픽셀; 및
상기 게이트 펄스에 응답하여 상기 데이터 전압을 제2 액정셀의 화소 전극에 공급하는 제2 트랜지스터와, 상기 블랙 스트라이프 제어라인으로부터의 블랙 스트라이프 제어신호에 응답하여 상기 블랙 스트라이프 제어신호를 상기 제2 액정셀의 화소 전극에 공급하는 제3 트랜지스터를 이용하여, 2D 모드에서 상기 영상 데이터를 표시하고, 3D 모드에서 블랙 계조를 표시하는 제2 픽셀을 포함하고,
상기 제2 액정셀의 화소 전극은 상기 제2 트랜지스터의 드레인 전극, 및 상기 제3 트랜지스터의 드레인 전극과 접속되는 것을 특징으로 하는 입체영상 표시장치.A data line, a gate line intersecting the data line, a black stripe control line formed in parallel with the gate line, and a plurality of subpixels formed in a cell region defined by an intersection of the data line and the gate line And a display panel,
Each of the sub-
A first pixel for displaying image data in 2D and 3D modes using a first transistor for supplying a data voltage of the data line to a pixel electrode of a first liquid crystal cell in response to a gate pulse from the gate line; And
A second transistor for supplying the data voltage to the pixel electrode of the second liquid crystal cell in response to the gate pulse, and a second transistor for supplying the black stripe control signal to the second liquid crystal cell in response to the black stripe control signal from the black stripe control line. And a second pixel for displaying the image data in the 2D mode and displaying the black gradation in the 3D mode,
And the pixel electrode of the second liquid crystal cell is connected to the drain electrode of the second transistor and the drain electrode of the third transistor. 제 1 항에 있어서,
상기 블랙 스트라이프 제어신호는,
상기 2D 모드에서 상기 제3 트랜지스터의 문턱 전압보다 낮은 로우 레벨 전압으로 발생하고, 상기 3D 모드에서 블랙 계조 전압인 하이 레벨 전압으로 발생하는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
The black stripe control signal,
And a low level voltage that is lower than a threshold voltage of the third transistor in the 2D mode, and a high level voltage that is a black gradation voltage in the 3D mode. 제 2 항에 있어서,
상기 로우 레벨 전압과 상기 하이 레벨 전압을 입력받고, 상기 2D 모드 및 상기 3D 모드를 구분하는 모드 신호에 따라 상기 2D 모드에서 상기 로우 레벨 전압을 상기 블랙 스트라이프 제어라인으로 출력하며, 상기 3D 모드에서 상기 하이 레벨 전압을 상기 블랙 스트라이프 제어라인으로 출력하는 블랙 스트라이프 제어신호 공급부를 더 포함하는 입체영상 표시장치.3. The method of claim 2,
And outputs the low level voltage to the black stripe control line in the 2D mode according to a mode signal for distinguishing the 2D mode and the 3D mode, And a black stripe control signal supply unit for outputting a high level voltage to the black stripe control line. 삭제delete 제 1 항에 있어서,
상기 제3 트랜지스터의 게이트 전극과 소스 전극은 상기 블랙 스트라이프 제어라인에 접속되는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
And the gate electrode and the source electrode of the third transistor are connected to the black stripe control line. 제 1 항에 있어서,
상기 제1 픽셀은 상기 제1 액정셀의 화소 전극의 전압을 일정시간 동안 유지하는 제1 스토리지 캐패시터를 더 포함하고,
상기 제2 픽셀은 상기 제2 액정셀의 화소 전극의 전압을 일정시간 동안 유지하는 제2 스토리지 캐패시터를 더 포함하는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
Wherein the first pixel further comprises a first storage capacitor for holding a voltage of a pixel electrode of the first liquid crystal cell for a predetermined time,
Wherein the second pixel further comprises a second storage capacitor for holding a voltage of a pixel electrode of the second liquid crystal cell for a predetermined time. 제 6 항에 있어서,
상기 표시패널은 상기 게이트 라인과 나란하게 형성되는 상부 공통전극과 하부 공통전극을 더 포함하고,
상기 상부 공통전극은 상기 제1 및 제2 액정셀에 접속되며,
상기 하부 공통전극은 상기 제1 및 제2 스토리지 캐패시터에 접속되는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 6,
Wherein the display panel further includes an upper common electrode and a lower common electrode formed in parallel with the gate line,
The upper common electrode is connected to the first and second liquid crystal cells,
And the lower common electrode is connected to the first and second storage capacitors. 제 6 항에 있어서,
상기 제2 스토리지 캐패시터는,
상기 제2 트랜지스터의 드레인 전극, 및 상기 제3 트랜지스터의 드레인 전극과 접속되는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 6,
Wherein the second storage capacitor comprises:
The drain electrode of the second transistor, and the drain electrode of the third transistor. 삭제delete 삭제delete 삭제delete
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