KR101775563B1 - 인버터, ｎａｎｄ 게이트 및 ｎｏｒ 게이트 - Google Patents
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Abstract
본 발명은 인버터, NAND 게이트 및 NOR 게이트에 관한 것으로서, 게이트에 인가되는 전압에 따라 제1 전원 전압을 출력단자로 출력하는 제2 박막 트랜지스터로 이루어지는 풀업부; 게이트에 인가되는 입력 신호에 따라 그라운드 전압을 출력단자로 출력하는 제5 박막 트랜지스터로 이루어지는 풀다운부; 및 상기 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하는 풀업 구동부를 포함한다.
Description
본 발명은 액정 표시 장치에 내장되는 논리회로에 관한 것으로, 더욱 상세하게는 소비 전력이 낮고 입력 신호와 출력 신호의 전압 변동폭이 동일한 인버터, NAND 게이트 및 NOR 게이트에 관한 것이다.
최근의 액정 표시 장치는, 표시 성능의 향상 및 소비 전력 감소를 위해서 박막 트랜지스터(이하, 'TFT')로 구성되는 다양한 회로를 내장하고 있다. 기존의 CMOS(Complementary Metal-Oxide-Semiconductor) 회로를 이용하면 다양한 회로를 쉽게 구성할 수 있으나, 제조 공정이 복잡하여 생산 비용이 높은 문제가 있다.
따라서 N형 또는 P형 TFT 중에서 한 가지만으로, 스캔 드라이버 등의 회로를 구성하는 기술이 많이 보고되고 있다. 그러나 현재까지 N형 또는 P형 TFT만으로 구성할 수 있는 회로는 매우 제한적이다. 특히 디지털 회로 구성의 기본 요소인 인버터, NAND 게이트 및 NOR 게이트 등을 효과적으로 구성하는 방법은 보고된 바가 없다.
도 1은 N형 TFT만을 사용하여 구성한 기존의 인버터 회로이다.
도 1을 참조하면, 풀업(Pull-up) 트랜지스터(M2)가 입력 신호와 무관하게 항상 켜져 있으므로 출력 전압이 0V까지 내려갈 수 없고, 풀다운(Pull-down) 트랜지스터(M1)가 켜질 경우에는 전원 전압(VDD)과 그라운드 전압(GND) 사이에 전류가 흘러서 소비 전력이 매우 높은 문제점이 있다.
따라서 N형 또는 P형 TFT 중에서 한 가지만으로, 스캔 드라이버 등의 회로를 구성하는 기술이 많이 보고되고 있다. 그러나 현재까지 N형 또는 P형 TFT만으로 구성할 수 있는 회로는 매우 제한적이다. 특히 디지털 회로 구성의 기본 요소인 인버터, NAND 게이트 및 NOR 게이트 등을 효과적으로 구성하는 방법은 보고된 바가 없다.
도 1은 N형 TFT만을 사용하여 구성한 기존의 인버터 회로이다.
도 1을 참조하면, 풀업(Pull-up) 트랜지스터(M2)가 입력 신호와 무관하게 항상 켜져 있으므로 출력 전압이 0V까지 내려갈 수 없고, 풀다운(Pull-down) 트랜지스터(M1)가 켜질 경우에는 전원 전압(VDD)과 그라운드 전압(GND) 사이에 전류가 흘러서 소비 전력이 매우 높은 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소비 전력이 낮고 입력 신호와 출력 신호의 전압 변동폭이 동일한 인버터, NAND 게이트 및 NOR 게이트를 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한, 본 발명의 제1 실시예에 따르면, 본 발명에 따른 인버터는, 게이트에 인가되는 전압에 따라 제1 전원 전압을 출력단자로 출력하는 제2 박막 트랜지스터로 이루어지는 풀업부; 게이트에 인가되는 입력 신호에 따라 그라운드 전압을 출력단자로 출력하는 제5 박막 트랜지스터로 이루어지는 풀다운부; 및 상기 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하는 풀업 구동부를 포함한다.
본 발명의 제2 실시예에 따르면, 본 발명에 따른 NAND 게이트는, 게이트에 인가되는 전압에 따라 제1 전원 전압을 출력단자로 출력하는 제2 박막 트랜지스터와, 게이트에 인가되는 전압에 따라 상기 제1 전원 전압을 상기 출력단자로 출력하는 제7 박막 트랜지스터로 이루어지는 풀업부; 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압을 전달하는 제5 박막 트랜지스터와, 게이트에 인가되는 제2 입력 신호에 따라 상기 제5 박막 트랜지스터에서 전달되는 그라운드 전압을 상기 출력단자로 출력하는 제10 박막 트랜지스터로 이루어지는 풀다운부; 및 상기 제1 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하고, 상기 제2 입력 신호에 따라 상기 제2 전원 전압 또는 상기 그라운드 전압을 상기 제7 박막 트랜지스터의 게이트에 인가하는 풀업 구동부를 포함한다.
본 발명의 제3 실시예에 따르면, 본 발명에 따른 NOR 게이트는, 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압을 전달하는 제5 박막 트랜지스터와, 게이트에 인가되는 제2 입력 신호에 따라 상기 그라운드 전압을 출력단자로 출력하는 제10 박막 트랜지스터로 이루어지는 풀다운부; 게이트에 인가되는 전압에 따라 제1 전원 전압을 전달하는 제2 박막 트랜지스터와, 게이트에 인가되는 전압에 따라 상기 제5 박막 트랜지스터에서 전달되는 그라운드 전압 또는 상기 제2 박막 트랜지스터에서 전달되는 제1 전원 전압을 출력단자로 출력하는 제7 박막 트랜지스터로 이루어지는 풀업부; 및 상기 제1 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하고, 상기 제2 입력 신호에 따라 상기 제2 전원 전압 또는 상기 그라운드 전압을 상기 제7 박막 트랜지스터의 게이트에 인가하는 풀업 구동부를 포함한다.
본 발명의 제2 실시예에 따르면, 본 발명에 따른 NAND 게이트는, 게이트에 인가되는 전압에 따라 제1 전원 전압을 출력단자로 출력하는 제2 박막 트랜지스터와, 게이트에 인가되는 전압에 따라 상기 제1 전원 전압을 상기 출력단자로 출력하는 제7 박막 트랜지스터로 이루어지는 풀업부; 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압을 전달하는 제5 박막 트랜지스터와, 게이트에 인가되는 제2 입력 신호에 따라 상기 제5 박막 트랜지스터에서 전달되는 그라운드 전압을 상기 출력단자로 출력하는 제10 박막 트랜지스터로 이루어지는 풀다운부; 및 상기 제1 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하고, 상기 제2 입력 신호에 따라 상기 제2 전원 전압 또는 상기 그라운드 전압을 상기 제7 박막 트랜지스터의 게이트에 인가하는 풀업 구동부를 포함한다.
본 발명의 제3 실시예에 따르면, 본 발명에 따른 NOR 게이트는, 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압을 전달하는 제5 박막 트랜지스터와, 게이트에 인가되는 제2 입력 신호에 따라 상기 그라운드 전압을 출력단자로 출력하는 제10 박막 트랜지스터로 이루어지는 풀다운부; 게이트에 인가되는 전압에 따라 제1 전원 전압을 전달하는 제2 박막 트랜지스터와, 게이트에 인가되는 전압에 따라 상기 제5 박막 트랜지스터에서 전달되는 그라운드 전압 또는 상기 제2 박막 트랜지스터에서 전달되는 제1 전원 전압을 출력단자로 출력하는 제7 박막 트랜지스터로 이루어지는 풀업부; 및 상기 제1 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하고, 상기 제2 입력 신호에 따라 상기 제2 전원 전압 또는 상기 그라운드 전압을 상기 제7 박막 트랜지스터의 게이트에 인가하는 풀업 구동부를 포함한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 액정 표시 장치에 내장되는 디지털 논리회로에 있어서, 입출력 신호가 변할 때만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않는 인버터, NAND 게이트 및 NOR 게이트를 제공함으로써, CMOS 회로와 대등한 저소비전력에서 구동되는 디지털 논리회로를 제공하는 효과가 있다.
도 1은 N형 TFT만을 사용하여 구성한 기존의 인버터 회로,
도 2는 본 발명의 제1 실시예에 따른 인버터의 구성을 나타낸 회로도,
도 3은 하이(High) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면,
도 4는 로우(Low) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면,
도 5는 도 4의 인버터에서 입력단자, 제1 노드, 제2 노드 및 출력단자의 SPICE 시뮬레이션 결과를 나타낸 그래프,
도 6은 본 발명의 제2 실시예에 따른 NAND 게이트의 구성을 나타낸 회로도,
도 7은 본 발명의 제2 실시예에 따른 NAND 게이트의 타이밍도,
도 8은 도 7의 T1 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 9는 도 7의 T2 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 10은 도 7의 T3 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 11은 도 7의 T4 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 12는 본 발명의 제3 실시예에 따른 NOR 게이트의 구성을 나타낸 회로도,
도 13은 본 발명의 제3 실시예에 따른 NOR 게이트의 타이밍도,
도 14는 도 13의 T1 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면
도 15는 도 13의 T2 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면,
도 16은 도 13의 T3 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면,
도 17은 도 13의 T4 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면,
도 18은 본 발명의 제1 실시예에 따른 인버터의 SPICE 시뮬레이션 결과를 나타낸 그래프,
도 19는 본 발명의 제2 실시예에 따른 NAND 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프,
도 20은 본 발명의 제3 실시예에 따른 NOR 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 2는 본 발명의 제1 실시예에 따른 인버터의 구성을 나타낸 회로도,
도 3은 하이(High) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면,
도 4는 로우(Low) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면,
도 5는 도 4의 인버터에서 입력단자, 제1 노드, 제2 노드 및 출력단자의 SPICE 시뮬레이션 결과를 나타낸 그래프,
도 6은 본 발명의 제2 실시예에 따른 NAND 게이트의 구성을 나타낸 회로도,
도 7은 본 발명의 제2 실시예에 따른 NAND 게이트의 타이밍도,
도 8은 도 7의 T1 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 9는 도 7의 T2 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 10은 도 7의 T3 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 11은 도 7의 T4 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면,
도 12는 본 발명의 제3 실시예에 따른 NOR 게이트의 구성을 나타낸 회로도,
도 13은 본 발명의 제3 실시예에 따른 NOR 게이트의 타이밍도,
도 14는 도 13의 T1 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면
도 15는 도 13의 T2 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면,
도 16은 도 13의 T3 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면,
도 17은 도 13의 T4 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면,
도 18은 본 발명의 제1 실시예에 따른 인버터의 SPICE 시뮬레이션 결과를 나타낸 그래프,
도 19는 본 발명의 제2 실시예에 따른 NAND 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프,
도 20은 본 발명의 제3 실시예에 따른 NOR 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
본 발명의 실시예에서는 N형 박막 트랜지스터(이하, 'TFT')로 구성되는 인버터, NAND 게이트 및 NOR 게이트를 예로 들어 설명하고 있으나, 이에 한정되는 것은 아니며, N형 TFT를 반전시킨 P형 TFT를 이용하여 인버터, NAND 게이트 및 NOR 게이트를 구성할 수도 있다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 제1 실시예에 따른 인버터의 구성을 나타낸 회로도이다.
도 2를 참조하면, 본 발명에 따른 인버터는 풀업부(210), 풀다운부(220) 및 풀업 구동부(230) 등을 포함한다.
풀업부(210)는 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제2 TFT(M2)로 이루어진다. 이를 위해, 제2 TFT(M2)는 게이트가 제2 노드(B)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 출력단자(OUT)에 연결된다.
풀다운부(220)는 게이트에 인가되는 입력 신호에 따라 그라운드 전압(VSS)을 출력단자(OUT)로 출력하는 제5 TFT(M5)로 이루어진다. 이를 위해, 제5 TFT(M5)는 게이트가 입력단자(IN)에 연결되고, 드레인이 출력단자(OUT)에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다.
풀업 구동부(230)는 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제2 TFT(M2)의 게이트에 인가한다.
이를 위해, 풀업 구동부(230)는 게이트가 제1 노드(A)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제2 노드(B)에 연결되는 제1 TFT(M1), 게이트가 입력단자(IN)에 연결되고, 드레인이 제1 노드(A)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제3 TFT(M3), 게이트가 입력단자(IN)에 연결되고, 드레인이 제2 노드(B)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제4 TFT(M4) 및 제4 TFT(M4)의 게이트와 드레인 사이에 연결되는 용량결합 커패시터(CC) 등을 포함한다.
또한, 풀업 구동부(230)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어, 제3 TFT(M3)에 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 홀드업 커패시터(CH)를 더 포함할 수 있다.
이하에서는, 위와 같은 구성을 갖는 인버터의 동작 원리에 대해서 설명하기로 한다.
도 3은 하이(High) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면이다.
도 3을 참조하면, 입력단자(IN)에 하이(High) 상태의 입력 신호가 입력되는 경우, 제3 내지 제5 TFT(M3~M5)는 게이트에 20V가 인가되므로 켜지게 된다. 따라서, 제1 노드(A)와 제2 노드(B)가 그라운드 전압(VSS)에 연결되어 0V가 되고, 제1 TFT(M1)와 제2 TFT(M2)는 게이트에 0V가 인가되어 꺼지게 된다. 이때, 풀업 TFT인 제2 TFT(M2)는 꺼진 상태이고, 풀다운 TFT인 제5 TFT(M5)는 켜진 상태이므로 출력 신호는 로우(0V)가 된다. 또한, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)에 각각 연결된 제1 TFT(M1)와 제2 TFT(M2)가 꺼져 있으므로 정전류는 흐르지 않는다.
도 4는 로우(Low) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면이다.
도 4를 참조하면, 입력단자(IN)에 로우(Low) 상태의 입력 신호가 입력되는 경우, 제3 내지 제5 TFT(M3~M5)는 게이트에 0V가 인가되므로 모두 꺼지게 된다. 이와 동시에 제1 노드(A)와 제2 노드(B)의 전압은 제3 TFT(M3), 제4 TFT(M4) 및 용량결합 커패시터(CC)를 통한 입력 신호와의 용량결합(Capacitive Coupling) 때문에 0V 이하로 내려간다. 여기서, 용량결합 커패시터(CC)의 용량이 제3 TFT(M3)의 게이트 정전용량보다 크면, 도 5에 도시된 바와 같이, 제2 노드(B)의 전압이 제1 노드(A)의 전압보다 더 많이 내려간다. 이러한 비대칭 피드스루(Asymmetric Feed-through) 효과로 인해 제1 TFT(M1)가 켜진다. 그 결과로 제2 노드(B)는 제2 전원 전압(VDD2)과 연결되어 전압이 상승하고, 부트스트래핑(Bootstrapping) 효과로 인해서 제1 노드(A)의 전압은 제2 노드(B)의 전압보다 더 높게 상승한다. 따라서, 제1 TFT(M1)가 켜진 상태에서 제2 노드(B)의 전압은 도 5에 도시된 바와 같이, 30V까지 상승하게 된다. 결국 풀업 TFT인 제2 TFT(M2)는 게이트에 제2 전원 전압(VDD2)이 인가되어 켜지고, 풀다운 TFT인 제5 TFT(M5)는 게이트에 0V가 인가되어 꺼지기 때문에 출력 전압은 제1 전원 전압(VDD1)과 같은 20V가 된다. 이 경우에도 그라운드 전압(VSS)과 연결된 제3 내지 제5 TFT(M3~M5)는 모두 꺼져 있으므로 정전류는 흐르지 않는다.
한편, 입력 신호가 로우(Low)일 때 제3 TFT(M3)를 통한 누설전류에 의해서 제1 노드(A)의 전압이 낮아지는 문제가 발생할 수 있다. 이에, 홀드업 커패시터(CH)는 제3 TFT(M3)에 소량의 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 역할을 한다.
도 6은 본 발명의 제2 실시예에 따른 NAND 게이트의 구성을 나타낸 회로도이다.
도 6을 참조하면, 본 발명에 따른 NAND 게이트는 풀업부(610), 풀다운부(620) 및 풀업 구동부(630) 등을 포함한다.
풀업부(610)는 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제2 TFT(M2)와, 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제7 TFT(M7)로 이루어진다. 이를 위해, 제2 TFT(M2)는 게이트가 제2 노드(B)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 출력단자(OUT)에 연결된다. 또한, 제7 TFT(M7)는 게이트가 제4 노드(D)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 출력단자(OUT)에 연결된다.
풀다운부(620)는 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압(VSS)을 전달하는 제5 TFT(M5)와, 게이트에 인가되는 제2 입력 신호에 따라 제5 TFT(M5)에서 전달되는 그라운드 전압(VSS)을 출력단자(OUT)로 출력하는 제10 TFT(M10)로 이루어진다. 이를 위해, 제5 TFT(M5)는 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제10 TFT(M10)의 소스에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다. 또한, 제10 TFT(M10)는 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 출력단자(OUT)에 연결되며, 소스가 제5 TFT(M5)의 드레인에 연결된다.
풀업 구동부(630)는 제1 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제2 TFT(M2)의 게이트에 인가하고, 제2 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제7 TFT(M7)의 게이트에 인가한다.
이를 위해, 풀업 구동부(630)는 게이트가 제1 노드(A)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제2 노드(B)에 연결되는 제1 TFT(M1), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제1 노드(A)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제3 TFT(M3), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제2 노드(B)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제4 TFT(M4), 제4 TFT(M4)의 게이트와 드레인 사이에 연결되는 제1 용량결합 커패시터(CC1), 게이트가 제3 노드(C)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제4 노드(D)에 연결되는 제6 TFT(M6), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제3 노드(C)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제8 TFT(M8), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제4 노드(D)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제9 TFT(M9) 및 제9 TFT(M9)의 게이트와 드레인 사이에 연결되는 제2 용량결합 커패시터(CC2) 등을 포함한다.
또한, 풀업 구동부(630)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어, 제3 TFT(M3)에 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 제1 홀드업 커패시터(CH1) 및 제3 노드(C)와 제4 노드(D) 사이에 연결되어, 제8 TFT(8M)에 누설전류가 흐르더라도 제3 노드(C)의 전압이 낮아지지 않도록 유지하는 제2 홀드업 커패시터(CH2)를 더 포함할 수 있다.
이하에서는, 도 7의 타이밍도를 참조하여 위와 같은 구성을 갖는 NAND 게이트의 동작 원리에 대해서 설명하기로 한다.
도 8은 도 7의 T1 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 8을 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 인버터와 마찬가지로 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고, 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고, 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제5 TFT(M5)와 제10 TFT(M10)가 켜져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되어, 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)에 연결된 제1 TFT(M1), 제2 TFT(M2), 제6 TFT(M6) 및 제7 TFT(M7)는 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 9는 도 7의 T2 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 9를 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 여기서, 제6 TFT(M6)는 인버터와 마찬가지로 비대칭 피드스루와 부트스트래핑 효과에 의해서 켜진다. 이때, 제5 TFT(M5)는 켜져 있지만, 제10 TFT(M10)가 꺼져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 대신에 제7 TFT(M7)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 10은 도 7의 T3 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 10을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)는 켜진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제10 TFT(M10)는 켜져 있으나 제5 TFT(M5)가 꺼져있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 대신에 제2 TFT(M2)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 11은 도 7의 T4 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 11을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)는 켜진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고, 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 이때, 제5 TFT(M5)와 제10 TFT(M10)가 꺼져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 대신에 제2 TFT(M2)와 제7 TFT(M7)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우에도 그라운드 전압(VSS)에 연결된 제3 내지 제5 TFT(M3~M5) 및 제8 내지 제10 TFT(M8~M10)는 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 12는 본 발명의 제3 실시예에 따른 NOR 게이트의 구성을 나타낸 회로도이다.
도 12를 참조하면, 본 발명에 따른 NOR 게이트는 풀업부(1210), 풀다운부(1220) 및 풀업 구동부(1230) 등을 포함한다.
풀업부(1210)는 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 전달하는 제2 TFT(M2)와, 게이트에 인가되는 전압에 따라 제5 TFT(M5)에서 전달되는 그라운드 전압(VSS) 또는 제2 TFT(M2)에서 전달되는 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제7 TFT(M7)로 이루어진다. 이를 위해, 제2 TFT(M2)는 게이트가 제2 노드(B)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 제5 노드(E)에 연결된다. 또한, 제7 TFT(M7)는 게이트가 제4 노드(D)에 연결되고, 드레인이 제5 노드(E)에 연결되며, 소스가 출력단자(OUT)에 연결된다.
풀다운부(1220)는 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압(VSS)을 전달하는 제5 TFT(M5)와, 게이트에 인가되는 제2 입력 신호에 따라 그라운드 전압(VSS)을 출력단자(OUT)로 출력하는 제10 TFT(M10)로 이루어진다. 이를 위해, 제5 TFT(M5)는 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제5 노드(E)에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다. 또한, 제10 TFT(M10)는 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 출력단자(OUT)에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다.
풀업 구동부(1230)는 제1 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제2 TFT(M2)의 게이트에 인가하고, 제2 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제7 TFT(M7)의 게이트에 인가한다.
이를 위해, 풀업 구동부(1230)는 게이트가 제1 노드(A)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제2 노드(B)에 연결되는 제1 TFT(M1), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제1 노드(A)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제3 TFT(M3), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제2 노드(B)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제4 TFT(M4), 제4 TFT(M4)의 게이트와 드레인 사이에 연결되는 제1 용량결합 커패시터(CC1), 게이트가 제3 노드(C)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제4 노드(D)에 연결되는 제6 TFT(M6), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제3 노드(C)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제8 TFT(M8), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제4 노드(D)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제9 TFT(M9) 및 제9 TFT(M9)의 게이트와 드레인 사이에 연결되는 제2 용량결합 커패시터(CC2) 등을 포함한다.
또한, 풀업 구동부(1230)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어, 제3 TFT(M3)에 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 제1 홀드업 커패시터(CH1) 및 제3 노드(C)와 제4 노드(D) 사이에 연결되어, 제8 TFT(M8)에 누설전류가 흐르더라도 제3 노드(C)의 전압이 낮아지지 않도록 유지하는 제2 홀드업 커패시터(CH2)를 더 포함할 수 있다.
이하에서는, 도 13의 타이밍도를 참조하여 위와 같은 구성을 갖는 NOR 게이트의 동작 원리에 대해서 설명하기로 한다.
도 14는 도 13의 T1 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 14를 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 인버터와 마찬가지로 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고, 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고, 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제10 TFT(M10)가 켜져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되어, 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1) 또는 제2 전원 전압(VDD2)에 연결된 제1 TFT(M1), 제2 TFT(M2) 및 제6 TFT(M6)은 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 15는 도 13의 T2 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 15를 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고, 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고, 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 여기서, 제6 TFT(M6)는 인버터와 마찬가지로 비대칭 피드스루와 부트스트래핑 효과에 의해서 켜진다. 이때, 제10 TFT(M10)는 꺼져 있지만, 제5 TFT(M5)와 제7 TFT(M7)가 켜져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되어 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 16은 도 13의 T3 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 16을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)가 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)가 켜진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고, 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제2 TFT(M2)는 켜져 있으나 제7 TFT(M7)가 꺼져 있기 때문에 출력단자(OUT)는 제1 전원 전압(VDD1)과 연결되지 않는다. 그러나, 제10 TFT(M10)가 켜져 있기 때문에 그라운드 전압(VSS)이 출력단자(OUT)와 연결되어 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 17은 도 13의 T4 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 17을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)는 켜진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고, 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 이때, 제5 TFT(M5)와 제10 TFT(M10)가 꺼져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 이에 반해, 제2 TFT(M2)와 제7 TFT(M7)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우, 그라운드 전압(VSS)에 연결된 제3 내지 제5 TFT(M3~M5) 및 제8 내지 제10 TFT(M8~M10)는 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 18은 본 발명의 제1 실시예에 따른 인버터의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 18을 참조하면, 본 발명에 따른 인버터는 출력 신호(OUT)가 입력 신호(IN)와 동일한 전압폭을 가지면서 반전되어 나타나는 것을 알 수 있다. 또한, 본 발명에 따른 인버터는 입출력 신호가 변할 때에만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않아서 CMOS 회로와 대등한 저소비전력에서 구동된다.
도 19는 본 발명의 제2 실시예에 따른 NAND 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 19를 참조하면, 본 발명에 따른 NAND 게이트는 입력 신호(IN1, IN2)가 모두 하이(High)일 때만 출력 신호(OUT)가 로우(Low)가 된다. 또한, 본 발명에 따른 NAND 게이트는 인버터와 마찬가지로 입출력 신호가 변할 때에만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않아서 CMOS 회로와 대등한 저소비전력에서 구동된다.
도 20은 본 발명의 제3 실시예에 따른 NOR 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 20을 참조하면, 본 발명에 따른 NOR 게이트는 입력 신호(IN1, IN2)가 모두 로우(Low)일 때에만 출력 신호(OUT)가 하이(High)가 된다. 또한, 본 발명에 따른 NOR 게이트는 인버터와 마찬가지로 입출력 신호가 변할 때에만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않아서 CMOS 회로와 대등한 저소비전력에서 구동된다.
본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 제1 실시예에 따른 인버터의 구성을 나타낸 회로도이다.
도 2를 참조하면, 본 발명에 따른 인버터는 풀업부(210), 풀다운부(220) 및 풀업 구동부(230) 등을 포함한다.
풀업부(210)는 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제2 TFT(M2)로 이루어진다. 이를 위해, 제2 TFT(M2)는 게이트가 제2 노드(B)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 출력단자(OUT)에 연결된다.
풀다운부(220)는 게이트에 인가되는 입력 신호에 따라 그라운드 전압(VSS)을 출력단자(OUT)로 출력하는 제5 TFT(M5)로 이루어진다. 이를 위해, 제5 TFT(M5)는 게이트가 입력단자(IN)에 연결되고, 드레인이 출력단자(OUT)에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다.
풀업 구동부(230)는 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제2 TFT(M2)의 게이트에 인가한다.
이를 위해, 풀업 구동부(230)는 게이트가 제1 노드(A)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제2 노드(B)에 연결되는 제1 TFT(M1), 게이트가 입력단자(IN)에 연결되고, 드레인이 제1 노드(A)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제3 TFT(M3), 게이트가 입력단자(IN)에 연결되고, 드레인이 제2 노드(B)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제4 TFT(M4) 및 제4 TFT(M4)의 게이트와 드레인 사이에 연결되는 용량결합 커패시터(CC) 등을 포함한다.
또한, 풀업 구동부(230)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어, 제3 TFT(M3)에 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 홀드업 커패시터(CH)를 더 포함할 수 있다.
이하에서는, 위와 같은 구성을 갖는 인버터의 동작 원리에 대해서 설명하기로 한다.
도 3은 하이(High) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면이다.
도 3을 참조하면, 입력단자(IN)에 하이(High) 상태의 입력 신호가 입력되는 경우, 제3 내지 제5 TFT(M3~M5)는 게이트에 20V가 인가되므로 켜지게 된다. 따라서, 제1 노드(A)와 제2 노드(B)가 그라운드 전압(VSS)에 연결되어 0V가 되고, 제1 TFT(M1)와 제2 TFT(M2)는 게이트에 0V가 인가되어 꺼지게 된다. 이때, 풀업 TFT인 제2 TFT(M2)는 꺼진 상태이고, 풀다운 TFT인 제5 TFT(M5)는 켜진 상태이므로 출력 신호는 로우(0V)가 된다. 또한, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)에 각각 연결된 제1 TFT(M1)와 제2 TFT(M2)가 꺼져 있으므로 정전류는 흐르지 않는다.
도 4는 로우(Low) 상태의 입력 신호가 입력되는 경우 인버터의 동작 원리를 설명하기 위한 도면이다.
도 4를 참조하면, 입력단자(IN)에 로우(Low) 상태의 입력 신호가 입력되는 경우, 제3 내지 제5 TFT(M3~M5)는 게이트에 0V가 인가되므로 모두 꺼지게 된다. 이와 동시에 제1 노드(A)와 제2 노드(B)의 전압은 제3 TFT(M3), 제4 TFT(M4) 및 용량결합 커패시터(CC)를 통한 입력 신호와의 용량결합(Capacitive Coupling) 때문에 0V 이하로 내려간다. 여기서, 용량결합 커패시터(CC)의 용량이 제3 TFT(M3)의 게이트 정전용량보다 크면, 도 5에 도시된 바와 같이, 제2 노드(B)의 전압이 제1 노드(A)의 전압보다 더 많이 내려간다. 이러한 비대칭 피드스루(Asymmetric Feed-through) 효과로 인해 제1 TFT(M1)가 켜진다. 그 결과로 제2 노드(B)는 제2 전원 전압(VDD2)과 연결되어 전압이 상승하고, 부트스트래핑(Bootstrapping) 효과로 인해서 제1 노드(A)의 전압은 제2 노드(B)의 전압보다 더 높게 상승한다. 따라서, 제1 TFT(M1)가 켜진 상태에서 제2 노드(B)의 전압은 도 5에 도시된 바와 같이, 30V까지 상승하게 된다. 결국 풀업 TFT인 제2 TFT(M2)는 게이트에 제2 전원 전압(VDD2)이 인가되어 켜지고, 풀다운 TFT인 제5 TFT(M5)는 게이트에 0V가 인가되어 꺼지기 때문에 출력 전압은 제1 전원 전압(VDD1)과 같은 20V가 된다. 이 경우에도 그라운드 전압(VSS)과 연결된 제3 내지 제5 TFT(M3~M5)는 모두 꺼져 있으므로 정전류는 흐르지 않는다.
한편, 입력 신호가 로우(Low)일 때 제3 TFT(M3)를 통한 누설전류에 의해서 제1 노드(A)의 전압이 낮아지는 문제가 발생할 수 있다. 이에, 홀드업 커패시터(CH)는 제3 TFT(M3)에 소량의 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 역할을 한다.
도 6은 본 발명의 제2 실시예에 따른 NAND 게이트의 구성을 나타낸 회로도이다.
도 6을 참조하면, 본 발명에 따른 NAND 게이트는 풀업부(610), 풀다운부(620) 및 풀업 구동부(630) 등을 포함한다.
풀업부(610)는 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제2 TFT(M2)와, 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제7 TFT(M7)로 이루어진다. 이를 위해, 제2 TFT(M2)는 게이트가 제2 노드(B)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 출력단자(OUT)에 연결된다. 또한, 제7 TFT(M7)는 게이트가 제4 노드(D)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 출력단자(OUT)에 연결된다.
풀다운부(620)는 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압(VSS)을 전달하는 제5 TFT(M5)와, 게이트에 인가되는 제2 입력 신호에 따라 제5 TFT(M5)에서 전달되는 그라운드 전압(VSS)을 출력단자(OUT)로 출력하는 제10 TFT(M10)로 이루어진다. 이를 위해, 제5 TFT(M5)는 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제10 TFT(M10)의 소스에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다. 또한, 제10 TFT(M10)는 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 출력단자(OUT)에 연결되며, 소스가 제5 TFT(M5)의 드레인에 연결된다.
풀업 구동부(630)는 제1 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제2 TFT(M2)의 게이트에 인가하고, 제2 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제7 TFT(M7)의 게이트에 인가한다.
이를 위해, 풀업 구동부(630)는 게이트가 제1 노드(A)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제2 노드(B)에 연결되는 제1 TFT(M1), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제1 노드(A)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제3 TFT(M3), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제2 노드(B)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제4 TFT(M4), 제4 TFT(M4)의 게이트와 드레인 사이에 연결되는 제1 용량결합 커패시터(CC1), 게이트가 제3 노드(C)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제4 노드(D)에 연결되는 제6 TFT(M6), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제3 노드(C)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제8 TFT(M8), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제4 노드(D)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제9 TFT(M9) 및 제9 TFT(M9)의 게이트와 드레인 사이에 연결되는 제2 용량결합 커패시터(CC2) 등을 포함한다.
또한, 풀업 구동부(630)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어, 제3 TFT(M3)에 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 제1 홀드업 커패시터(CH1) 및 제3 노드(C)와 제4 노드(D) 사이에 연결되어, 제8 TFT(8M)에 누설전류가 흐르더라도 제3 노드(C)의 전압이 낮아지지 않도록 유지하는 제2 홀드업 커패시터(CH2)를 더 포함할 수 있다.
이하에서는, 도 7의 타이밍도를 참조하여 위와 같은 구성을 갖는 NAND 게이트의 동작 원리에 대해서 설명하기로 한다.
도 8은 도 7의 T1 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 8을 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 인버터와 마찬가지로 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고, 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고, 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제5 TFT(M5)와 제10 TFT(M10)가 켜져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되어, 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)에 연결된 제1 TFT(M1), 제2 TFT(M2), 제6 TFT(M6) 및 제7 TFT(M7)는 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 9는 도 7의 T2 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 9를 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 여기서, 제6 TFT(M6)는 인버터와 마찬가지로 비대칭 피드스루와 부트스트래핑 효과에 의해서 켜진다. 이때, 제5 TFT(M5)는 켜져 있지만, 제10 TFT(M10)가 꺼져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 대신에 제7 TFT(M7)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 10은 도 7의 T3 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 10을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)는 켜진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제10 TFT(M10)는 켜져 있으나 제5 TFT(M5)가 꺼져있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 대신에 제2 TFT(M2)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 11은 도 7의 T4 구간에서 NAND 게이트의 동작 원리를 설명하기 위한 도면이다.
도 11을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)는 켜진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고, 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 이때, 제5 TFT(M5)와 제10 TFT(M10)가 꺼져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 대신에 제2 TFT(M2)와 제7 TFT(M7)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우에도 그라운드 전압(VSS)에 연결된 제3 내지 제5 TFT(M3~M5) 및 제8 내지 제10 TFT(M8~M10)는 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 12는 본 발명의 제3 실시예에 따른 NOR 게이트의 구성을 나타낸 회로도이다.
도 12를 참조하면, 본 발명에 따른 NOR 게이트는 풀업부(1210), 풀다운부(1220) 및 풀업 구동부(1230) 등을 포함한다.
풀업부(1210)는 게이트에 인가되는 전압에 따라 제1 전원 전압(VDD1)을 전달하는 제2 TFT(M2)와, 게이트에 인가되는 전압에 따라 제5 TFT(M5)에서 전달되는 그라운드 전압(VSS) 또는 제2 TFT(M2)에서 전달되는 제1 전원 전압(VDD1)을 출력단자(OUT)로 출력하는 제7 TFT(M7)로 이루어진다. 이를 위해, 제2 TFT(M2)는 게이트가 제2 노드(B)에 연결되고, 드레인이 제1 전원 전압(VDD1)에 연결되며, 소스가 제5 노드(E)에 연결된다. 또한, 제7 TFT(M7)는 게이트가 제4 노드(D)에 연결되고, 드레인이 제5 노드(E)에 연결되며, 소스가 출력단자(OUT)에 연결된다.
풀다운부(1220)는 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압(VSS)을 전달하는 제5 TFT(M5)와, 게이트에 인가되는 제2 입력 신호에 따라 그라운드 전압(VSS)을 출력단자(OUT)로 출력하는 제10 TFT(M10)로 이루어진다. 이를 위해, 제5 TFT(M5)는 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제5 노드(E)에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다. 또한, 제10 TFT(M10)는 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 출력단자(OUT)에 연결되며, 소스가 그라운드 전압(VSS)에 연결된다.
풀업 구동부(1230)는 제1 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제2 TFT(M2)의 게이트에 인가하고, 제2 입력 신호에 따라 제2 전원 전압(VDD2) 또는 그라운드 전압(VSS)을 제7 TFT(M7)의 게이트에 인가한다.
이를 위해, 풀업 구동부(1230)는 게이트가 제1 노드(A)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제2 노드(B)에 연결되는 제1 TFT(M1), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제1 노드(A)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제3 TFT(M3), 게이트가 제1 입력단자(IN1)에 연결되고, 드레인이 제2 노드(B)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제4 TFT(M4), 제4 TFT(M4)의 게이트와 드레인 사이에 연결되는 제1 용량결합 커패시터(CC1), 게이트가 제3 노드(C)에 연결되고, 드레인이 제2 전원 전압(VDD2)에 연결되며, 소스가 제4 노드(D)에 연결되는 제6 TFT(M6), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제3 노드(C)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제8 TFT(M8), 게이트가 제2 입력단자(IN2)에 연결되고, 드레인이 제4 노드(D)에 연결되며, 소스가 그라운드 전압(VSS)에 연결되는 제9 TFT(M9) 및 제9 TFT(M9)의 게이트와 드레인 사이에 연결되는 제2 용량결합 커패시터(CC2) 등을 포함한다.
또한, 풀업 구동부(1230)는 제1 노드(A)와 제2 노드(B) 사이에 연결되어, 제3 TFT(M3)에 누설전류가 흐르더라도 제1 노드(A)의 전압이 낮아지지 않도록 유지하는 제1 홀드업 커패시터(CH1) 및 제3 노드(C)와 제4 노드(D) 사이에 연결되어, 제8 TFT(M8)에 누설전류가 흐르더라도 제3 노드(C)의 전압이 낮아지지 않도록 유지하는 제2 홀드업 커패시터(CH2)를 더 포함할 수 있다.
이하에서는, 도 13의 타이밍도를 참조하여 위와 같은 구성을 갖는 NOR 게이트의 동작 원리에 대해서 설명하기로 한다.
도 14는 도 13의 T1 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 14를 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 인버터와 마찬가지로 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고, 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고, 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제10 TFT(M10)가 켜져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되어, 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1) 또는 제2 전원 전압(VDD2)에 연결된 제1 TFT(M1), 제2 TFT(M2) 및 제6 TFT(M6)은 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 15는 도 13의 T2 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 15를 참조하면, 제1 입력단자(IN1)에 하이(High) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 켜지고, 제1 TFT(M1)와 제2 TFT(M2)는 꺼진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고, 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 여기서, 제6 TFT(M6)는 인버터와 마찬가지로 비대칭 피드스루와 부트스트래핑 효과에 의해서 켜진다. 이때, 제10 TFT(M10)는 꺼져 있지만, 제5 TFT(M5)와 제7 TFT(M7)가 켜져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되어 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 16은 도 13의 T3 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 16을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)가 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)가 켜진다. 이에 반해, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 켜지고, 제6 TFT(M6)와 제7 TFT(M7)는 꺼진다. 이때, 제2 TFT(M2)는 켜져 있으나 제7 TFT(M7)가 꺼져 있기 때문에 출력단자(OUT)는 제1 전원 전압(VDD1)과 연결되지 않는다. 그러나, 제10 TFT(M10)가 켜져 있기 때문에 그라운드 전압(VSS)이 출력단자(OUT)와 연결되어 출력 전압은 0V가 된다. 이 경우, 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)과 그라운드 전압(VSS) 사이에는 적어도 하나의 TFT가 꺼져 있으므로 정전류가 흐르지 않는다.
도 17은 도 13의 T4 구간에서 NOR 게이트의 동작 원리를 설명하기 위한 도면이다.
도 17을 참조하면, 제1 입력단자(IN1)에 로우(Low) 상태의 제1 입력 신호가 입력되고, 제2 입력단자(IN2)에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 제1 입력단자(IN1) 쪽의 제3 내지 제5 TFT(M3~M5)는 꺼지고, 제1 TFT(M1)와 제2 TFT(M2)는 켜진다. 또한, 제2 입력단자(IN2) 쪽의 제8 내지 제10 TFT(M8~M10)는 꺼지고, 제6 TFT(M6)와 제7 TFT(M7)는 켜진다. 이때, 제5 TFT(M5)와 제10 TFT(M10)가 꺼져 있기 때문에 출력단자(OUT)는 그라운드 전압(VSS)과 연결되지 않는다. 이에 반해, 제2 TFT(M2)와 제7 TFT(M7)가 켜져 있기 때문에 제1 전원 전압(VDD1)이 출력단자(OUT)와 연결되어 출력 전압은 20V가 된다. 이 경우, 그라운드 전압(VSS)에 연결된 제3 내지 제5 TFT(M3~M5) 및 제8 내지 제10 TFT(M8~M10)는 모두 꺼져 있으므로 정전류가 흐르지 않는다.
도 18은 본 발명의 제1 실시예에 따른 인버터의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 18을 참조하면, 본 발명에 따른 인버터는 출력 신호(OUT)가 입력 신호(IN)와 동일한 전압폭을 가지면서 반전되어 나타나는 것을 알 수 있다. 또한, 본 발명에 따른 인버터는 입출력 신호가 변할 때에만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않아서 CMOS 회로와 대등한 저소비전력에서 구동된다.
도 19는 본 발명의 제2 실시예에 따른 NAND 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 19를 참조하면, 본 발명에 따른 NAND 게이트는 입력 신호(IN1, IN2)가 모두 하이(High)일 때만 출력 신호(OUT)가 로우(Low)가 된다. 또한, 본 발명에 따른 NAND 게이트는 인버터와 마찬가지로 입출력 신호가 변할 때에만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않아서 CMOS 회로와 대등한 저소비전력에서 구동된다.
도 20은 본 발명의 제3 실시예에 따른 NOR 게이트의 SPICE 시뮬레이션 결과를 나타낸 그래프이다.
도 20을 참조하면, 본 발명에 따른 NOR 게이트는 입력 신호(IN1, IN2)가 모두 로우(Low)일 때에만 출력 신호(OUT)가 하이(High)가 된다. 또한, 본 발명에 따른 NOR 게이트는 인버터와 마찬가지로 입출력 신호가 변할 때에만 전류가 흐르고, 하이(High) 또는 로우(Low)로 유지될 때는 전류가 흐르지 않아서 CMOS 회로와 대등한 저소비전력에서 구동된다.
본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
210: 풀업부 220: 풀다운부
230: 풀업 구동부
230: 풀업 구동부
Claims (19)
- 게이트에 인가되는 전압에 따라 제1 전원 전압을 출력단자로 출력하는 제2 박막 트랜지스터로 이루어지는 풀업부;
게이트에 인가되는 입력 신호에 따라 그라운드 전압을 출력단자로 출력하는 제5 박막 트랜지스터로 이루어지는 풀다운부; 및
상기 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하는 풀업 구동부;
를 포함하되,
상기 풀업 구동부는,
게이트는 제1 노드에 연결되고, 드레인은 상기 제2 전원 전압에 연결되며, 소스는 제2 노드에 연결되는 제1 박막 트랜지스터;
게이트는 입력단자에 연결되고, 드레인은 상기 제1 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제3 박막 트랜지스터;
게이트는 상기 입력단자에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제4 박막 트랜지스터; 및
상기 제4 박막 트랜지스터의 게이트와 드레인 사이에 연결되는 용량결합 커패시터;
를 포함하는 인버터.
- 삭제
- 제1항에 있어서, 상기 풀업 구동부는,
상기 제1 노드와 상기 제2 노드 사이에 연결되어, 상기 제3 박막 트랜지스터에 누설전류가 흐르더라도 상기 제1 노드의 전압이 낮아지지 않도록 유지하는 홀드업 커패시터;
를 더 포함하는 것을 특징으로 하는 인버터.
- 제1항에 있어서,
상기 입력단자에 하이(High) 상태의 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 온되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터가 오프되어, 상기 출력단자에 상기 그라운드 전압이 출력되는 것을 특징으로 하는 인버터.
- 제1항에 있어서,
상기 입력단자에 로우(Low) 상태의 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 오프되고, 비대칭 피드스루(Asymmetric Feed-through) 및 부트스트래핑(Bootstrapping) 효과에 의해 상기 제1 박막 트랜지스터가 온됨에 따라 상기 제2 박막 트랜지스터가 온되어, 상기 출력단자에 상기 제1 전원 전압이 출력되는 것을 특징으로 하는 인버터.
- 게이트에 인가되는 전압에 따라 제1 전원 전압을 출력단자로 출력하는 제2 박막 트랜지스터와, 게이트에 인가되는 전압에 따라 상기 제1 전원 전압을 상기 출력단자로 출력하는 제7 박막 트랜지스터로 이루어지는 풀업부;
게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압을 전달하는 제5 박막 트랜지스터와, 게이트에 인가되는 제2 입력 신호에 따라 상기 제5 박막 트랜지스터에서 전달되는 그라운드 전압을 상기 출력단자로 출력하는 제10 박막 트랜지스터로 이루어지는 풀다운부; 및
상기 제1 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하고, 상기 제2 입력 신호에 따라 상기 제2 전원 전압 또는 상기 그라운드 전압을 상기 제7 박막 트랜지스터의 게이트에 인가하는 풀업 구동부;
를 포함하되, 상기 풀업 구동부는,
게이트는 제1 노드에 연결되고, 드레인은 상기 제2 전원 전압에 연결되며, 소스는 제2 노드에 연결되는 제1 박막 트랜지스터; 및
게이트는 제1 입력단자에 연결되고, 드레인은 상기 제1 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제3 박막 트랜지스터;
를 포함하는 NAND 게이트.
- 제6항에 있어서, 상기 풀업 구동부는,
게이트는 상기 제1 입력단자에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제4 박막 트랜지스터;
상기 제4 박막 트랜지스터의 게이트와 드레인 사이에 연결되는 제1 용량결합 커패시터;
게이트는 제3 노드에 연결되고, 드레인은 상기 제2 전원 전압에 연결되며, 소스는 제4 노드에 연결되는 제6 박막 트랜지스터;
게이트는 제2 입력단자에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제8 박막 트랜지스터;
게이트는 상기 제2 입력단자에 연결되고, 드레인은 상기 제4 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제9 박막 트랜지스터; 및
상기 제9 박막 트랜지스터의 게이트와 드레인 사이에 연결되는 제2 용량결합 커패시터;
를 포함하는 것을 특징으로 하는 NAND 게이트.
- 제7항에 있어서, 상기 풀업 구동부는,
상기 제1 노드와 상기 제2 노드 사이에 연결되어, 상기 제3 박막 트랜지스터에 누설전류가 흐르더라도 상기 제1 노드의 전압이 낮아지지 않도록 유지하는 제1 홀드업 커패시터; 및
상기 제3 노드와 상기 제4 노드 사이에 연결되어, 상기 제8 박막 트랜지스터에 누설전류가 흐르더라도 상기 제3 노드의 전압이 낮아지지 않도록 유지하는 제2 홀드업 커패시터;
를 더 포함하는 것을 특징으로 하는 NAND 게이트.
- 제7항에 있어서,
상기 제1 입력단자에 하이(High) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 온되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터가 오프되며,
상기 제8 내지 제10 박막 트랜지스터가 온되고, 상기 제6 박막 트랜지스터와 상기 제7 박막 트랜지스터가 오프되어, 상기 출력단자에 상기 그라운드 전압이 출력되는 것을 특징으로 하는 NAND 게이트.
- 제7항에 있어서,
상기 제1 입력단자에 하이(High) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 온되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터가 오프되며,
상기 제8 내지 제10 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제6 박막 트랜지스터가 온됨에 따라 상기 제7 박막 트랜지스터가 온되어, 상기 출력단자에 상기 제1 전원 전압이 출력되는 것을 특징으로 하는 NAND 게이트.
- 제7항에 있어서,
상기 제1 입력단자에 로우(Low) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제1 박막 트랜지스터가 온됨에 따라 상기 제2 박막 트랜지스터가 온되며,
상기 제8 내지 제10 박막 트랜지스터가 온되고, 상기 제6 박막 트랜지스터와 상기 제7 박막 트랜지스터가 오프되어, 상기 출력단자에 상기 제1 전원 전압이 출력되는 것을 특징으로 하는 NAND 게이트.
- 제7항에 있어서,
상기 제1 입력단자에 로우(Low) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제1 박막 트랜지스터가 온됨에 따라 상기 제2 박막 트랜지스터가 온되며,
상기 제8 내지 제10 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제6 박막 트랜지스터가 온됨에 따라 상기 제7 박막 트랜지스터가 온되어, 상기 출력단자에 상기 제1 전원 전압이 출력되는 것을 특징으로 하는 NAND 게이트.
- 게이트에 인가되는 제1 입력 신호에 따라 그라운드 전압을 전달하는 제5 박막 트랜지스터와, 게이트에 인가되는 제2 입력 신호에 따라 상기 그라운드 전압을 출력단자로 출력하는 제10 박막 트랜지스터로 이루어지는 풀다운부;
게이트에 인가되는 전압에 따라 제1 전원 전압을 전달하는 제2 박막 트랜지스터와, 게이트에 인가되는 전압에 따라 상기 제5 박막 트랜지스터에서 전달되는 그라운드 전압 또는 상기 제2 박막 트랜지스터에서 전달되는 제1 전원 전압을 출력단자로 출력하는 제7 박막 트랜지스터로 이루어지는 풀업부; 및
상기 제1 입력 신호에 따라 제2 전원 전압 또는 상기 그라운드 전압을 상기 제2 박막 트랜지스터의 게이트에 인가하고, 상기 제2 입력 신호에 따라 상기 제2 전원 전압 또는 상기 그라운드 전압을 상기 제7 박막 트랜지스터의 게이트에 인가하는 풀업 구동부;
를 포함하는 NOR 게이트.
- 제13항에 있어서, 상기 풀업 구동부는,
게이트는 제1 노드에 연결되고, 드레인은 상기 제2 전원 전압에 연결되며, 소스는 제2 노드에 연결되는 제1 박막 트랜지스터;
게이트는 제1 입력단자에 연결되고, 드레인은 상기 제1 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제3 박막 트랜지스터;
게이트는 상기 제1 입력단자에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제4 박막 트랜지스터;
상기 제4 박막 트랜지스터의 게이트와 드레인 사이에 연결되는 제1 용량결합 커패시터;
게이트는 제3 노드에 연결되고, 드레인은 상기 제2 전원 전압에 연결되며, 소스는 제4 노드에 연결되는 제6 박막 트랜지스터;
게이트는 제2 입력단자에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제8 박막 트랜지스터;
게이트는 상기 제2 입력단자에 연결되고, 드레인은 제4 노드에 연결되며, 소스는 상기 그라운드 전압에 연결되는 제9 박막 트랜지스터; 및
상기 제9 박막 트랜지스터의 게이트와 드레인 사이에 연결되는 제2 용량결합 커패시터;
를 포함하는 것을 특징으로 하는 NOR 게이트.
- 제14항에 있어서, 상기 풀업 구동부는,
상기 제1 노드와 상기 제2 노드 사이에 연결되어, 상기 제3 박막 트랜지스터에 누설전류가 흐르더라도 상기 제1 노드의 전압이 낮아지지 않도록 유지하는 제1 홀드업 커패시터; 및
상기 제3 노드와 상기 제4 노드 사이에 연결되어, 상기 제8 박막 트랜지스터에 누설전류가 흐르더라도 상기 제3 노드의 전압이 낮아지지 않도록 유지하는 제2 홀드업 커패시터;
를 더 포함하는 것을 특징으로 하는 NOR 게이트.
- 제14항에 있어서,
상기 제1 입력단자에 하이(High) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 온되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터가 오프되며,
상기 제8 내지 제10 박막 트랜지스터가 온되고, 상기 제6 박막 트랜지스터와 상기 제7 박막 트랜지스터가 오프되어, 상기 출력단자에 상기 그라운드 전압이 출력되는 것을 특징으로 하는 NOR 게이트.
- 제14항에 있어서,
상기 제1 입력단자에 하이(High) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 온되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터가 오프되며,
상기 제8 내지 제10 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제6 박막 트랜지스터가 온됨에 따라 상기 제7 박막 트랜지스터가 온되어, 상기 출력단자에 상기 그라운드 전압이 출력되는 것을 특징으로 하는 NOR 게이트.
- 제14항에 있어서,
상기 제1 입력단자에 로우(Low) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 하이(High) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제1 박막 트랜지스터가 온됨에 따라 상기 제2 박막 트랜지스터가 온되며,
상기 제8 내지 제10 박막 트랜지스터가 온되고, 상기 제6 박막 트랜지스터와 상기 제7 박막 트랜지스터가 오프되어, 상기 출력단자에 상기 그라운드 전압이 출력되는 것을 특징으로 하는 NOR 게이트.
- 제14항에 있어서,
상기 제1 입력단자에 로우(Low) 상태의 제1 입력 신호가 입력되고, 상기 제2 입력단자에 로우(Low) 상태의 제2 입력 신호가 입력되는 경우, 상기 제3 내지 제5 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제1 박막 트랜지스터가 온됨에 따라 상기 제2 박막 트랜지스터가 온되며,
상기 제8 내지 제10 박막 트랜지스터가 오프되고, 비대칭 피드스루 및 부트스트래핑 효과에 의해 상기 제6 박막 트랜지스터가 온됨에 따라 상기 제7 박막 트랜지스터가 온되어, 상기 출력단자에 상기 제1 전원 전압이 출력되는 것을 특징으로 하는 NOR 게이트.
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Patent Citations (1)
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