KR101770038B1 - 네트워킹 디바이스에 대한 전력 및 성능을 관리하기 위한 기술 - Google Patents

네트워킹 디바이스에 대한 전력 및 성능을 관리하기 위한 기술 Download PDF

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Abstract

다양한 실시예는 전반적으로 하나 이상의 입력/출력(I/O) 포트들에 대한 버퍼에서 하나 이상의 패킷들을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성하는 장치, 방법 및 다른 기술에 대한 것이다. 실시예는 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 휴지 구간 동안 저 전력 상태에서 동작하게 하는 단계 및 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 하나 이상의 대역 외 메시지들을 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 전달함으로써 상기 저 전력 상태를 떠나게 하는 단계를 포함할 수 있다.

Description

네트워킹 디바이스에 대한 전력 및 성능을 관리하기 위한 기술{TECHNIQUES FOR MANAGING POWER AND PERFORMANCE FOR A NETWORKING DEVICE}
여기에 설명된 실시예는 일반적으로 네트워킹 디바이스의 전력 및 성능 관리를 위한 기술에 관한 것이다.
현대의 통신 네트워크는 네트워크를 통해 데이터를 전송하는 라우터, 스위치, 브릿지 및 다른 디바이스와 같은 노드를 포함한다. 수년간, 네트워크는 점점 복잡해지고 있으며, 네트워크 노드의 짜인 웹으로 귀결된다. 그 결과, 노드 회사들은 노드의 성능을 맞춤화하고 최적화하고 향상시키기 위해 노력하였다. 네트워크는 통상적으로 주문형 반도체(ASIC)와 같은 특수화된 장비를 대신 사용하는 프로그램가능 엔티티가 아니었다. 일부 프로그래밍 프레임워크가 네트워크를 구성하는 데 사용될 수 있지만, 지능은 언제나 네트워크의 외부에 있었으며, 네트워크 자체의 본질적인 부분은 아니었다.
도 1은 패킷을 프로세싱하는 컴퓨팅 시스템의 실시예를 나타내는 도면이다.
도 2는 패킷을 프로세싱하는 컴퓨팅 시스템의 다른 실시예를 나타내는 도면이다.
도 3은 2개의 타이밍도의 실시예를 나타내는 도면이다.
도 4a 및 4b는 패킷을 프로세싱하는 컴퓨팅 시스템의 실시예를 나타내는 도면이다.
도 5는 제 1 논리 흐름도의 실시예를 나타내는 도면이다.
도 6은 제 2 논리 흐름도의 실시예를 나타내는 도면이다.
도 7은 제 3 논리 흐름도의 실시예를 나타내는 도면이다.
도 8은 컴퓨팅 시스템의 실시예를 나타내는 도면이다.
도 9는 컴퓨팅 아키텍쳐의 예시적인 실시예를 나타내는 도면이다.
다양한 실시예는 전반적으로 네트워크 컴퓨팅 디바이스와 같은 하나 이상의 컴퓨팅 디바이스를 통한 정보 흐름 및 전력 소비를 향상시키는 장치, 시스템 및 방법에 관한 것이다. 더욱 구체적으로, 실시예는 컴퓨팅 디바이스의 하나 이상의 컴포넌트가 더 긴 시간 구간 동안 저 전력(및 저 주파수) 동작 상태에 진입하고 이에 머무를 수 있도록 패킷의 프로세싱 사이에서 휴지(idle) 구간을 인에이블하는 것에 관한 것일 수 있다. 또한, 실시예는 하나 이상의 버퍼 내의 패킷의 버퍼링을 인에이블 하기 위해 저 전력 상태에 진입하기를 원하는 컴포넌트를 입력/출력(I/O) 포트에 통지하는 것을 포함할 수 있다. 이러한 패킷은 더 긴 휴지 구간을 생성하기 위해 조정된 방식으로 버퍼링 및 릴리징될 수 있다. 따라서, 상당한 전력 절약이 이러한 버퍼링 기술을 사용하여 구현될 수 있다.
또한, 본 실시예는 컴포넌트가 조정된 방식으로 그리고 프로세싱을 위해 릴리징되는 패킷 전에 저 전력 상태를 떠나 정보를 프로세싱하는 동작 상태로 진입하도록 컴포넌트와 지능적으로 통신하는 것에 대한 것일 수도 있다. 예를 들어, 대역 외 메시지와 같은 하나 이상의 메시지는, 컴포넌트가 저 전력 상태를 떠나 패킷을 프로세싱할 준비가 될 필요가 있다는 것을 나타내는 컴포넌트로 전달될 수 있다. 이러한 메시지는 동적 메모리 어드레싱(DMA)의 종료 및 I/O 포트에 의한 DMA 인터럽트의 발행 전에 전달될 수 있다.
또한, 실시예는 I/O 포트를 통한 패킷의 흐름을 제어하는 것에 관한 것일 수 있다. 예를 들어, 패킷은 과중하게 이용되는 I/O 포트에 대한 버퍼 및 프로세싱 리소스를 최적화하기 위하여 프로세싱에 대하여 과중하게 이용되는 I/O 포트로부터 더 낮게 이용되는 I/O 포트로 리디렉팅될 수 있다. 일부 예에서, 패킷이 그 착신지에 대하여 최단 경로가 아닌 I/O 포트로 전달될 수 있어도, 패킷이 과중하게 이용되는 I/O 포트에 대한 지연 문제로 인해 더 빨리 도달 및 프로세싱될 수 있다. 이러한 상세사항 및 다른 상세사항이 후술하는 설명으로 더욱 명확하게 될 것이다.
또한 다양한 실시예는 이러한 동작을 수행하기 위한 장치 또는 시스템에 관한 것이다. 이 장치는 필요한 목적을 위해 특수하게 구축될 수 있거나 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 여기에 제시된 절차는 본질적으로 특정 컴퓨터 또는 다른 장치에 관한 것이 아니다. 다양한 범용 머신이 여기에서의 교시에 따라 기입된 프로그램으로 사용될 수 있거나, 필요한 방법을 수행하기 위해 더욱 특수화된 장치를 구축하는 것이 편리한 것으로 판명될 수 있다. 이러한 다양한 머신에 필요한 구조가 주어진 설명으로부터 나타날 것이다.
이하 도면에 대해 참조가 이루어지며, 동일한 참조 부호가 전체에서 동일 요소를 나타내는 데 사용된다. 후술하는 설명에서, 설명을 위해, 다수의 특정 상세사항이 그 완전한 이해를 제공하기 위해 개진된다. 하지만, 새로운 실시예는 이러한 특정 상세사항 없이도 실시될 수 있다. 다른 예에서, 공지의 구조 및 디바이스가 그 설명을 편리하게 하기 위해 블록도의 형태로 나타내어진다. 그 의도는 청구된 청구물과 일치하는 모든 수정, 등가물 및 대안을 포함하려는 것이다.
도 1은 정보를 프로세싱하고 스위칭 동작을 수행하고, 에너지 및 전력 소비를 절약하기 위해 전력 및 성능 관리를 수행하는 컴퓨팅 시스템(101)의 예시적인 실시예를 나타낸다. 일부 실시예에서, 컴퓨팅 시스템(101)은 프로세싱 유닛(102), 스위칭 회로(104), 스위칭 회로 제어 컴포넌트(106) 및 메모리(108)를 포함한다. 또한, 컴퓨팅 시스템(101) 하나 이상의 패킷 내의 정보를 전송 및 수신하는 하나 이상의 I/O 포트(112)를 포함할 수 있다.
컴퓨팅 시스템(101)은 네트워킹 디바이스, 네트워크 스위치, 멀티레이어 스위치, 라우터, 네트워킹 허브, 스위칭 허브, 브릿징 허브, 매체 액세스 컨트롤(MAC) 브릿지, 패킷 스위칭 디바이스, 멀티-포트 네트워크 브릿지 또는 패킷을 프로세싱하는 임의의 다른 유형의 디바이스를 포함하는 임의의 유형의 컴퓨팅 디바이스일 수 있으나 이에 한정되지 않는다. 예를 들어, 컴퓨팅 시스템(101)은 컴퓨터, 데스크톱 컴퓨터, 랩톱, 태블릿, 셀룰러 전화를 포함하는 전화, 스마트 전화, 개인용 디지털 기기, 서버, 랙(rack) 장착 서버, 블레이드 서버 또는 임의의 다른 유형의 서버와 같은 컴퓨팅 디바이스일 수 있다. 특정 실시예에서, 컴퓨팅 시스템(101)은 다양한 양태의 네트워크 프로세싱을 가상화하기 위해 네트워크 기능 가상화(NFV)를 구현할 수 있는 소프트웨어-규정(SDN) 네트워킹 스위치와 같은 소프트웨어 스위치 또는 소프트웨어/하드웨어 하이브리드 스위치일 수 있다. 다양한 실시예는 이 점에 한정되지 않는다.
실시예에서, 컴퓨팅 시스템(101)은 하나 이상의 프로세싱 유닛(102) 및 스위칭 회로(104)를 포함한다. 프로세싱 유닛(102)은 마이크로프로세서, 프로세서, 중앙 처리 장치, 디지털 신호 프로세싱 유닛, 듀얼 코어 프로세서, 모바일 디바이스 프로세서, 데스크톱 프로세서, 단일 코어 프로세서, 시스템-온-칩(SoC) 디바이스, 복합 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령어 세트(RISC) 마이크로프로세서, 매우 긴 명령어 워드(VLIW) 마이크로프로세서, 또는 임의의 다른 유형의 프로세서 또는 단일 칩 상의 프로세싱 회로 또는 집적 회로와 같은 임의의 유형의 연산 요소일 수 있지만 이에 한정되지 않는다. 프로세싱 유닛(102)은 임의의 유형의 트레이스, 버스 등일 수 있는 하나 이상의 상호접속부(122)를 통해 스위칭 회로(104), 스위칭 회로 제어 컴포넌트(106) 및 메모리(108)에 접속될 수 있고 이와 통신할 수 있다. 예를 들어, 상호접속부(122)는 시스템 관리 버스(SMBus), 인터-집적 회로(I2C) 버스 또는 임의의 다른 유형의 버스로서 적어도 일부 구현될 수 있으며, 하나 이상의 대역 외 메시지 내의 정보를 전달할 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
스위칭 회로(104)는 스위칭 패브릭, 소프트웨어 크로스바와 같은 네트워킹 크로스바, 패킷 스위치 회로 등과 같은 임의의 유형의 스위칭 회로를 포함할 수 있다. 일부 실시예에서, 스위칭 회로(104)는 적어도 일부 가상화될 수 있으며 적어도 일부 소프트웨어로 구현될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
실시예에서, 스위칭 회로(104)는 I/O 포트(112)에 의해 전달된 패킷의 흐름을 디렉팅한다. 예를 들어, 스위칭 회로(104)는 I/O 포트(112-b), I/O 포트(112-c) 또는 I/O 포트(112-d)와 같은 다른 I/O 포트로의 I/O 포트(112-a)에서 수신된 하나 이상의 패킷의 흐름을 디렉팅할 수 있다. 다른 예에서, 스위칭 회로(104)는 I/O 포트(112-a), I/O 포트(112-c) 또는 I/O 포트(112-d)와 같은 다른 I/O 포트로의 I/O 포트(112-b)에서 수신된 하나 이상의 패킷의 흐름을 디렉팅할 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않으며, 스위칭 회로(104)는 전송을 위해 임의의 I/O 포트(112)로의 임의의 하나의 I/O 포트(112)에 의해 수신된 하나 이상의 패킷의 흐름을 디렉팅할 수 있다. 즉, 패킷은 동일 I/O 포트(112) 상에서 수신 및 전송될 수 있다. I/O 포트(112)는 네트워크 포트, 물리적 포트, 소프트웨어 I/O 포트 등을 포함하여 정보를 전달하는 임의의 유형의 포트일 수 있다. 다양한 실시예에서, I/O 포트(112)는 하나 이상의 패킷으로서 정보를 연결된 디바이스로 전달하는 트랜시버와 같은 회로를 포함할 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
일부 실시예에서, 스위칭 회로(104)는 패킷 내의 정보에 기초하여 패킷의 흐름을 디렉팅할 수 있다. 예를 들어, 패킷은 타겟 식별, 어드레스 포트 번호 등을 포함할 수 있으며, 스위칭 회로(104)는 식별에 기초하여 어느 I/O 포트(112)가 패킷을 전송할지를 결정할 수 있다. 하지만, 일부 실시예에서, 스위칭 회로(104)는 스위칭 회로 제어 컴포넌트(106)로부터 수신된 정보에 기초하여 패킷을 디렉팅할 수 있다. 예를 들어, 스위칭 회로 제어 컴포넌트(106)는, I/O 포트(112) 중 하나의 출력 포트가 과도하게 이용되거나 과중한 트래픽을 경험하고 있다는 것을 결정할 수 있다. 이 경우에, 스위칭 회로 제어 컴포넌트(106)는 과도하게 이용되는 I/O 포트(112)에 대하여 의도된 하위 우선 패킷을 더 적게 이용되는 다른 I/O 포트(112)로 전송하도록 스위칭 회로(104)에 지시할 수 있다. 이러한 상세사항 및 다른 상세사항은 이하의 설명으로부터 더욱 명확해질 것이다.
또한, 스위칭 회로(104)는 다양한 동작 상태에서 동작할 수 있다. 예를 들어, 스위칭 회로(104)는 저 전력 상태, 중간 전력 상태 또는 고 전력 상태에서 동작할 수 있다. 또한, 스위칭 회로(104)가 동작하는 주파수가 조정될 수 있다. 통상적으로, 예를 들어 저 전력 상태는 저 주파수 상태에서 동작하고, 중간 전력 상태는 중간 주파수 상태에서 동작하고, 고 전력 상태는 고 주파수 상태에서 동작한다. 스위칭 회로(104)는 임의의 수의 전력 상태 및 주파수 상태에서 동작할 수 있으며, 3개의 전력 상태 및/또는 3개의 주파수 상태에 한정되지 않는다. 동작 상태는 스위칭 회로 제어 컴포넌트(106)에 의해 감시 및 제어될 수 있다.
프로세싱 유닛(102) 및 스위칭 회로(104)를 포함하는 컴퓨팅 시스템(101)의 컴포넌트는 동작 시스템(110)을 포함하는 하나 이상의 소프트웨어 레이어와 연결될 수 있다. 예를 들어, 프로세싱 유닛(102)과 운영 체제(110)는 함수 호출, 시스템 호출, 인터럽트 등을 사용하여 커널을 통해 통신할 수 있다. 운영 체제(110)는 소프트웨어만으로, 하드웨어만으로 또는 그 조합으로 구현될 수 있으며, 프로세싱 유닛(102), 스위칭 회로(104), 스위칭 회로 제어 컴포넌트(106), 메모리(108) 등과 같은 컴퓨팅 시스템(101)의 컴포넌트를 관리하는 데 사용될 수 있다. 운영 체제의 예는 Linux® 기반 운영 체제, Windows® 운영 체제, Apple® 기반 운영 체제 등을 포함한다.
일부 실시예에서, 컴퓨팅 시스템(101)이 SDN 네트워킹 스위치인 경우와 같이, 운영 체제(110)는 컴퓨팅 시스템(101)을 관리 및 제어하는 하나 이상의 애플리케이션을 포함할 수 있다. 더욱 구체적으로, 운영 체제(110)는 예를 들어 프로세싱 유닛(102) 및 스위칭 회로(104)에 네트워크 요건 및 원하는 네트워크 동작을 전달할 수 있는 하나 이상의 SDN 애플리케이션을 포함할 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
일부 실시예에서, 컴퓨팅 시스템(101)은 스위칭 회로(104)를 경유하여 I/O 포트(112)를 통해 트래픽의 흐름을 제어하고 프로세싱 유닛(102) 및 스위칭 회로(104)에 대한 동작 상태를 포함하여 컴퓨팅 시스템(101)의 다양한 양태를 관리하는 스위칭 회로 제어 컴포넌트(106)를 포함할 수 있다. 스위칭 회로 제어 컴포넌트(106)는 하드웨어만으로, 소프트웨어만으로 또는 그 조합으로 구현될 수 있다. 또한 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 독립형 컴포넌트일 수 있거나 프로세싱 유닛(102) 및/또는 스위칭 회로(104)와 같은 다른 컴포넌트의 하나 이상의 부분으로서 구현될 수 있다. 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 또한 컴퓨팅 시스템(101)이 예를 들어 SDN 네트워킹 디바이스인 경우에 SDN 애플리케이션으로 구현될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는, 프로세싱 유닛(102) 및 스위칭 회로(104)가 저 전력 및/또는 주파수 동작 상태로 진입할 수 있도록, 휴지 구간을 생성하기 위해 I/O 포트(112)에 대한 트래픽 흐름을 제어 및 관리할 수 있다. 통상적으로, I/O 포트는 프로세싱 유닛(102) 및 스위칭 회로(104)가 저 전력 및/또는 주파수 상태로 진입하는 적은 "다운(down)" 시간을 떠나는 랜덤 간격으로 패킷을 수신 및 전송한다. 스위칭 회로 제어 컴포넌트(106)는, 프로세싱 유닛(102) 및/또는 스위칭 회로(104)가 저 전력 및/또는 주파수 상태로 진입하기를 원한다는 것을 I/O 포트(112)에 통지함으로써 프로세싱 유닛(102) 및 스위칭 회로(104)에 대한 휴지 구간을 인에이블할 수 있다. 응답으로, 프로세싱 유닛(102) 및/또는 스위칭 회로(104)가 반드시 패킷을 프로세싱할 필요가 없고 저 전력 및/또는 주파수 상태로 진입할 수 있을 때 휴지 구간 또는 시간 구간을 생성하기 위해 패킷을 버퍼링하는 버퍼를 이용할 수 있다. 다양한 실시예는 이러한 예에 한정되지 않으며, 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 I/O 포트(112)에 상당한 시간 동안 패킷을 버퍼링할 것을 지시할 수 있다.
일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 휴지 구간을 생성하기 위해 I/O 포트(112) 상의 패킷의 버퍼링을 인에이블하는 최적화된 버퍼 플러시/충전(OBFF) 기술을 이용할 수 있다. 예를 들어, 스위칭 제어 컴포넌트(106)는, 프로세싱 유닛(102) 및 스위칭 회로(104)가 곧 저 전력 상태로 진입할 것이라는 것을 나타내는 정보를 I/O 포트(112)에 전달할 수 있다. I/O 포트(112)는 버퍼 내에 하나 이상의 패킷을 그룹화하기 위해 이 정보를 사용할 수 있다. I/O 포트(112)는, 프로세싱 유닛(102) 및 스위칭 회로(104)가 더 많은 에너지를 절약하는 더 긴 시간 구간 동안 저 전력 및/또는 주파수 상태에 머물 수 있도록, "버스트(burst)"의 프로세싱 유닛(102) 및 스위칭 회로(104)에 의한 프로세싱을 위해 그리고 조정된 방식으로 패킷을 릴리징할 수 있다. 이것은 더 긴 휴지 구간을 연장하고 생성하는 프로세싱을 위한 패킷 조정 및 버퍼링의 단지 하나의 예이다. 다른 기술이 고려될 수 있다.
일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 I/O 포트(112)로부터 수신된 패킷 정보에 기초하여 프로세싱 유닛(102) 및 스위칭 회로(104)의 동작 상태 및 그 변화를 제어 및 관리할 수 있다. 예를 들어, 패킷 정보는 각각의 "버스트" 크기 및/또는 패킷의 우선순위에 다수의 패킷을 포함할 수 있다. 따라서, 스위칭 회로 제어 컴포넌트(106)는 각 버스트에서의 패킷의 크기에 기초하여 언제 그리고 얼마나 오랫동안 프로세싱 유닛(102) 및/또는 스위칭 회로(104)가 저 전력 및/또는 주파수 상태에 있을 수 있는지를 결정할 수 있다. 다른 예에서, 스위칭 회로 제어 컴포넌트(106)는 버퍼링되고 있는 패킷의 우선순위에 기초하여 얼마나 오랫동안 프로세싱 유닛(102) 및/또는 스위칭 회로(104)가 저 전력 및 주파수 상태에 있는지를 제어할 수 있다. 고 우선순위의 패킷은 더 빈번히 프로세싱될 필요가 있을 수 있으므로 예를 들어 더 짧은 휴지 구간을 필요로 한다.
또한, 스위칭 회로 제어 컴포넌트(106)는 프로세싱 유닛(102)과 스위칭 회로(104)가 지연 없이 그리고 성능에 영향을 주지 않고 정보를 프로세싱하는 적절한 동작 상태에 있다는 것을 보장하기 위해 프로세싱 유닛(102) 및/또는 스위칭 회로(104)의 동작 상태를 제어할 수 있다. 예를 들어, 스위칭 회로 제어 컴포넌트(106)는 동적 메모리 어드레싱(DMA)의 완료 전에 그리고 I/O 포트(112)가 패킷을 프로세싱하는 DMA 인터럽트와 같은 인터럽트를 발행하기 전에 프로세싱 유닛(102) 및/또는 스위칭 회로(104)를 고 전력 및/또는 주파수에 두기 위해 패킷 정보를 사용할 수 있다. 프로세싱 유닛(102) 및/또는 스위칭 회로(104)를 적절한 동작 상태로 올림으로써, 이들은 적기에 패킷을 프로세싱할 준비가 되어 있을 것이다.
또한, 스위칭 회로 제어 컴포넌트(106)는 패킷 정보 및 I/O 포트(112) 상의 스루풋에 기초하여 각각의 I/O 포트(112)를 통해 패킷의 트래픽의 흐름을 관리 및 제어할 수 있다. 더욱 구체적으로, 스위칭 회로 제어 컴포넌트(106)는 예를 들어 과중한 트래픽을 경험하고 있는 I/O 포트(112)로부터 더 낮게 이용되는 I/O 포트(112)로 저 우선순위의 패킷을 옮김으로써 I/O 포트(112)에 대한 부하 밸런싱 기술을 인에이블할 수 있다. 스위칭 회로 제어 컴포넌트(106)는 I/O 포트(112)로부터 수신된 패킷 정보에 기초하여 및/또는 I/O 포트(112)를 감시함으로써 패킷의 I/O 포트 이용, 스루풋 및 우선순위를 결정할 수 있다.
또한, 저 우선순위의 패킷을 그 의도된 I/O 포트(112)로부터 다른 I/O 포트(112)로 옮김으로써, 과중하게 사용되는 I/O 포트(112)가 적기의 방식으로 고 우선순위의 패킷을 프로세싱할 수 있을 것이다. 따라서, 고 우선순위의 패킷이 여전히 더 높게 이용되는 I/O 포트(112)로 전달될 수 있다. 또한, 스위칭 회로 제어 컴포넌트(106)는 패킷 정보 및/또는 I/O 포트 이용에 기초하여 I/O 포트(112) 중 임의의 하나에 의도된 패킷을 임의의 다른 I/O 포트(112)로 디렉팅하도록 스위칭 회로(104)에 디렉팅 또는 지시할 수 있다.
도 2는 패킷 및 정보를 프로세싱하는 제 2 컴퓨팅 시스템(200)의 실시예를 나타낸다. 도 2에 나타낸 바와 같이, 각각의 I/O 포트(112)는 통신 링크(210)를 통해 정보를 통신할 수 있으며, 특정 버퍼(214)와 연관되거나 연결될 수 있다. 예를 들어, I/O 포트(112-a)는 버퍼(214-a)와 연관될 수 있고, I/O 포트(112-b)는 버퍼(214-b)와 연관될 수 있고, I/O 포트(112-c)는 버퍼(214-c)와 연관될 수 있고, I/O 포트(112-d)는 버퍼(214-d)와 연관될 수 있다. 다른 회로 및 메모리와 함께 I/O 포트(112) 및 버퍼(214)는 컴퓨팅 시스템(200)에 대한 I/O 인터페이스(212)를 구성할 수 있다. 하지만, 다양한 실시예는 이러한 방식에 한정되지 않는다. 일부 실시예에서, 버퍼(214)는 I/O 인터페이스(212)의 일부가 아닐 수 있으며, 예를 들어 메모리(108)에 할당될 수 있다.
실시예에서, I/O 포트(112)는 통신 링크(210)를 통행 연결된 디바이스와 정보를 통신할 수 있으며, 스위칭 회로(104)와 프로세싱 유닛(102)에 의한 추가적인 프로세싱을 위해 연관 버퍼(214)에 진입 패킷을 저장할 수 있다. 상술한 바와 같이, 스위칭 회로 제어 컴포넌트(106)는 예를 들어, 버퍼(214)의 I/O 포트(112)에 의해 버퍼링을 관리 및 제어할 수 있다. 더욱 구체적으로 일례에서, 스위칭 회로 제어 컴포넌트(102)는, I/O 포트(112)에 의해 수신되는 하나 이상의 패킷이 버퍼(214)에서 버퍼링되고 휴지 구간을 생성하기 위해 버스트의 스위칭 회로(104) 및 프로세싱 유닛(102)으로 전송되도록 I/O 인터페이스(212)와 통신할 수 있다. 이러한 휴지 구간은 저 전력 및/또는 주파수 동작 상태에서 동작하는 스위칭 회로(104) 및 프로세싱 유닛(102)에 의해 이용될 수 있다. 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 패킷의 버퍼링을 제어하고 휴지 구간을 생성하기 위해 OBFF 기술을 사용할 수 있다.
액티브 구간 동안 또는 스위칭 회로(104) 및 프로세싱 유닛(102)이 고 전력 및/또는 주파수 상태에서 동작하고 있을 때, 스위칭 회로 제어 컴포넌트(106)는 또한 I/O 포트(112)를 통해 패킷의 흐름을 디렉팅할 수 있다. 더욱 구체적으로, 스위칭 회로 제어 컴포넌트(106)는, 더 과중한 I/O 포트(112) 상의 트래픽이 더 낮게 이용되는 I/O 포트(112)로 리디렉팅되도록 부하 밸런싱 기술을 구현할 수 있다. 예를 들어, 스위칭 회로 제어 컴포넌트(106)는 그 원래 의도된 I/O 포트(112) 대신 더 낮게 이용되는 I/O 포트(112)로 저 우선순위의 패킷이 전송되게 할 수 있다. 스위칭 회로 제어 컴포넌트(106)는 패킷을 리디렉팅하기 위해 스위칭 회로(104)로 정보를 전송함으로써 부하 밸런싱 기술을 수행할 수 있다.
도 3은 제 1 타이밍도(302) 및 제 2 타이밍도(304)의 실시예를 나타낸다. 타이밍도(302 및 304)는 컴퓨팅 시스템에 의해 수신되고 휴지 구간을 생성하기 위해 패킷의 버퍼링으로 그리고 버퍼링없이 프로세싱되는 패킷을 나타낼 수 있다. 더욱 구체적으로, 타이밍도(302)는 버퍼링 없이 I/O 포트(112)에 의해 수신되고 프로세싱되는 패킷을 화살표로서 나타낸다. 각각의 화살표는, 패킷이 프로세싱을 위해 언제 스위칭 회로(104) 및/또는 프로세싱 유닛(102)으로 수신 및 전송되는지를 나타낸다. 따라서, 실시예에서 버퍼링이 버스트 구간을 최적하기 위해 이용되지 않으면, 스위칭 회로(104) 및/또는 프로세싱 유닛(102)이 저 전력 및/또는 주파수 동작 상태에 있는 이용가능한 시간이 적다. 따라서, 더 많은 전력이 이 실시예에서 소비된다.
하지만, 타이밍도(304)는 버퍼링되고 그룹화되는 패킷을 나타낸다. 타이밍도(304)에서 나타낸 바와 같이, 패킷은 버스트의 스위칭 회로(104) 및/또는 프로세싱 유닛(102)으로 프로세싱 및 전송되고 휴지 시간(306)이 각각의 버스트 사이에서 생성된다. 따라서, 이러한 실시예에서 스위칭 회로(104) 및/또는 프로세싱 유닛(102)은 저 전력 및/또는 주파수 동작 상태에서 더 긴 시간 구간을 보내고 전력이 절약될 수 있다.
상술한 바와 같이, 패킷의 버퍼링은 OBFF 기술을 구현할 수 있는 스위칭 회로 제어 컴포넌트(106)에 의해 제어될 수 있다. 예를 들어, 스위칭 제어 컴포넌트(106)는, 프로세싱 유닛(102) 및 스위칭 회로(104)가 저 전력 및/또는 주파수 상태에 있거나 저 전력 및/또는 주파수 상태에 있기를 원하는 것을 나타내는 정보를 I/O 포트(112)에 전달할 수 있다. I/O 포트(112)는 버퍼에 하나 이상의 패킷을 그룹화 또는 버퍼링하기 위해 이 정보를 사용할 수 있다. I/O 포트(112)는 "버스트"의 프로세싱 유닛(102) 및 스위칭 회로(104)에 의한 프로세싱을 위해 그리고 조정된 방식으로 패킷을 릴리징할 수 있다. OBFF는 더 긴 휴지 구간을 연장 및 생성하기 위한 프로세싱을 위해 패킷을 조정 및 버퍼링하는 단지 하나의 예이다. 다른 기술이 구현될 수 있다.
도 4a/4b는 정보의 패킷을 프로세싱하는 컴퓨팅 시스템(400, 450)의 실시예를 나타낸다. 도 4a는 예를 들어, 통신 링크(210)를 통해 패킷을 수신 및 전송하는 I/O 포트(112-a 내지 112-d)를 나타낸다. 나타낸 바와 같이, I/O 포트(112)는 입력 포트 및 출력 포트를 포함할 수 있다. 정보는 입력 포트를 통해 하나 이상의 패킷으로서 수신될 수 있고 정보는 출력 포트를 통해 하나 이상의 패킷으로서 전송될 수 있다.
I/O 포트(112-a 내지 112-d)에 의해 프로세싱된 정보는 스위칭 회로(104)에 의해 프로세싱될 수 있다. 예를 들어, 스위칭 회로(104)는 각각의 패킷에 대하여 착신지 식별 및/또는 타겟 어드레스에 기초하여 패킷의 흐름을 적절한 타겟 I/O 포트(112)로 디렉팅할 수 있다. 통상적으로, 타겟 I/O 포트(112)는 패킷의 착신지에 대한 최단 경로를 제공하는 포트이다.
상술한 바와 같이, 스위칭 회로 제어 컴포넌트(106)는, 과부하의 또는 과중하게 이용되는 포트(112)에 대해 목표로 된 패킷이 다른 더 적게 이용되는 포트(112)로 전송되도록 다양한 부하 밸런싱 기술을 구현할 수 있다. 도 4a는 I/O 포트(112)에 의해 수신 및 전송되는 패킷이 밸런싱된 방식으로 발생하는 시나리오를 나타낸다.
하지만, 도 4b는, I/O 포트(112-a)의 출력 포트가 과도하게 이용되고 과중한 트래픽(452)을 경험하고 있는 실시예를 나타낸다. 이러한 I/O 포트(112-a)를 통해 전달된 정보는 바람직하지 않은 지연을 경험할 수 있고 패킷의 전달을 위한 서비스 품질(QoS) 요건을 충족시키지 않을 수 있다. 이러한 경우에, "최단 경로"는 패킷의 착신지에 대한 가장 빠른 루트가 아닐 수 있다. 따라서, 실시예는 I/O 포트(112)를 부하 밸런싱하는 다양한 기술을 채용할 수 있다.
예를 들어, 스위칭 회로 제어 컴포넌트(106)는 원래 I/O 포트(112-a)로 향한 저 우선순위의 트래픽(456)을 I/O 포트(112-c)와 같은 하나 이상의 다른 포트로 디렉팅할 수 있다. 도 4b에 나타낸 바와 같이, I/O 포트(112-c)의 출력 포트는 저 트래픽(454)을 경험하고 있다. 따라서, I/O 포트(112-c)를 통해 우회하는 이러한 패킷은 이들이 과중한 트래픽(452)을 경험하는 I/O 포트(112-a)를 통해 전송되었을 경우의 패킷과 같은 많은 지연 스루풋을 경험하지 않을 수 있다. 또한, I/O 포트(112-a)에 대해 원래 목표로 된 고 우선순위의 트래픽이 거리로 계속하여 전송될 수 있지만, 리디렉션으로 인해 저 우선순위의 패킷의 프로세싱으로 인한 임의의 종류의 지연 지체를 경험하지 않을 것이다.
다양한 실시예는 도 4a 및 4b의 나타낸 예에 한정되지 않는다. 패킷은 I/O 포트(112)를 부하 밸런싱하는 임의의 방식으로 리디렉팅될 수 있다. 또한 다양한 실시예는 나타낸 바와 같이 단지 출력 포트에 대한 리디렉션으로 한정되지 않을 수 있다. 일부 실시예에서, 패킷의 흐름은 입력 포트에 대해서도 리디렉팅될 수 있다. 예를 들어, 스위칭 회로 제어 컴포넌트(106)는 덜 이용되고 있는 경로 상에서 패킷을 전송하기 위해 포트(112)에 연결된 하나 이상의 전송 디바이스로 정보를 전달할 수 있다. 스위칭 회로 제어 컴포넌트(106)는 전송 디바이스에 의해 사용될 수 있는 "최소 저항"의 경로를 결정하기 위해 다양한 네트워크 매핑 기술을 사용할 수 있다.
도 5는 논리 흐름도(500)의 실시예를 나타낸다. 논리 흐름(500)은 여기에 설명되는 하나 이상의 실시예에 의해 실행되는 동작의 일부 또는 전부를 나타낼 수 있다. 예를 들어, 논리 흐름(500)은 도 1, 2, 4a 및 4b에 나타낸 하나 이상의 컴퓨팅 시스템에 의해 수행되는 동작을 나타낼 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
블록(502)에서, 논리 흐름(500)은 프로세싱 유닛(102) 및/또는 스위칭 회로(104)에 대해 저 전력 및/또는 주파수 동작 상태를 인에이블하는 것을 포함할 수 있다. 더욱 구체적으로, 스위칭 회로 제어 컴포넌트(106)는 동작 상태를 고 전력 및/또는 주파수 동작 상태로부터 저 전력 및/또는 주파수 상태로 변화시키기 위해 프로세싱 유닛(102)과 스위칭 회로(104)를 인에이블하라는 정보 및/또는 명령어를 프로세싱 유닛(102) 및/또는 스위칭 회로(104)에 전달할 수 있다. 정보는 프로세싱 유닛(102) 및 스위칭 회로(104)에 대하여 패킷이 I/O 포트(112)에 의해 버퍼링되고 있으며 휴지 구간이 생성되었다는 것을 나타낼 수 있다. 실시예에서 동작 상태를 변화시킬 때 단지 전력이 변할 수 있고, 단지 주파수가 변할 수 있거나 양쪽이 변할 수 있다. 마찬가지로, 변화는 프로세싱 유닛에 대해서만, 스위칭 회로에 대해서만 또는 양쪽에 대해 이루어질 수 있다.
일부 실시예에서, 블록(504)에서 스위칭 회로 제어 컴포넌트(106)는, 프로세싱 유닛(102) 및 스위칭 회로(104)가 저/ 주파수 전력 상태에 있거나 저/ 주파수 전력 상태에 있기를 원한다는 것을 나타내는 정보를 I/O 포트(112)에 전달할 수 있다. I/O 포트(112)는 블록(506)에서 버퍼에 하나 이상의 패킷을 그룹화 또는 버퍼링하기 위해 이 정보를 사용할 수 있다. 상술한 바와 같이, 각각의 I/O 포트(112)는 패킷을 프로세싱 유닛(102) 및 스위칭 회로(104)에 전송하기 전에 패킷을 저장하는 데 사용되는 버퍼(214)와 연관될 수 있다. I/O 포트(112)는 "버스트"의 프로세싱 유닛(102) 및 스위칭 회로(104)에 의한 프로세싱을 위해 그리고 프로세싱 유닛(102) 및 스위칭 회로(104)가 저 전력/주파수 상태에서 더 긴 시간 구간 동안 유지될 수 있는 조정된 방식으로 패킷을 릴리징할 수 있다.
블록(508)에서, 스위칭 회로 제어 컴포넌트(106)는, 휴지 구간이 곧 종료하고 I/O 패킷(112)이 패킷을 전송할 것이라는 것을 나타내는 정보를 프로세싱 유닛(102) 및 스위칭 회로(104)에 전달할 수 있다. 일부 실시예에서, 정보는 SMBus 또는 I2C 버스를 통해 하나 이상의 경계 외 메시지로서 전송될 수 있다. 하지만, 다양한 실시예는 이러한 방식에 한정되지 않는다.
블록(510)에서, I/O 포트(112)는 프로세싱을 위해 패킷을 프로세싱 유닛(102) 및 스위칭 회로(104)로 전송할 수 있다. 예를 들어, 패킷은 블록(512)에서 하나 이상의 통신 링크를 통한 추가적인 통신을 위해 I/O 포트(112)로 다시 프로세싱 및 디렉팅될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않으며, 패킷은 다른 수단에서 프로세싱될 수 있다.
도 6은 논리 흐름도(600)의 실시예를 나타낸다. 논리 흐름(600)은 여기에 설명된 하나 이상의 실시예에 의해 실행되는 동작 중 일부 또는 전부를 나타낼 수 있다. 예를 들어, 논리 흐름(600)은 도 1, 2, 4a 및 4b에 나타낸 컴퓨팅 시스템 중 하나 이상에 의해 수행되는 동작을 나타낼 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
논리 흐름(600)은 패킷 프소세싱 감시 및 제어, 부하 밸런싱 및 스루풋 결정을 위한 다수의 블록을 포함한다. 블록(602)에서, 스위칭 회로 제어 컴포넌트(106)는 비트/초, 바이트/초, 메가바이트/초 등으로 프로세싱된 트래픽의 양 및 스루풋에 대해 I/O 포트(112)를 감시할 수 있다. 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는, I/O 포트(112)가 고 트래픽량, 중간 트래픽량 또는 저 트래픽량을 경험하는지를 결정할 수 있다.
더욱 구체적으로 그리고 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 결정 블록(604)에서 각각의 I/O 포트(112)에 대한 스루풋이 임계값 위에 있는지를 결정할 수 있다. 임계값은 또한 비트/초, 바이트/초, 메가바이트/초 등과 같은 시간에 대해 프로세싱된 정보의 양일 수 있다. 또한, 임계값은, 스루풋이 너무 높을 수 있고 고 트래픽량을 경험하는 I/O 포트(112)를 통해 프로세싱된 트래픽이 지연 문제를 경험할 수 있다는 것을 나타내는 결정된 값일 수 있다. I/O 포트(112)의 각각에 대한 스루풋은 이것이 임계값 미만인지, 동등한지 또는 초과인지를 결정하기 위해 임계값과 비교될 수 있다.
결정 블록(604)에서, 스위칭 회로 제어 컴포넌트(106)는 스루풋이 특정 I/O 포트(112)에 대해 임계값 미만(또는 동등)인지를 결정하며, 특정 I/O 포트(112)에 대해 목표로 된 출력 패킷의 전부가 블록(612)에서 I/O 포트(112)에 의해 프로세싱될 수 있다. 즉, 스루풋이 임계값 미만(또는 동등)이거나 수용가능한 스루풋이므로 트래픽이 리디렉션이 필요하지 않다. 이러한 결정은 각각의 I/O 포트(112)에 대해 이루어질 수 있다.
결정 블록(604)에서, 스위칭 회로 제어 컴포넌트(106)는, 스루풋이 특정 I/O 포트(112)에 대해 임계값 초과라는 것을 결정하고, 그 I/O 포트(112)에 대한 패킷의 우선순위가 블록(606)에서 결정될 수 있다. 일부 실시예에서, 스위칭 회로 제어 컴포넌트(106)는 I/O 포트(112)로부터 수신된 패킷 정보에 기초하여 패킷의 우선순위를 결정할 수 있다. 패킷 정보는 SMBus 또는 I2C 버스를 통해 대역 외 메시지와 같은 하나 이상의 메시지로서 스위칭 회로 제어 컴포넌트(106)에 전달될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
일부 실시예에서, 결정 블록(608)에서, 패킷이 고 우선 레벨 또는 저 우선 레벨을 갖는지에 대한 결정이 이루어질 수 있다. 패킷이 고 우선 레벨을 갖는다면, 패킷은 고 트래픽량을 경험하여도 블록(612)에서 목표로 된 I/O 포트(112)로 전송될 수 있다. 하지만, 패킷이 저 우선순위의 패킷이면, 패킷은 프로세싱을 위해 블록(610)에서 상이한 I/O 포트(112)로 전송될 수 있다. 더욱 구체적으로, 패킷은 블록(610)에서 저 트래픽량을 경험하는 I/O 포트(112)로 전송될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
도 7은 논리 흐름도(700)의 실시예를 나타낸다. 논리 흐름(700)은 여기에 설명된 하나 이상의 실시예에 의해 실행되는 동작의 일부 또는 전부를 나타낼 수 있다. 예를 들어, 논리 흐름(700)은 도 1, 2, 4a 및 4b에 나타내어진 컴퓨팅 시스템 중 하나 이상에 의해 수행되는 동작을 나타낼 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않는다.
논리 흐름(700)은 블록(705)에서 하나 이상의 I/O 포트에 대한 버퍼에 하나 이상의 패킷을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성하는 것을 포함한다. 예를 들어, 스위칭 회로 제어 회로(106)는, 적어도 하나의 프로세싱 유닛(102) 및 스위칭 회로(104)가 저 전력 상태에 진입하고 있거나 저 전력 상태로 진입할 것이라는 것을 나타내는 정보를 전달할 수 있다. 정보는, 패킷이 조정된 버스트의 프로세싱을 위해 전달되도록 I/O 포트(112)가 하나 이상의 패킷을 버퍼링하게 할 수 있다. 버스트 사이의 시간은, 프로세싱 유닛(102) 및/또는 스위칭 회로(104)가 저 전력/주파수 동작 상태에 진입하거나 유지될 수 있는 휴지 구간일 수 있다.
블록(710)에서, 논리 흐름(700)은 프로세싱 유닛 및/또는 스위칭 회로가 휴지 기간 동안 저 전력 상태에서 동작하게 하는 것을 포함할 수 있다. 예를 들어, 스위칭 회로 제어 컴포넌트(106)는 버퍼링되고 있는 프로세싱에서 패킷이 버퍼링되어야 한다는 것 및/또는 휴지 구간이 생성되었다는 것을 나타내는 정보를 프로세싱 유닛(102), 스위칭 회로(104) 또는 양쪽에 전달할 수 있다. 정보는 프로세싱 유닛(102) 및/또는 스위칭 회로(104)가 저 전력 상태에 진입하게 할 수 있다. 일부 실시예에서, 정보는 저 전력 상태를 떠나는 데 사용될 수 있는 휴지 구간의 결정되거나 추정된 길이를 나타낼 수 있다. 하지만, 다양한 실시예는 이러한 방식에 한정되지 않으며, 컴포넌트는 저 전력 상태를 떠나기 위해 인터럽트 또는 메시지(들)를 수신할 수 있다.
더욱 구체적으로 블록(715)에서, 논리 흐름(700)은 프로세싱 유닛 및/또는 스위칭 회로가 하나 이상의 대역 외 메시지를 프로세싱 유닛 및/또는 스위칭 회로에 전달함으로써 저 전력 상태를 떠나게 하는 것을 포함할 수 있다. 일부 실시예에서, 대역 외 메시지는, 휴지 구간이 곧 종료하고 패킷이 프로세싱되어야 한다는 것을 나타낼 수 있다. 일례에서, 하나 이상의 대역 외 메시지는 DMA 버퍼링의 완료 전에 전달될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않으며 메시지는, 프로세싱 유닛(102) 및 스위칭 회로(104)가 지연 문제를 야기하지 않고 패킷을 프로세싱하는 동작 상태에 있다는 것을 보장하기 위해 임의의 시간에 전달될 수 있다.
도 8은 시스템(800)의 일 실시예를 나타낸다. 다양한 실시예에서, 시스템(800)은 컴퓨팅 시스템(101, 200)과 같이 여기에 설명된 하나 이상의 실시예로 사용하기에 적절한 시스템 또는 아키텍쳐를 나타낼 수 있다. 실시예는 이러한 점에 한정되지 않는다.
도 8에 나타낸 바와 같이, 시스템(800)은 복수의 요소를 포함할 수 있다. 하나 이상의 요소는 설계 또는 성능 제약의 소정의 세트로서 요망되는 하나 이상의 회로, 컴포넌트, 레지스터, 프로세서, 소프트웨어 서브루틴, 모듈 또는 그 임의의 조합을 사용하여 구현될 수 있다. 도 8은 예시의 방식으로 특정 토폴로지의 제한된 수의 요소를 나타내지만, 임의의 적절한 토폴로지의 더 많거나 더 적은 요소가 소정의 구현에 대해 요망되는 바에 따라 시스템(800)에서 사용될 수 있다는 것이 이해될 수 있다. 실시예는 이 점에 한정되지 않는다.
다양한 실시예에서, 시스템(800)은 퍼스널 컴퓨터, 데스크톱 컴퓨터, 태블릿 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 랩톱 컴퓨터, 서버, 서버 팜, 블레이드 서버 또는 임의의 다른 유형의 서버 등을 포함하는 임의의 유형의 컴퓨터 또는 프로세싱 디바이스일 수있는 컴퓨팅 디바이스(805)를 포함할 수 있다.
다양한 실시예에서, 컴퓨팅 디바이스(805)는 프로세서 회로(802)를 포함할 수 있다. 프로세서 회로(802)는 임의의 프로세서 또는 논리 디바이스를 사용하여 구현될 수 있다. 프로세싱 회로(802)는 마이크로프로세서, 프로세서, 중앙 처리 장치, 디지털 신호 프로세싱 유닛, 듀얼 코어 프로세서, 모바일 디바이스 프로세서, 데스크톱 프로세서, 단일 코어 프로세서, 시스템-온-칩(SoC) 디바이스, 복합 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령어 세트(RISC) 마이크로프로세서, 매우 긴 명령어 워드(VLIW) 마이크로프로세서 또는 단일 칩 또는 집적 회로 상의 임의의 다른 유형의 프로세서 또는 프로세싱 회로와 같은 하나 이상의 임의의 유형의 연산 요소일 수 있지만 이에 한정되지 않는다. 프로세싱 회로(802)는 하나 이상의 버스, 제어 라인 및 데이터 라인과 같은 상호 접속부(843)를 통해 컴퓨팅 시스템의 다른 요소에 접속되고 이와 통신할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(805)는 프로세서 회로(802)에 연결되는 메모리 유닛(804)을 포함할 수 있다. 메모리 유닛(804)은 소정의 구현에 대해 요망되는 바에 따라 통신 버스(843)를 통해, 또는 프로세서 회로(802)와 메모리 유닛(804) 사이의 전용 통신 버스에 의해 프로세서 회로(802)에 연결될 수 있다. 메모리 유닛(804)은 휘발성 및 비휘발성 메모리 양쪽을 포함하여 데이터를 저장할 수 있는 임의의 머신 판독가능 또는 컴퓨터 판독가능 매체를 사용하여 구현될 수 있다. 일부 실시예에서, 머신 판독가능 또는 컴퓨터 판독가능 매체는 비일시적 매체를 포함할 수 있다. 실시예는 이점에 한정되지 않는다. 일부 실시예에서, 메모리(108)는 메모리 유닛(804)과 동일할 수 있다.
컴퓨팅 디바이스(805)는 다양한 실시예에서 그래픽 프로세싱 유닛(GPU)(806)을 포함할 수 있다. GPU(806)는 임의의 프로세싱 유닛, 그래픽-관련 동작을 수행하도록 최적화된 논리 또는 회로뿐만 아니라 비디오 디코더 엔진 및 프레임 상관 엔진도 포함할 수 있다. GPU(806)는 비디오 게임, 그래픽, 컴퓨터 보조 설계(CAD), 시뮬레이션 및 가시화 툴, 이미징 등과 같은 다양한 애플리케이션에 대한 2-차원(2-D) 및/또는 3-차원(3-D) 이미지를 렌더링하는 데 사용될 수 있다. 다양한 실시예는 이러한 방식에 한정되지 않으며; GPU(806)는 사진, 비디오, 프로그램, 애니메이션, 3D, 2D, 객체 이미지 등과 같은 임의의 유형의 그래픽을 프로세싱할 수 있다.
일부 실시예에서, 컴퓨팅 디바이스(805)는 디스플레이 제어기(808)를 포함할 수 있다. 디스플레이 제어기(808)는 그래픽 정보를 프로세싱하고 그래픽 정보를 표시하기 위한 임의의 유형의 프로세서, 제어기, 회로, 논리 등일 수 있다. 디스플레이 제어기(808)는 버퍼(들)(220)와 같은 하나 이상의 버퍼로부터 그래픽 정보를 수신 또는 검색할 수 있다. 정보를 프로세싱한 후에, 디스플레이 제어기(808)는 디스플레이로 그래픽 정보를 전송할 수 있다.
다양한 실시예에서, 시스템(800)은 트랜시버(844)를 포함할 수 있다. 트랜시버(844)는 다양하고 적절한 무선 통신 기술을 사용하여 신호를 송신 및 수신할 수 있는 하나 이상의 라디오를 포함할 수 있다. 이러한 기술은 하나 이상의 무선 네트워크를 통한 통신을 포함할 수 있다. 예시적인 무선 네트워크는 무선 로컬 영역 네트워크(WLAN), 무선 개인 영역 네트워크(WPAN), 무선 메트로폴리탄 영역 네트워크(WMAN), 셀룰러 네트워크 및 위성 네트워크를 포함한다(하지만 이에 한정되지는 않음). 또한 이는 이더넷, 패킷 광 네트워크, (데이터 센터) 네트워크 패브릭 등을 포함할 수 있는(하지만 이에 한정되지는 않음) 유선 네트워킹에 대한 트랜시버를 포함할 수 있다. 이러한 네트워크를 통한 통신에서, 트랜시버(844)는 임의의 버전의 하나 이상의 적용가능한 표준에 따라 동작할 수 있다. 실시예는 이 점에 한정되지 않는다.
다양한 실시예에서, 컴퓨팅 디바이스(805)는 디스플레이(845)를 포함할 수 있다. 디스플레이(845)는 프로세서 회로(802), 그래픽 프로세싱 유닛(806) 및 디스플레이 제어기(808)로부터 수신된 정보를 표시할 수 있는 임의의 디스플레이 디바이스를 구성할 수 있다.
다양한 실시예에서, 컴퓨팅 디바이스(805)는 스토리지(846)를 포함할 수 있다. 스토리지(846)는 자기 디스크 드라이브, 광 디스크 드라이브, 테이프 드라이브, 내부 저장 디바이스, 부착된 저장 디바이스, 플래시 메모리, 배터리 백업 SDRAM(동기식 DRAM) 및/또는 네트워크 액세스가능 저장 디바이스와 같은 비휘발성 저장 디바이스로서 구현될 수 있지만 이에 한정되지는 않는다. 실시예에서, 스토리지(846)는 예를 들어 복수의 하드 드라이브가 포함되는 경우에 가치있는 디지털 매체에 대하여 저장 성능이 향상된 보호를 향상시키기 위한 기술을 포함할 수 있다. 스토리지(846)의 추가적인 예는 하드 디스크, 플로피 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 기록가능 컴팩트 디스크(CD-R), 재기입가능 컴팩트 디스크(CD-RW), 광 디스크, 자기 매체, 자기-광 매체, 제거가능 메모리 카드 또는 디스크, 다양한 유형의 DVD 디바이스, 테이프 디바이스, 카세트 디바이스 등을 포함할 수 있다. 실시예는 이 점에 한정되지 않는다.
다양한 실시예에서, 컴퓨팅 디바이스(805)는 하나 이상의 I/O 어댑터(847)를 포함할 수 있다. I/O 어댑터(847)의 예는 범용 직렬 버스(USB) 포트/어댑터, IEEE 1394 파이어와이어 포트/어댑터 등을 포함할 수 있다. 실시예는 이 점에 한정되지 않는다.
도 9는 상술한 다양한 실시예를 구현하기에 적절한 예시적인 컴퓨팅 아키텍쳐(900)의 실시예를 나타낸다. 일 실시예에서, 컴퓨팅 아키텍쳐(900)는 시스템(100) 및 컴퓨팅 디바이스(105)의 일부를 포함하거나 이로서 구현될 수 있다.
본 출원에서 사용되는 "시스템" 및 "컴포넌트"라는 용어는 그 예가 예시적인 컴퓨팅 아키텍쳐(900)에 의해 제공되는 하드웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어 또는 실행 중인 소프트웨어 중 하나인 컴퓨터 관련 엔티티를 나타내도록 의도된 것이다. 예를 들어, 컴포넌트는 프로세서, 하드 디스크 드라이브, (광 및/또는 자기 저장 매체의) 복수의 저장 디바이스, 객체, 실행자, 실행 스레드, 프로그램 및/또는 컴퓨터 상에서 실행하는 프로세스일 수 있지만 이에 한정되지는 않는다. 예시의 방식으로, 서버 상에서 실행되는 애플리케이션과 서버 양쪽이 컴포넌트일 수 있다. 하나 이상의 컴포넌트가 프로세스 및/또는 실행 스레드 내에 상주할 수 있으며, 컴포넌트는 하나의 컴퓨터 상에 로컬화될 수 있고/있거나 2 이상의 컴퓨터 사이에 분산될 수 있다. 또한, 컴포넌트는 동작을 조정하기 위해 다양한 유형의 통신 매체에 의해 서로 통신가능하게 연결될 수 있다. 조정은 정보의 단방향 또는 양방향 교환을 포함할 수 있다. 예를 들어, 컴포넌트는 통신 매체를 통해 전달되는 신호의 형태로 정보를 전달할 수 있다. 정보는 다양한 신호 라인에 할당된 신호로서 구현될 수 있다. 이러한 할당에서, 각 메시지는 신호이다. 하지만, 추가적인 실시예는 대안적으로 데이터 메시지를 채용할 수 있다. 이러한 데이터 메시지는 다양한 접속을 통해 전송될 수 있다. 예시적인 접속은 병렬 인터페이스, 직렬 인터페이스 및 버스 인터페이스를 포함한다.
컴퓨팅 아키텍쳐(900)는 하나 이상의 프로세서, 멀티-코어 프로세서, 코-프로세서, 메모리 유닛, 칩셋, 제어기, 주변 장치, 인터페이스, 오실레이터, 타이밍 디바이스, 비디오 카드, 오디오 카드, 멀티미디어 입력/출력(I/O) 컴포넌트, 전원 등과 같은 다양한 통상의 컴퓨팅 요소를 포함한다. 하지만, 실시예는 컴퓨팅 아키텍쳐(900)에 의한 구현에 한정되지 않는다.
도 9에 나타낸 바와 같이, 컴퓨팅 아키텍쳐(900)는 프로세싱 유닛(904), 시스템 메모리(906) 및 시스템 버스(908)를 포함한다. 프로세싱 유닛(904)은 도 1에 나타내어진 프로세서 컴포넌트(102)를 참조하여 설명한 바와 같이 상업적으로 이용가능한 다양한 프로세서 중 임의의 것일 수 있다.
시스템 버스(908)는 시스템 메모리(906)를 포함하지만 이에 한정되지는 않는 시스템 컴포넌트에 대한 인터페이스를 프로세싱 유닛(904)에 제공한다. 시스템 버스(908)는 상업적으로 이용가능한 다양한 버스 아키텍쳐 중 임의의 것을 사용하여 (메모리 제어기가 있거나 없는) 메모리 버스, 주변 버스 및 로컬 버스에 추가로 상호접속할 수 있는 몇몇 유형의 버스 구조 중 임의의 것일 수 있다. 인터페이스 어댑터는 슬롯 아키텍쳐를 통해 시스템 버스(908)에 접속할 수 있다. 예시적인 슬롯 아키텍쳐는 제한 없이 가속된 그래픽 포트(AGP), 카드 버스, (확장된) 산업 표준 아키텍쳐((E)ISA), 마이크로 채널 아키텍쳐(MCA), NuBus, 주변 컴포넌트 상호접속(확장됨)(PCI(X)), PCI 익스프레스, 퍼스널 컴퓨터 메모리 카드 국제 협회(PCMCIA) 등을 포함할 수 있다.
컴퓨팅 아키텍쳐(900)는 다양한 제조품을 포함하거나 구현할 수 있다. 제조품은 논리를 저장하는 컴퓨터 판독가능 저장 매체를 포함할 수 있다. 컴퓨터 판독가능 저장 매체의 예는 휘발성 메모리 또는 비휘발성 메모리, 제거가능 또는 제거불능 메모리, 삭제가능 또는 삭제불능 메모리, 기입가능 또는 재기입가능 메모리 등을 포함하여 전자 데이터를 저장할 수 있는 임의의 유형의 매체를 포함할 수 있다. 논리의 예는 소스 코드, 컴파일된 코드, 인터프리팅된 코드, 실행가능 코드, 정적 코드, 동적 코드, 객체 지향 코드, 비주얼 코드 등과 같은 임의의 적절한 유형의 코드를 사용하여 구현되는 실행가능 컴퓨터 프로그램 명령어를 포함할 수 있다. 또한, 실시예는 여기에 설명된 동작의 성능 인에이블하기 위해 하나 이상의 프로세서에 의해 판독 및 실행될 수 있는, 비일시적 컴퓨터 판독가능 매체 내에 또는 비일시적 컴퓨터 판독가능 매체 상에 포함된 명령으로서 적어도 일부 구현될 수 있다.
시스템 메모리(906)는 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 더블 데이터 레이트 DRAM(DDRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM), 프로그램가능 ROM(PROM), 소거가능 프로그램가능 ROM(EPROM), 전기적 소거가능 프로그램가능 ROM(EEPROM), 플래시 메모리, 강유전성 폴리머 메모리와 같은 폴리머 메모리, 오보닉 메모리, 위상 변화 또는 강유전성 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 자기 또는 광 카드, 독립 디스크의 리던던트 어레이(RAID) 드라이브와 같은 디바이스의 어레이, 솔리드 스테이트 메모리 디바이스(예를 들어, USB 메모리, 솔리드 스테이트 드라이브(SSD)) 및 정보를 저장하기에 적절한 임의의 다른 유형의 저장 매체와 같은 하나 이상의 고 속도의 메모리 유닛의 형태로 다양한 유형의 컴퓨터 판독가능 저장 매체를 포함할 수 있다. 도 9에 나타낸 예시된 실시예에서, 시스템 메모리(906)는 비휘발성 메모리(910) 및/또는 휘발성 메모리(912)를 포함할 수 있다. 기본 입력/출력 시스템(BIOS)이 비휘발성 메모리(910)에 저장될 수 있다.
컴퓨터(902)는 내부(또는 외부) 하드 디스크 드라이브(HDD)(914), 제거가능 자기 디스크(918)로부터 판독하거나 이에 기입하는 자기 플로피 디스크 드라이브(FDD)(916), 제거가능 광 디스크(922)(예를 들어, CD-ROM 또는 DVD)로부터 판독하거나 이에 기입하는 광 디스크 드라이브(920)를 포함하여 하나 이상의 저 속도의 메모리 유닛의 형태로 다양한 유형의 컴퓨터 판독가능 저장 매체를 포함할 수 있다. HDD(914), FDD(916) 및 광 디스크 드라이브(920)는 각각 HDD 인터페이스(924), FDD 인터페이스(926) 및 광 드라이브 인터페이스(928)에 의해 시스템 버스(908)에 접속될 수 있다. 외부 드라이브 구현에 대한 HDD 인터페이스(924)는 범용 직렬 버스(USB) 및 IEEE 1394 인터페이스 기술 중 적어도 하나 또는 양쪽을 포함할 수 있다.
드라이브 및 연관된 컴퓨터 판독가능 매체는 데이터의 휘발성 및/또는 비휘발성 저장, 데이터 구조, 컴퓨터 실행가능 명령어 등을 제공한다. 예를 들어, 다수의 프로그램 모듈은 운영 체제(930), 하나 이상의 애플리케이션 프로그램(932), 다른 프로그램 모듈(934) 및 프로그램 데이터(936)를 포함하여 드라이브 및 메모리 유닛(910, 912)에 저장될 수 있다. 일 실시예에서, 하나 이상의 애플리케이션 프로그램(932), 다른 프로그램 모듈(934) 및 프로그램 데이터(936)는 예를 들어 다양한 애플리케이션 및/또는 시스템(105)의 컴포넌트를 포함할 수 있다.
사용자는 예를 들어 마우스(940)와 같은 포인팅 디바이스 및 키보드(938)인 하나 이상의 유선/무선 입력 디바이스를 통해 컴퓨터(902)로 커맨드 및 정보를 입력할 수 있다. 다른 입력 디바이스는 마이크로폰, 적외선(IR) 리모트 컨트롤, 라디오 주파수(RF) 리모트 컨트롤, 게임 패드, 스타일러스 펜, 카드 판독기, 동글, 지문 판독기, 글러브, 그래픽 태블릿, 조이스틱, 키보드, 망막 판독기, 터치 스크린(예를 들어, 용량성, 저항성 등), 트랙볼, 트랙패드, 센서, 스타일러스 등을 포함할 수 있다. 이러한 입력 디바이스 및 다른 입력 디바이스는 시스템 버스(908)에 연결되는 입력 디바이스 인터페이스(942)를 통해 프로세싱 유닛(904)에 종종 접속되지만, 병렬 포트, IEEE 1394 직렬 포트, 게임 포트, USB 포트, IR 인터페이스 등과 같은 다른 인터페이스에 의해 접속될 수 있다.
또한 모니터(944) 또는 다른 유형의 디스플레이 디바이스가 비디오 어댑터(946)와 같은 인터페이스를 통해 시스템 버스(908)에 접속된다. 모니터(944)는 컴퓨터(902)에 대해 내부 또는 외부에 있을 수 있다. 모니터(944)에 추가하여, 컴퓨터는 통상적으로 스피커, 프린터 등과 같은 다른 주변 출력 디바이스를 포함한다.
컴퓨터(902)는 원격 컴퓨터(948)와 같은 하나 이상의 원격 컴퓨터로 유선 및/또는 무선 통신을 통해 논리적 접속을 사용하여 네트워킹된 환경에서 동작할 수 있다. 원격 컴퓨터(948)는 워크스테이션, 서버 컴퓨터, 라우터, 퍼스널 컴퓨터, 휴대용 컴퓨터, 마이크로프로세서 기반 엔터테인먼트 기기, 피어 디바이스 또는 다른 통상의 네트워크 노드일 수 있으며, 간결성을 위해 단지 메모리/저장 디바이스(950)가 나타내어졌지만, 통상적으로 컴퓨터(902)에 대해 설명된 다수 또는 전부의 요소를 포함한다. 나타내어진 논리적 접속은 로컬 영역 네트워크(LAN)(952) 및/또는 더 큰 네트워크, 예를 들어 넓은 영역의 네트워크(WAN)(954)에 대한 유선/무선 접속을 포함한다. 이러한 LAN 및 WAN 네트워킹 환경은 사무실 및 회사에서 통상적이며, 그 전부가 예를 들어 인터넷인 글로벌 통신 네트워크에 접속할 수 있는 인트라넷과 같은 전사적 컴퓨터 네트워크를 편리하게 한다.
LAN 네트워킹 환경에서 사용될 때, 컴퓨터(902)는 유선 및/또는 무선 통신 네트워크 인터페이스 또는 어댑터(956)를 통해 LAN(952)에 접속된다. 어댑터(956)는 LAN(952)에 대한 유선 및/또는 무선 통신을 편리하게 할 수 있으며, 이는 또한 어댑터(956)의 무선 기능과 통신하기 위해 그 위에 배치된 무선 액세스 포인트를 포함할 수 있다.
WAN 네트워킹 환경에서 사용될 때, 컴퓨터(902)는 모뎀(958)을 포함할 수 있거나, WAN(954) 상의 통신 서버에 접속되거나, 인터넷을 통하는 것과 같이 WAN(954)을 통한 통신을 확립하기 위한 다른 수단을 갖는다. 내부 또는 외부에 있을 수 있고 유선 및/또는 무선 디바이스일 수 있는 모뎀(958)은 입력 디바이스 인터페이스(942)를 통해 시스템 버스(908)에 접속한다. 네트워킹된 환경에서, 컴퓨터(902) 또는 그 부분에 대해 나타내어진 프로그램 모듈은 원격 메모리/저장 디바이스(950)에 저장될 수 있다. 나타내어진 네트워크 접속은 예시적이며, 컴퓨터 사이의 통신 링크를 확립하는 다른 수단이 사용될 수 있다는 것이 이해될 것이다.
컴퓨터(902)는 무선 통신에서 동작가능하게 배치된 무선 디바이스와 같은 표준의 IEEE 802 패밀리(예를 들어, IEEE 802.11 공중을 통한 변조 기술)를 사용하여 유선 및 무선 디바이스 또는 엔티티와 통신하도록 동작가능하다. 이는 적어도 그 중에서 WiFi(또는 무선 충실도), WiMax 및 블루투스TM 무선 기술, 3G, 4G, LTE 무선 기술을 포함한다. 따라서, 통신은 통상적인 네트워크로 사전 규정된 구조 또는 단지 적어도 2개 디바이스 사이의 애드 혹 통신일 수 있다. Wifi 네트워크는 안전하고 신뢰성 있고 빠른 무선 접속을 제공하기 위해 IEEE 802.11x(a, b, g, n 등)라 칭하는 라디오 기술을 사용한다. Wifi 네트워크는 컴퓨터를 서로에 대하여, 인터넷으로, 그리고 (IEEE 802.3 관련 매체 및 기능을 사용하는) 유선 네트워크로 접속하는 데 사용될 수 있다.
도 1 내지 8을 참조하여 상술한 컴퓨팅 시스템(101, 200)의 다양한 요소는 다양한 하드웨어 요소, 소프트웨어 요소 또는 양쪽의 조합을 포함할 수 있다. 하드웨어 요소의 예는 디바이스, 논리 디바이스, 컴포넌트, 프로세서, 마이크로프로세서, 회로, 프로세서, 회로 요소(예를 들어, 트랜지스터, 저항, 커패시터, 인덕터 등), 집적 회로, 주문형 반도체(ASIC), 프로그램가능 논리 디바이스(PLD), 디지털 신호 프로세서(DSP), 필드 프로그램가능 게이트 어레이(FPGA), 메모리유닛, 논리 게이트, 레지스터, 반도체 디바이스, 칩, 마이크로칩, 칩셋 등을 포함할 수 있다. 소프트웨어 요소의 예는 소프트웨어 컴포넌트, 프로그램, 애플리케이션, 컴퓨터 프로그램, 애플리케이션 프로그램, 시스템 프로그램, 소프트웨어 개발 프로그램, 머신 프로그램, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브루틴, 함수, 방법, 절차, 소프트웨어 인터페이스, 애플리케이션 프로그램 인터페이스(API), 명령어 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 워드, 값, 심볼 또는 그 임의의 조합을 포함할 수 있다. 하지만, 실시예가 하드웨어 요소 및/또는 소프트웨어 요소를 사용하여 구현되는지 여부를 결정하는 것은 소정의 구현에 대해 요망되는 바에 따라, 원하는 연산 레이트, 전력 레벨, 열 허용치, 프로세싱 사이클 예산, 입력 데이터 레이트, 출력 데이터 레이트, 메모리 리소스, 데이터 버스 속도 및 다른 설계 또는 성능 제약과 같은 임의의 개수의 요인에 따라 변할 수 있다.
이하 상세한 개시는 추가적인 실시예에 속하는 예를 제공하는 것에 관한 것이다. 이하에 제공되는 1 내지 33(1-33)의 예는 예시적이고 한정적이지 않은 것으로 의도된다.
제 1 예에서, 시스템, 디바이스, 제어기 또는 장치는 스위칭 회로, 스위칭 회로와 연결된 하나 이상의 입력/출력(I/O) 포트들 및 적어도 부분적으로 회로로 구현된 스위칭 회로 제어 컴포넌트를 포함할 수 있다. 스위칭 회로 제어 컴포넌트는, 하나 이상의 I/O 포트들에 대한 버퍼에서 하나 이상의 패킷들의 버퍼링을 가능하게 함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지(idle) 구간을 생성하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 휴지 구간 동안 저 전력 상태에서 동작하게 하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 하나 이상의 대역 외 메시지들을 프로세싱 유닛 및/또는 스위칭 회로에 전달함으로써 저 전력 상태를 떠나게 한다.
제 2 예 및 제 1 예의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 하나 이상의 I/O 포트들 중 적어도 하나로부터 패킷 정보를 수신하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 패킷 정보에 기초하여 고 전력 상태에서 동작하게 하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 3 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 패킷들의 수, 패킷들의 우선순위 또는 양쪽을 포함하는 패킷 정보와, 패킷 정보를 수신하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 동적 메모리 어드레스 인터럽트 전에 고 전력 상태에서 동작하게 하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 4 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 프로세싱 유닛 및/또는 스위칭 회로가 하나 이상의 I/O 포트들에 의한 하나 이상의 패킷들의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입할 것이라는 것을 나타내는 정보를 하나 이상의 I/O 포트들에 전송하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 5 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 시스템 관리 버스(SMbus) 또는 인터(inter)-집적 회로(I2C) 버스를 통해 프로세싱 유닛 및/또는 스위칭 회로에 하나 이상의 대역 외 메시지를 전달하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 6 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 하나 이상의 I/O 포트들의 각각에 대한 트래픽량을 결정하고, 저 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 7 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 고 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 8 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치에서, 하나 이상의 I/O 포트들의 각각은 상이한 버퍼와 연관되고, 연관된 버퍼에서 하나 이상의 I/O 포트들의 각각에 대한 패킷들을 버퍼링하는 스위칭 회로 제어 컴포넌트를 포함할 수 있다.
제 9 예 및 이전 예들 중 임의의 것의 확장에서, 시스템, 디바이스, 제어기 또는 장치는 프로세싱 유닛, 및 하나 이상의 I/O 포트들 중 특정의 하나와 각각 연관된 하나 이상의 버퍼들을 저장하는 메모리를 포함할 수 있다.
제 10 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 하나 이상의 입력/출력(I/O) 포트들에 대한 버퍼에서 하나 이상의 패킷들을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성가능하게 하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 휴지 구간 동안 저 전력 상태에서 동작하게 하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 하나 이상의 대역 외 메시지들을 프로세싱 유닛 및/또는 스위칭 회로에 전달함으로써 저 전력 상태를 떠나게 할 수 있게 한다.
제 11 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 하나 이상의 I/O 포트들 중 적어도 하나로부터 패킷 정보를 수신할 수 있게 하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 패킷 정보에 기초하여 고 전력 상태에서 동작하게 할 수 있게 한다.
제 12 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 패킷들의 수, 패킷들의 우선순위 또는 양쪽을 포함하는 패킷 정보를 프로세싱할 수 있게 하고, 복수의 명령어는 실행될 때 프로세싱 회로가 패킷 정보를 수신할 수 있게 하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 동적 메모리 어드레스 인터럽트 전에 고 전력 상태에서 동작하게 한다.
제 13 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 프로세싱 유닛 및/또는 스위칭 회로가 I/O 포트들에 의한 하나 이상의 패킷들의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입할 것이라는 것을 나타내는 정보를 하나 이상의 I/O 포트들에 전송할 수 있게 한다.
제 14 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 시스템 관리 버스(SMbus) 또는 인터-집적 회로(I2C) 버스를 통해 프로세싱 유닛 및/또는 스위칭 회로에 하나 이상의 대역 외 메시지를 전달할 수 있게 한다.
제 15 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 하나 이상의 I/O 포트들의 각각에 대한 트래픽량을 결정할 수 있게 하고, 저 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하게 할 수 있다.
제 16 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 고 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하게 할 수 있다.
제 17 예 및 이전 예들 중 임의의 것의 확장에서, 복수의 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 제품으로서, 복수의 명령어들은 실행될 때 프로세싱 회로가 연관된 버퍼에서 하나 이상의 I/O 포트들의 각각에 대한 패킷들을 버퍼링하게 할 수 있다.
제 18 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 하나 이상의 입력/출력(I/O) 포트들에 대한 버퍼에서 하나 이상의 패킷들을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성하는 단계, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 휴지 구간 동안 저 전력 상태에서 동작하게 하는 단계, 및 프로세싱 유닛 및/또는 스위칭 회로로 하여금 하나 이상의 대역 외 메시지들을 프로세싱 유닛 및/또는 스위칭 회로에 전달함으로써 저 전력 상태를 떠나게 하는 단계를 포함할 수 있다.
제 19 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 하나 이상의 I/O 포트들 중 적어도 하나로부터 패킷 정보를 수신하는 단계, 및 프로세싱 유닛 및/또는 스위칭 회로로 하여금 패킷 정보에 기초하여 고 전력 상태에서 동작하게 하는 단계를 포함할 수 있다.
제 20 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 패킷 정보를 수신하는 단계, 및 프로세싱 유닛 및/또는 스위칭 회로로 하여금 동적 메모리 어드레스 인터럽트 전에 고 전력 상태에서 동작하게 하는 단계를 포함할 수 있다.
제 21 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 프로세싱 유닛 및/또는 스위칭 회로가 하나 이상의 I/O 포트들에 의한 하나 이상의 패킷들의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입하고 있는 것을 나타내는 정보를 하나 이상의 I/O 포트들에 전송하는 단계를 포함할 수 있다.
제 22 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 시스템 관리 버스(SMbus) 또는 인터-집적 회로(I2C) 버스를 통해 프로세싱 유닛 및/또는 스위칭 회로에 하나 이상의 대역 외 메시지를 전달하는 단계를 포함할 수 있다.
제 23 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 하나 이상의 I/O 포트들의 각각에 대한 트래픽량을 결정하는 단계, 및 저 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하는 단계를 포함할 수 있다.
제 24 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 프로세싱 회로에 의해, 고 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하는 단계를 포함할 수 있다.
제 25 예 및 이전 예들 중 임의의 것의 확장에서, 방법은, 하나 이상의 I/O 포트들의 각각이 상이한 버퍼와 연관되는 것을 포함할 수 있고, 본 방법은, 연관된 버퍼에서 하나 이상의 I/O 포트들의 각각에 대한 패킷들을 버퍼링하는 단계를 포함한다.
제 26 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 하나 이상의 입력/출력(I/O) 포트들에 대한 버퍼에서 하나 이상의 패킷들을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성하는 수단, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 휴지 구간 동안 저 전력 상태에서 동작하게 하는 수단, 및 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 하나 이상의 대역 외 메시지들을 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 전달함으로써 저 전력 상태를 떠나게 하는 수단을 포함할 수 있다.
제 27 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 하나 이상의 I/O 포트들 중 적어도 하나로부터 패킷 정보를 수신하고, 프로세싱 유닛 및/또는 스위칭 회로로 하여금 패킷 정보에 기초하여 고 전력 상태에서 동작하게 하는 수단을 포함할 수 있다.
제 28 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 패킷 정보를 수신하는 수단, 및 프로세싱 유닛 및/또는 스위칭 회로로 하여금 동적 메모리 어드레스 인터럽트 전에 고 전력 상태에서 동작하게 하는 수단을 포함할 수 있다.
제 29 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 프로세싱 유닛 및/또는 스위칭 회로가 하나 이상의 I/O 포트들에 의한 하나 이상의 패킷들의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입하고 있는 것을 나타내는 정보를 하나 이상의 I/O 포트들에 전송하는 수단을 포함할 수 있다.
제 30 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 시스템 관리 버스(SMbus) 또는 인터-집적 회로(I2C) 버스를 통해 프로세싱 유닛 및/또는 스위칭 회로에 하나 이상의 대역 외 메시지를 전달하는 수단을 포함할 수 있다.
제 31 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 하나 이상의 I/O 포트들의 각각에 대한 트래픽량을 결정하는 수단, 및 저 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하는 수단을 포함할 수 있다.
제 32 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 고 우선순위를 갖는 하나 이상의 패킷들을 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하는 수단을 포함할 수 있다.
제 33 예 및 이전 예들 중 임의의 것의 확장에서, 장치는, 하나 이상의 I/O 포트들의 각각이 상이한 버퍼와 연관되어, 연관된 버퍼에서 하나 이상의 I/O 포트들의 각각에 대한 패킷들을 버퍼링하는 수단을 포함할 수 있다.
일부 실시예들은 그 파생어와 함께 "일 실시예" 또는 "실시예"라는 표현을 사용하여 설명될 수 있다. 이러한 용어는, 실시예와 연계하여 설명된 특정의 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 상세한 설명의 다양한 곳에서 "일 실시예에서"라는 문구의 출현은 반드시 모두 동일 실시예를 칭하는 것은 아니다. 또한, 일부 실시예는 그 파생어와 함께 "연결된" 및 "접속된"이라는 표현을 사용하여 설명될 수 있다. 이러한 용어는 반드시 서로 동의어로서 의도되는 것은 아니다. 예를 들어, 일부 실시예는 2개 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉하고 있다는 것을 나타내기 위해 "접속된" 및/또는 "연결된"이라는 용어를 사용하여 설명될 수 있다. 하지만, "연결된"이라는 용어는 또한 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만 여전히 서로 협업하거나 상호작용하고 있다는 것을 의미할 수 있다.
개시의 요약서는 독자가 기술적 개시의 속성을 신속하게 확인할 수 있도록 제공된다. 이는 청구항의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해로 제출되었다. 또한, 상술한 상세한 설명에서, 다양한 특징이 개시의 간소화를 위해 단일 실시예에서 함께 그룹화된다는 것을 알 수 있다. 개시의 이러한 방법은, 청구된 실시예가 각 청구항에서 명확하게 인용된 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하의 청구항이 반영하는 바와 같이, 진보적인 청구물은 개시된 단일 실시예의 모든 특징보다 적다. 따라서, 이하의 청구항은 여기에서 상세한 설명에 통합되고, 각 청구항은 별개의 실시예로서 그 자체를 주장한다. 첨부된 청구항에서, "포함하는(including)" 및 "여기에서(in which)"는 각각 "포괄하는(comprising)" 및 "여기에서(wherein)"라는 각각의 용어의 평이한 영어의 동등어로서 사용된다. 또한, "제 1", "제 2", "제 3" 등과 같은 용어는 단지 표기로서 사용되며, 그 객체에 수치적인 요건을 부과하려는 것은 아니다.
상술한 것은 개시된 아키텍쳐의 예를 포함한다. 물론 컴포넌트 및/또는 방법의 모든 고려가능한 조합을 설명하는 것은 불가능하지만, 본 기술분야의 당업자는, 많은 추가적인 조합 및 치환이 가능하다는 것을 인식할 수 있다. 따라서, 새로운 아키텍쳐는 첨부된 청구항의 사상 및 범위 내에 드는 이러한 모든 대안, 수정 및 변형을 포괄하도록 의도된다.

Claims (25)

  1. 장치로서,
    스위칭 회로와,
    상기 스위칭 회로와 연결된 하나 이상의 입력/출력(I/O) 포트와,
    적어도 부분적으로 회로로 구현된 스위칭 회로 제어 컴포넌트를 포함하고,
    상기 스위칭 회로 제어 컴포넌트는,
    상기 하나 이상의 I/O 포트에 대한 버퍼에서 하나 이상의 패킷의 버퍼링을 가능하게 함으로써 프로세싱 유닛 및 상기 스위칭 회로에 대한 휴지(idle) 구간을 생성하고,
    상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 휴지 구간 동안 저 전력 상태에서 동작하게 하고,
    하나 이상의 대역 외 메시지를 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 전달함으로써 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 저 전력 상태를 떠나게 하는
    장치.
  2. 제 1 항에 있어서,
    상기 스위칭 회로 제어 컴포넌트는 상기 하나 이상의 I/O 포트 중 적어도 하나의 I/O 포트로부터 패킷 정보를 수신하고, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 패킷 정보에 기초하여 고 전력 상태에서 동작하게 하는
    장치.
  3. 제 2 항에 있어서,
    상기 패킷 정보는 패킷의 수, 패킷의 우선순위 또는 양자 모두를 포함하고, 상기 스위칭 회로 제어 컴포넌트는 상기 패킷 정보를 수신하고, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 동적 메모리 어드레싱(dynamic memory addressing)의 완료 전에 상기 고 전력 상태에서 동작하게 하는
    장치.
  4. 제 1 항에 있어서,
    상기 스위칭 회로 제어 컴포넌트는, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로가 상기 하나 이상의 I/O 포트에 의한 상기 하나 이상의 패킷의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입할 것임을 나타내는 정보를 상기 하나 이상의 I/O 포트에 전송하는
    장치.

  5. 제 1 항에 있어서,
    상기 스위칭 회로 제어 컴포넌트는 시스템 관리 버스(system management bus: SMbus) 또는 인터-집적 회로(inter-intergrated circuit: I2C) 버스를 통해 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 상기 하나 이상의 대역 외 메시지를 전달하는
    장치.
  6. 제 1 항에 있어서,
    상기 스위칭 회로 제어 컴포넌트는 상기 하나 이상의 I/O 포트의 각각에 대한 트래픽량을 결정하고, 저 우선순위를 갖는 하나 이상의 패킷을 상기 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하는
    장치.
  7. 제 6 항에 있어서,
    상기 스위칭 회로 제어 컴포넌트는 상기 스위칭 회로를 통해 고 우선순위를 갖는 하나 이상의 패킷을 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하는
    장치.
  8. 제 1 항에 있어서,
    상기 하나 이상의 I/O 포트의 각각은 상이한 버퍼와 연관되고, 상기 스위칭 회로 제어 컴포넌트는 연관된 상기 버퍼에서 상기 하나 이상의 I/O 포트의 각각에 대한 패킷을 버퍼링하는
    장치.
  9. 제 1 항에 있어서,
    상기 프로세싱 유닛과,
    상기 하나 이상의 I/O 포트 중 특정의 하나의 I/O 포트와 각각 연관된 하나 이상의 버퍼를 저장하는 메모리를 포함하는
    장치.
  10. 컴퓨터 판독가능 저장 매체로서,
    복수의 명령어를 포함하되,
    상기 복수의 명령어는 실행될 때 프로세싱 회로로 하여금,
    하나 이상의 입력/출력(I/O) 포트에 대한 버퍼에서 하나 이상의 패킷을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성하게 하고,
    상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 휴지 구간 동안 저 전력 상태에서 동작하게 하고,
    상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 하나 이상의 대역 외 메시지를 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 전달함으로써 상기 저 전력 상태를 떠나게 하는
    컴퓨터 판독가능 저장 매체.
  11. 제 10 항에 있어서,
    실행될 때 상기 프로세싱 회로로 하여금 상기 하나 이상의 I/O 포트 중 적어도 하나의 I/O 포트로부터 패킷 정보를 수신하게 하고, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 패킷 정보에 기초하여 고 전력 상태에서 동작하게 하는, 상기 복수의 명령어를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  12. 제 11 항에 있어서,
    상기 패킷 정보는 패킷의 수, 패킷의 우선순위 또는 양자 모두를 포함하고, 상기 복수의 명령어는 실행될 때 상기 프로세싱 회로로 하여금 상기 패킷 정보를 수신하게 하고, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 동적 메모리 어드레싱의 완료 전에 상기 고 전력 상태에서 동작하게 하는
    컴퓨터 판독가능 저장 매체.
  13. 제 10 항에 있어서,
    실행될 때 상기 프로세싱 회로로 하여금, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로가 상기 I/O 포트에 의한 상기 하나 이상의 패킷의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입할 것이라는 것을 나타내는 정보를 상기 하나 이상의 I/O 포트에 전송하게 하는 상기 복수의 명령어를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  14. 제 10 항에 있어서,
    실행될 때 상기 프로세싱 회로로 하여금 시스템 관리 버스(SMbus) 또는 인터-집적 회로(I2C) 버스를 통해 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 상기 하나 이상의 대역 외 메시지를 전달하게 하는 상기 복수의 명령어를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  15. 제 10 항에 있어서,
    실행될 때 상기 프로세싱 회로로 하여금 상기 하나 이상의 I/O 포트의 각각에 대한 트래픽량을 결정하게 하고, 저 우선순위를 갖는 하나 이상의 패킷을 상기 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하게 하는 상기 복수의 명령어를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  16. 제 10 항에 있어서,
    실행될 때 상기 프로세싱 회로로 하여금 고 우선순위를 갖는 하나 이상의 패킷을 상기 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하게 하는 상기 복수의 명령어를 더 포함하는
    컴퓨터 판독가능 저장 매체.
  17. 제 10 항에 있어서,
    상기 하나 이상의 I/O 포트의 각각은 상이한 버퍼와 연관되고, 상기 복수의 명령어는 실행될 때 상기 프로세싱 회로로 하여금 연관된 상기 버퍼에서 상기 하나 이상의 I/O 포트의 각각에 대한 패킷을 버퍼링하게 하는
    컴퓨터 판독가능 저장 매체.
  18. 컴퓨터로 구현된 방법으로서,
    프로세싱 회로에 의해, 하나 이상의 입력/출력(I/O) 포트에 대한 버퍼에서 하나 이상의 패킷을 버퍼링함으로써 프로세싱 유닛 및 스위칭 회로에 대한 휴지 구간을 생성하는 단계와,
    상기 프로세싱 회로에 의해, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 휴지 구간 동안 저 전력 상태에서 동작하게 하는 단계와,
    하나 이상의 대역 외 메시지를 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 전달함으로써, 상기 프로세싱 회로에 의해, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 저 전력 상태를 떠나게 하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  19. 제 18 항에 있어서,
    상기 프로세싱 회로에 의해, 상기 하나 이상의 I/O 포트 중 적어도 하나의 I/O 포트로부터 패킷 정보를 수신하는 단계와,
    상기 프로세싱 회로에 의해, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 상기 패킷 정보에 기초하여 고 전력 상태에서 동작하게 하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  20. 제 19 항에 있어서,
    상기 패킷 정보는 패킷의 수, 패킷의 우선순위 또는 양자 모두를 포함하고, 상기 방법은,
    상기 프로세싱 회로에 의해, 상기 패킷 정보를 수신하는 단계와,
    상기 프로세싱 회로에 의해, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로로 하여금 동적 메모리 어드레싱의 완료 전에 상기 고 전력 상태에서 동작하게 하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  21. 제 18 항에 있어서,
    상기 프로세싱 회로에 의해, 상기 프로세싱 유닛 및/또는 상기 스위칭 회로가 상기 하나 이상의 I/O 포트에 의한 상기 하나 이상의 패킷의 버퍼링을 가능하게 하기 위하여 저 전력 상태로 진입하고 있는 것을 나타내는 정보를 상기 하나 이상의 I/O 포트에 전송하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  22. 제 18 항에 있어서,
    상기 프로세싱 회로에 의해, 시스템 관리 버스(SMbus) 또는 인터-집적 회로(I2C) 버스를 통해 상기 프로세싱 유닛 및/또는 상기 스위칭 회로에 상기 하나 이상의 대역 외 메시지를 전달하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  23. 제 18 항에 있어서,
    상기 프로세싱 회로에 의해, 상기 하나 이상의 I/O 포트의 각각에 대한 트래픽량을 결정하는 단계와,
    상기 프로세싱 회로에 의해, 상기 스위칭 회로를 통해 저 우선순위를 갖는 하나 이상의 패킷을 고 트래픽량을 갖는 타겟 I/O 포트로부터 저 트래픽량을 갖는 상이한 I/O 포트로 디렉팅하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  24. 제 18 항에 있어서,
    상기 프로세싱 회로에 의해, 고 우선순위를 갖는 하나 이상의 패킷을 상기 스위칭 회로를 통해 고 트래픽량을 갖는 타겟 I/O 포트로 디렉팅하는 단계를 포함하는
    컴퓨터로 구현된 방법.
  25. 제 18 항에 있어서,
    상기 하나 이상의 I/O 포트의 각각은 상이한 버퍼와 연관되고, 상기 방법은,
    연관된 상기 버퍼에서 상기 하나 이상의 I/O 포트의 각각에 대한 패킷을 버퍼링하는 단계를 포함하는
    컴퓨터로 구현된 방법.
KR1020150164015A 2014-12-24 2015-11-23 네트워킹 디바이스에 대한 전력 및 성능을 관리하기 위한 기술 KR101770038B1 (ko)

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US14/582,993 2014-12-24
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