KR101758141B1 - 수직 슬랩들을 포함하는 광전자 장치 - Google Patents

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Abstract

광전자 장치가 개시된다. 상기 광전자 장치는 반도체 기판 내에 형성된 p-도핑 영역과 n-도핑 영역; 상기 p-도핑 영역과 상기 n-도핑 영역 사이에 형성된 광 도파로 코어 영역; 상기 광 도파로 코어 영역과 상기 p-도핑 영역 사이에 형성되고, 각각이 제1거리로 이격되어 형성되며 상기 광 도파로 코어 영역의 상기 두께와 동일한 두께는 갖는 복수의 제1슬랩들; 및 상기 광 도파로 코어 영역과 상기 n-도핑 영역 사이에 형성되고, 각각이 제2거리로 이격되어 형성되며 상기 광 도파로 코어 영역의 상기 두께와 동일한 두께는 갖는 복수의 제2슬랩들을 포함한다.

Description

수직 슬랩들을 포함하는 광전자 장치{OPTOELECTRONIC DEVICE HAVING VERTICAL SLABS}
본 발명의 개념에 따른 실시 예는 광전자 장치(optoelectronic device)에 관한 것으로, 특히 서로 동일한 두께를 갖는 광 도파로 코어 영역과 복수의 수직 슬랩들을 포함하는 광전자 장치, 이의 제조 방법, 및 이를 포함하는 광 변조기에 관한 것이다.
일반적으로 광변조기(optical modulator)는 변조되지 않은 광신호 (unmodulated optical signal)의 위상을 변조하기 위한 위상 쉬프터(phase shifter)를 포함한다.
상기 위상 쉬프터는 광신호를 전송하기 위한 광 도파로 코어와, 상기 광 도파로 코어로 전하, 예컨대 전자와 홀(hole)을 주입하기 위한 전하 통로를 포함한다. 상기 광 도파로 코어의 광 도파 기능에 영향을 주지 않도록 하기 위하여, 상기 광 도파로 코어의 하단에 얇은 전하 통로, 예컨대 수평 슬랩(lateral slab)이 사용되고 있다.
상기 수평 슬랩을 포함하는 구조에서는, 광 도파로 코어 영역을 형성하기 위한 광 도파로 코어용 마스크 이외에 상기 수평 슬랩을 형성하기 위한 수평 슬랩용 마스크가 별도로 필요하므로, 상기 위상 쉬프터를 제조하기 위해서는 적어도 두 개의 마스크들이 필요하다. 따라서 상기 위상 쉬프터를 제조하는 공정은 복잡하다.
본 발명이 이루고자 하는 기술적인 과제는 서로 동일한 높이를 갖는 광 도파로 코어 영역과 복수의 수직 슬랩들을 포함하는 광전자 장치, 상기 광전자 장치의 제조 방법, 및 상기 광전자 장치를 포함하는 광변조기를 제공하는 것이다.
본 발명의 실시 예에 따른 광전자 장치는 반도체 기판 내에 형성된 p-도핑 영역과 n-도핑 영역; 상기 p-도핑 영역과 상기 n-도핑 영역 사이에 형성된 광 도파로 코어 영역; 상기 광 도파로 코어 영역과 상기 p-도핑 영역 사이에 형성되고 각각이 제1거리로 이격되어 형성되며 상기 광 도파로 코어 영역의 상기 두께와 동일한 두께는 갖는 복수의 제1슬랩들; 및 상기 광 도파로 코어 영역과 상기 n-도핑 영역 사이에 형성되고 각각이 제2거리로 이격되어 형성되며 상기 광 도파로 코어 영역의 상기 두께와 동일한 두께는 갖는 복수의 제2슬랩들을 포함한다.
상기 복수의 제1슬랩들 각각의 제1영역은 p-타입 도펀트로 도핑되고, 상기 복수의 제2슬랩들 각각의 제2영역은 n-타입 도펀트로 도핑된다.
상기 광 도파로 코어 영역의 가장 자리와 상기 p-타입 도펀트로 도핑된 상기 복수의 제1슬랩들 각각의 상기 제1영역 사이의 거리는 0~200nm이고, 상기 광 도파로 코어 영역의 가장 자리와 상기 n-타입 도펀트로 도핑된 상기 복수의 제2슬랩들 각각의 상기 제2영역 사이의 거리는 0~200nm이다.
상기 복수의 제1슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제1관통 홀들 각각의 사이에 배치되고, 상기 복수의 제2슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제2관통 홀들 각각의 사이에 배치된다.
상기 복수의 제1슬랩들 각각의 폭의 범위와 상기 복수의 제2슬랩들 각각의 폭의 범위는 10nm~1000nm이다.
실시 예에 따라 상기 제1거리와 상기 제2거리는 서로 동일하다.
다른 실시 예에 따라 상기 제1거리와 상기 제2거리는 서로 다르다.
상기 제1거리의 범위와 상기 제2거리의 범위 각각은 0.1㎛~2㎛이다.
실시 예에 따라 상기 복수의 제1슬랩들 각각과 상기 복수의 제2슬랩들 각각은 지그재그로 배치된다.
상기 복수의 제1슬랩들 각각의 길이의 범위와 상기 복수의 제2슬랩들 각각의 길이의 범위 각각은 100nm~1000nm이다.
본 발명의 실시 예에 따른 광전자 장치 제조 방법은 제1반도체 기판을 식각하여 하부 클레이딩을 생성하는 단계와, 상기 하부 클레이딩 상부에 적층된 제2반도체 기판에 적어도 한 쌍의 슬랩들과 상기 적어도 한 쌍의 슬랩들 사이에 배치된 광 도파로 코어 영역을 동시에 형성하는 단계를 포함한다.
상기 적어도 한 쌍의 슬랩들 각각의 두께와 상기 광 도파로 코어 영역의 두께는 서로 동일하다.
실시 예에 따라 상기 적어도 한 쌍의 슬랩들은 서로 마주보게 배치된다.
다른 실시 예에 따라 상기 적어도 한 쌍의 슬랩들은 서로 엇갈리게 배치된다.
본 발명의 실시 예에 따른 광전자 장치는 반도체 기판 내에 형성된 광 도파로 코어 영역과, 각각이 상기 반도체 기판 내에서 상기 광 도파로 코어 영역의 두께와 동일한 두께로 상기 광 도파로 코어 영역의 양쪽에 형성된 복수의 수직 슬랩들을 포함한다.
상기 복수의 수직 슬랩들 중에서 제1그룹의 수직 슬랩들 각각은 제1간격으로 상기 광 도파로 코어 영역의 일측에 일렬로 형성되고, 상기 복수의 수직 슬랩들 중에서 제2그룹의 수직 슬랩들 각각은 제2간격으로 상기 광 도파로 코어 영역의 타측에 일렬로 형성된다.
상기 제1그룹의 수직 슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제1관통 홀들 각각의 사이에 배치되고, 상기 제2그룹의 수직 슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제2관통 홀들 각각의 사이에 배치된다.
실시 예에 따라 상기 제1간격과 상기 제2간격은 서로 동일하게 형성되거나 또는 서로 다르게 형성된다.
실시 예에 따라 상기 제1그룹의 수직 슬랩들 각각과 상기 제2그룹의 수직 슬랩들 각각은 서로 마주보게 배치된다.
다른 실시 예에 따라 상기 제1그룹의 슬랩들 각각과 상기 제2그룹의 슬랩들 각각은 서로 엇갈리게 배치된다.
본 발명의 실시 예에 따른 광전자 장치 제조 방법은 서로 동일한 두께를 갖는 광 도파로 코어 영역과 복수의 슬랩들을 동시에 형성할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 위상 쉬프터의 사시도를 나타낸다.
도 2는 도 1에 도시된 위상 쉬프터의 평면도를 나타낸다.
도 3은 도 1에 도시된 위상 쉬프터를 A-A' 방향을 따라 절단한 사시도를 나타낸다.
도 4는 도 3에 도시된 위상 쉬프터의 정면도를 나타낸다.
도 5는 도 1에 도시된 위상 쉬프터를 B-B' 방향을 따라 절단한 사시도를 나타낸다.
도 6은 도 5에 도시된 위상 쉬프터의 정면도를 나타낸다.
도 7은 도 3에 도시된 위상 쉬프터와 하부 클래이딩과 상부 클래이딩을 포함하는 위상 쉬프터의 사시도를 나타낸다.
도 8은 본 발명의 다른 실시 예에 따른 위상 쉬프터의 사시도를 나타낸다.
도 9는 도 8에 도시된 위상 쉬프터의 평면도를 나타낸다.
도 10은 본 발명의 또 다른 실시 예에 따른 위상 쉬프터의 사시도를 나타낸다.
도 11은 도 10에 도시된 위상 쉬프터의 평면도를 나타낸다.
도 12는 도 1, 도 8, 또는 도 10에 도시된 위상 쉬프터를 포함하는 광변조기의 블록도를 나타낸다.
도 13은 도 1, 도 8, 또는 도 10에 도시된 위상 쉬프터 제조 방법을 설명하기 위한 흐름도이다.
도 14a부터 도 14h는 도 7에 도시된 위상 쉬프터를 생성하는 단계들을 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 설명들 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로, 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 또는 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고, 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 위상 쉬프터의 사시도를 나타내고, 도 2는 도 1에 도시된 위상 쉬프터의 평면도를 나타낸다.
도 1과 도 2를 참조하면, 광전자 장치, 예컨대 광 변조기의 일부로서 구현될 수 있는 위상 변조기 또는 위상 쉬프터(100)는 실리콘(Si)으로 구현된 제1반도체 기판(102), 제1반도체 기판(102)의 상부에 형성된 하부 클레이딩(104), 및 하부 클레이딩(104)의 상부에 형성된 제2반도체 기판(110)을 포함한다. 하부 클레이딩 (104)은 이산화 규소(silicon dioxide; SiO2)로 구현될 수 있고, 제2반도체 기판 (110)은 실리콘(Si)으로 구현될 수 있다.
도 1에서는 설명의 편의를 위하여, 제2반도체 기판(110) 내에 다수개의 제1수직 슬랩들(114)과 다수개의 제2수직 슬랩들(118)을 형성하기 위한 하나의 마스크 (101)를 함께 도시한다. 여기서 슬랩(slab)이라 함은 광 도파로 코어 영역(112)에 전자 또는 홀을 주입할 수 있는 전하 경로를 의미한다.
다수개의 제1수직 슬랩들(114) 각각과 다수개의 제2수직 슬랩들(118) 각각은, 예컨대 하나의 마스크(101)를 이용하여 제2반도체 기판(110)을 관통하는 다수개의 제1관통 홀들(116) 각각과 다수개의 제2관통 홀들(120) 각각이 동시에 형성함에 따라, 동시에 형성될 수 있다.
제2반도체 기판(110)은 광신호를 전송하기 위한 광 도파로 코어 영역(112), 광 도파로 코어 영역(112)의 일측에 형성된 다수개의 제1수직 슬랩들(114), 광 도파로 코어 영역(112)의 타측에 형성된 다수개의 제2수직 슬랩들(118), p-도핑 영역 (p-doped region; 122), 및 n-도핑 영역(n-doped region; 124)을 포함한다.
다수개의 제1수직 슬랩들(114) 각각의 폭(L11)의 범위는 10nm~1000nm이다. 또한, 다수개의 제2수직 슬랩들(118) 각각의 폭(L21)의 범위는 10nm~1000nm이다.
다수개의 제1수직 슬랩들(114) 각각의 거리(L12)의 범위는 0.1㎛~2㎛이다. 또한, 다수개의 제2수직 슬랩들(118) 각각의 거리(L22)의 범위는 0.1㎛~2㎛이다.
다수개의 제1수직 슬랩들(114) 각각의 길이(L13)의 범위는 100nm~1000nm이다. 또한, 다수개의 제2수직 슬랩들(118) 각각의 길이(L23)의 범위는 100nm~1000nm이다.
도 1에 도시된 바와 같이, 다수개의 제1수직 슬랩들(114) 각각과 다수개의 제2수직 슬랩들(118) 각각은 광 도파로 코어 영역(112)에 나란하게 동일한 간격으로 구현될 수 있다.
도 2에 도시된 바와 같이, 다수개의 제1수직 슬랩들(114) 각각과 다수개의 제2수직 슬랩들(118) 각각은 서로 마주보게 배치된다. 즉, 쌍을 이루는 두 개의 수직 슬랩들(114와 118)은 서로 마주보게 배치될 수 있다.
예컨대 다수개의 제1수직 슬랩들(114)과 다수개의 제2수직 슬랩들(118)은 광 도파로 코어 영역(112)의 장변(long edge)을 따라 광 도파로 코어 영역(112)의 양쪽에 배치된다.
도 3은 도 1에 도시된 위상 쉬프터를 A-A' 방향을 따라 절단한 사시도를 나타내고, 도 4는 도 3에 도시된 위상 쉬프터의 정면도를 나타낸다.
도 3에 도시된 위상 쉬프터(100)는 도 1에 도시된 위상 쉬프터(100)에 p-도핑 영역(122)과 제1전극 패드(134)를 접속하기 위한 복수의 제1메탈 전극들(130)과, n-도핑 영역(124)과 제2전극 패드(136)를 접속하기 위한 복수의 제2메탈 전극들(132)을 더 포함한다. 광 도파로 코어 영역(112)의 굴절률을 제어하기 위하여, 전원 전압(+V)은 제1전극 패드(134)로 공급되고 접지 전압(GND)은 제2전극 패드 (136)로 공급된다. 예컨대, 전원 전압(+V)은 변조된 전압 신호일 수 있다.
또한, 구조를 명확하게 하기 위하여, 도 3에 도시된 위상 쉬프터(100)에서는 도 7에 도시된 위상 쉬프터(100)로부터 하부 클래이딩(104)과 상부 클레이딩(105)이 제거되었다. 그러나 도 4의 정면도에서는 하부 클래이딩(104)과 상부 클레이딩 (105)이 함께 도시되어 있다.
도 4에 도시된 바와 같이, 광 도파로 코어 영역(112)의 높이(또는 '깊이'라고도 함; D1), 다수개의 제1수직 슬랩들(114) 각각의 높이, 및 다수개의 제2수직 슬랩들(118) 각각의 높이는 서로 동일하게 형성된다. 여기서 동일하다 함은 완전히 동일함을 물론 주어진 오차 범위 내에서 동일함을 의미한다.
즉, 도 1에 도시된 바와 같이 광 도파로 코어 영역(112), 다수개의 제1수직 슬랩들(114), 및 다수개의 제2수직 슬랩들(118)이 예컨대 하나의 마스크(101)를 이용하여 단일 식각(etching) 과정을 통하여 동시에 구현될 수 있으므로, 광 도파로 코어 영역(112)의 높이(D1), 다수개의 제1수직 슬랩들(114) 각각의 높이, 및 다수개의 제2수직 슬랩들(118) 각각의 높이는 서로 동일하게 형성될 수 있다.
또한, 단일 식각 과정을 통하여 광 도파로 코어 영역(112), 다수개의 제1수직 슬랩들(114), 및 다수개의 제2수직 슬랩들(118)이 형성될 수 있으므로, 도 1에 도시된 위상 쉬프터(100)를 제조하는 공정은 수평 슬랩을 포함하는 위상 쉬프터를 제조하는 공정에 비하여 마스크의 수를 줄일 수 있는 효과가 있다.
또한 단일 식각 과정을 통하여 광 도파로 코어 영역(112), 다수개의 제1수직 슬랩들(114), 및 다수개의 제2수직 슬랩들(118)이 형성될 수 있으므로 위상 쉬프터 (100)를 제조하기 위한 원가를 절감할 수 있을 뿐만 아니라 제조 공정이 단순해지는 효과가 있다.
광 도파로 코어 영역(112)의 높이(D1), p-도핑 영역(122)의 높이, 및 n-도핑 영역(124)의 높이도 서로 동일하게 형성될 수 있다.
다수개의 제1수직 슬랩들(114) 각각은 p-타입 도펀트로 도핑될 수 있고, 다수개의 제2수직 슬랩들(118) 각각은 n-타입 도펀트로 도핑될 수 있다.
이때, 광 도파로 코어 영역(112)의 가장 자리와 p-타입 도펀트로 도핑된 다수개의 제1수직 슬랩들(114) 각각의 가장 자리 사이의 거리(L31)의 범위는 0nm~200nm이다. 또한, 광 도파로 코어 영역(112)의 가장 자리와 n-타입 도펀트로 도핑된 다수개의 제2수직 슬랩들(118) 각각의 가장 자리 사이의 거리(L31)의 범위는 0nm~200nm이다.
전원으로부터 공급된 홀(hole)은 p-도핑 영역(122), 제1수직 슬랩(또는 일정 부분이 p-타입 도펀트로 도핑된 제1수직 슬랩; 114), 광 도파로 코어 영역(112), 제2수직 슬랩(또는 일정 부분이 n-타입 도펀트로 도핑된 제2수직 슬랩; 118), n-도핑 영역(124)을 통하여 접지로 전송될 수 있다. 접지로부터 공급된 전자는 상기 홀과 반대 방향으로 전송될 수 있다.
도 5는 도 1에 도시된 위상 쉬프터를 B-B' 방향을 따라 절단한 사시도를 나타내고, 도 6은 도 5에 도시된 위상 쉬프터의 정면도를 나타낸다.
구조를 명확하게 하기 위하여, 도 5에 도시된 위상 쉬프터(100)에서는 도 7에 도시된 위상 쉬프터(100)로부터 하부 클래이딩(104)과 상부 클레이딩(105)이 제거되었다. 그러나 도 6에서는 하부 클래이딩(104)과 상부 클레이딩(105)이 함께 도시되어 있다.
도 6에 도시된 바와 같이, 광 도파로 코어 영역(112)의 높이(또는 '깊이'라고도 함; D1), 다수개의 제1수직 슬랩들(114) 각각의 높이, 및 다수개의 제2수직 슬랩들(118) 각각의 높이가 서로 동일하게 형성될 수 있다.
도 7은 도 3에 도시된 위상 쉬프터와 하부 클래이딩과 상부 클래이딩을 포함하는 위상 쉬프터의 사시도를 나타낸다. 도 7에 도시된 위상 쉬프터(100)는 제2반도체 기판(110)을 에워싸는 하부 클래이딩(104)과 상부 클레이딩(105)을 포함한다.
도 8은 본 발명의 다른 실시 예에 따른 위상 쉬프터의 사시도를 나타내고, 도 9는 도 8에 도시된 위상 쉬프터의 평면도를 나타낸다.
도 9과 도 9를 참조하면, 광전자 장치, 예컨대 광 변조기의 일부로서 구현될 수 있는 위상 쉬프터(200)는 실리콘(Si)으로 구현된 제1반도체 기판(202), 제1반도체 기판(202)의 상부에 형성된 하부 클레이딩(204), 및 하부 클레이딩(104)의 상부에 형성된 제2반도체 기판(205)을 포함한다.
다수개의 제1수직 슬랩들(212) 각각과 다수개의 제2수직 슬랩들(216) 각각은 도 1에서 설명한 바와 같이 예컨대 하나의 마스크를 이용하여 제2반도체 기판(205)에 다수개의 제1관통 홀들(214) 각각과 다수개의 제2관통 홀들(218) 각각이 동시에 형성함에 따라 동시에 형성될 수 있다.
제2반도체 기판(205)은 광신호를 전송하기 위한 광 도파로 코어 영역(206), 광 도파로 코어 영역(206)의 일측에 형성된 다수개의 제1수직 슬랩들(212), 광 도파로 코어 영역(206)의 타측에 형성된 다수개의 제2수직 슬랩들(216), p-도핑 영역 (208), 및 n-도핑 영역(210)을 포함한다.
다수개의 제1수직 슬랩들(212) 각각의 폭(L41)의 범위는 10nm~1000nm이다. 또한, 다수개의 제2수직 슬랩들(216) 각각의 폭(L51)의 범위는 10nm~1000nm이다.
다수개의 제1수직 슬랩들(212) 각각의 거리(L42)의 범위는 0.1㎛~2㎛이다. 또한, 다수개의 제2수직 슬랩들(216) 각각의 거리(L52)의 범위는 0.1㎛~2㎛이다.
다수개의 제1수직 슬랩들(212) 각각의 길이(L43)의 범위는 100nm~1000nm이다. 또한, 다수개의 제2수직 슬랩들(216) 각각의 길이(L53)의 범위는 100nm~1000nm이다.
다수개의 제1수직 슬랩들(212) 각각은 p-타입 도펀트로 도핑될 수 있고, 다수개의 제2수직 슬랩들(216) 각각은 n-타입 도펀트로 도핑될 수 있다. 이때 p-타입 도펀트로 도핑될 수 있는 영역의 범위와 n-타입 도펀트로 도핑될 수 있는 영역의 범위는 도 4를 참조하여 설명한 바와 같다.
도 8과 도 9에 도시된 바와 같이 다수개의 제1수직 슬랩들(212) 각각과 다수개의 제2수직 슬랩들(216) 각각은 서로 엇갈려(예컨대, 지그재그) 배치된다. 즉, 쌍을 이루는 두 개의 수직 슬랩들(212와 216)은 서로 엇갈려 배치될 수 있다.
예컨대, 다수개의 제1수직 슬랩들(212)과 다수개의 제2수직 슬랩들(216)은 광 도파로 코어 영역(206)의 장변을 따라 광 도파로 코어 영역(206)의 양쪽에 배치된다.
도 9과 같이 구현된 위상 쉬프터(200)는 광 도파로 코어 영역(206)에 각 슬랩(212와 216)이 미치는 영향을 감소시킬 수 있으므로 광 도파로 코어 영역(206)을 통하여 전송되는 광신호의 손실을 줄일 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 위상 쉬프터의 사시도를 나타내고, 도 11은 도 10에 도시된 위상 쉬프터의 평면도를 나타낸다.
도 10과 도 11을 참조하면, 광전자 장치, 예컨대 광 변조기의 일부로서 구현될 수 있는 위상 쉬프터(300)는 실리콘(Si)으로 구현된 제1반도체 기판(302), 제1반도체 기판(302)의 상부에 형성된 하부 클레이딩(304), 및 하부 클레이딩(304)의 상부에 형성된 제2반도체 기판(305)을 포함한다.
다수개의 제1수직 슬랩들(312) 각각과 다수개의 제2수직 슬랩들(316) 각각은 도 1에서 설명한 바와 같이 예컨대, 하나의 마스크를 이용하여 제2반도체 기판 (305)에 다수개의 제1관통 홀들(314) 각각과 다수개의 제2관통 홀들(318) 각각이 동시에 형성함에 따라 동시에 형성될 수 있다.
제2반도체 기판(305)은 광신호를 전송하기 위한 광 도파로 코어 영역(306), 광 도파로 코어 영역(306)의 일측에 형성된 다수개의 제1수직 슬랩들(312), 광 도파로 코어 영역(306)의 타측에 형성된 다수개의 제2수직 슬랩들(316), p-도핑 영역 (308), 및 n-도핑 영역(310)을 포함한다.
도 11에 도시된 다수개의 제1수직 슬랩들(312) 각각의 폭과 길이는 도 2에 도시된 다수개의 제1수직 슬랩들(114) 각각의 폭과 길이와 동일하고, 도 11에 도시된 다수개의 제2수직 슬랩들(316) 각각의 폭과 길이는 도 2에 도시된 다수개의 제2수직 슬랩들(118) 각각의 폭과 길이와 동일하다.
도 11에 도시된 다수개의 제1수직 슬랩들(312) 각각의 거리(L62)의 범위는 10nm~1000nm이고, 다수개의 제2수직 슬랩들(316) 각각의 거리(L72)의 범위는 10nm~1000nm이다.
다수개의 제1수직 슬랩들(312) 각각은 p-타입 도펀트로 도핑될 수 있고, 다수개의 제2수직 슬랩들(316) 각각은 n-타입 도펀트로 도핑될 수 있다. 이때 p-타입 도펀트로 도핑될 수 있는 영역의 범위와 n-타입 도펀트로 도핑될 수 있는 영역의 범위는 도 4를 참조하여 설명한 바와 같다.
도 11에 도시된 바와 같이 다수개의 제1수직 슬랩들(312) 각각의 거리(L62)와 다수개의 제2수직 슬랩들(316) 각각의 거리(L72)는 서로 다르다. 즉, 다수개의 제1수직 슬랩들(312) 각각이 배치되는 간격(L62)과 다수개의 제2수직 슬랩들(316) 각각이 배치되는 간격(L72)은 서로 다르다. 이와 같은 구조에 따라, 도 10과 같은 구현된 위상 쉬프터(300)는 광 도파로 코어 영역(306)으로 주입되는 전자의 밀도와 홀(hole)의 밀도를 비대칭적으로 조절할 수 있다.
도 12는 도 1, 도 8, 또는 도 10에 도시된 위상 쉬프터를 포함하는 광변조기의 블록도를 나타낸다.
도 12를 참조하면, 광 변조기(400)는 광 스플리터(403), 위상 쉬프터(409), 및 광 결합기(411)를 포함한다. 광 변조기(400)는 MZI(Mach-Zehnder Interferometer)일 수 있다.
광 스플리터(403)는 변조되지 않은 광신호(401)를 변조되지 않은 제1광신호 (405)와 변조되지 않은 제2광신호(407)로 분리한다.
도 1, 도 8, 또는 도 10에 도시된 위상 쉬프터(100, 200, 또는 300)의 구조를 포함하는 위상 쉬프터(409)는 제어 전압(Vctr)에 따라 변조되지 않은 제2광신호 (407)의 위상을 변조하여 위상 변조된 광신호(410)를 생성한다. 제어 전압(Vctr)은 전-광 변환을 제어하기 위하여 위상 쉬프터(100, 200, 또는 300)로 공급되는 적어도 하나의 전압(예컨대, V+와 GND)을 의미할 수 있다.
광 결합기(411)는 변조되지 않은 제1광신호(405)와 위상 변조된 광신호(410)를 결합하고 출력 광신호(413)를 생성한다.
도 13은 도 1, 도 8, 또는 도 10에 도시된 위상 쉬프터 제조 방법을 설명하기 위한 흐름도이다.
도 1, 도 8, 도 10, 및 도 13을 참조하면, 제1반도체 기판(102, 202, 또는 302)을 에칭하여 하부 클레이딩(104, 204, 또는 304)이 생성된다(S10).
하부 클레이딩(104, 204, 또는 304)의 상부에 적층된 제2반도체 기판(110, 205, 또는 305)을 예컨대 하나의 마스크를 이용하여 에칭하여 적어도 한 쌍의 슬랩들(114와 118, 212와 216, 또는 312와 316)과 상기 적어도 한 쌍의 슬랩들 사이에 배치된 광 도파로 코어 영역(112, 206, 또는 306)을 동시에 형성한다(S20).
상기 적어도 한 쌍의 슬랩들 각각의 두께와 상기 광 도파로 코어 영역의 두께는 서로 동일하다.
상기 마스크가 어떻게 구현되었는지에 따라, 도 1에 도시된 바와 같이 상기 적어도 한 쌍의 슬랩들(114와 118)이 서로 마주보게 배치되거나, 도 8에 도시된 바와 같이 상기 적어도 한 쌍의 슬랩들(212와 216)은 서로 엇갈리게 배치될 수 있다.
도 14a부터 도 14h는 도 7에 도시된 위상 쉬프터를 생성하는 단계들을 상세히 나타낸다. 도 6, 도 7, 및 도 14a부터 도 14h를 참조하면 위상 쉬프터를 생성하는 방법을 상세히 설명하면 다음과 같다.
제1반도체 기판(102)이 준비되고(도 14a), 트랜치 에칭(trench etching)을 통하여 제1반도체 기판(102)의 상부가 에칭된다(도 14b). 하부 클레이딩(104)을 형성하기 위하여 에칭된 부분에 SiO2를 형성한다(form or deposit)(도 14c). 제1반도체 기판(102)의 상부와 하부 클레이딩(104)의 상부에 무정형 실리콘(amorphous silicon)이 형성되고 결정화된다(도 14d).
광 도파로 코어 영역(112)과 복수의 수직 슬랩들(116과 120)을 포함하는 위상 쉬프터를 형성하기 위하여, 제2반도체 기판(110)이 에칭된다(도 14e). p-도핑 영역(122)을 형성하기 위하여 p-타입 도펀트가 제2반도체 기판(122)으로 주입되고, n-도핑 영역(124)을 형성하기 위하여 n-타입 도펀트가 제2반도체 기판(124)으로 주입된다(도 14f).
상부 클레이딩(105)이 제2반도체 기판(110)의 상부와 에칭된 부분들에 퇴적된다(deposit)(도 14g). 그리고 p-도핑 영역(122)에 제1메탈 전극(130)이 접속되고 n-도핑 영역(124)에 제2메탈 전극(132)이 접속되고, 제1메탈 전극(130)과 제1전극 패드(134)가 접속되고 제2메탈 전극(132)과 제2전극 패드(136)가 접속된다(도 14h). 도 8과 도 10 각각에 도시된 위상 쉬프터의 제조 방법은 도 14a부터 도 14h에 도시된 과정과 유사하다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
102, 202, 302; 제1반도체 기판
104; 하부 클레이딩
105; 상부 클레이딩
112, 206, 206; 광 도파로 코어 영역
114; 제1수직 슬랩
118; 제2수직 슬랩
122; p-도핑 영역
124; n-도핑 영역

Claims (20)

  1. 반도체 기판 내에 형성된 p-도핑 영역과 n-도핑 영역;
    상기 p-도핑 영역과 상기 n-도핑 영역 사이에 형성된 광 도파로 코어 영역;
    상기 광 도파로 코어 영역과 상기 p-도핑 영역 사이에 형성되고, 각각이 제1거리로 이격되어 형성되며 상기 광 도파로 코어 영역의 두께와 동일한 두께를 갖는 복수의 제1슬랩들; 및
    상기 광 도파로 코어 영역과 상기 n-도핑 영역 사이에 형성되고, 각각이 제2거리로 이격되어 형성되며 상기 광 도파로 코어 영역의 상기 두께와 동일한 두께를 갖는 복수의 제2슬랩들을 포함하고,
    상기 제1거리와 상기 제2거리는 서로 다르게 형성되는 광전자 장치.
  2. 제1항에 있어서,
    상기 복수의 제1슬랩들 각각의 제1영역은 p-타입 도펀트로 도핑되고,
    상기 복수의 제2슬랩들 각각의 제2영역은 n-타입 도펀트로 도핑되는 광전자 장치.
  3. 제2항에 있어서,
    상기 광 도파로 코어 영역의 가장 자리와 상기 p-타입 도펀트로 도핑된 상기 복수의 제1슬랩들 각각의 상기 제1영역 사이의 거리는 0~200nm이고,
    상기 광 도파로 코어 영역의 가장 자리와 상기 n-타입 도펀트로 도핑된 상기 복수의 제2슬랩들 각각의 상기 제2영역 사이의 거리는 0~200nm인 광전자 장치.
  4. 제1항에 있어서,
    상기 복수의 제1슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제1관통 홀들 각각의 사이에 배치되고,
    상기 복수의 제2슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제2관통 홀들 각각의 사이에 배치되는 광전자 장치.
  5. 반도체 기판 내에 형성된 광 도파로 코어 영역; 및
    각각이 상기 반도체 기판 내에서 상기 광 도파로 코어 영역의 두께와 동일한 두께로 상기 광 도파로 코어 영역의 양쪽에 형성된 복수의 수직 슬랩들을 포함하고,
    상기 복수의 수직 슬랩들 중에서 제1그룹의 수직 슬랩들 각각은 제1간격으로 상기 광 도파로 코어 영역의 일측에 일렬로 형성되고,
    상기 복수의 수직 슬랩들 중에서 제2그룹의 수직 슬랩들 각각은 제2간격으로 상기 광 도파로 코어 영역의 타측에 일렬로 형성되며,
    상기 제1간격과 상기 제2간격은 서로 다르게 형성되는 광전자 장치.
  6. 삭제
  7. 제5항에 있어서,
    상기 제1그룹의 수직 슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제1관통 홀들 각각의 사이에 배치되고,
    상기 제2그룹의 수직 슬랩들 각각은 상기 반도체 기판을 관통하는 복수의 제2관통 홀들 각각의 사이에 배치되는 광전자 장치.
  8. 삭제
  9. 제5항에 있어서,
    상기 제1그룹의 수직 슬랩들 각각과 상기 제2그룹의 수직 슬랩들 각각은 서로 마주보게 배치되는 광전자 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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