KR101751709B1 - 반도체 다이 싱귤레이션 방법 - Google Patents
반도체 다이 싱귤레이션 방법 Download PDFInfo
- Publication number
- KR101751709B1 KR101751709B1 KR1020110003406A KR20110003406A KR101751709B1 KR 101751709 B1 KR101751709 B1 KR 101751709B1 KR 1020110003406 A KR1020110003406 A KR 1020110003406A KR 20110003406 A KR20110003406 A KR 20110003406A KR 101751709 B1 KR101751709 B1 KR 101751709B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- wafer
- singulation
- substrate
- die
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 217
- 238000000034 method Methods 0.000 title claims description 150
- 238000005530 etching Methods 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims description 164
- 239000010410 layer Substances 0.000 claims description 93
- 239000000463 material Substances 0.000 claims description 49
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 229920000642 polymer Polymers 0.000 claims description 30
- 239000011241 protective layer Substances 0.000 claims description 25
- 239000000945 filler Substances 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 150000002736 metal compounds Chemical class 0.000 claims description 16
- 239000004642 Polyimide Substances 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 5
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 202
- 230000008569 process Effects 0.000 description 54
- 239000003989 dielectric material Substances 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 13
- 150000002739 metals Chemical class 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000009623 Bosch process Methods 0.000 description 8
- 238000005520 cutting process Methods 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000000227 grinding Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000012050 conventional carrier Substances 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000011112 process operation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- -1 silicide metals Chemical class 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
Abstract
하나의 실시예에서, 반도체 웨이퍼를 완전히 관통하여 개구들을 에칭함으로써 반도체 다이가 반도체 웨이퍼로부터 싱귤레이팅된다.
Description
본 발명은 일반적으로 전자장치들에 관한 것이며, 특히 반도체들을 형성하는 방법들에 관한 것이다.
과거에, 반도체 산업은 다이(die)가 제조죄었던 반도체 웨이퍼(semiconductor wafer)로부터 개별적인 반도체 다이를 싱귤레이팅(singulating)하기 위하여 다양한 방법들 및 장비를 사용하였다. 전형적으로, 스크라이빙(scribing) 또는 다이싱(dicing)이라고 칭하는 기술이 개별적인 다이 사이에서 웨이퍼 상에 형성되었던 스크라이브 그리드(scribe grid)들을 따라 다이아몬드 커팅 휠(diamond cutting wheel) 또는 웨이퍼 소우(wafer saw)로 웨이퍼를 부분적으로 또는 전체적으로 절단하는데 사용되었다. 커팅 도구의 폭 및 정렬을 허용하기 위하여, 각각의 스크라이브 그리드는 통상적으로 큰 폭, 일반적으로 약 백오십(150) 미크론을 가졌는데, 이는 반도체 웨이퍼의 큰 부분을 소모하였다. 추가적으로, 전체 반도체 웨이퍼 상에서 스크라이브 그리드들 모두를 스크라이빙하는데 필요한 시간이 한 시간 이상 걸릴 수 있다. 이 시간은 제조 에어리어의 처리량(throughput) 및 제조 용량을 감소시켰다.
개별적인 반도체 다이를 싱귤레이팅하는 또 다른 방법은 스크라이브 그리드들을 따라 웨이퍼들을 절단하기 위하여 레이저(laser)들을 사용하였다. 그러나, 레이저 스크라이빙은 제어하기가 어려웠고, 또한 불-균일한 분리를 초래하였다. 레이저 스크라이빙은 또한 고가의 레이저 장비 뿐만 아니라, 조작자들을 위한 보호 장비를 필요로 하였다. 또한, 레이저 스크라이빙은 레이저가 싱귤레이션 동안 다이의 에지(edge)를 따라 결정질 구조를 용융시키기 때문에 다이의 강도를 감소시키는 것으로 보고된다.
따라서, 웨이퍼 상에 반도체 다이의 수를 증가시키고, 더 균일한 싱귤레이션(singulation)을 제공하고, 싱귤레이션을 수행하는 시간을 감소시키고, 더 좁은 스크라이브 라인을 가지는, 반도체 웨이퍼로부터 다이를 싱귤레이션하는 방법을 갖는 것이 바람직하다.
본 발명의 목적은 웨이퍼 상에 반도체 다이의 수를 증가시키고, 더 균일한 싱귤레이션을 제공하고, 싱귤레이션을 수행하는 시간을 감소시키고, 더 좁은 스크라이브 라인을 가지는 다이 싱귤레이션 방법을 제공하는 것이다.
본 발명에 따르면, 반도체 기판을 가지며 상기 반도체 기판 상에 형성된 복수의 반도체 다이를 또한 가지는 반도체 웨이퍼를 제공하는 단계로서, 상기 반도체 다이가 상기 반도체 웨이퍼의 부분들에 의해 서로로부터 분리되고, 상기 반도체 웨이퍼의 상기 부분들이 싱귤레이션 라인들이 형성되어야 하는 위치들에 존재하고, 상기 반도체 웨이퍼가 상부면 및 하부면을 가지는, 반도체 웨이퍼 제공 단계; 상기 반도체 웨이퍼의 상기 부분들 내에 상기 복수의 반도체 다이 각각의 페리미터(perimeter)를 둘러싸는 트렌치를 형성하는 단계로서, 상기 트렌치의 측벽들 상에 유전체 층을 형성하고, 상기 트렌치 내에 있고 상기 측벽들 상에 있는 유전체 층에 접하는 필러 재료(filler material)를 형성하는 단계를 포함하는, 트렌치 형성 단계; 상기 복수의 반도체 다이의 부분들 위에 놓이는 유전체 층을 형성하는 단계; 제 1 개구를 상기 복수의 반도체 다이의 부분들 위에 놓이는 상기 유전체 층을 관통하여 에칭하고, 임의의 아래에 놓인 층들을 에칭하여 적어도 상기 트렌치의 상기 필러 재료를 노출시키는 단계; 및 제 2 개구를 상기 필러 재료 및 상기 필러 재료 아래에 놓이는 상기 반도체 기판의 임의의 부분을 관통하여 에칭하여, 상기 제 2 개구가 상기 반도체 웨이퍼의 상기 상부면으로부터 상기 반도체 기판을 완전히 관통하여 확장되도록 하는 단계를 포함하고, 상기 제 2 개구의 에칭이 상기 제 1 개구를 통하여 수행되는, 반도체 웨이퍼로부터 반도체 다이를 싱귤레이팅하는 방법이 제공된다.
본 발명에 의하면, 웨이퍼 상에 반도체 다이의 수를 증가시키고, 더 균일한 싱귤레이션을 제공하고, 싱귤레이션을 수행하는 시간을 감소시키고, 더 좁은 스크라이브 라인을 가지는 다이 싱귤레이션 방법이 제공된다.
도 1은 본 발명에 따른 반도체 웨이퍼의 실시예의 축소된 평면도.
도 2는 본 발명에 따른 웨이퍼로부터 다이를 싱귤레이팅하는 프로세스(process)의 단계에서의 도 1의 반도체 웨이퍼의 부분의 실시예의 확대된 단면도.
도 3은 본 발명에 따른 도 1의 웨이퍼로부터 다이를 싱귤레이팅하는 프로세스의 후속 단계를 도시한 도면.
도 4는 본 발명에 따른 도 1의 웨이퍼로부터 다이를 싱귤레이팅하는 프로세스의 또 다른 후속 단계를 도시한 도면.
도 5는 도 1 내지 도 4의 설명에서 기술되는 다이들의 대안 실시예들이며 도 1 내지 도 4의 웨이퍼 상에 형성되는 반도체 다이들의 확대된 단면 부분을 도시한 도면.
도 6은 본 발명에 따른 도 5의 다이를 싱귤레이팅하는 프로세스의 후속 단계를 도시한 도면.
도 7은 본 발명에 따른 도 6의 다이를 싱귤레이팅하는 프로세스의 또 다른 후속 단계를 도시한 도면.
도 8 내지 도 10은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계들을 도시한 도면.
도 11 내지 도 14는 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계들을 도시한 도면.
도 15는 본 발명에 따른 도 14의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예를 도시한 도면.
도 16 내지 도 20은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계들을 도시한 도면.
도 21은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 또 다른 단계를 도시한 도면.
도 22는 또 다른 싱귤레이션 방법을 도시한 도면.
도 23은 본 발명에 따른 도 16 내지 도 20의 방법의 대안 실시예인 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계를 도시한 도면.
도 24 내지 도 28은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 다양한 단계들의 단면도들.
도 29 내지 도 31은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 방법의 예의 또 다른 대안 실시예에서의 다양한 단계들의 단면도들.
도 32 및 도 33은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 대안 방법의 예시적 실시예에서의 다양한 단계들의 단면도들.
설명의 간소화 및 명확화를 위하여, 도면들에서의 소자들은 반드시 일정한 비율로 도시되어 있지는 않고, 상이한 도면들에서 동일한 참조 번호들은 동일한 소자들을 표시한다. 추가적으로, 널리-공지된 단계들 및 소자들의 설명들 및 세부사항들이 설명의 간소화를 위해 생략된다. 도면들의 명확화를 위해, 장치 구조들의 도핑(doping)된 영역들은 일반적으로 직선 에지들 및 정확한 각도의 코너(corner)들을 갖는 것으로 도시된다. 그러나, 당업자들은 도펀트(dopant)들의 확산 및 활성화로 인하여, 도핑된 영역들의 에지들이 일반적으로 직선들이 아닐 수 있고, 코너들이 정확한 각도들이 아닐 수 있다는 점을 이해한다. 단어 "대략적으로" 또는 "실질적으로"의 사용은 소자의 값이 진술된 값 또는 위치에 매우 가까운 것으로 예측되는 파라미터를 갖는다는 것을 의미한다는 점이 당업자들에 의해 인식될 것이다. 그러나, 당업계에 널리 공지된 바와 같이, 상기 값들 또는 위치들이 정확하게 진술된 바와 같이 되는 것을 방지하는 작은 편차들이 항상 존재한다. 적어도 십 퍼센트(10%)까지(및 반도체 도핑 농도들에 대하여 이십 퍼센트(20%)까지)의 편차들이 정확하게 설명된 바와 같은 이상적인 목표로부터 합리적인 편차들이라는 것이 당업계에 확립되어 있다.
도 2는 본 발명에 따른 웨이퍼로부터 다이를 싱귤레이팅하는 프로세스(process)의 단계에서의 도 1의 반도체 웨이퍼의 부분의 실시예의 확대된 단면도.
도 3은 본 발명에 따른 도 1의 웨이퍼로부터 다이를 싱귤레이팅하는 프로세스의 후속 단계를 도시한 도면.
도 4는 본 발명에 따른 도 1의 웨이퍼로부터 다이를 싱귤레이팅하는 프로세스의 또 다른 후속 단계를 도시한 도면.
도 5는 도 1 내지 도 4의 설명에서 기술되는 다이들의 대안 실시예들이며 도 1 내지 도 4의 웨이퍼 상에 형성되는 반도체 다이들의 확대된 단면 부분을 도시한 도면.
도 6은 본 발명에 따른 도 5의 다이를 싱귤레이팅하는 프로세스의 후속 단계를 도시한 도면.
도 7은 본 발명에 따른 도 6의 다이를 싱귤레이팅하는 프로세스의 또 다른 후속 단계를 도시한 도면.
도 8 내지 도 10은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계들을 도시한 도면.
도 11 내지 도 14는 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계들을 도시한 도면.
도 15는 본 발명에 따른 도 14의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예를 도시한 도면.
도 16 내지 도 20은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계들을 도시한 도면.
도 21은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 또 다른 단계를 도시한 도면.
도 22는 또 다른 싱귤레이션 방법을 도시한 도면.
도 23은 본 발명에 따른 도 16 내지 도 20의 방법의 대안 실시예인 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 단계를 도시한 도면.
도 24 내지 도 28은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 방법의 예시적 실시예에서의 다양한 단계들의 단면도들.
도 29 내지 도 31은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 방법의 예의 또 다른 대안 실시예에서의 다양한 단계들의 단면도들.
도 32 및 도 33은 본 발명에 따른 도 1의 반도체 웨이퍼로부터 다이를 싱귤레이팅하는 또 다른 대안 방법의 예시적 실시예에서의 다양한 단계들의 단면도들.
설명의 간소화 및 명확화를 위하여, 도면들에서의 소자들은 반드시 일정한 비율로 도시되어 있지는 않고, 상이한 도면들에서 동일한 참조 번호들은 동일한 소자들을 표시한다. 추가적으로, 널리-공지된 단계들 및 소자들의 설명들 및 세부사항들이 설명의 간소화를 위해 생략된다. 도면들의 명확화를 위해, 장치 구조들의 도핑(doping)된 영역들은 일반적으로 직선 에지들 및 정확한 각도의 코너(corner)들을 갖는 것으로 도시된다. 그러나, 당업자들은 도펀트(dopant)들의 확산 및 활성화로 인하여, 도핑된 영역들의 에지들이 일반적으로 직선들이 아닐 수 있고, 코너들이 정확한 각도들이 아닐 수 있다는 점을 이해한다. 단어 "대략적으로" 또는 "실질적으로"의 사용은 소자의 값이 진술된 값 또는 위치에 매우 가까운 것으로 예측되는 파라미터를 갖는다는 것을 의미한다는 점이 당업자들에 의해 인식될 것이다. 그러나, 당업계에 널리 공지된 바와 같이, 상기 값들 또는 위치들이 정확하게 진술된 바와 같이 되는 것을 방지하는 작은 편차들이 항상 존재한다. 적어도 십 퍼센트(10%)까지(및 반도체 도핑 농도들에 대하여 이십 퍼센트(20%)까지)의 편차들이 정확하게 설명된 바와 같은 이상적인 목표로부터 합리적인 편차들이라는 것이 당업계에 확립되어 있다.
도 1은 반도체 웨이퍼(10) 상에 형성된 다이(12, 14 및 16)와 같은 복수의 반도체 다이들을 가지는 반도체 웨이퍼(10)를 도식적으로 도시한 축소된 평면도이다. 다이(12, 14 및 16)는 싱귤레이션 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 공간들에 의해 웨이퍼(10) 상에서 서로로부터 이격되어 떨어진다. 당업계에 널리 공지된 바와 같이, 복수의 반도체 다이 모두는 일반적으로 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 에어리어(area)들에 의해 모든 측면들에서 서로로부터 분리된다.
도 2는 절단 라인(section line)(2-2)을 따라 취해진 도 1의 웨이퍼(10)의 확대된 단면 부분을 도시한다. 도면들 및 설명의 명확화를 위하여, 이 절단 라인(2-2)은 다이(12)와, 다이(14 및 16)의 부분들만을 절단하는 것으로 도시되어 있다. 다이(12, 14, 및 16)는 다이오드(diode), 수직 트랜지스터(vertical transistor), 횡형 트랜지스터(lateral transistor), 또는 다양한 유형들의 반도체 소자들을 포함하는 집적 회로를 포함하는 임의의 유형의 반도체 다이일 수 있다. 반도체 다이들(12, 14, 및 16)은 일반적으로 반도체 다이의 능동 및 수동 부분들을 형성하기 위하여 기판(18) 내에 형성되는 도핑된 영역들을 가질 수 있는 반도체 기판(18)을 포함한다. 도 2에 도시된 단면 부분은 다이들(12, 14, 및 16) 각각의 콘택 패드(contact pad)(24)를 따라 취해진다. 콘택 패드(24)는 일반적으로 반도체 다이 및 상기 반도체 다이 외부의 소자들 사이의 전기적 콘택을 제공하기 위하여 반도체 다이 상에 형성되는 금속이다. 예를 들어, 콘택 패드(24)는 나중에 패드(24)로 부착될 수 있는 본딩 와이어(bonding wire)를 수용하도록 형성될 수 있거나, 또는 나중에 패드(24)로 부착될 수 있는 솔더 볼(solder ball) 도는 다른 유형의 상호접속 구조를 수용하도록 형성될 수 있다. 기판(18)은 벌크 기판(19)을 포함하고, 상기 벌크 기판(19)의 표면 상에는 에피택셜 층(epitaxial layer)(20)이 형성된다. 에피택셜 층(20)의 부분은 반도체 다이(12, 14, 또는 16)의 능동 및 수동 부분들을 형성하는데 사용되는 도핑된 영역(21)을 형성하도록 도핑될 수 있다. 층(20) 및/또는 영역(21)은 일부 실시예들에서 생략될 수 있거나, 다이들(12, 14, 또는 16)의 다른 영역들 내에 존재할 수 있다. 전형적으로, 유전체(23)는 패드(24)를 개별적인 반도체 다이의 다른 부분들로부터 절연시키고 각각의 패드(24)를 인접한 반도체 다이로부터 절연시키기 위하여 기판(18)의 상부면 상에 형성된다. 유전체(23)는 통상적으로 기판(18)의 표면 상에 형성되는 이산화 실리콘(silicon dioxide)의 얇은 층이다. 콘택 패드(24)는 일반적으로 콘택 패드(24)의 한 부분이 기판(18)과 전기적으로 콘택하고 또 다른 부분이 유전체(23)의 한 부분 상에 형성되는 금속이다. 금속 콘택들 및 임의의 관련된 층간 유전체(inter-layer dielectric)들(도시되지 않음)을 포함하는 다이들(12, 14, 및 16)이 형성된 이후에, 유전체(26)는 전형적으로 웨이퍼(10) 및 각각의 개별적인 반도체 다이(12, 14, 및 16)에 대한 패시베이션 층(passivation layer)의 기능을 하도록 복수의 반도체 다이 모두에 걸쳐 형성된다. 유전체(26)는 통상적으로 블랭킷 유전체 증착(blanket dielectric deposition) 등에 의해 웨이퍼(10)의 전체 표면 상에 형성되고, 일부 실시예들에서, 콘택 패드(24) 아래에 형성될 수 있다. 유전체(26)의 두께는 일반적으로 유전체(23)의 두께보다 더 크다.
도 3은 웨이퍼(10)로부터 다이들(12, 14, 및 16)을 싱귤레이팅하는 프로세스의 후속 단계에서 도 2의 웨이퍼(10)의 단면 부분을 도시한다. 유전체(26)의 패시베이션 층이 형성된 이후에, 파선들로 도시된 마스크(mask)(32)가 기판(18)의 표면에 도포될 수 있고, 각각의 패드(24) 위에 놓이며 또한 싱귤레이션 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 웨이퍼(10)의 부분들 위에 놓이는 유전체(26)의 부분들을 노출시키는 개구(opening)들을 형성하도록 패터닝될 수 있다. 그 후, 유전체들(26 및 23)은 마스크(32) 내의 개구들을 통하여 에칭되어, 패드들(24) 및 기판(18)의 아래에 놓인 표면을 노출시킨다. 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 영역에서 유전체들(26 및 23)을 관통하여 형성되는 개구들은 싱귤레이션 개구들(28 및 29)의 기능을 한다. 패드들(24) 위에 놓이는 유전체(26)를 관통하여 형성되는 개구들은 콘택 개구들의 기능을 한다. 에칭 프로세스는 바람직하게는, 금속들을 에칭하는 것보다 더 빨리 유전체들을 선택적으로 에칭하는 프로세스로 수행된다. 에칭 프로세스는 일반적으로 금속들을 에칭하는 것보다 적어도 십(10) 배 더 빨리 유전체들을 에칭한다. 기판(18)에 사용된 재료는 바람직하게는, 실리콘이며, 유전체(26)에 사용된 재료는 바람직하게는, 이산화 실리콘 또는 질화 실리콘(silicon nitride)이다. 유전체(26)의 재료는 또한 폴리이미드(polyimide)와 같이, 패드들(24)의 재료를 에칭하지 않고 에칭될 수 있는 다른 유전체 재료들일 수 있다. 패드들(24)의 금속은 에칭이 패드들(24)의 노출된 부분들을 제거하는 것을 방지하는 에치 스톱(etch stop)의 기능을 한다. 바람직한 실시예에서, 불소계 이방성 반응성 이온 에치 프로세스(fluorine based anisotropic reactive ion etch process)가 사용된다.
유전체(26)를 관통하여 개구들을 형성한 이후에, 마스크(32)가 제거되고, 기판(18)의 하부면(17)으로부터 재료를 제거하고 기판(18)의 두께를 감소시키기 위하여 기판(18)이 박형화(thinning)된다. 일반적으로, 기판(18)은 약 백 내지 이백(100 내지 200) 미크론보다 더 크지 않은 두께로 박형화된다. 이와 같은 박형화 절차들은 당업자들에게 널리 공지되어 있다. 웨이퍼(10)가 박형화된 이후에, 기판(18)의 하부면(17)을 포함하는 웨이퍼(10)의 하부면은 금속 층(27)으로 금속화될 수 있다. 이 금속화 단계는 일부 실시예들에서 생략될 수 있다. 그 후, 웨이퍼(10)는 통상적으로 복수의 다이가 싱귤레이팅된 이후에 복수의 다이를 지지하는 것을 용이하게 하는 수송 테이프(transport tape) 또는 캐리어 테이프(carrier tape)(30)에 부착된다. 이와 같은 캐리어 테이프들은 당업자들에게 널리 공지되어 있다.
도 4는 웨이퍼(10)로부터 반도체 다이(12, 14, 및 16)를 싱귤레이팅하는 프로세스의 후속 단계에서의 웨이퍼(10)를 도시한다. 기판(18)은 유전체(26) 내에 형성되었던 싱귤레이션 개구들(28 및 29)를 통하여 에칭된다. 에칭 프로세스는 싱귤레이션 개구(28 및 29)를 기판(18)의 상부면으로부터 기판(18)을 완전히 관통하여 확장시킨다. 에칭 프로세스는 통상적으로 유전체들 또는 금속들보다 훨씬 더 높은 레이트(rate)로 실리콘을 선택적으로 에칭하는 화학제(chemistry)를 사용하여 수행된다. 에칭 프로세스는 일반적으로 유전체들 또는 금속들을 에칭하는 것보다 적어도 오십(50) 배, 바람직하게는 백(100) 배 더 빨리 실리콘을 에칭한다. 전형적으로, 등방성 및 이방성 에칭 조건들의 조합을 사용하는 딥 반응성 이온 에처(Deep Reactive Ion Etcher: DRIE) 시스템이 개구들(28 및 29)을 기판(18)의 상부면으로부터 기판(18)의 하부면을 완전히 관통하여 에칭하는데 사용된다. 바람직한 실시예에서, 보쉬 프로세스(Bosch process)라고 통칭되는 프로세스가 싱귤레이션 개구들(28 및 29)을 기판을 관통하여 이방성으로 에칭하는데 사용된다. 하나의 예에서, 웨이퍼(10)는 알카텔 딥 반응성 이온 에치 시스템(Alcatel deep reactive ion etch system)에서 보쉬 프로세스로 에칭된다.
싱귤레이션 개구들(28 및 29)의 폭은 일반적으로 오 내지 십(5 내지 10) 미크론이다. 이와 같은 폭은 개구들(28 및 29)이 기판(18)을 완전히 관통하여 형성될 수 있고 짧은 시간 간격에서 개구들을 형성할 만큼 충분히 좁은 것을 보증하는데 충분하다. 전형적으로, 개구들(28 및 29)은 대략적으로 십오 내지 삽십(15 내지 30) 분(minute)의 시간 간격 내에서 기판(18)을 관통하여 형성될 수 있다. 웨이퍼(10)의 싱귤레이션 라인들 모두가 동시에 형성되기 때문에, 상기 싱귤레이션 라인들 모두는 대략적으로 십오 내지 삼십(15 내지 30) 분의 동일한 시간 간격 내에서 웨이퍼(10)에 걸쳐 형성될 수 있다. 그 후, 웨이퍼(10)가 웨이퍼(10)로부터 각각의 개별적인 다이를 제거하는데 사용되는 픽-앤-플레이스 장비(pick-and place equipment)(35)로 이동될 때, 웨이퍼(10)는 캐리어 테이프(30)에 의해 지지된다. 전형적으로, 장비(35)는 다이(12)와 같은 각각의 싱귤레이팅된 다이를 상부로 푸시(push)하여, 각각의 싱귤레이팅된 다이를 캐리어 테이프(30)로부터, 그리고 상기 싱귤레이팅된 다이를 제거하는 진공 픽업(vacuum pickup)(도시되지 않음)까지 릴리스(release)하는 페데스털(pedestal) 또는 다른 도구를 갖는다. 픽-앤-플레이스 프로세스 동안, 개구들(28 및 29) 아래에 놓이는 얇은 배면 금속 층의 부분이 분리되고, 테이프(30) 상에 남게 된다.
도 5는 도 1 내지 도 4의 설명에서 기술되는 다이들(12, 14, 및 16)의 대안 실시예들이며 웨이퍼(10) 상에 형성되는 반도체 다이들(42, 44, 및 46)의 확대된 단면 부분을 도시한다. 다이들(42, 44, 및 46)은 기판(18)의 상부면 상에 유전체(23)를 형성한 이후 및 패드들(24)을 형성하기 이전(도 1)의 제조 상태에서 도시되어 있다. 다이들(42, 44, 및 46)은 상기 다이들(42, 44, 및 46)이 각각 다이를 둘러싸고 인접한 다이로부터 다이들을 절연시키는 각각의 절연 트렌치(isolation trench)(50, 54, 및 58)를 갖는다는 점을 제외하고는, 다이들(12, 14, 및 16)과 유사하다. 트렌치들(50, 54, 및 58)은 일반적으로 각각의 다이의 외부 에지 부근에 형성된다. 트렌치들(50, 54, 및 58)은 기판(18)의 상부면으로부터 벌크 기판(19)으로 제 1 거리를 확장하도록 형성된다. 각각의 트렌치(50, 54, 및 58)는 일반적으로 개구의 측벽 상에 형성된 유전체를 갖는 기판(19) 내로 개구로서 형성되고, 일반적으로 유전체, 또는 실리콘이나 폴리실리콘과 같은 다른 재료로 충전된다. 예를 들어, 트렌치(50)는 트렌치 개구의 측벽들 상에 이산화 실리콘 유전체(51)를 포함할 수 있고, 폴리실리콘(52)으로 충전될 수 있다. 유사하게, 트렌치들(54 및 58)은 트렌치 개구의 측벽들 상에 각각의 이산화 실리콘 유전체들(55 및 59)을 포함하고, 폴리실리콘(56 및 60)으로 충전될 수 있다. 싱귤레이션 라인(43)은 트렌치들(50 및 54) 사이에 형성되어야 하고, 싱귤레이션 라인(45)은 트렌치들(50 및 58) 사이에 형성되어야 한다. 트렌치들(50 및 54)은 싱귤레이션 라인(43)에 인접하여 형성되고, 트렌치들(50 및 58)은 싱귤레이션 라인(45)에 인접하여 형성된다. 트렌치들(50, 54, 및 58)을 형성하는 방법들은 당업자들에게 널리 공지되어 있다. 트렌치들(50 및 54)이 오직 예시로서 사용되며, 임의의 수의 형상들, 크기들, 또는 절연 터브(isolation tub)들이나 트렌치들의 조합들일 수 있다는 점에 주목해야 한다.
도 6은 웨이퍼(10)로부터 반도체 다이들(42, 44, 및 46)을 싱귤레이팅하는 프로세스의 후속 단계에서의 웨이퍼(10)를 도시한다. 트렌치들(50, 54, 및 58)이 형성된 이후에, 다이들(42, 44, 및 46)의 다른 부분들이 형성되며, 이는 콘택 패드들(24)을 형성하는 것 및 다이들(42, 44, 및 46)을 커버(cover)하는 유전체(26)를 형성하는 것을 포함한다. 유전체(26)는 일반적으로 또한 싱귤레이션 라인들(43 및 45)이 형성되어야 하는 기판(18)의 부분을 포함하는 웨이퍼(10)의 다른 부분들을 커버한다. 그 후, 마스크(32)가 도포되고, 싱귤레이션 라인들 및 콘택 개구들이 형성되어야 하는 아래에 놓인 유전체(26)를 노출시키도록 패터닝된다. 유전체(26)는 마스크(32) 내의 개구들을 통하여 에칭되어, 패드들(24) 및 기판(18)의 아래에 놓인 표면을 노출시킨다. 라인들(43 및 45)과 같은 싱귤레이션 라인들이 형성되어야 하는 영역에서 유전체(26)를 관통하여 형성되는 개구들은 싱귤레이션 개구들(47 및 48)의 기능을 한다. 유전체들(23 및 26)을 관통하여 개구들(47 및 48)을 형성하는데 사용되는 에칭 프로세스는 유전체(23 및 26) 내에 개구들(28 및 29)(도 3)을 형성하는 프로세스와 실질적으로 동일하다. 개구들(47 및 48)은 바람직하게는, 각각의 트렌치들(50, 54, 및 58)의 측벽들 상의 유전체들(51, 55, 및 59)이 개구들(47 및 48) 아래에 놓이지 않도록 형성되어, 상기 유전체들이 싱귤레이션 라인들(43 및 45)을 형성하는 후속 동작들에서 영향을 받지 않게 될 것이다.
유전체(26)를 관통하여 개구들(47 및 48)을 형성한 이후에, 도 3의 설명에서 상술된 바와 같이, 마스크(32)가 제거되고, 기판(18)이 박형화되고 금속 층(27)으로 금속화된다. 이 금속화 단계는 일부 실시예들에서 생략될 수 있다. 금속화 이후에, 웨이퍼(10)는 통상적으로 캐리어 테이프(30)에 부착된다.
도 7은 웨이퍼(10)로부터 반도체 다이(42, 44, 및 46)를 싱귤레이팅하는 프로세스의 후속 단계에서의 웨이퍼(10)를 도시한다. 기판(18)은 유전체(26) 내에 형성되었던 싱귤레이션 개구들(47 및 48)을 통하여 에칭된다. 에칭 프로세스는 싱귤레이션 개구(47 및 48)를 기판(18)의 상부면으로부터 기판(18)을 완전히 관통하여 확장시킨다. 개구들(47 및 48)은 통상적으로 유전체들(51, 55, 및 59)로부터 적어도 0.5 미크론 떨어져 있다. 에칭 프로세스는 통상적으로 유전체들 또는 금속들보다 훨씬 더 높은 레이트로, 일반적으로 적어도 오십(50) 배, 그리고 바람직하게는, 적어도 백(100) 배 더 빨리 실리콘을 선택적으로 에칭하는 등방성 에치이다. 트렌치들의 측벽들 상의 유전체가 기판(18)의 실리콘을 보호하기 때문에, 등방성 에치가 사용될 수 있다. 등방성 에치는 보쉬 프로세스의 사용 또는 보쉬 프로세스의 제한된 사용으로 획득될 수 있는 훨씬 더 높은 에칭 처리량을 갖는다. 그러나, 등방성 에칭은 전형적으로 트렌치들(50, 54, 및 58) 아래에 놓인 기판(19)의 부분들을 언더커팅(undercutting)한다. 전형적으로, 불소 화학제에 의한 다운-스트림 에처(down-stream etcher)가 개구들(28 및 29)을 기판(18)의 상부면으로부터 기판(18)의 하부면을 완전히 관통하여 에칭하여, 개구들(28 및 29) 아래에 놓인 층(27)의 일부를 노출시키는데 사용된다. 하나의 예에서, 웨이퍼(10)는 Plasma Therm, LLC(10050 16th Street North St. Petersburg, FL 33716)로부터 입수 가능한 것을 포함하는 다양한 제품들로부터 입수 가능한 완전 등방성 에칭을 사용한 딥 반응성 이온 에치 시스템에서 에칭된다. 다른 실시예들에서, 등방성 에칭은 에칭의 대부분에 사용될 수 있고, 이방성 에칭은 상기 에칭의 또 다른 부분에 사용될 수 있다(보쉬 프로세스). 예를 들어, 등방성 에칭은 개구들(28 및 29)이 트렌치들(50, 54, 및 58)과 실질적으로 동일한 깊이인 깊이까지 확장될 때까지 사용될 수 있고, 그 후에, 트렌치들(50, 54, 및 58)의 언더커팅을 방지하기 위하여 이방성 에칭이 사용될 수 있다.
싱귤레이션 개구들(47 및 48)의 폭은 일반적으로 개구들(28 및 29)의 폭과 거의 동일하다. 다이들(42, 44, 및 46)은 다이들(12, 14, 및 16)을 제거하는 방식과 유사하게 테이프(30)로부터 제거될 수 있다.
또 다른 실시예에서, 트렌치들(50 및 58)은 표준 스크라이빙 도구 또는 웨이퍼 소우가 개구(48)를 통하여 확장되도록 하기에 충분한 거리로 이격되어 떨어질 수 있다. 따라서, 개구(48) 아래에 놓이는 층(27)의 부분은 개구들(47 및 48) 아래의 웨이퍼(10)를 균열시키고 개구들(47 및 48)을 따라 분리하기 위하여 스크라이브 도구 또는 웨이퍼 소우에 의해 절단되거나 롤러들을 통하여 구부러질 수 있거나, 또는 레이저 스크라이빙 등과 같은 다른 기술들로 제거될 수 있다. 트렌치들(50 및 54)은 유사한 방식으로 아래에 놓인 층(27)의 부분을 절단하는 것을 용이하게 하는 유사한 간격들을 가질 수 있다. 층(27)을 스크라이빙하기 위하여 스크라이브 도구를 사용하는 방법에 대하여, 층(27)은 분리를 완료하기 위하여 스크라이브 도구의 경로를 따라 파괴될 수 있다. 그 후, 다이들(42, 44, 및 46)이 표준 픽 앤 플레이스 기술들에 의해 테이프(30)로부터 제거될 수 있다. 이러한 방법들은 다이들(42, 44, 및 46)을 분리 및 싱귤레이팅하는 것을 용이하게 한다.
대안적으로, 등방성 에칭은 개구들(47 및 48)의 깊이가 트렌치들(50, 54, 및 58)의 하부에 도달하거나 트렌치들의 하부를 막 넘어설 때 종료될 수 있다. 그 후, 기판(19)의 노출된 부분이 다이의 분리를 완료하기 위하여 스크라이브 도구로 스크라이빙되거나 웨이퍼 소우로 소잉(sawing)되거나, 또는 레이저 커팅(cutting) 등과 같은 다른 기술들로 제거될 수 있다. 소잉 기술은 금속 층(27)을 통하여 소잉하도록 확장될 수 있다. 스크라이빙 기술은 기판(19)의 재료가 스크라이브 도구에 의해 형성된 경로를 따라 파괴될 때 층(27)을 파괴시킬 것이다.
당업자들은 다이를 싱귤레이팅하기 위하여 트렌치들(50, 54, 및 58)을 사용하는 것이 다이(42, 44, 및 46)가 트렌치들의 유전체 측벽들에 의해 다이 외부의 소자들로부터 다이까지 절연되는 평활한 측벽들을 가지도록 한다는 점을 인식할 것이다. 이 유전체는 다이의 측벽들 상에 유전체 재료를 형성한다. 트렌치들의 유전체에 의해 제공되는 절연은 다이 및 외부 소자 사이의 누설 전류를 감소시킬 수 있다. 상기 구조는 또한 다이의 항복 전압(breakdown voltage)을 개선시킬 수 있다. 트렌치들(50, 54, 및 58)을 사용하는 것은 또한 레이저 다이 싱귤레이션 방법들을 통하여 다이 강도를 증가시킬 수 있다.
개구들(47 및 48)을 기판(19)으로 확장시키는데 사용되는 에치 기술을 다시 참조하면, 당업자들은 등방성 에치가 이방성 에치보다 더 빨리 에칭하므로, 개구들(47 및 48)이 트렌치들(50, 54, 및 58) 만큼 깊은 깊이로 확장될 때까지 등방성 에치를 사용하는 것이 개구들의 재료를 빨리 제거한다는 점을 인식할 것이다. 그 후, 이방성 에치를 사용하는 것은 트렌치들(50, 54, 및 58)을 언더커팅하는 것을 방지한다. 따라서, 이방성 에치 이전에 등방성 에치를 사용하는 것은 트렌치들(50, 54, 및 58)보다 더 깊은 개구들(47 및 48)의 부분에 대해서도 높은 처리량 및 양호한 측방향 제어를 제공한다.
도 8은 반도체 웨이퍼(10) 상에 형성되는 반도체 다이들(71, 72, 및 73)을 싱귤레이팅하는 또 다른 대안 방법의 예시적 실시예에서의 단계를 도시한다. 도 8은 기판(18)의 상부면 상에 유전체(23)를 형성한 이후 및 패드들(24)을 형성하기 이전(도 2)의 제조 상태에서의 다이들(71 내지 73)의 확대된 단면 부분을 도시한다. 다이들(71 내지 73)은 상기 다이들(71 내지 73)이 웨이퍼(10) 상에서 각각의 다이를 둘러싸는 단일 절연 트렌치(79)를 갖는다는 점을 제외하고는, 다이들(42, 44, 및 46)과 유사하다.
이하에서 부가적으로 인식되는 바와 같이, 웨이퍼(10)로부터 반도체 다이를 싱귤레이팅하는 방법의 하나의 예는: 반도체 기판, 예를 들어, 기판(18)을 가지며 상기 반도체 기판 상에 형성된 복수의 반도체 다이를 또한 가지는 웨이퍼(10)와 같은 반도체 웨이퍼를 제공하는 단계로서, 상기 반도체 다이가 상기 반도체 웨이퍼의 부분들에 의해 서로로부터 분리되고, 상기 반도체 웨이퍼의 상기 부분들이 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 위치들에 존재하는, 반도체 웨이퍼 제공 단계; 상기 반도체 웨이퍼의 상기 부분들 내에 상기 복수의 반도체 다이 각각의 페리미터(perimeter)를 둘러싸는 트렌치(79)와 같은 트렌치를 형성하는 단계로서, 상기 트렌치의 측벽들 상에 유전체 층을 형성하고, 상기 트렌치 내에 있고 상기 측벽들 상에 있는 유전체 층에 접하는 필러 재료(filler material)를 형성하는 단계를 포함하는, 트렌치 형성 단계; 상기 복수의 반도체 다이의 부분들 위에 놓이는 층(26)과 같은 패시베이션 층을 형성하는 단계; 상기 패시베이션 층 및 임의의 아래에 놓인 층들을 관통하여 제 1 개구, 예를 들어, 개구(82)를 에칭하여, 적어도 상기 트렌치의 상기 필러 재료를 노출시키는 단계; 및 상기 필러 재료 및 상기 필러 재료 아래에 놓이는 상기 반도체 기판의 임의의 부분을 관통하여 개구(81)와 같은 제 2 개구를 에칭하여, 상기 제 2 개구가 상기 반도체 웨이퍼의 표면으로부터 상기 반도체 기판을 완전히 관통하여 확장되도록 하는 단계를 포함하며, 상기 제 2 개구의 에칭이 상기 제 1 개구를 통하여 수행된다.
상기 방법의 또 다른 실시예는 또한 상기 반도체 기판의 상기 표면으로부터 상기 반도체 기판으로 제 1 거리로 확장되는 트렌치 개구를 형성하는 단계로서, 상기 반도체 기판의 제 1 부분이 상기 트렌치 개구 아래에 놓이고, 상기 트렌치 개구가 측벽들 및 하부를 가지는, 트렌치 개구 형성 단계; 상기 트렌치 개구의 상기 측벽들 및 상기 트렌치 개구의 상기 하부 상에 상기 유전체 층을 형성하고 상기 측벽들 사이에 있는 상기 트렌치 개구의 부분을 빈 공간으로서 남겨두는 단계; 상기 트렌치 개구의 하부 상에서 상기 유전체를 제거하는 단계; 및 상기 트렌치의 상기 측벽들 상에 있는 상기 유전체 층에 접하는 상기 필러 재료로 상기 트렌치 개구의 상기 빈 공간을 충전하는 단계를 포함한다.
트렌치(79)는 상기 트렌치(79)가 다이들(71 내지 73) 각각 및 웨이퍼(10) 상에 형성된 임의의 다른 다이의 페리미터를 둘러싸도록 확장된다는 점을 제외하고는, 도 5 내지 도 7의 설명에서 서술되었던 트렌치들(50, 54, 또는 58) 중 어느 하나와 유사하게 형성된다. 트렌치(79)는 자신(79)의 측벽들 및 하부 상에 있는 이산화 실리콘과 같은 유전체 라이너(dielectric liner)(80)를 포함하도록 형성된다. 바람직한 실시예에서, 유전체 라이너(80)의 하부가 제거되어, 트렌치(79)의 하부가 파선(84)으로 도시된 바와 같이 개방된다. 라이너(80)의 하부를 제거하는 하나의 예시적 방법은 트렌치(79)를 노출시키는 개구들을 갖는 마스크(85)를 도포하는 단계 및 라이너(80)의 하부를 관통하여 에칭하는 스페이서 에치(spacer etch)와 같은 이방성 에치를 수행하는 단계를 포함한다. 상기 에치는 트렌치(79) 아래에 놓인 기판(180)의 부분을 손상시키는 것을 방지하기 위하여 실리콘 위의 유전체들에 선택적일 수 있다. 마스크(85)는 일반적으로 라이너(80)의 하부가 제거된 이후에 제거된다. 트렌치(79)의 하부를 제거한 이후에, 트렌치(79)의 남아있는 개구가 필러 재료(81)로 충전된다. 필러 재료(81)는 일반적으로 이하에 부가적으로 인식되는 바와 같이, 후속 프로세스 단계를 용이하게 하기 위하여 폴리실리콘과 같은 실리콘계 재료이다.
당업자들은 다이들(71 내지 73) 중 어느 하나가 또한 다이의 내부에 트렌치(78)와 같은 다른 트렌치들을 가질 수 있고, 이러한 트렌치들이 트렌치(79)를 형성하는데 사용되는 프로세스 동작들과 유사한 프로세스 동작들을 사용하여 형성될 수 있다는 점을 인식할 것이다. 트렌치(78)는 자신이 행하는 기능에 따라 하부 산화물을 유지하거나 하부 산화물을 제거하도록 할 수 있다. 예를 들어, 트렌치(78)는 도핑된 폴리실리콘으로 충전될 수 있고, 금속 층(27)(도 8에 도시되지 않음) 또는 기판(18)의 하부 또는 배면 상의 또 다른 콘택에 저 저항 기판 콘택 또는 배면 콘택을 제공할 수 있다. 그러나, 트렌치(78)의 바람직한 실시예에서는, 하부가 제거되지 않으며, 트렌치(78)는 바람직하게는, 다이 내부에 있고, 다이의 외주(outside perimeter)를 둘러싸지 않는다. 따라서, 트렌치(79)는 트렌치(78) 또는 다른 유사한 트렌치와 동시에 형성됨으로써, 제조 비용들을 감소시킬 수 있다. 당업자들에 의해 이해되는 바와 같이, 다이(71 내지 73)는 기판(18) 상 또는 내에 형성되는 다양한 능동 및/또는 수동 소자들을 가질 수 있다.
트렌치(79)는 싱귤레이션 라인들(76 및 77) 내에, 그리고 바람직하게는 싱귤레이션 라인들 중간에 형성되어, 트렌치(79)의 중간이 대략적으로 싱귤레이션 라인의 중간이 된다. 이하에 부가적으로 인식되는 바와 같이, 싱귤레이션은 대략적으로 트렌치(79)의 중간을 통하여 발생할 것이다.
도 9는 웨이퍼(10)로부터 반도체 다이(71 내지 73)를 싱귤레이팅하는 예시적 방법의 후속 단계에서의 웨이퍼(10)를 도시한다. 트렌치(79)가 형성된 이후에, 다이들(71 내지 73)의 다른 부분들이 형성되며, 이는 콘택 패드들(24)을 형성하는 것 및 다이들(71 내지 73)을 커버하는 유전체(26)를 형성하는 것을 포함한다. 유전체(26)는 일반적으로 또한 싱귤레이션 라인들(77 및 76)이 형성되어야 하는 기판(18)의 부분을 포함하는 웨이퍼(10)의 다른 부분들을 커버한다. 그 후, 마스크(87)가 도포되고, 싱귤레이션 라인들(76 및 77) 및 콘택 개구들이 형성되어야 하는 아래에 놓인 유전체(26)를 노출시키도록 패터닝된다. 마스크(87)는 도 3에 도시되어 있는 마스크(32)와 유사하지만, 마스크(87)는 통상적으로 약간 상이한 위치를 갖는다. 싱귤레이션 라인들(76 및 77)이 형성되어야 하는 마스크(87) 내의 개구들이 또한 트렌치(79) 위에 놓인다. 유전체(26)는 마스크(87) 내의 개구들을 통하여 에칭되어, 트렌치(79) 내에 있는 아래에 놓인 필러 재료(81)를 노출시킨다. 에칭은 또한 전형적으로 아래에 놓인 패드들(24)을 노출시킨다. 라인들(76 및 77)과 같은 싱귤레이션 라인들이 형성되어야 하는 영역에서 유전체(26)를 관통하여 형성되는 개구들은 싱귤레이션 개구들(82 및 83)의 기능을 한다. 유전체(26)를 관통하여 개구들(82 및 83)을 형성하는데 사용되는 에칭 프로세스는 유전체(23 및 26) 내에 개구들(28 및 29)(도 3)을 형성하는 프로세스와 실질적으로 동일하다. 재료(81)가 노출되는 한 유전체 라이너(dielectric liner)(80)가 노출될 필요가 없을지라도, 개구들(82 및 83)은 전형적으로 대응하는 트렌치(79)의 측벽들 상의 유전체 라이너(80)가 개구들(82 및 83) 아래에 놓이도록 형성된다. 개구들(82 및 83)은 전형적으로 다이(71 내지 73)를 둘러싸는 단일 개구의 2개의 부분들이지만, 단면도로 인해 2개의 개구들로서 도시되어 있다.
유전체(26)를 관통하여 개구들(82 및 83)을 형성한 이후에, 파선들로 도시된 바와 같이, 마스크(87)가 제거되고, 파선(86)으로 도시된 바와 같이, 기판(18)이 박형화된다. 박형화는 트렌치(79) 아래에 놓이는 기판(18)의 대부분을 제거한다. 유전체 라이너(80)의 유전체 재료가 웨이퍼(10)를 박형화하는데 사용되는 도구를 손상시킬 수 있고 웨이퍼(10)를 스크래칭(scratching)하도록 할 수 있기 때문에, 기판(18)은 일반적으로 완전히 트렌치(79)의 하부까지 박형화되지는 않는다. 바람직하게는, 트렌치(79)가 하부로부터 기판(18)까지 약 이 내지 오(2 내지 5) 미크론일 때까지 기판(18)이 박형화된다. 일부 실시예들에서, 기판(18)은 트렌치(19)의 하부가 노출될 때까지 박형화될 수 있다. 그 후, 도 3의 설명에서 상술된 바와 같이, 기판(18)의 하부면이 금속 층(27)으로 금속화된다. 이 금속화 단계는 일부 실시예들에서 생략될 수 있다. 그 후, 웨이퍼(10)는 통상적으로 캐리어 테이프(30)와 같은 통상적인 캐리어 기판 또는 통상적인 캐리어에 부착된다.
도 10은 웨이퍼(10)로부터 다이(71 내지 73)를 싱귤레이팅하는 방법의 실시예의 일례의 후속 단계에서의 웨이퍼(10)를 도시한다. 기판(18)을 관통하여 싱귤레이션 라인들(76 및 77)을 형성하기 위하여 제 2 개구가 필러 재료(81)를 관통하여 형성된다. 기판(18)은 바람직하게는, 도 4의 설명에서 서술된 에칭과 유사하게 유전체(26)를 마스크로서 사용하여 싱귤레이션 개구들(82 및 83)을 통하여 에칭된다. 에칭 프로세스는 재료(81)를 관통하여 개구를 형성한다. 전형적으로, 에칭은 실질적으로 재료(81) 모두를 제거하여, 싱귤레이션 라인들(76 및 77)을 기판(18)의 상부면으로부터 트렌치(79)의 필러 재료(81)를 완전히 관통하여 확장시킨다. 에칭 프로세스는 통상적으로 유전체들 또는 금속들보다 훨씬 더 높은 레이트로, 일반적으로 적어도 오십(50) 배, 그리고 바람직하게는, 적어도 백(100) 배 더 빨리 실리콘을 선택적으로 에칭하는 등방성 에치이다. 에칭 단계가 유전체들 위의 실리콘에 선택적이기 때문에, 필러 재료(81)는 트렌치(79)의 측벽들 상의 유전체 라이너(80)를 에칭하지 않고 제거된다. 따라서, 트렌치(79)의 측벽들 상의 유전체 라이너(80)는 등방성 에치로부터 기판(18)의 실리콘을 보호한다. 등방성 에치는 보쉬 프로세스의 사용 또는 보쉬 프로세스의 제한된 사용으로 획득될 수 있는 훨씬 더 높은 에칭 처리량을 갖는다. 등방성 에칭 프로세스는 필러 재료(81)와, 트렌치(79) 아래에 놓이는 기판(18)의 임의의 부분을 관통하여 에칭한다. 따라서, 등방성 에치는 트렌치(79) 및 기판(18)의 임의의 아래에 놓인 부분을 관통하여 에칭함으로써, 다이(71 내지 73)를 싱귤레이팅한다. 고속 에칭은 처리량을 개선시키고, 제조 비용들을 감소시킨다. 당업자들은 필러 재료(81)의 실리콘계 재료가 또한 기판(19) 및 유전체 라이너(80)의 재료에 대한 응력(stress)을 감소시킨다는 점을 인식할 것이다.
트렌치(79)를 통하여 싱귤레이션 라인들(76 및 77)을 따라 다이들(71 내지 73)을 싱귤레이팅하면, 싱귤레이션 라인이 반도체 웨이퍼의 매우 작은 공간을 점유하게 된다. 예를 들어, 필러 재료(81)를 포함하는 트렌치(79)의 폭은 전형적으로 단지 약 삼(3) 미크론이다. 따라서, 싱귤레이션 라인들(76 및 77)은 스크라이빙 또는 웨이퍼 소잉과 같은 다이를 싱귤레이팅하는 다른 방법들에서의 백 미크론 폭 대신에, 단지 약 삼 미크론 폭일 수 있다. 웨이퍼(10)를 박형화하는 단계가 생략될 수 있고, 재료(81)의 에칭이 개구들(82 및 83)이 웨이퍼(10)를 관통하여 확장될 때까지 지속될 수 있다는 점이 당업자들에게 명백할 것이다.
도 4의 설명에서 서술된 바와 같이, 픽-앤-플레이스 도구가 다이들(71 내지 73)의 싱귤레이션을 완료하기 위하여 개구들(82 및 83) 아래에 놓인 금속 층(27)의 임의의 부분을 파괴하는데 사용될 수 있다. 당업자들은 다른 방법들이 또한 싱귤레이션 라인들(76 및 77) 내에서 금속 층(27)을 절단하는데 사용될 수 있다는 점을 인식할 것이다. 예를 들어, 금속 층(27)은 테이프(30)를 도포하기 이전에 층(27)의 하부면을 따라 스크라이빙될 수 있으므로, 층(27)은 픽-앤-플레이스가 수행될때 이 라인을 따라 절단될 것이다. 대안적으로, 싱귤레이션 라인들(76 및 77) 아래에 놓인 층(27)의 부분이 테이프(30)를 도포하기 이전에 층(27)의 배면으로부터 에칭될 수 있다. 층(27)의 에칭은 층(27)을 싱귤레이팅한다. 층(27)을 절단하는 또 다른 방법은 웨이퍼(10) 아래에 놓인 테이프(30)의 부분 상으로 에어 제트(jet of air)를 불어넣는 것이다. 에어는 테이프(30)가 상부로 스트레칭(stretching)되도록 하여, 싱귤레이션 라인들(76 및 77) 아래에 놓인 층(27)의 부분에서 층(27)을 절단시킬 것이다. 추가적으로, 도시되지 않은 제 2 캐리어 테이프가 웨이퍼(10)의 전면 상에 배치될 수 있다. 그 후, 테이프(30)가 제거될 수 있다. 테이프(30)를 제거하는 단계는 싱귤레이션 라인들(76 및 77) 아래에 놓인 층(27)의 부분에서 층(27)을 절단할 것이다. 층(27)을 절단하는 이러한 대안 방법들 중 어느 하나가 본원에 설명된 싱귤레이션 방법들 중 어느 하나에 사용될 수 있다.
도 11은 도 1 내지 도 4의 설명에서 서술되었던 반도체 다이들(12, 14, 및 16)을 싱귤레이팅하는 또 다른 대안 방법의 예시적 실시예에서의 단계를 도시한다.
이하에서 부가적으로 인식되는 바와 같이, 반도체 웨이퍼로부터 반도체 다이를 싱귤레이팅하는 하나의 방법의 예는: 제 1 두께, 상부면, 하부면을 가지는 반도체 기판, 및 상기 반도체 기판 상에 형성되고 싱귤레이션 라인들이 형성되어야 하는 반도체 웨이퍼의 부분들에 의해 서로로부터 분리되는 복수의 반도체 다이를 가지는 반도체 웨이퍼를 제공하는 단계; 상기 복수의 반도체 다이 위에 놓이는 AlN(93)과 같은 싱귤레이션 마스크 층을 형성하는 단계; 상기 싱귤레이션 마스크 층을 관통하여 개구를 형성하는 단계; 아래에 놓인 층들을 관통하여 개구를 형성하고 상기 반도체 기판의 표면의 부분을 노출시키는 단계; 및 제 1 개구를 상기 반도체 기판의 상기 표면의 상기 노출된 부분으로부터 상기 반도체 웨이퍼를 완전히 관통하여 확장시키도록 에칭하면서, 싱귤레이션 마스크 층 내의 상기 개구를 마스크로서 사용하는 단계를 포함한다.
상기 방법의 또 다른 실시예는: 상기 싱귤레이션 마스크 층 내의 상기 개구를 마스크로서 사용하는 단계 이전에 상기 반도체 웨이퍼를 캐리어 테이프에 부착하는 단계; 및 상기 캐리어 테이프를 분리하고 상기 복수의 반도체 다이 중 다른 다이로부터 상기 복수의 반도체 다이 중 하나의 반도체 다이를 분리하기 위하여 픽-액-플레이스 장비를 사용하는 단계를 더 포함한다.
상기 방법의 또 다른 실시예는 상기 싱귤레이션 마스크 층을 금속 화합물, 질화 알루미늄(AlN), 질화 티타늄(titanium nitride), 금속-실리콘 화합물, 규화 티타늄(titanium silicide), 규화 알루미늄(aluminum silicide), 폴리머(polymer), 또는 폴리이미드(polyimide) 중 하나인 층으로서 형성하는 단계를 포함한다.
다이들(12, 14, 및 16)은 도 2의 설명에서 서술된 바와 같이 기판(18)의 상부면 상에 유전체(23)를 형성한 이후 및 패드들(24) 및 유전체(26)를 형성한 이후의 제조 상태에서 도시되어 있다. 유전체(26)를 형성한 이후에, 유전체(26)의 부분들과 같은 아래에 놓인 층들을 에칭하지 않고 기판(18)을 관통하여 개구들을 형성하는 것을 용이하게 하기 위하여 싱귤레이션 마스크가 형성된다. 바람직한 실시예에서, 싱귤레이션 마스크는 질화 알루미늄(AlN)으로부터 형성된다. 이 바람직한 실시예에서, AlN 층(91)이 적어도 유전체(26) 상에 형성된다. 층(91)은 일반적으로 웨이퍼(10) 모두를 커버하도록 도포된다.
도 12는 웨이퍼(10)로부터 다이들(12, 14, 및 16)을 싱귤레이팅하는 방법의 바람직한 실시예의 일례의 후속 단계에서의 도 11의 웨이퍼(10)의 단면 부분을 도시한다. AlN 층(91)이 형성된 이후에, 마스크(32)가 기판(18)의 표면에 도포되고, 각각의 패드(24) 위에 놓이고 또한 싱귤레이션 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 웨이퍼(10)의 부분들 위에 놓이는 유전체(26)의 부분들을 노출시키는 개구들을 형성하도록 패터닝된다.
마스크(32)를 형성하기 위하여, 포토그래픽 마스크 재료(photographic mask material)가 웨이퍼(10)에 도포되고 나서, 자외선 광과 같은 광에 노출되어, 상기 마스크 재료의 노출된 부분의 화학적 조성을 변화시켜서, 싱귤레이션 라인들이 형성되어야 하고 또한 패드들이 형성되어야 하는 위치 위에 놓이는 개구들을 가지는 마스크(32)를 형성한다. 그 후, 마스크 재료의 노출되지 않은 부분들을 제거하기 위하여 현상액(developer solution)이 사용됨으로써, 각각의 싱귤레이션 라인들(13 및 15)이 형성되어야 하는 위치 위에 놓이는 개구들(28 및 29)을 갖는 마스크(32)를 남긴다. 수산화 암모늄계 현상액(ammonium hydroxide based developer solution)을 사용하는 것이 또한 상기 현상액이 마스크 재료의 노출되지 않은 부분들 아래에 놓이는 AlN 층(91)의 부분을 제거하도록 한다는 점이 발견되었다. 층(91)의 제거된 부분은 파선들(92)로 도시되어 있고, 층(91)의 나머지 부분들은 AlN(93)으로서 식별된다. AlN(93)은 이하에서 부가적으로 인식되는 바와 같이, 싱귤레이션 마스크의 기능을 한다.
도 13은 웨이퍼(10)로부터 다이들(12, 14, 및 16)을 싱귤레이팅하는 방법의 대안 실시예의 일례의 또 다른 후속 단계에서의 도 12의 웨이퍼(10)의 단면 부분을 도시한다. 유전체들(26 및 23)은 마스크(32) 내의 개구 및 AlN(93)을 통하여 에칭되어, 패드들(24) 및 기판(18)의 아래에 놓인 표면을 노출시킨다. 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 영역에서 AlN(93) 및 유전체들(26 및 23)를 관통하여 형성되는 개구들은 싱귤레이션 개구들(28 및 29)의 기능을 한다. 패드들(24) 위에 놓이는 유전체(26)를 관통하여 형성되는 개구들은 콘택 개구들의 기능을 한다. 에칭 프로세스는 바람직하게는, 금속들을 에칭하는 것보다 더 빨리 이산화 실리콘 또는 질화 실리콘과 같은 실리콘계 유전체들을 선택적으로 에칭하는 프로세스로 수행된다. 에칭 프로세스는 일반적으로 금속들을 에칭하는 것보다 적어도 십(10) 배 더 빨리 실리콘계 유전체들을 에칭한다. 패드들(24)의 금속은 에칭이 패드들(24)의 노출된 부분들을 제거하는 것을 방지하는 에치 스톱의 기능을 한다. 바람직한 실시예에서, 상술된 바와 같이, 불소계 이방성 반응성 이온 에치 프로세스가 사용된다.
유전체들(26 및 23)을 관통하여 개구들을 형성한 이후에, 파선들로 도시된 바와 같이, 마스크(32)가 통상적으로 제거된다. 파선들(86)로 도시된 바와 같이, 기판(18)의 하부면으로부터 재료를 제거하고 기판(18)의 두께를 감소시키기 위하여 기판(18)이 일반적으로 박형화된다. 일반적으로, 기판(18)은 약 이십오 내지 사백(25 내지 400) 미크론보다 더 크지 않고, 바람직하게는 약 오십 내지 이백 오십(50 내지 250) 사이인 두께로 박형화된다. 이와 같은 박형화 절차들은 당업자들에게 널리 공지되어 있다. 웨이퍼(10)가 박형화된 이후에, 웨이퍼(10)의 배면이 금속 층(27)으로 금속화될 수 있다. 이 금속화 단계는 일부 실시예들에서 생략될 수 있다. 그 후, 웨이퍼(10)는 통상적으로 복수의 다이가 싱귤레이팅된 이후에 복수의 다이를 지지하는 것을 용이하게 하는 수송 테이프 또는 캐리어 테이프에 부착된다.
도 14는 웨이퍼(10)로부터 반도체 다이(12, 14, 및 16)를 싱귤레이팅하는 대안 방법의 예시적 실시예의 후속 단계에서의 웨이퍼(10)를 도시한다. AlN(93)이 싱귤레이션 개구들(28 및 29)를 통하여 기판(18)을 에칭하는데 있어서 마스크로서 사용된다. AlN(93)은 에칭에 의해 영향을 받는 것으로부터 유전체(26)를 보호한다. AlN(93)은 약 오십 내지 삼백(50 내지 300) 옹스트롬의 두께를 가질 수 있고, 여전히 유전체(26)를 보호할 수 있다. 바람직하게는, AlN(93)은 약 이백(200) 옹스트롬의 두께이다. 에칭 프로세스는 싱귤레이션 개구(28 및 29)를 기판(18)의 상부면으로부터 기판(18)을 완전히 관통하여 확장시킨다. 에칭 프로세스는 통상적으로 도 4의 설명에서 서술된 바와 같은 보쉬 프로세스와 같이, 유전체들 또는 금속들보다 훨씬 더 높은 레이트로 실리콘을 선택적으로 에칭하는 화학제를 사용하여 수행된다. 그 후, 다이들(12, 14, 및 16)이 도 4의 설명에서 서술된 바와 같이, 테이프(30)로부터 제거될 수 있다.
AlN(93)이 유전체이기 때문에, 상기 AlN은 다이들(12, 14, 및 16) 상에 남겨질 수 있다. 다른 실시예들에서, AlN(93)은 현상액을 사용하는 것에 의한 것과 같은 기판(18)을 통한 에칭 이후에 제거될 수 있지만, 이것은 추가적인 프로세싱 단계들을 필요로 한다. 층(91)의 노출된 부분들을 제거하기 위하여 포토 마스크 현상기(photo mask developer)를 사용하는 것은 프로세싱 단계들을 절약함으로써, 제조 비용들을 감소시킨다. AlN(93)을 마스크로서 사용하는 것은 에칭 동작들에 의해 영향을 받는 것으로부터 유전체(26)를 보호한다.
당업자들은 AlN(93)이 도 15에 도시된 것과 같이, 도 5 내지 도 7의 설명에서 서술된 방법들을 포함하는 본원에 설명된 싱귤레이션 방법들 중 어느 하나에서 유전체(26)를 보호하기 위하여 싱귤레이션 마스크로서 사용될 수 있고, 도 8 내지 도 10의 설명에서 서술된 방법들에 또한 사용될 수 있다는 점을 인식할 것이다.
다른 실시예들에서, 싱귤레이션 마스크는 AlN 대신에 다른 재료들로부터 형성될 수 있다. 싱귤레이션 마스크에 대한 그러한 다른 재료들은 기판(18)의 실리콘을 에칭하는데 사용되는 프로세스에 의해 실질적으로 에칭되지 않는 재료들이다. 기판(18)을 에칭하는데 사용되는 에칭 절차가 금속들보다 더 빨리 실리콘을 에칭하기 때문에, 금속 화합물이 싱귤레이션 마스크를 형성하기 위한 재료로서 사용될 수 있다. 이와 같은 금속 화합물들의 예들은 AlN, 질화 티타늄, 산화 티타늄, 산질화 티타늄, 및 다른 금속 화합물들을 포함한다. AlN 이외의 금속 화합물을 사용하는 예에서, 금속 화합물의 층이 층(91)과 유사하게 도포될 수 있다. 그 후, 마스크(32)가 금속 화합물 내에 개구들을 형성하기 위하여 금속 화합물 층을 패터닝하는데 사용될 수 있다. 그 후, 마스크(32)가 제거될 수 있고, 기판(18)의 에칭 동안, 금속 화합물의 남아 있는 부분들이 유전체(26)와 같은 아래에 놓인 층들을 보호할 수 있다. 금속 화합물들은 싱귤레이션 이후에 다이 상에 남겨질 수 있거나 또는 테이프(30)로부터 다이를 분리하기 이전과 같이, 싱귤레이션을 완료하기 이전에 제거될 수 있다.
금속-실리콘 화합물 내의 금속이 에치가 금속-실리콘 재료 내로 진행하는 것을 방지하기 때문에, 실리콘-금속 화합물이 또한 싱귤레이션 마스크를 형성하는데 사용될 수 있다. 실리콘-금속 화합물들의 일부 예들은 규화 티타늄 및 규화 코발트와 같은 규화 금속들을 포함한다. 실리콘-금속 화합물의 실시예에 대하여, 실리콘-금속 화합물의 층이 금속 화합물의 예와 유사하게 형성 및 패터닝될 수 있다. 그러나, 금속-실리콘 화합물은 일반적으로 컨덕터(conductor)여서, 테이프(30)로부터의 다이의 싱귤레이션을 완료하기 이전에 금속-실리콘 화합물을 제거하는 것과 같이, 다이로부터 제거되어야 할 것이다.
또한, 폴리머가 싱귤레이션 마스크에 사용될 수 있다. 적절한 폴리머의 하나의 예는 폴리이미드이다. 다른 널리-공지되어 있는 폴리머들이 또한 사용될 수 있다. 폴리머는 금속 화합물과 유사하게 패터닝되고 나서, 다이 상에서 제거되거나 또는 남겨질 수 있다.
도 16은 도 1 및 도 2 내지 도 4의 설명에서 서술되었던 반도체 다이들(12, 14, 및 16)을 싱귤레이팅하는 또 다른 대안 방법의 예시적 실시예에서의 단계를 도시한다.
이하에서 부가적으로 인식되는 바와 같이, 반도체 웨이퍼로부터 반도체 다이를 싱귤레이팅하는 방법의 하나의 예는: 반도체 기판을 가지며, 상기 반도체 기판 상에 형성되고 싱귤레이션 라인들이 형성되어야 하는 상기 반도체 기판의 부분들에 의해 서로로부터 분리되는 복수의 반도체 다이를 가지는 반도체 웨이퍼를 제공하는 단계; 및 상기 반도체 기판의 상기 부분들을 관통하여 싱귤레이션 라인 개구를 에칭하는 단계를 포함하며, 상기 싱귤레이션 라인 개구가 상기 반도체 기판의 제 1 면으로부터 형성됨으로써, 상기 복수의 반도체 다이 사이에 공간을 생성하고, 상기 에칭 단계가 상기 반도체 다이의 측벽들을 형성하며, 상기 반도체 다이의 상부면이 상기 반도체 다이의 하부면보다 더 큰 폭을 갖는다.
또 다른 실시예에서, 상기 방법은 상기 싱귤레이션 개구를 에칭하는 단계를 포함하고, 상기 싱귤레이션 개구를 에칭하는 단계는 상기 다이의 상기 상부면의 폭을 상기 하부면의 폭보다 약 이 내지 십(2 내지 10) 미크론 더 크도록 형성하는 단계를 포함한다.
또 다른 대안 방법은 상기 싱귤레이션 라인 개구를 상기 반도체 기판 내로 제 1 거리로 에칭하기 위하여 이방성 에치를 사용하는 단계; 및 상기 싱귤레이션 라인 개구의 폭을 또한 증가시키면서, 상기 싱귤레이션 라인 개구를 제 2 거리로 확장시키기 위하여 등방성 에치를 사용하여 상기 싱귤레이션 라인 개구를 에칭하는 단계를 포함한다.
이하에 부가적으로 인식되는 바와 같이, 상기 싱귤레이션 방법은 다이들(12, 14, 및 16)에 대한 각을 이룬 측벽들을 형성하여, 다이의 측방향 폭이 다이의 하부에서보다 다이의 상부에서 더 크다. 웨이퍼(10) 및 다이들(12, 14, 및 16)은 도 3의 설명에서 서술된 바와 같이 기판(18) 및 패드들(24)을 노출시키기 위해 유전체들(26 및 23)을 관통하여 에칭한 이후의 제조 상태에서 도시되어 있다. 선택적으로, AlN(93)이 도 11 내지 도 14의 설명에서 서술된 바와 같이 후속 동작들에 대한 마스크로서 사용될 수 있다.
기판(8)의 표면을 노출시킨 이후에, 기판(18) 및 임의의 노출된 패드들(24)이 도 7의 설명에서 서술된 바와 같이, 유전체들 또는 금속들보다 훨씬 더 높은 레이트로, 일반적으로 적어도 오십(50) 및 바람직하게는 적어도 백(100) 배 더 빨리 실리콘을 선택적으로 에칭하는 등방성 에칭 프로세스로 에칭된다. 에치 프로세스는 기판(18) 내에 개구(100)를 형성하도록 깊이를 또한 확장시키면서, 개구들(28 및 28)을 상기 개구들의 폭을 측방향으로 확장시키는 깊이로 기판(18) 내로 확장시키도록 수행된다. 상기 프로세스가 다이들(12, 14, 및 16)에 대한 각을 이룬 측벽들을 형성하는데 사용되기 때문에, 개구들의 깊이가 기판(18) 내로 확장됨에 따라 개구들(28 및 29)의 폭을 연속적으로 증가시키기 위하여 다수의 등방성 에치들이 사용될 것이다. 등방성 에치는 개구들(100)의 폭이 유전체들(23 및 26) 내의 개구들(28 및 29)의 폭보다 더 커진 이후에 종료된다. 그 후, 탄소계 폴리머(101)가 개구(100) 내에서 노출되는 기판(18)의 부분에 도포된다.
도 17은 도 16의 설명에서 서술된 단계의 후속 단계를 도시한다. 개구(100)의 측벽들 상의 폴리머(101)의 부분을 남기면서, 개구(100)의 하부 상에 있는 폴리머(101)의 부분을 제거하기 위하여 이방성 에치가 사용된다.
도 18은 도 17의 설명에서 서술된 단계의 후속 단계를 도시한다. 개구들(100) 내의 기판(18)의 노출된 표면, 및 임의의 노출된 패드들(24)이 도 16의 설명에서 서술된 것과 유사한 등방성 에칭 프로세스로 에칭된다. 등방성 에칭은 다시, 기판(18) 내에 개구들(104)을 형성하도록 깊이를 또한 확장시키면서, 싱귤레이션 개구들(28 및 29)의 폭을 측방향으로 확장시킨다. 등방성 에치는 통상적으로 깊이가 증가함에 따라 개구들의 폭을 더 넓게 하기 위하여 개구들(104)의 폭이 개구들(100)의 폭보다 더 커진 이후에 종료된다. 개구(100)의 측벽들 상에 남겨진 폴리머(101)의 부분은 개구들(104)의 에칭이 개구들(100)의 폭에 영향을 주는 것을 방지하기 위하여 개구(100)의 측벽들을 보호한다. 그 후, 폴리머(101) 모두가 개구들(104)의 에칭 동안 개구(100)의 측벽들로부터 제거된다.
그 후, 폴리머(101)와 유사한 탄소계 폴리머(105)가 개구(104) 내에서 노출되는 기판(18)의 부분으로 도포된다. 폴리머(105)의 형성 동안, 동작은 통상적으로 개구(100)의 측벽들 상에 다시 폴리머(101)를 형성한다.
도 19는 도 18의 설명에서 서술된 단계의 또 다른 후속 단계를 도시한다. 개구(104)의 측벽들 상에 폴리머(105)의 부분을 남기면서, 개구(104)의 하부 상에 있는 폴리머(105)의 부분을 제거하기 위하여 또 다른 이방성 에치가 사용된다. 이 에치 단계는 도 17의 설명에서 서술된 단계와 유사하다.
도 20은 상기 시퀀스가 싱귤레이션 라인들(13 및 15)이 기판(18)을 완전히 관통할 때까지 반복될 수 있다는 것을 도시한다. (개구들(108 및 112)과 같은) 개구을 형성하고, 상기 개구의 측벽들 상에 폴리머를 형성하고, (폴리머들(109 및 113)과 같은) 폴리머의 부분을 측벽들 상에 남기면서, 개구들의 하부로부터 폴리머를 제거하는 이방성 에칭의 시퀀스는 개구들(28 및 29)이 기판(18)을 관통하여 확장되어, 기판(18)을 완전히 관통하여 싱귤레이션 라인들(13 및 15)을 형성할 때까지 반복될 수 있다. 개구들(112)을 형성하기 위한 에치와 같은 최종적인 등방성 에치 이후에, 일반적으로 후속 동작들 동안 기판(18)을 보호하는 것이 필요하지 않을 것이기 때문에, 폴리머는 통상적으로 증착되지 않는다. 폴리머들(101, 105, 및 109)이 각각의 개구들(100, 104, 및 108)의 측벽들 상에 도시되어 있을지라도, 당업자들은 모든 동작들의 완료 이후에, 개구(112)를 형성하는데 사용되는 최종적인 등방성 에치 단계가 대응하는 개구들의 측벽들로부터 이러한 폴리머들을 실질적으로 제거한다는 점을 인식할 것이다. 따라서, 이러한 폴리머들은 설명의 명확화를 위하여 도시되어 있다.
도 20으로부터 인식될 수 있는 바와 같이, 다이들(12, 14, 및 16)의 측벽들은 상부로부터 하부로 내부로 경사져서, 각각의 다이의 하부에서의 다이의 폭이 다이의 상부에서의 다이의 폭보다 더 적다. 따라서, 기판(18)의 상부에서의 다이의 외부 에지는 기판(18)의 상부에서의 다이의 외부 에지를 지나서 거리(116)만큼 확장되므로, 다이(13)의 상부면이 거리(116)만큼 하부면(17) 위에 걸린다. 하나의 실시예에서, 각을 이룬 측벽들은 다이의 픽-앤-플레이스 동작 동안 다이 손상을 최소화하는 것을 용이하게 한다. 이와 같은 실시예에 대하여, 거리(116)가 다이(12, 14, 및 16)의 두께의 대략적으로 오 내지 십 퍼센트(5 내지 10%)이어야 한다고 여겨진다. 하나의 예시적 실시예에서, 거리(116)는 대략적으로 일 내지 이십(1 내지 20) 미크론이므로, 기판(18)의 하부에서의 다이(12)의 하부의 폭은 표면(11)에서의 다이(12)의 상부에서의 폭보다 대략적으로 이 내지 사십(2 내지 40) 미크론 더 적을 수 있다. 또 다른 실시예에서, 측벽이 상기 측벽 및 기판(18)의 상부면에 수직인 라인과 같은 수직 라인 사이에서 대략적으로 십오도 내지 사십도(15°내지 40°)의 각도(118)를 형성해야 한다고 여겨진다. 그러므로, 각각의 에치가 개구(29)의 폭을 확장시키는 양은 각도(118)를 형성하는데 충분해야 한다. 일반적으로, 싱귤레이션 라인들(15-16)의 상부는 싱귤레이션 라인들의 하부보다 약 이 내지 사십(2 내지 40) 미크론 더 좁다. 당업자들은 다수의 등방성 에치 동작들이 각각의 다이(12, 14, 및 16)의 거친 측벽을 형성하여, 측벽이 자신을 따라 들쭉날쭉한 에지(jagged edge)들을 갖는다는 점을 인식할 것이다. 그러나, 들쭉날쭉한 에지들의 정도는 설명의 명확화를 위하여 도 16 내지 도 21의 도면들에서 과장된다. 이러한 측벽들은 일반적으로 실질적으로 평활한 측벽들로 간주된다.
도 21은 픽-앤-플레이스 동작 동안의 내부로 경사진 측벽들을 갖는 다이들(12, 14, 및 16)을 도시한다. 인식될 수 있는 바와 같이, 다이들(12, 14, 및 16)의 경사진 측벽들은 플런저(plunger)가 다이(12)가 다이들(14 또는 16)과 같은 다른 다이들과 충돌됨이 없이 다이(12)와 같은 다이들 중 하나를 상부로 이동시키도록 한다. 이것은 픽-앤-플레이스 동작 동안 다이들(12, 14, 및 16)에 대한 칩핑(chipping) 및 다른 손상을 감소시키는 것을 돕는다.
도 22는 경사진 측벽들을 갖지 않는 다른 다이들 및 이들이 픽 동작 동안 어떻게 서로 충돌할 수 있는지를 도시한다. 이 구성은 픽-앤-플레이스 동작 동안, 다이의 에지와 같은 다이에 대한 가능한 손상을 초래할 수 있다.
도 23은 반도체 다이들(12, 14, 및 16)을 싱귤레이팅하고 도 16 내지 도 22의 설명에서 서술되었던 각을 이루거나 경사진 측벽들을 형성하는 또 다른 대안 방법의 실시예의 예에서의 단계를 도시한다. 당업자들은 도 1 내지 도 15의 설명에서 서술된 것들과 같은 다른 다이 싱귤레이션 기술들이 또한 웨이퍼로부터 다이를 싱귤레이팅하고 다이 상에 각을 이루거나 경사진 측벽들을 형성하는데 사용될 수 있다는 점을 인식할 것이다. 예를 들어, 도 14의 설명에서 서술된 이방성 에치가 기판(18)의 상부면으로부터 기판(18) 내로 제 1 거리(120)로 개구들(28 및 29)을 형성하는데 사용될 수 있다. 따라서, 측벽들의 이 제 1 거리는 실질적으로 직선 측벽들을 갖는다. 그 후, 도 16 내지 도 22의 설명에서 서술된 싱귤레이션 방법이 싱귤레이션을 완료하는데 사용될 수 있다. 제 1 거리(120)의 깊이는 다이의 두께에 따르지만, 전형적으로 다이의 두께의 약 오십 퍼센트(50%)까지일 것이다. 그 후, (개구들(108 및 112)과 같은) 개구을 형성하고, 상기 개구의 측벽들 상에 폴리머를 형성하고, (폴리머들(109 및 113)과 같은) 폴리머의 부분을 측벽들 상에 남기면서, 개구들의 하부로부터 폴리머를 제거하는 이방성 에칭의 복수의 시퀀스들은 개구들(28 및 29)이 기판(18)을 관통하여 확장되어, 기판(18)을 완전히 관통하여 싱귤레이션 라인들(13 및 15)을 형성할 때까지 반복될 수 있다.
반도체 다이들(12, 14, 및 16)을 싱귤레이팅하는 또 다른 대안 방법의 실시예의 예는 기판(18)의 상부면으로부터 기판(18) 내로 제 1 거리(120)로 개구들(28 및 29)을 형성하기 위하여 도 14의 설명에서 서술된 것과 같은 이방성 에치를 사용하는 단계를 포함한다. 따라서, 측벽들의 이 제 1 거리는 실질적으로 직선 측벽들을 갖는다. 그 후, 도 16 내지 도 22의 설명에서 서술된 바와 같은 등방성 에치가 싱귤레이션 라인들(13 및 15)의 깊이를 거리(120)보다 더 크지만, 기판(18)을 완전히 관통하지 않는 제 2 거리로 확장시키는데 사용될 수 있다. 등방성 에칭은 깊이를 확장시키면서, 라인들(13 및 15)의 폭을 또한 증가시킨다. 상기 폭은 유전체(26)에서의 개구(28 및 29)의 폭보다 더 넓게 확장된다. 상기 방법의 최종적인 부분은 싱귤레이션 라인들의 하부 부근에 실질적으로 직선 측벽들을 제공하기 위하여 이방성 에치를 사용할 수 있다. 그 후, 싱귤레이션 라인들은 중앙에서 더 넓을 것이다. 그 후, 다이가 상부보다 하부에서 더 넓거나 또는 상부보다 중앙에서 더 넓도록 에지 경사 또는 다이(12, 14, 및 16)의 측벽들 상의 다이 몰드 록(die mold lock)과 같이 개선된 기능을 제공하기 위하여 이 조합 또는 다른 조합들이 사용될 수 있다.
도 24 내지 도 28은 웨이퍼(10)로부터 반도체 다이를 싱귤레이팅하는 또 다른 대안 실시예의 일례의 다양한 단계들에서의 웨이퍼(10)의 단면도들을 도시한다. 도 24 내지 도 28에 도시된 웨이퍼(10)의 단면도는 도 1의 단면 라인(24-24)을 따라 취해진다. 도 24 내지 도 28에 도시된 대안 방법의 예시적 실시예는 또한 두께를 감소시키거나 웨이퍼(10)를 박형화하는 대안 방법을 포함한다. 웨이퍼(10)는 도 1 내지 도 4, 도 8 내지 도 20, 및 도 23의 설명에서 서술되었던 반도체 다이들(12, 14, 및 16) 뿐만 아니라, 싱귤레이션 라인들(13 및 15)을 포함한다. 도면들 및 설명의 명확화를 위하여 도 24 내지 도 28에 도시되어 있지 않을지라도, 웨이퍼(10)는 또한 도 5 내지 도 7의 설명에서 상술되었던 싱귤레이션 라인들(43 및 54) 및 싱귤레이션 개구들(47 및 48)과 함께 다이들(42, 44, 및 46)을 포함할 수 있다. 도 24에 도시된 웨이퍼(10)의 단면 부분이 도 2 내지 도 23에 도시된 것보다 웨이퍼의 더 큰 부분이기 때문에, 도 24는 도 2 내지 도 23 중 어느 하나의 설명에서 서술된 싱귤레이션 라인들(13 및 15 또는 43 및 45) 중 어느 하나와 유사한 싱귤레이션 라인들(11, 17, 137, 및 138)을 포함하는 추가적인 싱귤레이션 라인들과 함께 웨이퍼(10)의 상부면 상에 형성되는 추가적인 다이를 도시한다. 추가적으로, 도 24는 기판(18)이 기판(18)의 상부면 및 기판(18)의 하부면 또는 배면 사이에 두께(66)를 갖는다는 것을 도시한다. 다이들(12, 14, 16, 144, 및 145)과 같은 반도체 다이가 기판(18)의 상부면 상에 형성된 이후에, 웨이퍼(10)는 기판(18)의 두께(66)를 감소시키기 위하여 박형화된다. 두께(66)를 감소시키는 하나의 실시예의 예가 도 25 내지 도 28에 도시되어 있다.
도 25를 참조하면, 반도체 다이가 기판(18)의 상부면 상에 형성된 이후에, 웨이퍼(10)는 기판(18)의 상부면이 장치(34)를 향하도록 인버팅(inverting)되어 지지 테이프 또는 지지 장치(34)에 부착될 수 있다. 장치(34)는 백그라인드 테이프(backgrind tape) 또는 다른 장치와 같이, 박형화 동작 동안 웨이퍼에 대한 지지를 제공하는데 사용될 수 있는 임의의 널리 공지된 장치일 수 있다.
도 26은 웨이퍼(10)로부터 다이를 싱귤레이팅하는 방법의 예시적 실시예의 후속 단게에서의 웨이퍼(10)를 도시한다. 전형적으로, 웨이퍼(10)의 두께를 두께(66)로부터 두께(66)보다 더 적은 두께(67)로 감소시키기 위하여 웨이퍼(10)의 전체 하부면이 박형화된다. 백그라인딩(backgrinding), 화학적 기계적 연마(Chemical Mechanical Poliching: CMP) 또는 당업자들에게 널리-공지되어 있는 다른 기술들과 같은 다양한 널리-공지된 방법들이 웨이퍼(10)의 두께를 두께(67)로 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, 상기 방법에서의 이 단계가 생략될 수 있다.
그 후, 웨이퍼(10)의 하부면의 내부 부분(125)이 두께(66 및 67)보다 더 적은 두께(68)로 더 감소된다. 내부 부분(125)의 형성 동안 제거되는 웨이퍼(10)의 하부면의 부분이 파선들로 도시되어 있다. 내부 부분(125)의 두께는 전형적으로 두께를 감소시키기 위하여 내부 부분(125)을 그라인딩 동작 또는 다른 널리 공지된 기술을 겪게 함으로써 감소된다. 부분(125)의 두께를 감소시키는 것은 웨이퍼(10)의 외주에 병치되는 외부 림(outer rim)(127)을 남긴다. 따라서, 외부 림(127)은 전형적으로 두께(67)를 유지한다. 외부 림(127)의 폭은 웨이퍼(10)의 나머지를 핸들링(handling) 또는 수송하기 위한 지원을 제공하는데 충분하다. 내부 부분(125)의 두께를 감소시키는 도구들 및 방법들은 당업자들에게 널리 공지되어 있다. 이와 같은 도구들 및 방법들의 하나의 예가 2006년 11월 2일자로 공개되었고, 발명자가 Kazuma Sekiya인 미국 특허 출원 번호 제2006/0244096호에 포함되어 있다.
도 27은 웨이퍼(10)로부터 다이를 싱귤레이팅하는 또 다른 후속 단계를 도시한다. 지지 장치(34)가 웨이퍼(10)로부터 제거될 수 있고, 보호 층(135)이 웨이퍼(10)의 하부면, 그리고 특히 내부 부분(125)에서의 웨이퍼(10)의 하부면에 도포된다. 장치(34)는 자외선 광에 노출될 때 릴리스하는 것과 같은 자외선 릴리스 메커니즘(ultraviolet release mechanism), 또는 또 다른 널리-공지된 릴리스 메커니즘을 가질 수 있다. 장치(34)는 층(135)을 형성하는 방법들이 통상적으로 장치(34)를 손상시킬 수 있는 높은 온도를 포함하기 때문에 제거된다. 이와 같은 높은 온도들을 포함하지 않는 실시예들에 대하여, 또는 상기 온도들에 견딜 수 있는 지지 장치들에 대하여, 장치(34)가 유지될 수 있다. 그러나, 장치(34)는 통상적으로 후속 동작들 이전에 제거되어야 한다. 층(135)의 부분이 또한 보호 층 부분(133)으로 도시된 바와 같이, 외부 림(127)의 하부면에 도포될 수 있다. 그러나, 일부 실시예들에서, 외부 림(127)은 부분(133)을 형성하는 것을 방지하기 위하여 마스킹될 수 있다. 예를 들어, 부분(133)을 형성하는 것을 방지하기 위하여 층(135)을 형성하는 동작 동안 쉐도우 마스크(shadow mask)가 사용될 수 있거나, 또는 포토 마스크가 림(127)을 커버하도록 도포될 수 있다.
도 28은 또 다른 후속 제조 단계에서의 웨이퍼(10)를 도시한다. 층(135)을 형성한 이후에, 웨이퍼(10)는 통상적으로 다시 업라이트 상태(upright state)로 인버팅된다. 캐리어 테이프(30)가 웨이퍼(10)의 하부면에 도포된다. 일부 실시예들에서, 테이프(30)에 대해 지지를 제공하기 위하여 테이프(30)가 필름 프레임(film frame)(62)에 부착된다. 이와 같은 필름 프레임들 및 캐리어 테이프들은 당업자들에게 널리 공지되어 있다. 테이프(30)는 웨이퍼(10)를 핸들링 및 수송하기 위한 비히클(vehicle)로서 도포된다. 웨이퍼(10)를 핸들링하기 위한 상이한 캐리어를 사용하는 실시예들에 대하여, 상이한 캐리어가 사용될 수 있고, 테이프(30)가 생략될 수 있다. 전형적으로, 웨이퍼(10)를 유지하고 테이프(30)가 웨이퍼(10)의 하부면의 형상을 따르도록 하여, 테이프(30)가 웨이퍼(10)에 대한 어떤 지지를 제공하도록 하기 위하여 진공 척(vacuum chuck)이 사용된다. 그 후, 도 2 내지 도 23의 설명에서 상술된 바와 같이, 층(27) 상에서 종료하는 개구들(28 및 29) 또는 개구들(47 및 48)과 유사한 방식으로 층(135) 상에서 종료하도록 싱귤레이션 개구들(28, 29, 140, 및 141)이 웨이퍼(10)의 상부면으로부터 기판(18) 내로 형성된다. 당업자들은 다른 싱귤레이션 개구들이 통상적으로 웨이퍼(10)의 다른 다이를 싱귤레이팅하기 위하여 개구들(28 및 29)과 동시에 형성된다는 점을 인식할 것이다. 층(135)은 싱귤레이션 개구들(28, 29, 140, 및 141)을 형성하는데 사용되는 건식 에치 방법(dry etch method)들에 의해 에칭되지 않는 재료로부터 형성된다. 하나의 실시예에서, 보호 층(135)은 금속 또는 금속 화합물이고, 건식 에치 프로세스는 금속들보다 훨씬 더 높은 레이트로 실리콘을 에칭하는 프로세스이도록 선택된다. 이와 같은 프로세스들은 상술되었다. 다른 실시예들에서, 보호 층(135)은 상술된 바와 같은 질화 알루미늄 또는 상술된 바와 같은 실리콘-금속 화합물일 수 있다. 층(135)은 또한 상술된 금속 층(27)의 재료와 동일한 재료일 수 있다. 싱귤레이션 개구들(140 및 141)은 또한 싱귤레이션 개구들(28 및 29)과 함께 형성될 수 있다. 싱귤레이션 개구들(140 및 141)은 싱귤레이션 라인들(137 및 138)을 형성하기 위하여 개구들(28 및 29)(또는 개구들(47 및 48))과 동일한 방식으로 기판(18)을 관통하여 형성된다. 싱귤레이션 라인들(137 및 138)은 웨이퍼(10)의 나머지로부터 외부 림(127)을 분리하기 위하여 형성된다. 결과적으로, 싱귤레이션 라인들(137 및 138)은 통상적으로 내부 부분(125) 위에 놓이고 외부 림(127) 및 반도체 다이(144 및 145)와 같이, 림(127)에 인접하게 위치되는 임의의 반도체 다이 사이에 위치되도록 형성된다. 예를 들어, 싱귤레이션 라인들(137 및 138)은 외부 림(127)의 내주가 형성되는 웨이퍼(10)의 부분 바로 안쪽과 같은 내부 부분(125)의 외부 에지 주위에 확장되는 하나의(1) 연속적인 싱귤레이션 라인일 수 있다.
당업자들은 이와 같은 내부 부분(125) 및 림(127)을 갖는 웨이퍼로부터 다이를 싱귤레이팅하기 위하여 웨이퍼 소우 또는 다른 유형의 커팅 도구를 사용하는 것이 내부 부분(125)이 많은 기계적 응력을 겪게 할 것이며, 아마도 내부 부분(125) 내에서 웨이퍼(10)를 파괴할 것이라는 점을 인식할 것이다. 추가적으로, 림(127)을 제거하기 위한 레이저 스크라이빙은 림(127)에 인접한 다이의 재-결정화를 초래할 수 있다. 림(127)을 제거하기 위해 본원에 설명된 건식 에치 방법들을 사용하는 것이 림(127)을 제거하는 동안 또는 웨이퍼(10)로부터 다이를 싱귤레이팅하는 동안 내부 부분(125) 상에서 기계적 응력을 최소화하고, 웨이퍼 파괴를 감소시킨다.
웨이퍼(10) 상에 형성되는 다이를 싱귤레이팅하지 않고 웨이퍼(10)로부터 림(127)을 제거하는 것이 바람직한 경우들이 존재할 수 있다. 이와 같은 대안 실시예에 대하여, 싱귤레이션 라인들(11, 13, 15, 및 17)과 같은, 웨이퍼(10)의 다이를 싱귤레이팅하기 위한 싱귤레이션 라인들을 형성하지 않고, 싱귤레이션 라인들(137 및 138)이 웨이퍼(10)로부터 림(127)을 제거하기 위하여 형성될 수 있다. 림(127)을 제거한 이후에, 테이프(30)와 유사한 또 다른 테이프가 층(135)에 직접적으로와 같이, 부분(125)의 하부면에 도포될 수 있고, 그 후에, 다이가 본원에 설명된 바와 같이 싱귤레이팅될 수 있다. 다른 실시예들에서, 테이프(30)는 웨이퍼(10)의 나머지를 지지하기 위하여 유지될 수 있다. 다이를 싱귤레이팅하기 이전에 림(127)을 제거하는 것은 스크래치들 및 기계적 응력들을 감소시킴으로써 수율 및 처리량을 개선시키는 빠르고 깨끗한 방법을 허용한다.
도 29 내지 도 31은 웨이퍼(10)로부터 다이를 싱귤레이팅하는 방법의 예의 또 다른 대안 실시예의 다양한 단계들을 도시한다. 도 29는 도 26의 설명에서 서술된 단계 직후의 단계에서의 웨이퍼(10)를 도시한다. 웨이퍼(10)가 지지 장치(34)로부터 제거되고, 보호 층(135)이 내부 부분(125)의 하부면 상에 형성된다.
도 30을 참조하면, 캐리어 테이프(63)가 웨이퍼(10)에 대한 지지를 제공하기 위하여 웨이퍼(10)에 도포될 수 있다. 캐리어 테이프(63)는 웨이퍼(10)의 상부에 도포되어, 기판(18)의 상부면이 테이프(63)를 향하게 된다. 테이프(63)는 전형적으로 상술되었던 테이프(30)와 유사하다. 일부 실시예들에서, 테이프(63)는 프레임(62)과 유사한 필름 프레임(64)에 부착된다. 테이프(63)는 웨이퍼(10)를 핸들링 및 지지하는 비히클로서 도포된다. 웨이퍼(10)를 핸들링하기 위하여 상이한 캐리어를 사용하는 실시예들에 대하여, 상이한 캐리어가 사용될 수 있고, 테이프(63)가 생략될 수 있다. 외부 림(127)의 하부면 상에 형성되는 보호 층(135)의 임의의 부분이 부분(133)에 대해 파선들로 도시된 바와 같이 제거된다. 예를 들어, 외부 림(127)의 하부면이 파선들로 도시된 바와 같은 보호 층 부분들(133)을 제거하는데 충분한 시간 동안 그라인딩 프로세스를 겪을 수 있거나, 또는 층(135)이 마스킹될 수 있고 부분들(133)이 림(127)으로부터 에칭될 수 있다. 상술된 바와 같이, 일부 실시예들에서, 보호 층 부분들(133)이 외부 림(127) 상에 형성되지 않는다.
외부 림(127)의 두께를 두께(69)로 감소시키기 위하여 건식 에치 프로세스가 사용될 수 있다. 외부 림(127)의 두께를 감소시키는데 사용되는 건식 에치 프로세스는 싱귤레이션 개구들(28 및 29)과 같은 싱귤레이션 개구들을 형성하는데 사용되는 건식 에치 프로세스들과 같이 본원에 설명된 건식 에치 프로세스들 중 어느 하나일 수 있다. 두께(69)는 외부 림(127)의 이전 두께(67)보다 더 적다. 두께(69)의 값은 통상적으로 외부 림(127)의 하부면이 두께(68)에 가깝도록 선택되어, 캐리어 테이프(30)(도 31 참조)가 웨이퍼(10)에 대한 더 양호한 지지를 제공할 수 있도록 한다. 바람직한 실시예에서, 두께(69)는 림(127)의 하부면을 보호 층(135)의 외부면에 실질적으로 평행하도록 형성한다. 부분들(133)은 건식 에치가 림(127)의 두께를 감소시키도록 하기 위하여 제거된다. 부분들(133)이 림(127)의 두께를 감소시키기 이전에 제거되는 한, 부분들(133)은 상기 방법의 상이한 단계에서 제거될 수 있다. 일부 실시예들에서, 두께(68)는 더 이상 약 오십(50) 미크론이 아니며, 이십-오(25) 미크론 이하일 수 있다. 당업자들을 이와 같은 두께들에서, 웨이퍼(10)가 취성(fragile)이 될 수 있다는 점을 인식할 것이다. 림(127)의 두께를 감소시키기 위하여 건식 에치 프로세스를 사용하는 것은 백그라인딩 또는 CMP와 같은 다른 두께 감소 방법들에 비하여, 웨이퍼(10) 상에서 기계적 응력을 최소화한다.
도 31은 후속 단계에서의 웨이퍼(10)를 도시한다. 외부 림(127)의 두께를 감소시킨 이후에, 웨이퍼(10)는 통상적으로 상술된 바와 같이 인버팅되어 캐리어 테이프(30) 상에 배치된다. 싱귤레이션 개구들(28 및 29)이 기판(18)의 상부면으로부터 기판(18)을 관통하여 형성되어, 보호 층(135) 상에서 중단된다. 싱귤레이션 개구들(140 및 141)이 또한 웨이퍼(10)의 반도체 다이로부터 외부 림(127)을 분리하기 위하여 전형적으로 개구들(28 및 29)과 함께 형성된다. 당업자들은 다른 싱귤레이션 개구들이 통상적으로 웨이퍼(10)의 다른 다이를 싱귤레이팅하기 위하여 개구들(28 및 29)과 동시에 형성된다는 점을 인식할 것이다. 웨이퍼(10)의 적은 두께 때문에, 다이를 싱귤레이팅하기 위하여 건식 에치를 사용하는 것이 웨이퍼(10) 상에서 기계적 응력을 최소화하고, 파괴 및 다른 손상을 감소시킨다.
도 32 및 33은 웨이퍼(10)로부터 다이를 싱귤레이팅하는 또 다른 대안 방법의 예시적 실시예의 다양한 단계들을 도시한다. 도 32는 도 26에서 설명된 단계 직후의 단계에서의 웨이퍼(10)를 도시한다. 상술된 바와 같이, 장치(34)가 일반적으로 웨이퍼(10)로부터 제거되고, 보호 층(135)이 내부 부분(125)의 하부면 상에 형성된다. 보호 층(135)은 싱귤레이션 라인들(11, 13, 15, 17, 137, 및 138)과 같은, 웨이퍼(10)의 싱귤레이션 라인들이 형성되어야 하는 웨이퍼(10)의 부분과 실질적으로 정렬되는 보호 층(135)을 관통하는 개구들을 가지도록 패터닝될 수 있다. 당업자들은 층(135) 내에 형성된 개구들이 싱귤레이션 라인들(13, 15, 137, 및 138)과 같은 싱귤레이션 라인들이 형성되어야 하는 기판(18)의 부분과 정렬되도록 위치되는 것을 보증하기 위하여 다양한 배면 정렬 기술들이 사용될 수 있다는 점을 인식할 것이다.
도 33을 참조하면, 건식 에치 프로세스가 기판(18)의 하부면으로부터 기판(18)을 완전히 관통하여 확장되고 기판(18)의 상부면을 빠져나오도록 싱귤레이션 개구들(28, 29, 140, 및 141)을 형성하는데 사용되는 동안, 보호 층(135)이 기판(18)을 보호하기 위한 마스크로서 사용될 수 있다. 싱귤레이션 개구들(28 및 29 또는 47 및 48)을 형성하기 위한 설명된 건식 에치 방법들 중 어느 하나가 또한 싱귤레이션 개구들(140 및 141) 및 기판(18)을 관통하는 임의의 다른 싱귤레이션 개구들을 형성하는데 사용될 수 있다. 싱귤레이션 개구들을 형성하는 동안, 상기 프로세스는 또한 외부 림(127)을 에칭함으로써, 외부 림(127)의 두께를 두께(69)로 감소시킨다. 도 30의 설명에서 상술된 바와 같이, 보호 층 부분(133)의 임의의 부분이 림(127)의 두께를 감소시키고 싱귤레이션 개구들을 에칭하기 이전에 제거된다. 싱귤레이션 개구들을 형성하는 것과 함께 부분(127)의 두께를 감소시키는 것이 프로세싱 단계들을 감소시킴으로써 제조 비용들을 감소시키고, 상기 두께를 감소시키는 것이 또한 웨이퍼(10) 상에서 기계적 응력을 최소화함으로써 수율을 개선시키고 비용들을 감소시킨다. 림(127)의 감소된 두께는 웨이퍼(10)를 핸들링하는 것 및 다이들이 싱귤레이팅된 이후에 다이를 제거하는 것을 더 용이하게 한다. 다른 실시예들에서, 림(127)은 마스킹되어 개구들(28, 29, 140, 및 141)을 형성하는 동안 에칭되지 않을 수 있다. 싱귤레이션 개구들을 형성한 이후에, 캐리어 테이프(30)와 같은 또 다른 캐리어 테이프(도시되지 않음)가 내부 부분(125)의 하부면과 같은, 웨이퍼(10)의 하부면에 도포될 수 있고, 웨이퍼(10) 또는 내부 부분(125)이 인버팅될 수 있다. 그 후, 반도체 다이는 상술된 바와 같이 픽-앤-플레이스 또는 다른 기술들에 의해 제거될 수 있다.
당업자는 반도체 다이를 형성하는 방법의 하나의 예가: 제 1 두께, 상부면, 하부면을 갖는 반도체 기판, 및 상기 반도체 기판의 상기 상부면 상에 형성되고 라인들(13 및 15)과 같은 싱귤레이션 라인들이 형성되어야 하는 반도체 웨이퍼의 부분들에 의해 서로로부터 분리되는 다이(12, 14, 또는 16)와 같은 복수의 반도체 다이를 가지는 반도체 웨이퍼를 제공하는 단계; 상기 반도체 웨이퍼를 인버팅하는 단계; 상기 반도체 웨이퍼의 상기 하부면의 부분(125)과 같은 내부 부분의 두께를 제 1 두께보다 더 적은 제 2 두께로 감소시키고, 상기 반도체 웨이퍼의 외부 림, 예를 들어, 림(127)을 상기 제 1 두께로 남겨두는 단계로서, 상기 외부 림이 상기 반도체 웨이퍼의 테두리(periphery)에 병치되고, 상기 내부 부분이 상기 복수의 반도체 다이 아래에 놓이는, 내부 부분의 두께를 제 1 두께보다 더 적은 제 2 두께로 감소시키고, 외부 림을 제 1 두께로 남겨두는 단계; 상기 반도체 웨이퍼의 상기 하부면의 상기 내부 부분 상에 금속 또는 금속 화합물 또는 금속-실리콘 화합물 중 하나인 보호 층을 형성하는 단계; 및 상기 외부 림의 상기 제 1 두께를 상기 제 1 두께보다 더 적은 제 3 두께로 감소시키기 위하여 건식 에치를 사용하는 단계를 포함하고, 상기 보호 층이 상기 건식 에치로부터 상기 내부 부분을 보호하여, 상기 제 2 두께가 실질적으로 일정하게 유지된다는 점을 이해할 수 있다.
당업자는 상기 방법이 또한 상기 싱귤레이션 라인들이 형성되어야 하는 상기 반도체 기판의 부분들을 노출시키기 위하여 상기 보호 층을 패터닝하는 단계; 및 상기 싱귤레이션 라인들을 상기 반도체 기판의 상기 하부면으로부터 상기 반도체 기판을 관통하여 상기 반도체 기판의 상기 상부면까지 에칭하기 위하여 건식 에치를 사용하는 단계를 포함할 수 있다는 점을 이해할 것이다.
반도체 다이를 형성하는 또 다른 방법의 예는: 제 1 두께, 상부면, 하부면을 갖는 반도체 기판, 및 상기 반도체 기판의 상기 상부면 상에 형성되고 싱귤레이션 라인들이 형성되어야 하는 반도체 웨이퍼의 부분들(13/15)과 같은 부분들에 의해 서로로부터 분리되는 다이(12/14/16)와 같은 복수의 반도체 다이를 가지는 반도체 웨이퍼를 제공하는 단계; 상기 반도체 웨이퍼의 상기 하부면의 부분(125)과 같은 내부 부분의 두께를 제 1 두께보다 더 적은 제 2 두께로 감소시키고, 상기 반도체 웨이퍼의 림(127)과 같은 외부 림을 상기 제 1 두께로 남겨두는 단계로서, 상기 외부 림이 상기 반도체 웨이퍼의 테두리에 병치되고, 상기 내부 부분이 상기 복수의 반도체 다이 아래에 놓이는, 내부 부분의 두께를 제 1 두께보다 더 적은 제 2 두께로 감소시키고, 외부 림을 제 1 두께로 남겨두는 단계; 상기 웨이퍼의 상기 하부면의 상기 내부 부분 상에 금속 또는 금속 화합물 또는 금속-실리콘 화합물 중 하나인 보호 층을 형성하는 단계; 및 싱귤레이션 라인들이 형성되어야 하는 싱귤레이션 개구들을 형성하기 위하여 건식 에치를 사용하는 단계로서, 상기 반도체 기판을 관통하여 상기 싱귤레이션 개구들을 형성하는 단계를 포함하는, 건식 에치 사용 단계를 포함하며, 적어도 하나의 싱귤레이션 개구가 상기 외부 림 및 상기 외부 림에 인접한 어느 하나의 반도체 다이 사이에 형성된다.
당업자는 상기 방법이 또한 싱귤레이션 개구를 상기 반도체 웨이퍼의 상기 상부면으로부터 상기 반도체 기판을 관통하여 형성하기 위하여 건식 에치를 사용하는 단계를 포함할 수 있다는 점을 또한 인식할 것이다.
상기 방법은 또한 상기 싱귤레이션 라인들이 형성되어야 하는 상기 반도체 웨이퍼의 상기 하부면의 부분들을 노출시키기 위하여 상기 보호 층을 패터닝하는 단계; 및 상기 싱귤레이션 개구들을 형성하기 위하여 건식 에치를 사용하는 단계를 포함할 수 있고, 상기 건식 에치 사용 단계가 상기 싱귤레이션 개구들을 상기 반도체 웨이퍼의 상기 하부면으로부터 상기 반도체 기판을 관통하여 상기 반도체 기판의 상기 상부면까지 에칭하기 위하여 건식 에치를 사용하면서, 상기 보호 층을 마스크로서 사용하는 단계, 및 상기 외부 림을 에칭하고 상기 외부 림의 상기 제 1 두께를 상기 제 1 두께보다 더 적은 제 3 두께로 감소시키기 위하여 상기 건식 에치를 사용하는 단계를 포함할 수 있다.
상기 모두를 고려하여, 신규한 장치 및 방법이 개시되어 있다는 점이 명백하다. 다른 특징들 중에서, 건식 에치 절차를 사용하여 반도체 웨이퍼를 완전히 관통하여 싱귤레이션 개구들을 에칭하는 것이 포함된다. 이와 같은 건식 에치 절차들은 일반적으로 플라즈마 에칭 또는 반응성 이온 에칭(Reactive Ion Etching: RIE)이라고 칭해진다. 하나의 측면으로부터 개구들을 에칭하는 것은 싱귤레이션 개구들이 거의 직선의 측벽들을 가짐으로써, 각각의 반도체 다이의 각각의 측벽을 따라 균일한 싱귤레이션 라인을 제공하는 것을 보증하는 것을 원조한다. 반도체 웨이퍼를 완전히 관통하여 싱귤레이션 개구들을 에칭하는 것은 좁은 싱귤레이션 라인들을 형성하는 것을 용이하게 함으로써, 소정의 웨이퍼 크기 상에 반도체 다이를 형성하는데 사용할 여지를 허용한다. 싱귤레이션 라인들 모두는 동시에 형성된다. 에칭 프로세스는 스크라이빙 또는 웨이퍼 소잉 프로세스보다 더 빨라서, 제조 에어리어의 처리량을 증가시킨다.
트렌치의 필러 재료를 관통하여 싱귤레이션 라인들을 형성하는 것은 좁은 싱귤레이션 라인들을 형성하는 것을 용이하게 함으로써, 웨이퍼 이용도를 증가시키고 비용들을 감소시킨다. 싱귤레이션 마스크를 사용하는 것은 기판을 관통하여 싱귤레이션 라인들을 형성하는 동안, 다이의 내부 부분들을 보호하는 것을 원조한다. 각을 이룬 측벽들을 형성하는 것은 어셈블리 동작(assembly operation)들 동안 손상을 감소시킴으로써, 비용들을 감소시킨다. 일부 실시예들에서, 경사진 측벽들은 일반적으로 동시에 다이 모두 상에 형성된다.
본 발명의 주제가 특정한 바람직한 실시예와 함께 설명되었지만, 많은 대안들 및 변화들이 반도체 업계의 당업자들에게 명백할 것이다. 예를 들어, 층들(20 및/또는 21)은 기판(18)으로부터 생략될 수 있다. 싱귤레이션 개구들은 대안적으로 패드들(24) 위에 놓이는 콘택 개구들을 형성하기 이전 또는 이후에 형성될 수 있다. 또한, 싱귤레이션 개구들은 웨이퍼(10)를 박형화하기 이전에 형성될 수 있는데, 예를 들어, 싱귤레이션 개구들은 기판(18)을 부분적으로 관통하여 형성될 수 있고, 박형화 프로세스가 싱귤레이션 개구들의 하부를 노출시키기 위하여 사용될 수 있다.
10: 반도체 웨이퍼
12, 14, 16, 42, 44, 46, 71, 72, 73: 다이
13, 15, 43, 45, 137, 138: 싱귤레이션 라인 19: 벌크 기판
20: 에피택셜 층 23, 26: 유전체
24: 콘택 패드 32: 마스크
50, 54, 58: 절연 트렌치 105: 폴리머
135: 보호 층
144, 145: 반도체 다이
12, 14, 16, 42, 44, 46, 71, 72, 73: 다이
13, 15, 43, 45, 137, 138: 싱귤레이션 라인 19: 벌크 기판
20: 에피택셜 층 23, 26: 유전체
24: 콘택 패드 32: 마스크
50, 54, 58: 절연 트렌치 105: 폴리머
135: 보호 층
144, 145: 반도체 다이
Claims (5)
- 반도체 웨이퍼로부터 반도체 다이를 싱귤레이팅(singulating)하는 방법에 있어서:
반도체 기판을 가지며 또한 상기 반도체 기판 상에 형성된 복수의 반도체 다이들을 가지는 상기 반도체 웨이퍼를 제공하는 단계로서, 상기 반도체 다이들은 상기 반도체 웨이퍼의 부분들에 의해 서로 분리되고, 상기 반도체 웨이퍼의 부분들은 싱귤레이션 라인들이 형성될 위치들에 존재하고, 상기 반도체 웨이퍼는 상부면 및 하부면을 가지는, 상기 반도체 웨이퍼를 제공하는 단계;
상기 반도체 웨이퍼의 부분들에 상기 복수의 반도체 다이들 각각의 페리미터(perimeter)를 둘러싸는 트렌치를 형성하는 단계로서, 상기 트렌치의 측벽들 상에 유전체 층, 및 상기 트렌치 내에 있고 상기 측벽들 상에 있는 유전체 층에 접하는 필러 재료(filler material)를 형성하는 단계를 포함하는, 상기 트렌치 형성 단계;
상기 복수의 반도체 다이들의 부분들 위에 놓이는 유전체 층을 형성하는 단계;
제 1 개구를 상기 복수의 반도체 다이들의 부분들 위에 놓이는 상기 유전체 층을 관통하여 에칭하고, 적어도 상기 트렌치의 필러 재료를 노출시키는 단계; 및
제 2 개구를 상기 필러 재료 및 상기 필러 재료 아래에 놓이는 상기 반도체 기판의 부분을 관통하여 에칭하여, 상기 제 2 개구는 상기 반도체 웨이퍼의 상부면으로부터 상기 반도체 기판을 완전히 관통하여 확장되도록 하는 단계를 포함하고, 상기 제 2 개구의 에칭은 상기 제 1 개구를 통하여 수행되는, 반도체 다이 싱귤레이팅 방법. - 제 1 항에 있어서,
상기 제 1 개구를 통하여 에칭하여 상기 필러 재료를 관통하여 상기 제 2 개구를 형성하는 단계 이전에, 상기 반도체 웨이퍼의 하부면을 박형화하는 단계를 추가로 포함하는, 반도체 다이 싱귤레이팅 방법. - 반도체 웨이퍼로부터 반도체 다이를 싱귤레이팅하는 방법에 있어서:
반도체 기판을 가지는 상기 반도체 웨이퍼를 제공하는 단계로서, 상기 반도체 기판은 제 1 두께, 상부면, 하부면, 및 상기 반도체 기판 상에 형성되고 싱귤레이션 라인들이 형성될 상기 반도체 웨이퍼의 부분들에 의해 서로 분리되는 복수의 반도체 다이들를 갖는, 상기 반도체 웨이퍼를 제공하는 단계;
상기 반도체 웨이퍼를 인버팅하고, 상기 반도체 웨이퍼의 상기 하부면의 내부 부분의 두께를 상기 제 1 두께보다 작은 제 2 두께로 감소시키고, 상기 반도체 웨이퍼의 외부 림을 상기 제 1 두께로 남겨두는 단계로서, 상기 외부림은 상기 반도체 웨이퍼의 테두리(periphery)에 병치되고, 상기 내부 부분은 상기 복수의 반도체 다이들 아래에 놓이는, 상기 반도체 웨이퍼를 인버팅하고 내부 부분의 두께를 감소시키고 외부 림을 남겨두는 단계;
상기 웨이퍼의 상기 하부면의 상기 내부 부분 상에 보호층을 형성하는 단계로서, 상기 보호층은 금속 또는 금속-실리콘 화합물 중 하나인, 상기 보호층을 형성하는 단계;
상기 외부 림의 상기 제 1 두께를 상기 제 1 두께보다 작은 제 3 두께로 감소시키기 위하여 건식 에치를 사용하는 단계로서, 상기 보호층은 상기 건식 에치로부터 상기 내부 부분을 보호하여 상기 제 2 두께가 실질적으로 일정하게 유지되는, 상기 건식 에치를 사용하는 단계;
상기 복수의 반도체 다이들 위에 놓이는 싱귤레이션 마스크 층을 형성하는 단계;
상기 싱귤레이션 라인들이 형성될 상기 싱귤레이션 마스크 층을 관통하여 개구를 형성하는 단계;
상기 싱귤레이션 마스크 층 내의 상기 개구 아래에 놓이는 층들을 관통하여 제 1 개구를 형성하고 상기 반도체 기판의 표면의 부분을 노출시키는 단계; 및
상기 제 1 개구를 상기 반도체 기판의 표면의 노출된 부분으로부터 상기 반도체 웨이퍼를 완전히 관통하여 확장시키도록 에칭하면서, 상기 싱귤레이션 마스크 층 내의 상기 개구를 마스크로서 사용하는 단계를 포함하고, 상기 에칭은 상기 싱귤레이션 마스크 층보다 더 빨리 실리콘을 에칭하는, 반도체 다이 싱귤레이팅 방법. - 제 3 항에 있어서,
상기 싱귤레이션 마스크 층을 형성하는 단계는 금속 화합물, AlN, 질화 티타늄(titanium nitride), 금속-실리콘 화합물, 규화 티타늄(titanium silicide), 규화 알루미늄(aluminum silicide), 폴리머(polymer), 또는 폴리이미드(polyimide) 중 하나인 층을 형성하는 단계를 포함하는, 반도체 다이 싱귤레이팅 방법. - 반도체 웨이퍼로부터 반도체 다이를 싱귤레이팅하는 방법에 있어서:
반도체 기판을 가지며, 상기 반도체 기판 상에 형성되고 싱귤레이션 라인들이 형성될 상기 반도체 기판의 부분들에 의해 서로 분리되는 복수의 반도체 다이들을 가지는 상기 반도체 웨이퍼를 제공하는 단계; 및
싱귤레이션 라인 개구를 상기 반도체 기판 내로 제 1 거리로 에칭하기 위하여 이방성 에치를 사용하여 상기 반도체 기판의 상기 부분들을 관통하여 상기 싱귤레이션 라인 개구를 에칭하고, 상기 싱귤레이션 라인 개구의 폭을 또한 증가시키면서, 상기 싱귤레이션 라인 개구를 제 2 거리로 확장시키기 위하여 등방성 에치를 사용하여 상기 싱귤레이션 라인 개구를 에칭하는 단계로서, 상기 싱귤레이션 라인 개구는 상기 반도체 기판의 제 1 표면으로부터 형성됨으로써, 상기 복수의 반도체 다이들 사이에 공간을 생성하고, 상기 에칭 단계는 상기 반도체 다이의 각을 이룬 측벽들을 형성하며, 상기 반도체 다이의 상부면은 상기 반도체 다이의 하부면보다 큰 폭을 갖는, 상기 싱귤레이션 라인 개구를 에칭하는 단계를 포함하는, 반도체 다이 싱귤레이팅 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/689,098 | 2010-01-18 | ||
| US12/689,098 US7989319B2 (en) | 2007-08-07 | 2010-01-18 | Semiconductor die singulation method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170078569A Division KR20170075702A (ko) | 2010-01-18 | 2017-06-21 | 반도체 다이 싱귤레이션 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110084828A KR20110084828A (ko) | 2011-07-26 |
| KR101751709B1 true KR101751709B1 (ko) | 2017-06-28 |
Family
ID=44268067
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110003406A KR101751709B1 (ko) | 2010-01-18 | 2011-01-13 | 반도체 다이 싱귤레이션 방법 |
| KR1020170078569A KR20170075702A (ko) | 2010-01-18 | 2017-06-21 | 반도체 다이 싱귤레이션 방법 |
| KR1020190029712A KR20190032319A (ko) | 2010-01-18 | 2019-03-15 | 반도체 다이 싱귤레이션 방법 |
| KR1020200008235A KR20200011519A (ko) | 2010-01-18 | 2020-01-22 | 반도체 다이 싱귤레이션 방법 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170078569A KR20170075702A (ko) | 2010-01-18 | 2017-06-21 | 반도체 다이 싱귤레이션 방법 |
| KR1020190029712A KR20190032319A (ko) | 2010-01-18 | 2019-03-15 | 반도체 다이 싱귤레이션 방법 |
| KR1020200008235A KR20200011519A (ko) | 2010-01-18 | 2020-01-22 | 반도체 다이 싱귤레이션 방법 |
Country Status (4)
| Country | Link |
|---|---|
| KR (4) | KR101751709B1 (ko) |
| CN (1) | CN102130047B (ko) |
| HK (1) | HK1158823A1 (ko) |
| TW (2) | TWI601242B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8664089B1 (en) * | 2012-08-20 | 2014-03-04 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
| US9136173B2 (en) * | 2012-11-07 | 2015-09-15 | Semiconductor Components Industries, Llc | Singulation method for semiconductor die having a layer of material along one major surface |
| US9214423B2 (en) * | 2013-03-15 | 2015-12-15 | Semiconductor Components Industries, Llc | Method of forming a HEMT semiconductor device and structure therefor |
| TWI671812B (zh) * | 2013-11-13 | 2019-09-11 | 東芝股份有限公司 | 半導體晶片之製造方法、半導體晶片及半導體裝置 |
| JP6441025B2 (ja) | 2013-11-13 | 2018-12-19 | 株式会社東芝 | 半導体チップの製造方法 |
| US20150255349A1 (en) * | 2014-03-07 | 2015-09-10 | JAMES Matthew HOLDEN | Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes |
| JP6738591B2 (ja) * | 2015-03-13 | 2020-08-12 | 古河電気工業株式会社 | 半導体ウェハの処理方法、半導体チップおよび表面保護テープ |
| JP6637831B2 (ja) * | 2016-04-28 | 2020-01-29 | 株式会社ディスコ | デバイスの製造方法及び研削装置 |
| US11322464B2 (en) * | 2019-10-01 | 2022-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Film structure for bond pad |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090042366A1 (en) * | 2007-08-07 | 2009-02-12 | Grivna Gordon M | Semiconductor die singulation method |
| US20100120230A1 (en) | 2007-08-07 | 2010-05-13 | Grivna Gordon M | Semiconductor die singulation method |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300461A (en) * | 1993-01-25 | 1994-04-05 | Intel Corporation | Process for fabricating sealed semiconductor chip using silicon nitride passivation film |
| US5851928A (en) * | 1995-11-27 | 1998-12-22 | Motorola, Inc. | Method of etching a semiconductor substrate |
| US7553700B2 (en) * | 2004-05-11 | 2009-06-30 | Gem Services, Inc. | Chemical-enhanced package singulation process |
| DE102005039479B3 (de) * | 2005-08-18 | 2007-03-29 | Infineon Technologies Ag | Halbleiterbauteil mit gedünntem Halbleiterchip und Verfahren zur Herstellung des gedünnten Halbleiterbauteils |
| JP2007294612A (ja) * | 2006-04-24 | 2007-11-08 | Oki Data Corp | 半導体装置、半導体装置の製造方法、半導体製造装置、ｌｅｄヘッド、および画像形成装置 |
| US7482251B1 (en) * | 2006-08-10 | 2009-01-27 | Impinj, Inc. | Etch before grind for semiconductor die singulation |
| TWI330868B (en) * | 2007-04-13 | 2010-09-21 | Siliconware Precision Industries Co Ltd | Semiconductor device and manufacturing method thereof |
| US7585750B2 (en) * | 2007-05-04 | 2009-09-08 | Stats Chippac, Ltd. | Semiconductor package having through-hole via on saw streets formed with partial saw |
-
2010
- 2010-11-24 TW TW104133305A patent/TWI601242B/zh active
- 2010-11-24 TW TW099140643A patent/TWI512897B/zh active
- 2010-11-25 CN CN201010559690.6A patent/CN102130047B/zh not_active Expired - Fee Related
-
2011
- 2011-01-13 KR KR1020110003406A patent/KR101751709B1/ko active IP Right Grant
- 2011-12-06 HK HK11113159.7A patent/HK1158823A1/xx not_active IP Right Cessation
-
2017
- 2017-06-21 KR KR1020170078569A patent/KR20170075702A/ko active Search and Examination
-
2019
- 2019-03-15 KR KR1020190029712A patent/KR20190032319A/ko not_active Application Discontinuation
-
2020
- 2020-01-22 KR KR1020200008235A patent/KR20200011519A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090042366A1 (en) * | 2007-08-07 | 2009-02-12 | Grivna Gordon M | Semiconductor die singulation method |
| US20100120230A1 (en) | 2007-08-07 | 2010-05-13 | Grivna Gordon M | Semiconductor die singulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| HK1158823A1 (en) | 2012-07-20 |
| TW201126648A (en) | 2011-08-01 |
| KR20110084828A (ko) | 2011-07-26 |
| CN102130047B (zh) | 2014-12-17 |
| KR20190032319A (ko) | 2019-03-27 |
| TWI601242B (zh) | 2017-10-01 |
| KR20200011519A (ko) | 2020-02-03 |
| KR20170075702A (ko) | 2017-07-03 |
| TWI512897B (zh) | 2015-12-11 |
| TW201603194A (zh) | 2016-01-16 |
| CN102130047A (zh) | 2011-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8012857B2 (en) | Semiconductor die singulation method | |
| US7989319B2 (en) | Semiconductor die singulation method | |
| KR101751709B1 (ko) | 반도체 다이 싱귤레이션 방법 | |
| US7781310B2 (en) | Semiconductor die singulation method | |
| US7507638B2 (en) | Ultra-thin die and method of fabricating same | |
| US8859396B2 (en) | Semiconductor die singulation method | |
| US20220181211A1 (en) | Composite Wafer, Semiconductor Device and Electronic Component | |
| US9847270B2 (en) | Method for insulating singulated electronic die | |
| KR101731805B1 (ko) | 반도체 다이 싱귤레이션 방법 | |
| US20170084468A1 (en) | Method for processing a wafer and method for dicing a wafer | |
| US7179720B2 (en) | Pre-fabrication scribing | |
| CN115206879A (zh) | 受背侧沟槽和背侧沟槽中的粘附剂支持的芯片分离 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| A107 | Divisional application of patent | ||
| GRNT | Written decision to grant |