KR101746701B1 - 저항성 메모리에서의 비트 결함의 실시간 정정 - Google Patents
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Abstract
Description
[0015] 도 1은 예시적 실시예들에 따라 실시간 결함 비트 복구를 위해서 구성되는 예시적 메모리 디바이스 구조의 예시이다.
[0016] 도 2a-d는 결함 비트 표시들이 결함 비트들이 플립(flip)되어야 하는지 아닌지와 관련되는 경우 동시적인 결함 비트 복구를 통한 판독 동작들을 예시한다.
[0017] 도 2e-h는 결함 비트 표시들이 결함 비트들이 플립되어야 하는지 아닌지와 관련되는 경우 동시적인 결함 비트 복구를 통한 기록 동작들을 예시한다.
[0018] 도 3a-d는 결함 비트 표시들이 결함 비트들의 정확한 값들을 포함하는 경우 동시적인 결함 비트 복구를 통한 판독 동작들을 예시한다.
[0019] 도 3e-h는 결함 비트 표시들이 결함 비트들의 정확한 값들을 포함하는 경우 동시적인 결함 비트 복구를 통한 기록 동작들을 예시한다.
[0020] 도 4는 본 개시 내용의 양상들에 따른 메모리 어레이에서 비트 결함들을 정정하는 예시적 방법의 흐름도이다.
Claims (24)
- 메모리 어레이(array)에서 비트 결함들을 정정하는 방법으로서,
상기 메모리 어레이의 제 1 뱅크에 저장된 제 1 행에서의 제 1 결함 비트에서의 결함을 결정하는 단계;
제 1 SBR(single bit repair) 어레이에 상기 제 1 결함 비트의 제 1 어드레스를 저장하는 단계;
상기 제 1 어드레스에서의 상기 제 1 결함 비트의 값이 상기 결함에 기인하여 인버팅됨을 표시하기 위한 상기 제 1 SBR 어레이에서의 유효 필드를 저장하는 단계 ― 상기 제 1 어드레스는 상기 제 1 결함 비트의 전체 어드레스이고, 상기 제 1 SBR 어레이는 상기 메모리 어레이의 제 2 뱅크에 저장되고, 그리고 상기 제 1 뱅크 및 상기 제 1 SBR 어레이는 병렬로 액세스가능함 ―;
상기 제 1 뱅크에 저장된 상기 제 1 행 및 상기 제 2 뱅크에 저장된 상기 제 1 SBR 어레이에 병렬로 액세스하는 단계; 및
상기 제 1 어드레스에서 상기 제 1 행으로부터 판독되는 비트 값을 인버팅함으로써 상기 제 1 행에 대한 판독 동작 또는 리프레시(refresh) 동작 동안 상기 제 1 결함 비트에서의 결함을 정정하는 단계를 포함하고,
상기 제 1 뱅크에 저장된 상기 제 1 행은 데이터 워드의 상위 절반(half) 또는 그 초과의 중요(significant) 비트들을 포함하고, 그리고
상기 제 2 뱅크에 저장된 제 2 행은 상기 데이터 워드의 하위 절반 또는 그 미만의 중요 비트들을 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 1 항에 있어서,
상기 제 1 뱅크의 상기 제 1 행에의 새로운 제 1 행의 기록 동작 동안:
상기 제 1 SBR 어레이가 상기 제 1 행에서의 상기 제 1 결함 비트의 상기 제 1 어드레스를 포함함을 결정하는 단계;
상기 제 1 뱅크에 저장된 상기 제 1 행을 판독하는 단계;
상기 제 1 어드레스에 기초하여 상기 제 1 결함 비트의 포지션에서 상기 새로운 제 1 행 및 상기 판독된 제 1 행의 비트 값들을 비교하는 단계;
상기 제 1 뱅크에 상기 새로운 제 1 행을 기록하는 단계; 및
상기 비교에 기초하여 상기 제 1 SBR 어레이를 업데이트하는 단계를 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 2 항에 있어서,
상기 새로운 제 1 행 및 상기 판독된 제 1 행의 모든 비트들을 비교하고, 그리고 상기 판독된 제 1 행과 상이한 상기 새로운 제 1 행의 비트들만을 상기 제 1 뱅크에 선택적으로 기록하는 단계를 더 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 1 항에 있어서,
상기 제 1 SBR 어레이는 상기 제 1 결함 비트의 정확한 값을 포함하는 정확한 필드를 더 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 4 항에 있어서,
상기 제 1 행에 대한 판독 동작 또는 리프레시 동작 동안 상기 제 1 결함 비트에서의 결함을 정정하는 단계는:
상기 제 1 어드레스에서 상기 제 1 행으로부터 판독되는 비트 값을 상기 정확한 값으로 대체하는 단계를 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 4 항에 있어서,
상기 제 1 뱅크의 상기 제 1 행에의 새로운 제 1 행의 기록 동작 동안:
상기 제 1 SBR 어레이가 상기 제 1 행에서의 상기 제 1 결함 비트의 상기 제 1 어드레스를 포함함을 결정하는 단계;
상기 제 1 뱅크에 저장된 상기 제 1 행을 판독하는 단계;
상기 제 1 어드레스에 기초하여 상기 제 1 결함 비트의 포지션에서 상기 새로운 제 1 행 및 상기 판독된 제 1 행의 비트 값들을 비교하는 단계;
상기 제 1 뱅크에 상기 새로운 제 1 행을 기록하는 단계; 및
상기 비교에 기초하여 상기 제 1 SBR 어레이를 업데이트하는 단계를 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 4 항에 있어서,
새로운 제 1 행 및 상기 판독된 제 1 행의 모든 비트들을 비교하고, 그리고 상기 판독된 제 1 행과 상이한 상기 새로운 제 1 행의 비트들만을 상기 제 1 뱅크에 선택적으로 기록하는 단계를 더 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 1 항에 있어서,
상기 메모리 어레이는 MRAM 어레이이고, 그리고
상기 결함은 상기 제 1 결함 비트에서 형성되는 MTJ(magnetic tunnel junction) 셀의 배리어 층의 MgO 브레이크다운(breakdown)에 대응하는 하드(hard) 결함을 포함하는,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 제 1 항에 있어서,
제 2 SBR 어레이에 상기 제 2 뱅크의 제 2 행의 제 2 결함 비트의 제 2 어드레스를 저장하는 단계를 더 포함하고,
상기 제 2 SBR 어레이는 상기 제 1 뱅크에 저장되고, 상기 제 2 행 및 상기 제 2 SBR 어레이는 상기 제 2 행의 판독 동작 동안 병렬로 액세스가능한,
메모리 어레이에서 비트 결함들을 정정하는 방법. - 메모리 디바이스로서,
제 1 메모리 뱅크;
제 2 메모리 뱅크; 및
상기 제 2 메모리 뱅크에 저장된 제 1 SBR(single bit repair) 어레이 ― 상기 제 1 SBR 어레이는 상기 제 1 메모리 뱅크의 제 1 행에서의 제 1 결함 비트에서의 결함의 제 1 어드레스 및 상기 제 1 결함 비트의 값이 상기 제 1 어드레스에서 인버팅됨을 표시하기 위한 유효 필드를 저장하도록 구성되고, 상기 제 1 어드레스는 상기 제 1 결함 비트의 전체 어드레스이고, 그리고 상기 제 1 메모리 뱅크 및 상기 제 1 SBR 어레이는 병렬로 액세스되도록 구성됨 ― ; 및
상기 제 1 어드레스에서 상기 제 1 행으로부터 판독되는 비트 값을 인버팅하기 위한 로직을 포함하는, 상기 제 1 행에 대한 판독 동작 또는 리프레시 동작 동안 상기 제 1 결함 비트의 정정을 위한 로직을 포함하고,
상기 제 1 메모리 뱅크에 저장된 상기 제 1 행은 데이터 워드의 상위 절반 또는 그 초과의 중요 비트들을 포함하고, 그리고
상기 제 2 메모리 뱅크에 저장된 제 2 행은 상기 데이터 워드의 하위 절반 또는 그 미만의 중요 비트들을 포함하는,
메모리 디바이스. - 제 10 항에 있어서,
상기 제 1 SBR 어레이가 상기 제 1 행에서의 상기 제 1 결함 비트의 상기 제 1 어드레스를 포함함을 결정하고;
상기 제 1 메모리 뱅크에 저장된 상기 제 1 행을 판독하고;
상기 제 1 어드레스에 기초하여 상기 제 1 결함 비트의 포지션에서 기록될 새로운 제 1 행 및 판독된 제 1 행의 비트 값들을 비교하고;
상기 제 1 메모리 뱅크에 상기 새로운 제 1 행을 기록하고; 그리고
상기 비교에 기초하여 상기 제 1 SBR 어레이를 업데이트하도록
구성되는 기록 로직을 더 포함하는,
메모리 디바이스. - 제 11 항에 있어서,
상기 기록 로직은, 상기 새로운 제 1 행 및 상기 판독된 제 1 행의 모든 비트들을 비교하고, 그리고 상기 판독된 제 1 행과 상이한 상기 새로운 제 1 행의 비트들만을 상기 제 1 메모리 뱅크에 선택적으로 기록하도록 추가로 구성되는,
메모리 디바이스. - 제 10 항에 있어서,
상기 제 1 SBR 어레이는 상기 제 1 결함 비트의 정확한 값을 포함하는 정확한 필드를 포함하는,
메모리 디바이스. - 제 13 항에 있어서,
상기 제 1 어드레스에서 상기 제 1 행으로부터 판독되는 비트 값을 상기 정확한 값으로 대체하도록
구성되는 판독 로직을 더 포함하는,
메모리 디바이스. - 제 13 항에 있어서,
상기 제 1 SBR 어레이가 상기 제 1 행에서의 상기 제 1 결함 비트의 상기 제 1 어드레스를 포함함을 결정하고;
상기 제 1 메모리 뱅크에 저장된 상기 제 1 행을 판독하고;
상기 제 1 어드레스에 기초하여 상기 제 1 결함 비트의 포지션에서 기록될 새로운 제 1 행 및 상기 판독된 제 1 행의 비트 값들을 비교하고;
상기 제 1 메모리 뱅크에 상기 새로운 제 1 행을 기록하고; 그리고
상기 비교에 기초하여 상기 제 1 SBR 어레이를 업데이트하도록
구성되는 기록 로직을 더 포함하는,
메모리 디바이스. - 제 13 항에 있어서,
기록 로직은 새로운 제 1 행 및 상기 판독된 제 1 행의 모든 비트들을 비교하고, 그리고 상기 판독된 제 1 행과 상이한 상기 새로운 제 1 행의 비트들만을 상기 제 1 메모리 뱅크에 선택적으로 기록하도록 추가로 구성되는,
메모리 디바이스. - 제 10 항에 있어서,
상기 메모리 디바이스는 MRAM 어레이이고, 그리고
상기 결함은 상기 제 1 결함 비트에서 형성되는 MTJ(magnetic tunnel junction) 셀의 배리어 층의 MgO 브레이크다운에 대응하는 하드 결함을 포함하는,
메모리 디바이스. - 제 10 항에 있어서,
상기 제 1 메모리 뱅크에 저장된 제 2 SBR 어레이를 더 포함하고,
상기 제 2 SBR 어레이는 상기 제 2 메모리 뱅크의 제 2 행에서의 제 2 결함 비트의 제 2 어드레스를 저장하도록 구성되고,
상기 제 2 메모리 뱅크 및 상기 제 2 SBR 어레이는 상기 제 2 행의 판독 동작 동안 병렬로 액세스되도록 구성되는,
메모리 디바이스. - 프로세서에 의해 실행될 때 상기 프로세서로 하여금 메모리 어레이에서의 비트 결함들을 정정하기 위한 동작들을 수행하게 하는 코드를 포함하는 비-일시적 컴퓨터 판독가능 저장 매체로서,
상기 메모리 어레이의 제 1 메모리 뱅크에 저장된 제 1 행에서의 제 1 결함 비트에서의 결함을 결정하기 위한 코드;
제 1 SBR(single bit repair) 어레이에 상기 제 1 결함 비트의 제 1 어드레스를 저장하기 위한 코드;
상기 제 1 어드레스에서의 상기 제 1 결함 비트의 값이 상기 결함에 기인하여 인버팅됨을 표시하기 위한 상기 제 1 SBR 어레이에서의 유효 필드를 저장하기 위한 코드 ― 상기 제 1 어드레스는 상기 제 1 결함 비트의 전체 어드레스이고, 상기 제 1 SBR 어레이는 상기 메모리 어레이의 제 2 뱅크에 저장되고, 그리고 상기 제 1 메모리 뱅크 및 상기 제 1 SBR 어레이는 병렬로 액세스가능함 ―;
상기 제 1 메모리 뱅크에 저장된 상기 제 1 행 및 상기 제 2 뱅크에 저장된 상기 제 1 SBR 어레이에 병렬로 액세스하기 위한 코드; 및
상기 제 1 어드레스에서 상기 제 1 행으로부터 판독되는 비트 값을 인버팅함으로써 상기 제 1 행에 대한 판독 동작 또는 리프레시 동작 동안 상기 제 1 결함 비트에서의 결함을 정정하기 위한 코드를 포함하고,
상기 제 1 메모리 뱅크에 저장된 상기 제 1 행은 데이터 워드의 상위 절반 또는 그 초과의 중요 비트들을 포함하고, 그리고
상기 제 2 뱅크에 저장된 제 2 행은 상기 데이터 워드의 하위 절반 또는 그 미만의 중요 비트들을 포함하는,
비-일시적 컴퓨터 판독가능 저장 매체.
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