KR101738266B1

KR101738266B1 - 큰 입력 신호 레벨들에서 증가된 왜곡 및 잡음을 용인하는 애플리케이션들에 대해 큰 입력 임피던스를 가지는 초 고 동적 범위 스위치형 커패시터 adc

Info

Publication number: KR101738266B1
Application number: KR1020150144030A
Authority: KR
Inventors: 엘마르 바흐; 파트리지아 그레코; 스네자나 스토자노빅; 디에트마르 스트라에우스니그
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2014-10-17
Filing date: 2015-10-15
Publication date: 2017-05-19
Also published as: CN105530010B; DE102015117580B4; CN105530010A; US9503121B2; KR20160045601A; US20160112795A1; DE102015117580A1

Abstract

변조기는 사전 결정된 임계치를 초과하는 신호 레벨들에서 증가하는 신호 전력에 의한 잡음 및 왜곡 전력의 증가를 절충하기 위해 피드백 경로를 통해 피드백 전압을 제공함으로써 입력 스윙들에 응답하도록 구성된다. 디지털-아날로그 변환기(DAC)는 소정의 전류에 의해 바이어싱된 저항 스트링으로 피드백 전압을 생성하고 합산 노드에서의 전압 스윙을 완화하기 위해 입력 값의 함수로서 스위칭된다.

Description

큰 입력 신호 레벨들에서 증가된 왜곡 및 잡음을 용인하는 애플리케이션들에 대해 큰 입력 임피던스를 가지는 초 고 동적 범위 스위치형 커패시터 ADC{VERY HIGH DYNAMIC-RANGE SWITCHED CAPACITOR ADC WITH LARGE INPUT IMPEDANCE FOR APPLICATIONS TOLERATING INCREASED DISTORTION AND NOISE AT LARGE INPUT SIGNAL LEVELS}

본 발명은 아날로그-디지털 변환기(analog to digital converter; ADC)들에 관한 것으로, 더 구체적으로 예를 들어, 오디오 시스템들에서 큰 입력 신호 레벨들에서 증가된 왜곡 및 잡음을 용인하는 애플리케이션들에 대해 높은 입력 임피던스를 가지면서 큰 입력 신호 범위를 프로세싱할 수 있는 스위치형 커패시터(switched capacitor) ADC들에 관한 것이다.

고성능 오디오 레코딩 기술의 경향은 사운드 압력 레벨(sound pressure level; SPL)에 있어서 매우 높은 동적 범위들을 지원하는 것이고, 이 사운드 압력 레벨은 흔히 표준 기준 레벨로서의 인간의 청각의 임계치(threshold)와 비교해서 dB로 측정된다. 20마이크로파스칼(μPA)(실효값(root mean square; RMS))의 압력 레벨에서의 가청(audibility)의 하한은 0 dBSPL의 SPL로 정의된다. 사운드 레벨(sound level) 측정들은 이 레벨에 대하여 행해질 수 있다. 예를 들어, 1 Pa(rms)의 압력 레벨은 94 dBSPL의 SPL과 같다. SPL 상한은 명확하게 정의되지 않을 수 있고 원하는 애플리케이션 범위에 좌우될 수 있다. 오디오 시스템들 또는 마이크로폰 시스템들을 제작하는 것에 대한 하나의 문제는 전력 소비가 적으면서 큰 동적 범위들을 수용하는 아키텍처들을 제공하는 것이다. 그러므로, 고 SPL 레벨들을 효율적으로 프로세싱하는 오디오 시스템들 및 구성요소들을 설계할 필요가 있다.

도 1은 개시된 다양한 양태들에 따른 A/D 변환기 시스템을 도시하는 블록도.
도 2은 개시된 다양한 양태들에 따른 오디오 시스템을 도시하는 블록도.
도 3은 개시된 다양한 양태들에 따른 다른 A/D 변조기 시스템을 도시하는 블록도.
도 4는 개시된 다양한 양태들에 따른 입력 전압에 대한 신호 대 잡음(signal to noise) 전력을 도시하는 그래프.
도 5는 개시된 다양한 양태들에 따른 변조기를 도시하는 다른 블록도.
도 6은 개시되는 다양한 양태들에 따른 다른 오디오 시스템들 도시하는 도면.
도 7은 개시되는 다양한 양태들에 따른 시뮬레이션 그래프.
도 8는 개시되는 다양한 양태들에 따른 변조기의 다른 방법을 도시하는 흐름도.

본 발명은 이제 첨부된 도면들을 참조하여 설명될 것이고, 여기서 동일한 참조 번호들은 전체에 걸쳐 동일한 요소들을 칭하는 데 사용되고, 도시된 구조들 및 디바이스들은 반드시 축적대로 도시되는 것은 아니다. 본원에서 사용되는 바와 같이, 용어 "구성요소", "시스템", "인터페이스" 등은 컴퓨터 관련 엔티티(entity), 하드웨어, 소프트웨어(예를 들어, 실행 중인) 및/또는 펌웨어를 언급하도록 의도된다. 예를 들어, 구성요소는 회로, 프로세서, 프로세서 상에서 가동 중인 프로세스, 제어기, 객체, 실행파일, 프로그램, 저장 디바이스, 컴퓨터, 태블릿 PC 및/또는 프로세싱 디바이스를 지니는 모바일 전화기일 수 있다. 실례로, 서버 상에서 가동 중인 애플리케이션 및 서버 또한 구성요소일 수 있다. 하나 이상의 구성요소들은 프로세스 내에 상주할 수 있고, 하나의 구성요소는 하나의 컴퓨터에 국지화되고/되거나 둘 이상의 컴퓨터들 사이에 분포될 수 있다. 본원에서 요소들의 세트 또는 다른 구성요소들의 세트가 언급될 수 있고, 여기서 용어 "세트"는 "하나 이상의"로서 해석될 수 있다.

더욱이, 이 구성요소들은 예를 들어 모듈에서와 같이, 내부에 다양한 데이터 구조들이 저장되도록 하는 다양한 컴퓨터 판독 가능 저장 매체로부터 실행될 수 있다. 구성요소들은 예를 들어, 하나 이상의 데이터 패킷들(예를 들어, 신호를 통해 국지 시스템, 분산형 시스템 내의 다른 구성요소와, 그리고/또는 인터넷, 근거리 네트워크(local area network), 광대역 네트워크(wide area network)와 같은 네트워크 또는 유사한 네트워크에 걸쳐 다른 시스템들과 상호 작용하는 하나의 구성요소로부터의 데이터)을 지니는 신호에 따라 국지 및/또는 원격 프로세스들을 통해 통신할 수 있다.

다른 예로서, 구성요소는 전기 또는 전자 회로에 의해 동작되는 기계 부품들에 의해 제공되는 특정 기능을 가지는 장치일 수 있고, 여기서 전기 또는 전자 회로는 하나 이상의 프로세서들에 의해 실행되는 소프트웨어 애플리케이션 또는 펌웨어 애플리케이션에 의해 동작될 수 있다. 하나 이상의 프로세서들은 장치 내부 또는 외부에 있을 수 있고 소프트웨어 또는 펌웨어 애플리케이션의 적어도 일부를 실행할 수 있다. 또 다른 예로서, 구성요소는 기계적 부분들 없이 전자 구성요소들을 통해 특정 기능을 제공하는 장치일 수 있고; 전자 구성요소들은 이 전자 구성요소들의 기능을 적어도 부분적으로 부여하는 소프트웨어 및/또는 펌웨어를 실행하기 위해 내부에 하나 이상의 프로세서들을 포함할 수 있다.

단어 예시적인을 사용하는 것은 개념들을 구체적인 방식으로 제공하기 위하여 의도된다. 본 명세서에서 사용되는 바와 같이, 용어 "또는"은 배타적 "또는"이라기 보다는 오히려 포함적 "또는"을 의미하는 것으로 의도된다. 즉, 달리 명시되지 않으면, 또는 상황으로부터 명백하지 않으면, "X는 A 또는 B를 이용한다"는 자연 포함 순열들 중의 임의의 순열을 의미하는 것으로 의도된다. 즉, X가 A를 이용하거나; X가 B를 이용하거나; 또는 X가 A 및 B 모두를 이용하면, "X는 A 또는 B를 이용한다"는 상기 경우들 중 임의의 경우 하에서 만족된다. 게다가, 관사들 "a" 및 "an"은 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이 달리 명시되거나 상황으로부터 단수 형태를 지시하는 것이 명백하지 않으면 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다. 더욱이, 용어들 "including", "includes", "having", "has", "with" 또는 이의 변형들이 상세한 설명 및 청구항들에서 사용되는 한, 그와 같은 용어들은 용어 "comprising"과 유사한 방식으로 포함하는 것으로 의도된다.

오디오 구성요소들을 큰 동적 범위들로 그리고 저전력으로 작동시키기 위하여 상술한 오디오 시스템들의 결점들을 고려하면, 고 입력 레벨들에서 이상적인 변환기의 신호 대 잡음 및 왜곡 비(signal-to-noise-and-distortion ratio; SNDR)에 대하여 이론적으로 획득 가능한 SNDR보다 동일한 신호 레벨들에서 더 낮은 SNDR을 용이하게 하기 위하여 잡음 및 왜곡에서의 절충(compromise)들을 발생시키는 오디오 시스템, 스위치형 커패시터 변조기 또는 아날로그-디지털 변환기(ADC)가 기술된다. 예를 들어, 오디오 시스템의 스위치형 커패시터 변조기는 아날로그 입력 신호와 같은 입력 신호를 수신하고 이 입력을 변조된 디지털 출력으로 변조하는 변조 경로를 포함한다. 피드백 경로는 변조된 출력을 변조기 경로의 입력 단자에 연결시킨다. 부동 전압원 피드백 디지털-아날로그 변환기(DAC)는 부동 전압원을 아날로그 입력에서의 입력 스윙(input swing)의 함수로서 생성하도록 구성한다. DAC는 디지털 출력으로부터의 제어 신호 및 입력 신호 값에 기초하여 부동 전압을 피드백 또는 슬라이딩 전압(sliding voltage)으로서 수정한다. 피드백 전압은 부동 전압으로서 변조기 경로에 제공되고 합산 노드(summing node)에서 입력 신호 스윙들을 최소화하기 위해 DAC에 의해 동적으로 조정된다. 예를 들어, 입력 신호 전압이 진폭 값에 있어 증가하는 것에 응답하여, 피드백 전압이 증가되고 합산 노드에서 피드백 DAC에 의해 네거티브 피드백이 인가된다.

고 동적 범위 시스템은 더 높은 입력 신호 레벨들에서 큰 SNDR을 자주 요구하지 않는다. 음향 시스템(acoustic system)들은 통상적으로 예를 들어, 110 dBSPL 이상의 SPL 레벨들에서 큰 SNDR을 요구하지 않는다. 개시되는 시스템들은 따라서 주로 아날로그 잡음으로 인한 획득될 수 있는 SNR을 절충하도록 동작할 수 있다. 사람의 청각 인식으로 인해, 120 dBSPL 이상의 SPL 레벨들에서의 전 고조파 왜곡(total harmonic distortion; THD)과 같은 상대적으로 큰 왜곡 레벨들이 허용될 수 있고, 이로 인해 오디오 시스템에 대한 추가적인 최적화들이 가능하다. 본 발명의 추가 양태들 및 세부사항들은 도면들을 참조하여 더 후술된다.

도 1은 기술된 다양한 양태들에 따라 피드백 전압을 위해 변조기 경로로의 부동 전압원을 생성하는 A/D 변조기 시스템의 하나의 예를 도시한다. 변조기 시스템(100)은 수신된 것보다 현저하게 더 작은 신호 값을 변조기 경로(102)의 입력에 제공하기 위해 아날로그 입력(110)에서의 큰 전압 스윙들을 합산 노드(108)에서 완화시킴으로써 DAC(106)를 통하여 이 스윙들을 수용하도록 동작한다. 변조기 시스템(100)은 변조기 경로(102) 및 피드백 경로(104)가 있는 변조 신호 출력(112)을 생성하기 위해 1 비트 또는 더 많은 비트들을 동시에(대략 동일한 시간에) 프로세싱하도록 동작할 수 있는 델타 시그마(delta-sigma) 변조기와 같은 변조기 또는 다른 유사한 변조기를 포함한다.

변조기 시스템(100)은 변조기 디바이스를 형성하도록 변조기 경로(102) 및 피드백 경로(104)를 포함하고, 이 변조기 디바이스는 아날로그 신호들을 디지털 신호들로 인코딩하는 것을 용이하게 하기 위해 각각의 경로 내에 있는 하나 이상의 변조기 구성요소들에 의한 인코딩 프로세스들의 일부로서 변조된 디지털 출력(112)을 생성하는 기능을 행한다. 시스템(100)의 각각의 경로인 변조기 경로(102) 및 피드백(104)은 변조된 디지털 출력(112)을 생성하기 위해 아날로그 입력(110)을 변환, 형상화, 필터링, 샘플링 또는 변조하는 경로들 또는 통신 채널들 내에서 결합되는 변조 구성요소들을 포함한다. 이 경로들은 프로세싱을 위해 서로 유사한 구성요소들을 포함할 수 있는 하나 이상의 통신 채널들 또는 통신 파이프라인들을 포함할 수 있다.

아날로그 입력(110)은 마이크로 전기기계 센서(microelectromechanical sensor; MEMS), 음향 센서 또는 다른 유사한 센서 구성요소와 같은 센서에 의해 오디오 소스로부터의 오디오 신호를, 또는 이후에 더 기술되고 설명되는 바와 같이 버퍼링된 센서 신호를 검출하는 것에 따라 변하는 연속 오디오 파(audio wave)와 같은 오디오 신호에 비례할 수 있다. 그와 같은 변조기 시스템(100)과의 결합은 예를 들어, 모바일 전화기, 태블릿 또는 노트북 PC 또는 다른 유사한 디바이스와 같은 모바일 디바이스에서의 오디오 레코딩에 사용되는 디지털 마이크로폰을 형성한다. 그러므로, 마이크로폰은 140 dBSPL 이상만큼 높은 SPL들로 동작하도록 구성될 수 있고, 예를 들어, 시스템 마이크로제어기 유닛에 디지털 출력(112)을 전달할 수 있다. 센서 디바이스(일렉트릿(electret) 또는 MEMS 마이크로폰)와 결합될 시에, ASIC(도시되지 않음)에서 MEMS 출력 또는 다른 센서 출력을 버퍼링하기 위해 시스템(100) 및 아날로그 프로세싱 블록을 통합함으로써 그와 같은 오디오 시스템의 신호 판독 및 아날로그-디지털 변환이 수행될 수 있다.

하나의 양태에서, 약 140 dBSPL의 최대 SPL은 변조기(100)를 통해 달성될 수 있고, 마이크로폰에 대한 동적 범위 타깃(target)은 예를 들어 대략 140 dB일 수 있다. 이 타깃은 예를 들어 더 낮은 SPL 레벨들에서 어느 정도의 잡음이 허용되도록 완화되는 것과 같이 증가 또는 감소로서 동적으로 변할 수 있다. 시스템(100)을 포함하는 마이크로폰 디바이스들은 예를 들어, 94 dBSPL(1Pa)의 SPL에 대해, 66 dB를 초과하는 신호 대 잡음비(signal-to-noise ratio; SNR)를 전달할 수 있다. 이 SNR의 경우, 최저의 검출 가능 SPL은 예를 들어 약 140 dBSPL의 최대 입력 레벨을 가지는 약 112 dB의 동적 범위에 대응하는 28 dBSPL일 수 있다. 당업자가 인식할 수 있는 바와 같이 다른 범위들 또한 구상된다.

피드백 경로(104)는 합산 노드(108)를 통해 아날로그 입력(110)에 그리고 변조된 디지털 출력(112)에 결합되고 잡음 전력에서의 절충들이 허용되는 SNR 레벨들 상으로 사전 결정된 임계치를 제공하도록 동작할 수 있다. 예를 들어, DAC(106)는 입력 전압 스윙들의 함수로서 입력 신호들에 동적으로 영향을 주도록 동작하는 합산 노드(108)를 통해 피드백 경로(104)를 변조기 경로(102)에 통합한다. 전압 모드 조작을 취하여, DAC(106)는 변조기 경로(102)로의 전압원으로 동작하도록 구성되고 합산 노드 전압 값(예를 들어, 진폭)을 변조된 디지털 출력(112)의 함수로서 시프트(shift)하는 합산 노드(108)로의 피드백 전압(Vfeedback)을 생성한다.

DAC(106)는 피드백 전압(Vfeedback)을 변조 출력(112)의 함수로서 조정하도록 동작하고, 이는 합산 노드(108)를 통해 아날로그 입력(110)에서의 아날로그 신호의 전압 값 또는 전압 스윙을 더 반영한다. 예를 들어, 입력 신호 전압의 값이 증가하면, 부동 전압이 증가되고 네거티브 피드백 전압이 DAC(106)에 의해 생성되고 변조된 디지털 출력(112)의 피드백의 결과로서 합산 노드(108)를 통해 변조기 경로(102)로 인가된다. 게다가, 입력 전압이 감소하거나 음이 되면, DAC(106)는 예를 들어, 변조기 경로(102)의 입력에서 전압 신호를 유지하도록 구성되는 값을 포함하는 네거티브 피드백 전압을 생성하도록 동작할 수 있다.

DAC(106)는 아날로그 입력(110)에서의 아날로그 신호의 신호 값(아날로그 입력 전압)에 좌우되는 아날로그 잡음 및 왜곡 기여도가 발생하는 것을 용이하게 할 수 있으므로 약 100 이상의 dBSPL(예를 들어, 112 dB)에서 SNR을 절충하거나 또는 약 104 이상의 dBSPL에서 THD를 절충함에 의한 것과 같이 더 높은 입력 신호 레벨들에서 변조 출력(112)의 SNDR(THD)/SNR 레벨들을 절충할 수 있다. 이에 따라, DAC(106)는 입력 신호 전력이 증가함에 따라 SDNR/SNR 레벨들이 조속기(governor)에 의해 제공되거나 또는 레벨의 증가로부터 부분적으로 억제되도록 SNDR/SNR 레벨들에 대해 세팅되는 캡(cap) 또는 제한을 미리 결정하도록 구성된다. 예를 들어, SDNR/SNR의 캡은 약 -36 dBfullscale(dBFS)에서와 같은 특정한 입력 전압 전력 레벨에서 DAC에 의해 생성될 수 있다. DAC(106)에 의해 제공되는 캡 또는 제한은 그러므로 SDNR/SNR이 이 기준 레벨들을 넘어 더 증가하는 것을 억제하거나 조절(moderate)할 수 있다. 그러므로 신호 전력이 증가할 때 잡음 전력 또는 THD가 증가하는 것이 허용되고, 이는 SNDR/SNR 레벨들을 낮추거나 지연시키도록 동작한다. 이 절충들은 예를 들어, 아래에서 더 상세히 기술되고 입력 신호 레벨들이 사전 결정된 임계치 위로 상승하거나 이 사전 결정된 임계치를 만족할 때 SNDR, THD 또는 SNR의 레벨들의 선형 증가의 상한을 두거나 이 선형 증가를 완화시키거나 또는 줄이도록 동작할 수 있다.

게다가, 임계치는 하나 이상의 사전 결정된 기준에 따른 변조기(100)의 적용예에 따라 선택될 수 있다. 예를 들어, 음향 인가 또는 시스템 특정 기준 레벨, 예를 들어 94 dBSPL와 같은 하나의 적용예에 기초하여, 임계치는 SNDR/SNR가 이 임계치 위로 증가하는 것이 절충되도록, 이 기준 레벨 위로 여유를 두고, 예를 들어, 104 dBSPL로 세팅될 수 있다.

이제 도 2를 참조하면, 기술된 다양한 양태들에 따른 고 동적 신호 범위들의 변조를 용이하게 하도록 동작하는 예시의 오디오 시스템(200)이 도시된다. 오디오 시스템(200)은 오디오 디바이스의 오디오 구성요소들을 구현할 수 있고, 이는 레코딩 디바이스(예를 들어, 마이크로폰, 디지털 레코더 등), 프로세서 및 메모리를 구비하는 컴퓨터 시스템, 모바일 디바이스 또는 오디오 범위 내에서 사운드 레코딩 및 통신들을 동작하도록 구성되는 유사한 디바이스를 포함할 수 있다. 오디오 시스템(200)은 추가 구성요소화 함께 상술한 변조기 구성요소들을 포함한다.

오디오 시스템(200)은 예를 들어, 실리콘 마이크로폰(silicon microphone; SIMIC)(202) 또는 다른 사운드 검출 변조 디바이스, 수신 구성요소 또는 코덱(208)이 있는 클라이언트 측 구성요소를 포함할 수 있다. 실리콘 마이크로폰이 논의될지라도, 오디오 신호들을 검출하는 다른 마이크로폰 유형들 또는 오디오 디바이스들이 또한 당업자가 인식할 수 있는 바와 같이 구상된다. SIMIC(202)는 예를 들어, 다이아프램(diaphragm) 또는 멤브레인(membrane)에 작용하는 오디오 신호들로부터 차동(예를 들어, 전압 또는 신호 차동)이 발생하는 결과를 일으키는 멤브레인의 변화에 따라 아날로그 신호를 생성하도록 동작하는 예를 들어, 음향 센서 또는 MEMS 구성요소(204)와 같은 센서 구성요소를 포함한다. 센서(204)는 입력 전압 신호들을 주문형 반도체(application specific integrated circuit; ASIC)(206)에 제공하도록 동작할 수 있다. ASIC(206)는 신호 판독 및 아날로그-디지털 변환을 수행하기 위해 입력에서 전압 신호들을 수신하도록 동작한다. ASIC(206)는 저 전력 소비 레벨들에서 큰 동적 신호 범위를 처리하도록 동작한다. ASIC(206)는 예를 들어, MEMS 신호 또는 다른 센서 신호를 버퍼링하기 위하여, 예를 들어, 고 임피던스 바이어싱 네트워크 및 버퍼, 증폭기 또는 감쇠기를 포함하는 인터페이스 회로(208)를 통해 센서 구성요소(204)로부터 신호들을 프로세싱한다. 전압 스윙에서의 제약들은 예를 들어, 아래에서 더 논의되는 정격(regulated) 공급 전압의 내부 증배를 사용함으로써 MEMS 인터페이스 회로의 공급 레벨을 충분히 높게 세팅함으로써 극복될 수 있다. ASIC(206)는 고 SPL 레벨들에서 SNR/SNDR을 절충함으로써 이 더 높은 레벨들 또는 증가하는 전압 스윙에 응답한다.

ASIC(206) 및 센서 구성요소(204)는 단일 음향 패키지 내에 통합될 수 있다. ASIC는 단일점일 수 있는 신호들 또는 상이한 극성들에 대해 상이한 신호 경로들을 가지는 차동 신호를 수신하고, 여기서 센서 구성요소(204)는 신호들을 감지하기 위해 각각 단일 플레이트 또는 이중 플레이트 MEMS일 수 있다.

하나의 양태에서, ASIC(206)는 전 동적 범위를 포괄하기 위해 변조기 경로(102)로의 피드백 구성요소로서 동작하는 단일 DAC(106)를 포함한다. 변조기 경로(102) 및 DAC(106)가 있는 피드백 경로(104)는 센서 디바이스 신호들을 상이한 SPL 신호 레벨들의 함수로서 프로세싱하는 것을 용이하게 하고 따라서 수신되는 입력에 기초하여 전체 범위들을 동적으로 또는 실시간으로 프로세싱하는 것을 수용하기 위해 A/D 시스템 또는 변조기(예를 들어, 델타 시그마 변조기)를 형성한다. 이 방식에서, 단일 변조기 경로(102)뿐만 아니라 변조기 경로(102) 내의 단일 ADC 구성요소만이 고 SPL 레벨들 및 저 SPL 레벨들 모두를 프로세싱하고 MEMS 신호의 변화들 또는 스윙들에 적응하는데 사용된다. 그러므로, 단일 변조기(100)는 저 입력 신호 레벨들에서 고 SNR을 제공하고 고 신호 레벨들에서 충분한 THD 및 SNR를 제공하면서 전 동적 범위, 예를 들어, 112 dB를 프로세싱하는데 충분하다. 반대로, 시스템들은 고 동적 범위를 처리하기 위해 하나 이상의 ADC, 예를 들어, 병렬 접속되는 저 및 고 이득 ADC를 포함할 수 있다. 다수의 신호 경로들(병렬의 ADC들) 및 하나에서 다른 하나로의 핸드오버(handover)들을 회피함으로써, 그와 같은 ADC 구조들에 구축되어 있는 시스템들(예를 들어, 오디오 시스템들)에서 허용되지 않는 ADC 에러들(예를 들어, 동적 오프셋 변화들 또는 결함들)이 회피될 수 있다. 변조기 경로(102) 내에서 다수의 접속들 또는 신호 경로들은 단일 DAC(106) 및 합산 노드(108)가 있는 프로세싱 피드백(피드백 경로(104))에서의 다양한 SPL 레벨들에 동적으로 적응하면서 단일 ADC(또는 양자화기(quantizer))로 이어질 수 있다. 게다가, ASIC(206) 또는 CODEC(208)의 DSP(210)에 있는 스위치 또는 다수의 단자들을 통한 하나의 ADC 또는 하나의 경로로부터 다른 ADC 또는 경로로의 핸드오버들은 사용되지 않는다. 그러므로, 피드백 경로(104) 내의 DAC(106)에 의해 아날로그 입력 신호들의 프로세싱을 동적으로 조정하면서, 신호를 프로세싱하기 위하여 변조 경로(102)를 따라 단일 데이터 스트림 또는 데이터 파이프라인이 제공된다.

상술한 바와 같이, 변조기 경로(102) 및 피드백 경로(104)의 DAC(106)는 센서 구성요소(204)로부터의 센서 디바이스 신호들을 상이한 SPL 신호 레벨들의 함수로서 프로세싱한다. 예를 들어, 저 신호 레벨은 그러한 수신되는 신호들이 특정한 기준점에 있거나 이 기준점 아래에서 수신되는 것으로 규정될 수 있고, 반면에 고 신호 레벨은 기준점에 있거나 이 기준점 위에 있는 것으로 간주된다. 기준점은 진폭(예를 들어, 전압 진폭 또는 다른 진폭)과 같은 신호 값에 대한 임계 레벨로서 규정될 수 있다. 임계 레벨은 예를 들어, dBFS 단위들인, 즉, ADC의 전체 스케일(full-scale) 레벨에 관한 입력 신호 전력 임계치일 수 있다. 이 기준점 위로, 그리고 약, 예를 들어, 6 또는 10 dB의 추가 여유를 가지고, 획득될 수 있는 SNR의 저하 및/또는 증가된 왜곡(THD)이 허용될 수 있다. 기준점은 전형적으로 기술된 시스템의 적용예에 의해 규정되고, 예를 들어, 음향 시스템에서 1 Pa(94 dBSPL)와 동일한 사운드 압력은 1 공통 기준 레벨이다. 그러므로, 왜곡 및/또는 잡음에 있어서의 절충들은 예를 들어, 100 dBSPL 또는 104 dBSPL 위의 SPL 레벨들에서 적용되므로 입력 신호 진폭의 증가에 의한 일정한 잡음 전력 및 최소 왜곡을 원하는 시스템들과는 대조적으로 SNDR/SNR을 하위 레벨들로 상한을 정함으로써, 결과적으로 SNR 및/또는 SNDR의 정적 증가를 가져올 수 있다.

이제 도 3을 참조하면, 기술되는 다양한 양태들에 따라 A/D 변조기 시스템이 더 상세하게 도시된다. 변조기 시스템(300)은 루프 필터(loop filter)(302) 및 아날로그-디지털 변환기(양자화기)(304)를 가지는 변조기 경로(102)를 포함한다. 피드백 경로(104)는 합산 노드(108)와 함께 단일 합산 구성요소(303)로 통합되는 피드백 DAC(106)에 대해 제어 신호들을 생성하는 변조기 코드 구성요소(314)를 포함한다. 그 안에서, DAC(106)는 제 1 전류원(306) 및 제 2 전류원(308)을 포함한다. 하나의 양태에서, DAC(106)는 알 시프트(R-shift) 디지털-아날로그 변환기를 포함할 수 있고, 여기서 DAC(106)는 복수의 저항들과 함께 사용되는 정전원 공급 전류를 가질 수 있다. DAC(106)는 다양한 전압 레벨들을 변조기 코드 구성요소(314)에 의해 스위치 제어 신호로 변환되는 변조기 출력 코드(M)의 상태의 함수로서 생성하기 위해 DAC 저항들에 접속되는 복수의 스위치(312)을 더 포함한다. 이 전압 레벨들은 예를 들어, 계단 함수에 따라 증가 또는 감소될 수 있다. DAC(106)는 하나 이상의 상이한 전압 레벨들을 피드백 경로(104)를 따라 수신되는 디지털 신호(M)의 함수로서 제공하기 위해 저항들의 스트링(string)을 형성하는 저항의 세트(310) 및 저항들(310)을 제어하는 스위치들(312)의 세트를 더 포함한다.

제 1 전류원(306)은 정 시프트 전류원으로서 구성될 수 있고, 제 2 전류원(308)은 정전류 싱크(sink)일 수 있다. DAC(106)는 하나 이상의 저항 경로들이 입력 전압으로부터 공제되는 피드백 전압을 세팅하여 그 결과에 따른 신호를 합산 신호 또는 합산 노드 전압(S)으로 제공할 수 있도록 하거나 이 하나 이상의 저항 경로들을 동적으로 수정하는 부동 전압원 알-시프트 피드백 DAC로서 구성된다. 전류는 2개의 전류원들(Ishift)(306 및 308)에 의해 제공될 수 있다. 하나의 양태에서, 전류들(Ishift)는 서로 같거나, 똑같거나, 유사하거나 대략 동일하다. 아날로그 입력(110)은 두 전류원들(306 및 308) 사이에서 연결되어 있는 저항 스트링(310)의 중심 또는 대략 중심에 접속될 수 있다; 비록 단일 저항으로 도시될지라도, 저항 스트링(310)은 하나 이상의 저항들을 저항의 세트로서 포함할 수 있다. 스위치들(312)은 저항 스트링의 탭들에 접속되고 변조기 코드 구성요소에 의해 제어 신호(M)의 함수로서 제어된다.

아날로그 입력(110)은 저항 스트링(310)의 상부에서 소스화된 전류(306)가 저항 스트링(310)의 하부로 싱크되므로 바로 로딩되는 것이 방지될 수 있다. 스위치들(312)이 변조기 코드 구성요소(314)에 의해 조정되는 것을 통해, 변조기(300)에 의해 아날로그 입력 노드 또는 단자(110)에 대한 신호 오프셋의 선택이 달성된다. 이 오프셋은 예를 들어, 시프트 전류(Ishift) 및 예를 들어, 스위칭 복합체(312)의 선택된 출력 탭(318) 및 중앙 탭(316) 사이와 같은 저항 스트링(310)의 총 레지스턴스(resistance)의 함수로서 용이해지거나 수정되는 전압 오프셋을 포함할 수 있다. 스위치들은 전압 변경을 위해 구성되도록 선택되는 저항들에 따라 출력 탭(318)의 위치를 제어하도록 수정될 수 있다.

아날로그 입력(110)에 접속되는 중앙 탭(316) 및 선택되는 출력 탭(318) 사이의 레지스턴스는 원하는 피드백 전압(Vfeedback)의 값에 좌우되고 이 값의 함수이다. DAC(106)에 의해 생성되는 바에 따른 피드백 전압 값이 직렬 접속된 저항들에 의해 더 높은 오프셋 쪽으로 단조적으로 증가하므로, 큰 전압 오프셋을 생성하는 데에는 작은 시프트 전류(Ishift)가 충분하다. 저항 스트링(310)의 저항들은 선형으로 증가하게 되는 단위 저항들을 포함하지만, 대안으로 또는 추가로 설계 사양들에 따라 탭들 사이의 전압의 비선형 증가를 형성하도록 값이 상이할 수 있다. 더욱이, 시프트 전류는 공급 VDD 상에서 일정한 부하로서 동작하므로, 특히 더 높은 동적 범위가 지원되는 경우들에서, 칩상(on-chip) 생성(전하 펌핑(pumping)되는) 공급원들을 사용하는 것이 가능하다.

예를 들어, 합산 구성요소(303)로의 공급 전압들이 인터페이스 구성요소(208)(예를 들어, MEMS 인터페이스 구성요소)에서 또한 사용되는 경우, 가능한 전체 스케일 입력 전압이 적어도 2배가 되도록 하기 위해 이 동일한 공급 전압은 약 2.7 V 이상으로 증가될 수 있다. 그러나, 피드백 DAC(106)는 합산 노드(S)에서의 전압 레벨들을 변조 경로(102)에 의해 프로세싱될 변경 또는 슬라이딩(sliding) 변수로서의 더 적은 전압 신호로 떨어뜨림으로써 사운드 압력 레벨의 증가로 발생하는 고 입력 전압 스윙을 완화한다. 그러므로, 변조기 경로(102)에는 훨씬 더 작은 전압들(예를 들어, 1.5V)이 공급될 수 있다. 그러므로, 전압 레벨들이 노드(S)에서의 전압 스윙들을 처리하는 데 있어서 이 전압 레벨들이 조절되는 것을 보장하면서, 더 낮은 전력 소비가 용이해질 수 있다.

하나의 양태에서, 변조기 경로(102) 및 피드백 경로(104)는 입력 신호(110)에 직렬인 DAC(106)의 저항 스트링(310)의 레지스턴스가 변조된 디지털 출력(112)의 함수임을 보장하도록 구성되는 변조기를 형성한다. 총 레지스턴스는 더 큰 입력 신호 값들(양 또는 음)에 따라 증가하고 하나 이상의 레지스턴스 구성요소들을 입력(110) 및 변조기 경로(102)와 직렬로 놓음으로써 DAC(106)에 의해 동적으로 변경된다. 그러므로, DAC(106)에 의해 일어나는 잡음은 일정하지 않고, 오히려 입력 신호 의존성(dependency)에 따라 변한다. 약 100 이상의 dBSPL에서와 같은 더 높은 신호 레벨들에서는 더 낮은 레벨들에서보다 DAC(106)에 의해 더 많은 잡음이 발생될 수 있다. 예를 들어, 변조기 시스템(300)은 임계치 또는 레벨 위와 같은 더 높은 입력 신호들에서 SNR 및/또는 SNDR(THD)를 절충하도록 동작할 수 있고, 여기서 임계 레벨은 변조기 시스템의 전체 스케일 레벨에 대하여 규정될 수 있다. 예를 들어, 잡음 기준이 1Pa 사운드 압력(ADC의 전체 스케일에 적용되는 94 dBSPL 또는 -46 dBFS)으로 주어지면, DAC 잡음이 증가되는 것이 허용되는 임계 레벨이 세팅될 수 있다(예를 들어, 94 dBSPL 위로 10 dB). 이것은 멀티 비트 변조기 경로가 단일 비트 동작 중이도록 DAC(106)의 충분히 큰 LSB 전압 레벨을 선택함으로써(즉, 104 dBSPL 아래의 신호 레벨들의 경우 단지 LSB 레벨만을 변조기 출력 코드 M(112)에서 토글링(toggling)함으로써) 달성될 수 있다. 시스템(300)은 임계 레벨 위의 SNR(또는 THD)을 절충하도록 동작할 수 있고, 이로 인해 SNR 또는 THD 곡선은 예를 들어, 선형이 아니고 롤오프(roll-off)된다.

다른 양태에서, DAC(106)는 신호들의 스텝마다 동일하거나 유사한 저항들을 사용하는 것에 의한 것과 같이 등거리의 스텝 크기를 제공할 수 있으며, 여기서 잡음은 입력 신호가 선형으로 증가하는 동안 추가되는 저항들의 수의 제곱근으로 증가할 수 있다. 그러므로 유효 SNR은 제곱근 성질에 따라 변하는 것이다. 이는 더 높은 신호 레벨들에서의 SNR의 압축이 DAC(106)에 의해 용이해질 수 있는 도 4와 관련하여 아래에서 도시되고 더 설명된다. 그러므로, 변조기(300) 내의 변조기 경로(102) 및 피드백 경로(104)에서 구현되는 부동 전압원 알 시프트 DAC(106)의 저 전력 소비는 더 큰 입력 레벨들이 일정하거나 또는 동적으로 변경될지라도, 더 큰 신호 입력 레벨들에서의 SNR의 절충에 의해, DAC 구성요소(106)에 의해 가능한 바에 따라 획득될 수 있다. 저항 값들에서의 불가피한 오정합들에 의해, 더 큰 입력 전압을 완화하기 위해 단 2개의 내부 저항들보다 더 많은 저항들이 사용되는 경우, 부동 피드백 전압은 신호 왜곡의 증가로 이어질 수 있는 비이상성을 보일 수 있다. 그와 같은 여건 하에서는 THD가 절충되고 저하된 SNDR가 적용된다.

도 3의 논의를 계속하기 전에, 기술되는 다양한 양태들에 따라 피드백 DAC(106)에 의해 구현될 수 있는 잠재적 절충 시나리오들의 그래프(400)의 예들이 도 4에 도시된다. 그래프(400)는 기술되는 오디오 시스템들 및 특히 예를 들어, 멀티 비트 구성요소들을 더 포함할 수 있는 스위치형 커패시터 변조기들을 위한 구성요소들을 구비하는 오디오 시스템의 구성요소들로 SN(D)R을 절충하기 위한 실시예들을 도시하기 위해 SNR 및 SNDR의 속성들에 대한 논의를 위한 포인트들을 제공한다. 본원에서 기술되는 다양한 구성요소들은 기술된 그와 같은 속성들을 따라 동작할 수 있다.

도 4의 "이상적인 SNR 곡선"은 예를 들어, 본원에서 기술되는 바와 같이 아날로그-디지털 변환기(ADC) 시스템 또는 변조기(300)의 SN(D)R의 이상적인 단조 증가를 dBFS로 제공되는 입력 신호 레벨(예를 들어, 입력 신호(110))의 함수로서 도시한다. 이 이상적인 ADC에서 입력 신호 레벨에 대한 SNDR의 선형 증가는 모든 신호 레벨들에서 그리고 왜곡의 부재 시에서 일정한 잡음 레벨과 관련된다. SN(D)R 축은 이 예에서 도시되는 바와 같이, ADC의 속성들 또는 ADC의 전체 스케일 레벨 0 dBFS에 의해 결정되는 최대 입력 진폭까지 증가된다. 작은 입력 신호들에서, "잡음 우세"라고 라벨링되고 이에 대한 범위들을 나타내는 수평의 양방향 화살표에 의해 표시되는 바와 같이, SNDR에서는 잡음이 우세하다(즉, SNDR = SNR). 높은 신호 레벨들에서 왜곡이 우세하다(즉, SNDR = THD).

변조기 시스템의 잡음 성능(noise performance)은 ADC의 전체 스케일 레벨에 관하여 규정될 수 있는 시스템 특정 기준 레벨(예를 들어, "잡음 기준 레벨")에 관하여 평가될 수 있다. 예를 들어, 1Pa(94 dBSPL)의 사운드 압력에서의 잡음 전력은 기준으로서 사용되고 약 -16 dBFS와 같이 ADC 레벨로 적용된다. 더 높은 동적 범위를 획득하기 위해 입력 신호 전체 스케일 범위가 증가되면, DAC(106) 또는 다른 변조기(300) 구성요소에 의한 여건 또는 기준 등은 -적어도 음향 시스템들에서 "잡음 기준 레벨" 신호의 절대 전력을 일정하게 유지할 수 있을 것이다. 그러므로, 동적 범위를 20 dB만큼 증가시키는 것은 "잡음 기준 레벨" 신호 위치를 -16 dBFS에서 -36 dBFS로 이동시킨다.

하나의 실시예에서, 변조기(300)는 "잡음 기준 레벨" 또는 임계 레벨의 선택에 의해 더 높은 입력 신호 레벨들에서의 SNR 및/또는 SNDR(=THD)의 절충을 용이하게 한다. "SNR 롤오프 곡선"은 그와 같은 시나리오의 하나의 예이고, 이 시나리오에서 DAC(106)는 큰 입력 신호 레벨들에서 잡음을 추가함으로써 획득 가능한 SNR에 캡 또는 조속기를 제공하도록 동작한다. 그와 같은 경우에, 아날로그 잡음 및/또는 THD는 더 높은 신호 레벨들에서 증가하고 있으며 이는 SNDR = THD인 경우 입력 전압이 증가하는 곳에서 SNR(또는 SNDR) 곡선이 억제 또는 롤오프를 나타내도록 한다. 게다가, 기준 레벨 아래의 입력 신호 레벨들에서, 더 높은 레벨들에서 절충된 SN(D)R이 있는 시스템은 "이상적인 SNR 곡선" 및 "SNR 롤오프 곡선"이 유사한 SNDR = SNR을 비 절충 셋업으로 제공하도록 동작한다.

dB SNR 선형 관계는 예를 들어, 아날로그 잡음 전력이 입력 신호 진폭들의 범위 내에서 일정한 것에 응답하여, 변조기(300)에 의해 획득될 수 있다. 개시된 양태들에서, 변조기(300)는 ADC의(변조기의) 양자화 잡음이 심지어 저 입력 레벨들에서도 입력 단자에서의 아날로그 잡음보다 현저하게 더 낮은 것을 보장하도록 구성될 수 있다. 변조 시스템의 동적 범위가 더 높으면 높을수록, 더 높은 입력 레벨 에서 왜곡이 우세하기 시작하고 SNDR = THD가 되므로 "이상적인 SNR 곡선" SNR 관계를 획득하는 것이 더 복잡하게 된다. 변조기 기준 전압들을 증가시킴으로써(예를 들어, 절대값에서) 동적 범위가 연장되면, 양자화 잡음의 전력 또한 증가하고 어떤 동적 범위에서는 양자화 잡음이 낮은 입력 신호 레벨들에 있는 아날로그 잡음보다 우세하다. 이 문제는 고 비트 카운트(bit count) 변조기 구조들의 선택에 의해, 즉, 4, 5 또는 심지어 6 비트 출력 코드들(M)(112)이 있는 멀티 비트 델타 시그마(delta-sigma) 변조기들을 사용하여 극복될 수 있다. 그러므로, 모든 신호 레벨들에서의 양자화 잡음이 아날로그 잡음에 현저히 아래에 있는 것이 보장될 수 있다.

다시 도 3을 참조하면, 적절하게 중앙에 있을 때 A/D 변조기 시스템(300)은 신호 레벨들에서 또는 임계 레벨 아래에서, 예를 들어 "잡음 기준 레벨" 위 약 10 dB에서 단일 비트 모드로, 그리고 임계치 위의 입력 레벨들에서 멀티 비트 모드로 동작할 수 있다. 단일 비트 동작 모드에서, 직렬 레지스턴스의 양은 일정하고 최소로 유지될 수 있다(예를 들어, 1 킬로옴 등의 레지스턴스). 여기서, SNR은 신호 레벨이 증가하면 선형의 dB 증가를 따른다. 게다가, 작은 입력 신호들에 대한 직렬 레지스턴스 값은 단지 중앙으로부터의 제 1 선택(레지스턴스 레벨) 포인트 상승 및 제 1 선택 레지스턴스 포인트 하향만이 선택되므로 매우 작을 수 있다. 2 kΩ 이하의 단위 저항들은 큰 AC 입력 전류로 이어지거나 작은 시프트 전류들(Ishift)를 유지하지 않으면서 변조기 코드 구성요소(314)에 의해 스위치들(312)의 제어에 의해 실현 가능하게 선택될 수 있다. 더욱이, 차동 배열에서 1/2 최하위 비트(least significant bit; LSB) 저항 유닛만이 예를 들어, 3 dB 잡음 개선과 같은 추가 증분 개선으로 이어지는 모든 신호 입력에 직렬이다. 남은 회로 잡음에 추가되는 잡음의 추가량은 그러므로 작고, 심지어 고 비트 카운트 멀티 비트 변조기들(300)의 경우에도 그러하다.

예를 들어, 잡음 기준 레벨에 미세하게 위로 세팅되는 임계치에서 또는 그 아래인 작은 신호 레벨들에서, 멀티 비트 변조기(300)는 단일 비트 모드에서 동작하고 DAC(106)에서 완전한 선형성을 획득할 수 있다. 추가 코드들이 더 높은 신호 레벨들에서 사용되면, THD는 알 시프트 DAC(106)의 전달 곡선에서의 비 이상성들로 인해 영향을 받는다. 그러나, 큰 신호 레벨에서의 60 내지 70 dB의 THD가 애플리케이션에 충분하면, 부동 전압원 피드백 DAC로서의 DAC(106)는 저항 스트링(310)에 있는 저항 유닛들의 정합에 기초하여 설계될 수 있다.

일정한 잡음 레벨 및 무시할만한 왜곡이 있는 이상적인 ADC는 도 4에서 "이상적인 SNR 곡선"이라 하는 SNR 특성을 획득한다. 그와 같은 ADC들의 구현은 전형적으로 입력 신호 범위의 배가(doubling)마다 4배의 전력 증가를 필요로 할 수 있다. 예를 들어, 전체 스케일 레벨이 120 dBSP이고 450μA의 전력 소비가 있는 ADC를 고려하면, 필요한 전력 공급 전류는 하나의 상수가 취해지는 경우, 동적 범위가 140 dBSPL에 10배 증가되면 100배 더 높을 것이다. 더 높은 입력 신호 레벨들에서 증가된 잡음 및 왜곡을 견딤으로써, 현저한 전력 절감이 달성되고, 예를 들어, ADC가 10배 더 높은 동적 범위를 지원하면서 단지 2배 더 많은 전력을 소비하도록 할 수 있다.

부동 전압원 알 시프트 DAC로서의 DAC(106)의 다른 파라미터 또는 추가 실시예는 저항 스트링(310)의 저항들이 예를 들어, 변조기 코드 구성요소(314)에 의해 제공되는 변조기 출력 코드의 함수로서 동적으로 선택되는 것이다. 변조기가 전형적으로 임의의 동작점에서 단지 서너 LSB들만을 토글링(toggling)하면, 단지 인접한 스위치들만이 토글링한다. 그러므로 출력에서의 전압 변화량은 상대적으로 작고, 이는 동적 효과들을 제한할 수 있다. 그러므로, 고 비트 카운트 멀티 비트 변조기들은 멀티 비트 ADC, 양자화기 또는 양자화 구성요소(304)에 있어서와 같이 이 전압 스텝들을 최소하는 장점이 있을 수 있다. 더욱이, 고 비트 카운트 멀티 비트 변조기는 예를 들어, 단일 비트 변조기에서의 양자화 잡음을 결정하는 전체 스케일 레벨에 비해 작은 LSB 레벨로 인해 단일 비트 변조기에 비해 우수한 양자화 잡음을 가진다.

변조기 경로(102)는 루프 필터(302) 및 ADC(304)를 포함한다. 아날로그 입력 신호(110)는 예를 들어, 인터페이스(208)에 의해 제공되는 바와 같이, 합산 구성요소(303)(또는 "S")의 출력에서 전압차를 최소화하기 위해 변조기(300)에 의해 프로세싱될 수 있다. 평균적으로, 아날로그 입력 신호는 입력 신호(110)에 직렬로 놓이는 DAC(106)의 출력 값 "D"에 의해, 그리고 DAC 대 ADC(304)의 고정 전달 곡선들로 인해 또한 멀티 비트 ADC(304)의 입력(A)에서의 신호에 의해 '트래킹(tracking)'된다. 추가 비트들을 도입함으로써, 입력 신호 동적 범위가 증가될 수 있다. 아날로그 입력 스윙 및 ADC(304)의 입력 범위 사이의 관계는 DAC(106)의 출력(D) 및 ADC(304)의 입력(A) 사이의 이득에 의해 결정될 수 있다. 그러므로, 멀티 비트 ADC(304)의 입력에서의 신호 스윙은 예를 들어, DAC(106)를 통한 ADC 이득에 비해 더 큰 DAC 이득을 선택함으로써 최소화될 수 있다. 이것은 멀티 비트 ADC(304) 및 루프 필터(302)의 저전압 동작을 가능하게 하고, 예를 들어, 1.5V의 공급이 실현 가능하고, 이는 추가 전압 및 전압 스윙들이 인터페이스 구성요소(예를 들어, MEMS 인터페이스 구성요소)로부터 공급될지라도 전력 소비를 최소화한다. 양자화 잡음의 고주파수 부분에 의해 도입되는 동적요소들을 최소화하기 위해, 변조기(300)는 고 동적 범위에 대해 가능한 고 비트 카운트, 예를 들어 6 비트를 사용할 수 있다.

하나의 양태에서, 멀티 비트 ADC의 전력 효율적인 아키텍처는 변조기 경로(102) 내에 소위 "트래킹 ADC(tracking ADC)" 구조를 제공할 수 있다. 낮은 과 샘플링 비(over sampling ratio; OSR)를 필요로 하는 애플리케이션들의 경우, 트래킹 ADC(304)는 병렬 비교기들(도시되지 않음)의 세트 및 개별 비교기들의 출력 상태를 고려하여 동적으로 조정되는 기준 전압 네트워크를 구비하여 설계될 수 있다. 그와 같은 아키텍처를 사용하여, 멀티 비트 ADC(304)는 예를 들어, 동작을 위해 5개의 비교기들을 포함하면서 최대 6 비트 워드(word) 폭으로 설계될 수 있다.

루프 필터(302)는 합산 노드의 출력을 수신하도록 동작할 수 있으므로 예를 들어, 출력 탭(318)으로부터 DAC 출력을 로딩한다. 이제 도 5를 참조하면, 다양한 양태들에 따라 고 신호 스윙들에서 SDNR을 동적으로 절충하도록 동작하는 변조기(500)의 다른 실시예이다. 변조기(500)는 변조기 경로(102)가 피드백 DAC(106) 및 루프 필터(302) 사이에 연속 시간 버퍼(502)를 더 포함하는 상술한 바와 같은 유사한 구성요소들을 포함한다. 연속 시간 변조기들, 클럭 지터(clock jitter) 의존성 및 루프 필터 계수 변동들의 일부 단점들을 제거하기 위하여, 루프 필터(302)는 스위치형 커패시터 루프 필터(302)를 포함할 수 있다. 이 스위치형 커패시터 구현에서, 루프 필터(302)는 예를 들어, 다수의 적분기들(도시되지 않음)을 포함할 수 있고, 여기서 제 1 적분기의 샘플링 커패시턴스는 각각 단일 또는 이중 샘플링된 시스템들에 있어서, 클럭 사이클당 1회 또는 2회 충전될 수 있는 일정한 커패시턴스 부하에 의해 알-시프트 피드백 DAC(106)의 출력을 로딩한다. 그러나, 저항 스트링(310)의 출력 레지스턴스 및 DAC(106)의 스위치들(318)이 신호 의존적이므로, 샘플링 커패시턴스의 결정은 더 큰 신호 레벨들 및 고 샘플링 레이트들에서 매우 중요할 수 있다. 이에 따라, 연속 시간 버퍼(502)는 결정 문제들을 회피하기 위해 피드백 DAC(106) 및 루프 필터(302) 사이에 선택적으로 삽입될 수 있다. 하나의 실시예에서, 버퍼(502)가 루프 필터(302)의 일부로서 통합될 수 있으므로, 이의 이득 변동들은 그리 중요하지 않고, 하나의 양태에서 버퍼(502)는 예를 들어, 단순한 소스 플로워를 포함할 수 있다.

버퍼(502)의 DC 오프셋 및 저 주파수 잡음(1/f 잡음)은 변조기(500)에서의 쵸핑(chopping) 또는 이중 샘플링 기술들을 적용함으로써 완화될 수 있다. 버퍼(502)가 전력을 소비하는 데 추가될지라도, 이 버퍼는 저전압 전력 공급 도메인에 이미 위치되어 있으므로, 전력 부담이 상대적으로 작다. 버퍼(52)의 도입으로, 루프 필터(302)는 합산 노드(S)와 더 격리된다. 그러므로, 총 변조기(500)의 입력 임피던스는 DC 및 저 주파수들에서는 저항이 매우 높으며 상위의 주파수들에서는 커패시턴스가 상대적으로 작다. 이것은 적당하게 높은 출력 임피던스를 가지는 드라이버들(예를 들어, 전압 드라이버들)로 인터페이스 구성요소(208)를 동작시키는 것을 가능하게 하고, 이는 더 낮은 전력 구현들로 이어져서 공급 전압 생성을 위해 내부 전압 증배 회로들을 사용하는 것을 가능하게 하여 아래에서 더 예시되고 설명되는 바와 같이 훨씬 더 높은 신호 스윙들을 지원한다. 게다가, 입력 스윙들에 응답하여 전압 피드백을 동적으로 제공하는 부동 전압원 알 시프트 DAC(106)는 변조기 경로(102)를 포함하는 멀티 비트 변조기 경로(들)/파이프라인(들)에 있어서와 같이, 고 비트 카운트 설계들에 적용될 수 있다. 달성 가능한 변조기 비트 카운트는 예를 들어, DAC(106)에 의하여 구성되지 않지만, 멀티 비트 ADC(304)에 의해 제한된다. 실제로, 6비트의 비트 카운트가 실체적으로 최대인 것으로 가정될 수 있지만, 다른 그리고 더 높은 비트 카운트들이 구상될 수 있다. 그러므로 또한 매우 큰 입력 전압 레벨들이 지원될 수 있거나, 시스템의 LSB 전압들이 감소되고, 이는 양자화 잡음을 더 감소시킴으로써 토널 작용(tonal behavior)과 같은 가능한 원치 않은 변조기 효과들을 최소화할 수 있다. 스위치형 커패시터 멀티 비트 변조기에 결합되는 부동 전압원 피드백 DAC(106)는 전류 조정 피드백 I-DAC 구조들을 사용하여 연속 시간 변조기들의 다수의 단점들을 극복한다. 강조하면, 변조기(500)로의 입력 전류는 심지어 큰 신호 레벨들에서 매우 작거나 0일 수 있다.

부동 전압원 피드백 DAC(106)에 의해, 단일 비트 동작 시에 DAC(106)(또한 알 시프트 DAC)에 대한 저항 스트링(312)의 작은 직렬 레지스턴스로 인해 작은 기준 레벨들(예를 들어, -46 dBFS) 주변 및 이하가 유지될 수 있는 매우 양호한 SNDR(즉, 아날로그 잡음 및 왜곡)인 매우 높은 동적 범위, 예를 들어, 112 dB를 가지는 입력 신호들을 측정하기 위하여 본원에서 기술되는 변조기(500) 및 변조기 및 시스템들은 단일의 저 전력 고 비트 카운트 멀티 비트 스위치형 커패시터 델타 시그마 변조기를 사용하도록 동작할 수 있다. 표준 고 스윙 연속 시간 멀티 비트 변조기들의 입력 지선(branch)들에서 흐르는 큰 전류들이 특히 고 입력 신호 레벨들에서 방지될 수 있다. 제안되는 회로의 입력 임피던스는 심지어 ADC(300 또는 500)로의 신호(예를 들어, MEMS 신호)를 구동하기 위해 인터페이스 구성요소(208)의 일부로서 간단하고 잡음 효율적인 선 증폭기(pre-amplifier) 설계들이 허용되는 큰 입력 신호 스윙들에서 매우 높을 수 있다.

피드백 전압이 DAC(106)의 레지스턴스 스트링(310)의 레지스턴스의 동적 적응에 의해 생성될 수 있으므로, 작은 시프트 전류가 충분하다. 예를 들어, 2 kΩ의 단위 저항을 사용하여 알 시프트 DAC(106)의 차동 6 비트를 구현할 시에, 27.7㎂의 시프트 전류는 양 지선들에서 3.56(vpkdiff)(차동 피크)의 입력 신호 범위를 지원하는데 충분하다. 이것은 구동 회로들에서 소비되는 전력을 최소화하고 변조기 시스템들의 시스템 전력 최적화를 가능하게 한다.

전력 소비를 최소화하기 위해, 개시되는 변조기들은 예를 들어, 저항 스트링(310) 내에 직렬 레지스턴스들을 추가하는 것으로 인한 더 높은 신호 레벨들에서의 SNR 압축을 포함할 수 있는 절충들, 그리고 DAC 비 이상성들로 인한 더 높은 신호 레벨들에서의 THD의 증가를 용이하게 할 수 있다.

게다가, 변조기(500)의 부동 전압원 피드백 DAC(106)는 신호 입력 레벨들이 임계치에 있거나 임계치 하에 있을 때 변조기 경로(102)에서 단일 비트 모드를 사용하도록 동작할 수 있고, 반면에 상기 임계치 위에서 동작할 때 사용되도록 추가 비트들이 할당된다. 개시되는 변조기의 실시예들은 한 ADC에서 다른 ADC로의 전이 지점에서 SNR에 영향을 미치는 비이상성들을 겪는 이중 ADC(저 이득/고 이득) 셋업들뿐만 아니라 저 아날로그 잡음 전력을 유지하는 데 저 입력 임피던스가 사용되어 회로 구동 입력 신호(110)의 큰 로딩을 초래하는 주요한 단점을 가지는 연속 시간 멀티 비트 시그마 델타/델타 시그마 변조기들을 대체할 수 있다. 그러므로 개시되는 바에 따른 피드백 DAC와 같은 부동 전압원 알 시프트 DAC를 구비하는 스위치형 커패시터 멀티 비트 변조기(500)는 다음과 같은 다양한 장점들을 제공한다:

1. 클럭 지터에 대한 강인성(robustness);

2. 커패시턴스 정합에 기초하여 강인한 변조기 계수들의 세팅;

3. 입력 신호 구동기의 설계 시에 최대 유연성을 가능하게 하는 매우 높은 변조기 입력 임피던스;

4. 델타 시그마 변조기의 루프 필터의 입력에 있는 합산 노드 "S"에서 'AC-GND'를 유지하기 위해 매우 큰 입력 신호들에서 필요한 고 전압 오프셋들을 생성하기 위한 매우 낮은 전력 소비;

5. 입력 신호 레벨과 관계 없는 입력 드라이버 부하;

6. 매우 작은 직렬 레지스턴스 및 고도로 축퇴된(degenerated) 전류원들로 인한 소에서 중간의 큰 신호들에서의 작은 추가 회로 잡음;

7. 멀티 비트 변조기가 단일비트 모드에서 동작하고 있는 소에서 중간의 큰 신호에서 매우 양호한 선형성 및 잡음; 및

8. 디바이스 정합에 의해 단독으로 획득되는 더 높은 입력 신호 레벨들에서 60 dB를 초과하는 THD.

이제 도 6을 참조하면, 하나의 예에 따른 차동 오디오 시스템(600)의 다른 예가 도시된다. 시스템(600)은 상승하는 입력 신호 레벨에 의해 SN(D)R 및 저 THD의 연속 이득이 없는 시스템에서 허용될 수 있는 상술한 절충들을 동작할 수 있다. 시스템(600)은 -46 dBFS의 ADC 판독으로 매핑되는 94 dBSPL의 기준 레벨 및 최대 140 dBSPL의 입력 범위일 때, 약 104 dBSPL 아래의 소 대 중 대 대 신호 레벨에서 상대적으로 양호한 THD, 예를 들어, < 0.1%(-60 dB) 및 SNR(> 66 dB)로 동작할 수 있고, 여기서 ~ 110 dBSPL 이상의 SPL들에서 THD는 증가할 수 있고 120 dBSPL에서 낮은 % 타깃 범위에 있는 THD는 허용 가능하다. 전체 스케일 140 dBSPL에서 THD는 20%에 이를 수 있고, 여기서 이 값들은 부동 전압원 알 시프트 DAC(106) 아키텍처에 의해 저항 스트링(310)의 저항 유닛들의 적절한 사이징(sizing)(즉, 정합)에 의해서 용이하게 지원될 수 있다. 120 dBSPL 이상의 사운드 압력 레벨들에서는 강력한 왜곡이 우세하므로, SNR 감소는 DAC(106)과 같은 변조기 구성요소들을 통해 구현될 수 있다.

차동 오디오 시스템(600)은 고전압 바이어스(602), 연속 시간 MEMS 인터페이스(606, 608), 멀티 비트 스위치형 커패시터 델타 시그마 변조기(106, 610, 612, 614) 및 전압 증배기(616)를 통합하는 주문형 반도체(application specific integrated chip; ASIC) 및 MEMS(604)를 포함하는 마이크로폰(예를 들어, 디지털 실리콘 마이크로폰)일 수 있다. ASIC는 고전압 바이어스를 차지 펌프(602)를 통해 MEMS(604)로 제공할 수 있다. MEMS 센서(604)는 차동 신호들로서의 전압 신호를 차동 경로를 통해 ASIC의 판독 구성요소들로 제공한다. MEMS 회로(604)는 예를 들어, 이중 백 플레이트(back plate) MEMS를 포함한다. 바이어스 전압은 차지 펌프(602)를 통해 MEMS(604)의 멤브레인에 공급된다. 상부 및 저부 백플레이트들은 각각 기가 옴 바이이스(Giga-Ohm Bias) 회로(606)가 전압 동작점(예를 들어, 약 0.5V)을 제공하는 ASIC 입력 노드들(Vp 및 Vn)에 접속된다. 전하 펌프(602) 및 기가 옴 바이어스 회로(606) 모두가 낮은 임피던스로 세팅되는 충전 단계의 말에, 이 두 구성요소들은 고 임피던스 모드로 스위칭되므로 전하는 MEMS 회로(604)의 양 MEMS 커패시턴스들에 트랩(trap)된다. 멤브레인의 움직임으로 커패시터 값들이 변하고 전압은 매우 높은 입력 임피던스를 가지는 MEMS 버퍼(608)를 사용하여 ASIC 입력에서 판독될 수 있다. 이 버퍼(608)는, 예를 들어, PMOS 소스-팔로워(source-follower)는 부동 전압원 알 시프트 피드백 DAC(106), 버퍼(610), 루프 필터(612) 및 양자화기(예를 들어, 트래킹 ADC(tracking ADC))(614)를 통합하는 멀티 비트 스위치형 커패시터 델타 시그마 변조기(620)를 구동하도록 동작할 수 있다.

하나의 양태에서, 시스템(600)은 상술한 바와 같이, DAC(106)로의 피드백 경로 및 변조기 경로로서의 차동 신호 경로를 포함한다. MEMS 버퍼(608)는 MEMS 버퍼(608) 및 DAC(106)가 공급 노드(VDD_DBL)를 생성하는 온칩 전압 증배기(616)에 의해, 예를 들어, 차지 펌프에 의해 공급되는 ADC 또는 변조기(620)에 차동 전압을 제공할 수 있다. DAC 출력은 예를 들어, 합산 노드에 제공되고 이중 샘플링 구조에 임베딩(embedding)될 수 있는 NMOS 소스 팔로워에 의해 버퍼링된다. 이상 샘플링(two-phase sampling)/자동 영(auto-zero) 및 루프 필터(612)의 제 1 스위치형 커패시터 적분기의 적분 연산과 함께, 시스템(600)은 NMOS 소스 팔로워의 DC 오프셋 및 저 주파수 잡음을 소거하도록 동작한다. 루프 필터(612)는 예를 들어, 제 3 차 필터일 수 있고, 양자화기 또는 멀티 비트 ADC(614)는 상술한 바와 같이 디지털 출력을 생성하기 위해 6 비트 트래킹 ADC로서 동작할 수 있다.

정상적인 마이크로폰 적용 시에, 전압 스윙이 ADC 또는 변조기(620)의 입력에 제공되고 입력에서의 전압 차동이 마이크로폰이 캡처할 수 있는 SPL과 직접적으로 관련되는 그러한 방식에서는 프로세싱될 전압 스윙은 상대적으로 작다. 전형적인 말(speech)은 약 94 dB SPL의 레벨 아래의 SPL들에 있다. 그러나, 소리가 큰 음악과 같은 큰 소리의 의사전달들은 최대 약 120 dB SPL의 레벨까지 오를 수 있고, 이 레벨은 MEMS의 감도(sensitivity)가 MEMS에서 오는 수백 밀리볼트의 피크 차의 범위 내의 전압들에 어떻게 세팅되는가에 따라 변할 수 있다. 예를 들어, 심지어 1.5 볼트 공급 및 작은 전압의 인가로, 회로는 이 전압들을 처리할 수 있다. 그러나, 매우 큰 소리의 사운드가 프로세싱되어야 하면(예를 들어, 최대 140 dBSPL의 SPL), 전압 레벨은 20 dB만큼 증가하고 따라서 MEMS에서의 신호 스윙은 수 볼트들을 획득할 수 있다. 전압 증배기(616)에 의해 생성되는 내부 공급 전압(VDD_DBL)로부터 MEMS 버퍼 회로(608)에 공급함으로써, 이 더 큰 신호들은 델타 시그마 변조기로 공급될 수 있다. 전압 증배기(616)는 변조기 경로로의 입력 신호와 직렬인 전압원으로서의 부동 전압을 생성하고 높은 피크 전압 입력들에 대해 부동 전압을 아날로그 신호의 신호 값의 변화의 함수로서 조정/조절하기 위해 DAC(106)와 함께 동작한다.

DAC(106)는 변조기 루프 필터를 구동하는 버퍼(610)의 입력에서 작은 전압 스윙을 멀티 비트 변조기의 여러 LSB들의 범위 내에서(예를 들어, 대략 100mV) 유지하기 위해 레지스턴스(예를 들어, 총 레지스턴스)를 MEMS 버퍼(608)에 의해 제공되는 아날로그 신호의 함수로서 수정한다. DAC(106)는 증가된 입력 신호 전력에서 추가 잡음이 가능하게 함으로써 SNR에 대한 캡 또는 억제를 용이하게 할 수 있다. 이 방식에서, DAC(106)는 입력 레벨의 함수로서 잡음(SN(D)R) 및 신호 전력 사이의 절충이 발생하도록 동작한다. DAC(106)는 예를 들어 반대의 극성들을 포함하는 각각의 차동 신호 경로에 대하여, 상술한 바와 같이 대응하는 전류원들(Ishift)을 구비하는 2개의 상이한 저항 스트링들을 가지는 것으로 도시된다. 버퍼(610)는 버퍼(610), 루프 필터(612) 및 양자화기(614)의 동작을 위해 입력 신호를 작은 신호로 줄이기 위해 동일하거나 반대인 극성의 하나 이상의 유사한 전압들로 DAC(106)로의 입력의 전압 스윙들을 조절하는 합산 구성요소의 출력을 수신한다. DAC(106)는 저항들이 직렬로 추가되고 동시에 잡음 또한 MEMS 버퍼의 출력들에 직렬로 배치되는 추가 저항들로부터 증가되므로, 각각의 경로 내의 저항 스트링들의 상이한 저항들을 제어함으로써 변조를 발생시킨다. 그러므로, 높은 전력의 오디오 시스템은 대응하는 변조 구성요소들(예를 들어, DAC(106) 또는 양자화기(614))을 가지는 신호 경로 또는 차동 경로를 하나보다 많이 사용하거나 또는 변조기를 하나보다 많이 사용하지 않고 고 신호 레벨들에서 고 전압 스윙들에 의해 저 전력 소비로 동작할 수 있다.

DAC의 오정합이 획득 가능한 THD(즉, 더 높은 신호 레벨들에서의 SNDR)에 영향을 미치는 것을 이해하고자 하는 의도로, 94 dBSPL(-46 dBFS)에서 136 dBSPL(-4 dBFS)까지의 입력 신호 진폭들을 스윕(sweep)함으로써 구현되는 변조기에 대해 몬테 카를로(Monde-Carlo) 시뮬레이션들의 세트가 수행되었다. 도 7은 기술되는 다양한 양태들에 따른 상기 시뮬레이션들의 결과에 대한 그래프를 도시한다. 그래프(700)는 몬테 카를로 시뮬레이션을 통한 dB 측정 단위의 신호 대 양자화 잡음(Signal to Quantization Noise; SQNDR) 대 dBSPL 측정 단위의 신호 진폭의 비교가 신호 레벨 단위당으로 진행되는 것을 도시한다. 곡선(702)은 신호 레벨 별로 최상의 경우의 시나리오 결과들 또는 최상의 결과들을 나타내고, 반면에 곡선들(704 및 706)은 각각 평균 레벨 및 최악의 레벨의 결과들을 나타낸다.

시뮬레이션(700)은 변조기가 본원에서 논의되는 바와 같이, 최대 96 dBSPL까지의 단일 비트 모드에서 유시되도록 동작할 수 있음을 도시하는데, 상술한 변조기 경로는 한 번에 단일 비트를 프로세싱하고 오정합들로 인한 왜곡 악화가 나타나지 않는다. 98 dBSPL에서, 변조기 경로 및 내부 구성요소들은 멀티 비트 동작 모드에서 동작을 시작하고, 이것은 SQNDR가 낮아지도록 한다. 98에서 100 dBSPL 사이의 입력 범위에서 양자화 잡음 플로어(noise floor)는 LSB 단계들의 오정합에 의해 증가한다. 104 dBSPL 위에서 SQNDR은 DAC의 전달 곡선(transfer curve) 오정합, 즉 적분 비선형성(integral non linearity; INL)에 의해 발생되는 왜곡에 의해 좌우된다. 최대 130 dBSPL의 입력 레벨에서, SQNDR(THD + 양자화 - 잡음)은 단일 비트 모드에서 > 90 dB의 우수한 레벨들로 60 dB(0.1%) 위에서 양호하게 유지된다.

알-시프트 DAC(106)의 다른 실시예는 저항 스트링(예를 들어, 310)의 상단 및 하단에 접속되는 고정 전류원들(Ishift) 및 2개의 중앙 저항들의, 예를 들어, 입력 신호(110)에 의해 구동되는 저항 스트링(310)의 상부(제 1) 및 저부(제 2)에 접속되는 조정 가능 전류원들의 조합들을 포함할 수 있다. 저항 스트링(예를 들어, 310)을 태핑하는 스위치들 및/또는 조정 가능한 전류원들의 값의 제어는 변조기 코드 구성요소(314)에 의해 수행될 수 있다. LSB 저항들에 접속하고 동적 요소 정합하는 조정 가능 전류원들은 비이상성들, 예를 들어, 조정 가능한 전류원들 사이의 오정합들을 완화하도록 상기 전류원들에 인가될 수 있으므로, 더 높은 전력 소비를 대가로 THD가 개선되도록 (improved THD at cost of a higher power consumption) 하는 DAC의 개선된 적분 비선형성(integral nonlinearity; INL)을 획득할 수 있다.

본 명세서 내에서 기술되는 방법들이 본원에서 일련의 행위들 또는 사건들로서 예시되고 기술될지라도, 그와 같은 행위들 또는 사건들의 예시된 순서는 제한하는 의미로 해석되지 않아야 함이 인정될 것이다. 예를 들어, 일부 행위들은 본원에서 설명되고/되거나 기술된 것 외에도 상이한 순서들로 그리고/또는 다른 행위들 또는 사건들과 동시에 발생할 수 있다. 게다가, 본원에서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 예시된 행위들 모두가 필요한 것이 아닐 수 있다. 더욱이, 본원에서 도시된 행위들 중 하나 이상은 하나 이상의 별개의 행위들 및/또는 단계들에서 실행될 수 있다.

도 8을 참조하면, 단일 저 전력 고 비트-카운트 멀티 비트 스위치형 커패시터 델타 시그마 변조기 또는 ADC가 큰 동적 범위(예를 들어, 약 112 dB)를 가지는 입력 신호를 측정할 수 있는 방법(900)이 도시된다. 방법(800)은 개시되고 802에서, 변조기의 아날로그 입력에서, 센서(예를 들어, MEMS 오디오 센서)로부터 도출되는 아날로그 신호를 수신하는 것을 포함한다.

804에서, 아날로그 신호는 디지털 출력 신호를 생성하기 위해 변조기 경로 내에서 변조된다.

806에서, 부동 전압은 변조기 경로로의 피드백 경로에 있는 DAC에 의해 디지털 출력의 함수로서 생성된다.

808에서, 부동 전압은 합산 노드에서의 아날로그 입력 신호 또는 합산 신호의 변화에 응답하여 디지털-아날로그 변환기에 의해 수정된다.

부가적인 실시예들에서, DAC는 변조기의 디지털 출력 코드에 응답하여 스위치들의 세트를 제어함으로써 저항 스트링의 저항의 세트를 선택하도록 구성되고 저항 스트링에서 태핑되는 절대 전압들은 단조 선형 방식, 예를 들어, LSB당 동일하게 전압이 증가하거나, 또는 단조 비선형 방식(예를 들어, 전압 스텝들이 이차 또는 지수 형태와 같은 비선형 방식으로 증가하고 있다)으로 증가할 수 있다. 비선형 구현에 의해 생성되는 증가되는 시스템적인 왜곡은 일부 시스템들에서 용인될 수 있다.

요약서에 기술되는 것을 포함하는, 본 주제 발명의 실례의 실시예들의 상기 설명은 완전하거나 개시된 실시예들을 개시된 정확한 형태들로 제한하도록 의도되지 않는다. 특정한 실시예들 및 예들이 본원에서 설명의 목적들을 위해 기술될지라도, 당업자가 인식할 수 있는 바와 같이, 그와 같은 실시예들 및 예들의 범위 내에서 고려되는 다양한 수정들이 가능하다. 이 점에서, 개시된 특허 대상이 다양한 실시예들 및 대응하는 도면들과 관련하여 기술되었을지라도, 적용 가능하다면, 특허 대상으로부터 벗어나지 않고 개시된 특허 대상의 동일하거나, 유사하거나, 대안이 되거나 또는 대체하는 기능을 수행하기 위하여 다른 유사한 실시예들이 사용될 수 있거나 이 개시된 실시예들에 대한 수정들 및 추가들이 행해질 수 있음이 이해될 것이다. 그러므로, 개시된 특허 대상은 본원에서 기술되는 임의의 단일 실시예들로 제한되지 않아야 하고, 오히려 아래 첨부된 청구항들에 따른 폭 및 범위로 해석되어야 한다.

상술한 구성요소들 또는 구조들(조립체들, 디바이스들, 회로들, 시스템들 등)과 특히 관련하여, 그와 같은 구성요소들을 기술하는 데 사용되는 용어들("수단"이라 한 것을 포함한다)은 달리 표현되지 않으면, 본원에서 실례로 든 본 발명의 예시의 구현들에서 기능을 수행하는 개시된 구조와 구조적으로 등가가 아닐지라도, 기술된 구성요소(예를 들어, 기능적으로 등가인)의 특정 기능을 수행하는 임의의 구성요소 또는 구조에 대응하는 것으로 의도된다. 게다가, 특정한 특징이 여러 구현들 중 한 하나에 관하여 개시되었을지라도, 그와 같은 특징은 임의의 소정의 또는 특정한 응용을 위해 바람직하고 유리할 수 있게 다른 구현들의 하나 이상의 다른 특징들과 결합될 수 있다.

Claims

변조기로서,
아날로그 입력 전압을 수신하도록 구성되는 아날로그 입력과,
변조된 디지털 출력을 포함하고, 상기 변조된 디지털 출력에서 변조된 디지털 출력 신호를 생성하도록 구성되는 변조기 경로와,
상기 변조된 디지털 출력에 결합되고, 상기 변조된 디지털 출력 신호의 함수로서 부동 전압(a floating voltage)을 생성하도록 구성되는 디지털-아날로그 변환기를 포함하는 피드백 경로를 포함하는
변조기.
제 1 항에 있어서,
상기 아날로그 입력 전압을 수신하고, 상기 아날로그 입력의 상기 아날로그 입력 전압과 상기 피드백 경로의 상기 부동 전압의 함수로서 상기 변조기 경로로의 전압을 생성하도록 구성되는 합산 노드(summing node)를 더 포함하는
변조기.
제 1 항에 있어서,
상기 디지털-아날로그 변환기는 상기 아날로그 입력 전압이 사전 결정된 임계치를 초과하는 것에 응답하여 아날로그 잡음 및 전 고조파 왜곡(total harmonic distortion, THD)을 절충하도록(compromise) 구성되는
변조기.
제 1 항에 있어서,
상기 디지털-아날로그 변환기는,
상기 아날로그 입력에 결합되고, 서로 결합된 저항의 세트를 포함하는 저항 스트링(resistor string)과,
상기 저항 스트링의 제 1 단자에 결합되고, 제 1 전류를 생성하도록 구성되는 제 1 전류원과,
상기 저항 스트링의 제 2 단자에 결합되고, 제 2 전류를 생성하도록 구성되는 제 2 전류원을 더 포함하고,
상기 변조기 경로에 전압 레벨의 세트를 제공하도록 구성되는
변조기.
제 1 항에 있어서,
상기 아날로그 입력은 저항 스트링의 중앙에 위치되는 중앙 탭(a center tap)에서 상기 저항 스트링에 결합되는
변조기.
제 1 항에 있어서,
상기 아날로그 입력에 결합되고, 상기 디지털-아날로그 변환기의 출력 탭에서 상기 변조기 경로에 전압 레벨의 세트를 선택적으로 제공하는 복수의 스위치의 상태에 기초하여 상기 변조기 경로로 상기 전압 레벨의 세트를 생성하도록 구성되는 저항 스트링을 더 포함하는
변조기.
제 4 항에 있어서,
복수의 스위치의 상태를 제어하는 스위칭 코드(switching code)를 생성하고, 상기 저항 스트링의 어떤 출력 탭이 상기 디지털-아날로그 변환기로부터 상기 변조기 경로에 상기 부동 전압을 제공할지를 선택하도록 구성되는 변조기 코드 구성요소를 더 포함하고,
상기 복수의 스위치는 상기 복수의 스위치의 상태, 상기 제 1 전류원의 상기 제 1 전류 또는 상기 제 2 전류원의 상기 제 2 전류와, 상기 저항 스트링의 중앙 탭 및 상기 선택된 출력 탭 사이의 총 레지스턴스(resistance)의 함수로서 상기 아날로그 입력의 입력 전압을 수정하기 위해 오프셋 전압(offset voltage)을 상기 출력 탭에 제공하도록 구성되는
변조기.
제 6 항에 있어서,
상기 디지털-아날로그 변환기가 상기 저항 스트링의 제 1 단자 및 제 2 단자에 접속되는 고정 전류원들과 아날로그 입력 신호에 의해 구동되고 변조기 코드에 의해 제어되는 상기 저항 스트링의 적어도 2개의 중앙 저항들의 상부 및 저부에 접속되는 조정 가능한 전류원들의 선택적 조합을 더 포함함으로써, 상기 조정 가능한 전류원들 사이의 오정합이 완화되어, 전력 소모는 증가하나 THD(Total Harmonic Distortion)는 개선되는
변조기.
제 1 항에 있어서,
상기 디지털-아날로그 변환기는 정전력 공급 전류를 포함하고, 사전 결정된 임계치를 만족하는 상기 아날로그 입력에서의 상기 아날로그 입력 전압의 신호 값에 응답하여 증가되는 아날로그 잡음 기여도를 발생시키도록 더 구성되는
변조기.
제 1 항에 있어서,
상기 변조기 경로는,
상기 부동 전압 및 상기 아날로그 입력의 상기 아날로그 입력 전압을 결합하는 합산 노드의 출력에 결합되는 연속 시간 버퍼와,
필터링된 출력을 생성하기 위해 상기 연속 시간 버퍼의 출력을 수신하고 제 1 적분기에서 상기 연속 시간 버퍼의 출력에 샘플링 커패시턴스(sampling capacitance)가 로딩되도록 구성되는 스위치형 커패시터 루프 필터(switched capacitor loop filter)와,
상기 스위치형 커패시터 루프 필터의 아날로그 출력을 양자화하고 멀티 비트 디지털 출력을 생성하도록 구성되는 멀티 비트 아날로그-디지털 변환기를 포함하는
변조기.
오디오 시스템으로서,
아날로그 입력 전압을 수신하도록 구성되는 아날로그 입력과,
변조된 디지털 출력을 포함하고, 상기 변조된 디지털 출력을 생성하도록 구성되는 변조기 구성요소와,
상기 변조된 디지털 출력에 결합되고, 부동 전압을 생성하여 상기 아날로그 입력에서의 상기 아날로그 입력 전압으로부터 상기 변조기 구성요소로 스윙하는 전압을 상기 부동 전압으로 조절(moderate)하도록 구성되는 디지털-아날로그 변환기를 포함하는 피드백 구성요소를 포함하는
오디오 시스템.
제 11 항에 있어서,
상기 디지털-아날로그 변환기는 상기 부동 전압을 조정하기 위해 레지스턴스를 상기 아날로그 입력에서의 상기 아날로그 입력 전압의 함수로서 수정하도록 구성되는
오디오 시스템.
제 11 항에 있어서,
맴브레인 변화로부터 생성되는 전기 신호의 함수로서 오디오 신호를 검출하도록 구성되는 음향 센서와,
이득 또는 감쇠 또는 단위 이득(unity gain)을 가지며, 상기 변조기 구성요소로의 전기 신호의 전달을 가능하게 하는 입력 임피던스를 포함하는 버퍼와,
바이어스 전압을 상기 음향 센서에 공급하도록 구성되는 고전압 전하 펌프와,
상기 피드백 구성요소의 상기 디지털-아날로그 변환기 및 상기 버퍼를 공급하도록 구성되는 전압 증배기(multiplier)를 더 포함하는
오디오 시스템.
제 11 항에 있어서,
상기 디지털-아날로그 변환기는 상기 아날로그 입력 전압이 사전 결정된 임계치를 만족하는 것에 응답하여 잡음 전력 또는 전 고조파 왜곡의 증가를 절충하도록 구성되는
오디오 시스템.
제 11 항에 있어서,
상기 변조기 구성요소는,
필터링된 출력을 생성하기 위해 상기 부동 전압에 샘플링 커패시턴스를 로딩하도록 구성되는 스위치형 커패시터 루프 필터와,
상기 스위치형 커패시터 루프 필터의 아날로그 출력을 양자화하고 멀티 비트 디지털 출력을 생성하도록 구성되는 멀티 비트 아날로그-디지털 변환기를 포함하는
오디오 시스템.
제 11 항에 있어서,
상기 피드백 구성요소는,
상기 아날로그 입력 전압의 함수로서 하나 이상의 전압 레벨을 상기 변조기 구성요소로 선택적으로 제공하도록 구성되는 저항의 세트를 포함하는 저항 스트링과,
상기 아날로그 입력 전압을 수신하고 상기 피드백 구성요소의 상기 부동 전압 및 상기 아날로그 입력의 상기 아날로그 입력 전압의 함수로서 전압을 생성하도록 구성되는 합산 노드를 더 포함하는
오디오 시스템.
제 11 항에 있어서,
상기 피드백 구성요소는,
상기 아날로그 입력에 결합되고, 상기 아날로그 입력 전압의 함수로서 하나 이상의 전압 레벨을 상기 변조기 구성요소에 선택적으로 제공하도록 구성되는 저항 스트링과,
상기 저항 스트링의 제 1 단자에 결합되고, 상기 저항 스트링으로 소스 전류를 생성하도록 구성되는 제 1 전류원과,
상기 저항 스트링의 제 2 단자에 결합되고, 상기 저항 스트링으로부터 싱크 전류(sink current)를 생성하도록 구성되는 제 2 전류원을 더 포함하는
오디오 시스템.
제 16 항에 있어서,
상기 합산 노드에 오프셋 전압을 제공하여 상기 아날로그 입력의 상기 아날로그 입력 전압을 수정하기 위해 상기 하나 이상의 전압 레벨의 생성을 가능하게 하도록 상기 저항 스트링의 하나 이상의 스위치를 제어하도록 구성되는 변조기 코드 구성요소를 더 포함하는
오디오 시스템.
제 11 항에 있어서,
상기 피드백 구성요소는 상기 아날로그 입력에서의 상기 아날로그 입력 전압으로부터 상기 변조기 구성요소로 스윙하는 전압을 상기 부동 전압으로 조절하도록 더 구성되고, 상기 아날로그 입력 전압이 전압 임계치를 만족하는 것에 응답하여 잡음 및 왜곡 전력을 절충하는
오디오 시스템.
변조기의 아날로그 입력에서, 센서로부터 도출되는 아날로그 신호를 수신하는 단계와,
디지털 출력에서 디지털 출력 신호를 생성하기 위해 변조기 경로에서 상기 아날로그 신호를 변조하는 단계와,
상기 변조기 경로로의 피드백 경로에 있는 디지털-아날로그 변환기를 통해 상기 디지털 출력의 함수로서 부동 전압을 생성하는 단계와,
상기 디지털-아날로그 변환기에 의해 생성되는 상기 부동 전압을 상기 변조기 경로에 결합되는 합산 노드의 합산 신호의 변화에 응답하여 수정하는 단계를 포함하는
방법.
제 20 항에 있어서,
상기 아날로그 신호에 응답하여 상기 변조기 경로의 상기 합산 노드에서 네거티브 피드백을 생성하는 단계를 더 포함하는
방법.
제 20 항에 있어서,
사전 결정된 임계치가 만족되는 것에 응답하여 상기 부동 전압을 조절하고 신호 전력으로 잡음 전력을 획득하도록 절충함으로써 상기 아날로그 신호를 수신하는 상기 합산 노드에서 전압을 제어하는 단계를 더 포함하는
방법.
제 20 항에 있어서,
변조기 코드 구성요소의 출력 코드에 응답하여 스위치들의 세트를 제어함으로써 저항 스트링의 저항의 세트를 선택하는 단계와,
상기 스위치들의 세트를 상기 합산 노드에서의 합산 전압의 함수로서 동작시키기 위해 상기 출력 코드를 생성하는 단계를 더 포함하는
방법.
제 20 항에 있어서,
복수의 적분기들을 포함하는 루프 필터(loop filter)에 의해 상기 변조기 경로를 필터링하는 단계와,
상기 디지털 출력을 생성하기 위해 상기 변조기 경로에서 복수의 비트를 갖는 아날로그-디지털 변환기에 의해 상기 루프 필터의 아날로그 출력을 동시에 양자화하는 단계를 더 포함하는
방법.
제 20 항에 있어서,
상기 부동 전압을 상기 디지털 출력의 변화의 함수로서 조정하기 위해 상기 디지털-아날로그 변환기의 레지스턴스를 수정하는 단계를 더 포함하는
방법.