KR101715148B1 - Semiconductor test device - Google Patents

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KR101715148B1
KR101715148B1 KR1020120004807A KR20120004807A KR101715148B1 KR 101715148 B1 KR101715148 B1 KR 101715148B1 KR 1020120004807 A KR1020120004807 A KR 1020120004807A KR 20120004807 A KR20120004807 A KR 20120004807A KR 101715148 B1 KR101715148 B1 KR 101715148B1
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Abstract

(과제) 반도체 시험 장치의 시스템 주파수보다 높은 주파수의 논리 신호를 저비용으로 생성 출력할 수 있고, 리얼타임으로 에지나 주파수를 변경할 수 있고, 고정밀도의 타이밍 정밀도를 얻을 수 있는 반도체 시험 장치를 제공하는 것.
(해결 수단) 반도체 시험 장치에 내장되어 있는 신호 발생부로부터 출력되는 복수 계통의 논리 신호를 가산하는 가산기와 이 가산기의 출력을 리타이밍 클록에 따라 취입하는 래치와 이 래치 출력을 선택적으로 출력하는 스위치로 구성된 복수의 패턴 신호 발생 유닛과, 이들 복수의 패턴 신호 발생 유닛으로부터 스위치를 통해 출력되는 출력 신호간의 스큐를 보정하는 교정 경로가 형성된 반도체 시험 장치에 있어서,
상기 리타이밍 클록은 적어도 2 계통의 논리 신호를 가산함으로써 생성되고, 상기 교정 경로는, 상기 각 패턴 신호 발생 유닛의 스위치에 연동하여 구동되어 택일적으로 소정의 출력 신호를 선택하는 로직 게이트를 포함하는 것을 특징으로 하는 것. A semiconductor testing apparatus capable of generating and outputting a logic signal at a frequency higher than a system frequency of a semiconductor testing apparatus at a low cost and capable of changing an edge or frequency in real time and achieving high precision timing accuracy that.
A latch for taking in an output of the adder in accordance with a retiming clock; and a switch for selectively outputting a latch output of the adder, And a calibration path for correcting skew between output signals output from the plurality of pattern signal generating units via the switches,
Wherein the retiming clock is generated by adding at least two logic signals, and the calibration path includes a logic gate driven in conjunction with a switch of each pattern signal generating unit to alternatively select a predetermined output signal .

Description

반도체 시험 장치{SEMICONDUCTOR TEST DEVICE}SEMICONDUCTOR TEST DEVICE

본 발명은 반도체 시험 장치에 관한 것으로, 상세하게는 고속 논리 신호 발생의 개선에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor testing apparatus, and more particularly, to improvement of high-speed logic signal generation.

반도체 시험 장치의 일종으로, 반도체 시험 장치에 내장되어 있는 신호 발생부로부터 출력되는 비교적 주파수가 낮은 논리 신호보다 높은 주파수의 논리 신호를 저비용으로 생성 출력하기 위해, 도 5 에 나타내는 바와 같이, 반도체 시험 장치에 내장되어 있는 신호 발생부로부터 출력되는 복수 계통의 논리 신호를 가산하여 출력하는 패턴 신호 발생 유닛이 실장된 반도체 시험 장치에 대해 착탈 가능한 복수의 카드를, 각 포고핀에 대응하도록 형성한 것이 있다. 5, in order to generate and output a logic signal of a higher frequency than a logic signal of a relatively low frequency outputted from a signal generating unit built in a semiconductor testing apparatus at a low cost, A plurality of cards detachable to and from a semiconductor testing apparatus in which a pattern signal generating unit for adding and outputting a plurality of systems of logic signals output from a signal generating unit built in the card reader are formed so as to correspond to the respective pogo pins.

도 5 에 있어서, 제 1 신호 발생부 (1) 와 제 2 신호 발생부 (2) 는 각각 반도체 시험 장치에 형성되어 있는 비교적 주파수가 낮은 논리 신호 s1 과 s2 를 출력하는 것으로서, 이들 논리 신호 s1 과 s2 는 예를 들어 포고핀을 개재하여 패턴 신호 발생 유닛을 구성하는 가산기 (3) 에 입력되어 가산된다. 또한, 제 1 신호 발생부 (1) 와 제 2 신호 발생부 (2) 는, 카드마다 혹은 복수의 카드로 이루어지는 그룹마다 복수 계통 형성되어 있다. 5, the first signal generating unit 1 and the second signal generating unit 2 respectively output logic signals s1 and s2 having relatively low frequency, which are formed in the semiconductor testing apparatus, s2 are inputted to the adder 3 constituting the pattern signal generating unit via the pogo pin, for example, and added. In addition, the first signal generating section 1 and the second signal generating section 2 are formed in a plurality of systems for each card or group consisting of a plurality of cards.

가산기 (3) 는, 이들 제 1 신호 발생부 (1) 와 제 2 신호 발생부 (2) 로부터 출력되는 논리 신호 s1 과 s2 를 가산하여, 이들 논리 신호 s1 과 s2 의 주파수, 즉 반도체 시험 장치의 시스템 주파수의 2 배의 주파수를 갖는 고속 논리 신호 s3 을 패턴 신호 발생 유닛을 구성하는 래치 (4) 의 데이터 단자 D 로 출력한다. The adder 3 adds the logic signals s1 and s2 output from the first signal generator 1 and the second signal generator 2 and outputs the frequency of these logic signals s1 and s2, Speed logic signal s3 having a frequency twice the system frequency to the data terminal D of the latch 4 constituting the pattern signal generating unit.

래치 (4) 의 클록 단자 C 에는, 반도체 시험 장치에 형성되어 있는 PLL (Phase Locked Loop) 5 로부터 소정의 클록이 입력되어 있다. 가산기 (3) 의 출력 신호 s3 은, PLL (5) 로부터 입력되는 클록 CL1 에 따라 래치된다. 또한, PLL (5) 도, 카드마다 혹은 복수의 카드로 이루어지는 그룹마다 복수 계통 형성되어 있어, 복수의 카드에 형성되어 있는 각각의 패턴 신호 발생 유닛을 구성하는 래치 (4) 의 클록 단자 C 로 클록 CL1 을 출력한다. A predetermined clock is input to the clock terminal C of the latch 4 from a PLL (Phase Locked Loop) 5 formed in the semiconductor testing apparatus. The output signal s3 of the adder 3 is latched in accordance with the clock CL1 input from the PLL 5. The PLL 5 is also provided with a plurality of systems for each card or a group consisting of a plurality of cards. The PLL 5 is connected to the clock terminal C of the latch 4 constituting each pattern signal generating unit formed on the plurality of cards, CL1.

래치 (4) 의 출력 신호 s4 는, 패턴 신호 발생 유닛을 구성하는 스위치 (6) 를 통해 도시되지 않은 측정 대상 (DUT) 으로 출력됨과 함께, 패턴 신호 발생 유닛을 구성하는 스위치 (7) 를 통해 반도체 시험 장치에 형성되어 있는 토너먼트 릴레이 (8) 로 출력된다. The output signal s4 of the latch 4 is outputted to a measurement object DUT (not shown) through the switch 6 constituting the pattern signal generating unit, and is outputted to the DUT via the switch 7 constituting the pattern signal generating unit And is output to the tournament relay 8 formed in the testing apparatus.

토너먼트 릴레이 (8) 는, 각 패턴 신호 발생 유닛으로부터 래치 (4) 를 통해 출력되는 복수의 출력 신호 s4 간의 타이밍 오차를 보정하기 위한 교정 경로를 구성하는 것으로서, DUT 에 래치 (4) 의 출력 신호 s4 를 출력하고 있는 패턴 신호 발생 유닛의 계통만을 택일적으로 선택하도록 스위치 (6, 7) 에 연동하여 구동된다. The tournament relay 8 constitutes a calibration path for correcting a timing error between a plurality of output signals s4 output from the respective pattern signal generating units via the latch 4 and outputs to the DUT an output signal s4 7, such that only the system of the pattern signal generating unit outputting the pattern signal generating unit is selected.

토너먼트 릴레이 (8) 의 출력 신호 s8 은 반도체 시험 장치에 형성되어 있는 래치 (9) 에 입력되어, 반도체 시험 장치에 형성되어 있는 기준 타이밍 발생부 (10) 로부터 출력되는 클록 CL2 의 타이밍으로 래치된다. The output signal s8 of the tournament relay 8 is input to the latch 9 formed in the semiconductor testing apparatus and latched at the timing of the clock CL2 output from the reference timing generating section 10 formed in the semiconductor testing apparatus.

래치 (9) 의 출력 신호 s9 는, 도시되지 않은 반도체 시험 장치의 신호 판정부로 출력된다. The output signal s9 of the latch 9 is outputted to a signal determining section of a semiconductor testing apparatus not shown.

도 6 은, 토너먼트 릴레이 (8) 의 일례를 나타내는 구성 설명도이고, 복수의 전환 스위치가 3 단계의 트리 형상으로 접속되어 있다. Fig. 6 is a structural explanatory view showing an example of the tournament relay 8, in which a plurality of changeover switches are connected in a three-step tree shape.

도 7 은, 도 5 의 동작을 설명하는 타이밍 차트이다. 도 7 에 있어서, 도 7(a) 는 제 1 신호 발생부 (1) 의 출력 신호 s1 을 나타내고, 도 7(b) 는 제 2 신호 발생부 (2) 의 출력 신호 s2 를 나타내고, 도 7(c) 는 가산기 (3) 의 출력 신호 s3 을 나타낸다. 이 시점에서는, 각각의 신호 발생부 (1, 2) 내부의 타이밍 오차가 그대로 중첩되어 가산기 (3) 의 출력 신호 s3 에 나타나 있다. 도 7(d) 는 리타이밍을 위해 PLL (5) 로부터 입력되는 클록 CL1 을 나타내고, 도 7(e) 는 리타이밍된 래치 (4) 의 출력 신호 s4 를 나타낸다. 7 is a timing chart for explaining the operation of FIG. 7 (a) shows the output signal s1 of the first signal generator 1, Fig. 7 (b) shows the output signal s2 of the second signal generator 2, c) represents the output signal s3 of the adder 3. At this point in time, the timing error within each of the signal generators 1 and 2 is superimposed as it is and is shown in the output signal s3 of the adder 3. 7 (d) shows a clock CL1 input from the PLL 5 for retiming, and Fig. 7 (e) shows the output signal s4 of the retimed latch 4.

도 5 의 구성에 있어서, 일반적으로 주파수가 높아지면, 앞의 데이터 상태가 다음의 타이밍 정밀도에 큰 영향을 주게 된다. 이들 오차는 데이터 의존성 타이밍 오차로 불리고 있다. 이들 타이밍 오차는, 앞의 데이터 상태에 의존하기 때문에, 발생하는 타이밍 에지를 교정하는 것만으로는 제거할 수 없다. In the configuration of Fig. 5, in general, when the frequency becomes higher, the previous data state greatly affects the next timing precision. These errors are referred to as data dependent timing errors. Since these timing errors depend on the preceding data state, it can not be removed simply by correcting the timing edge to be generated.

그래서, 이들 데이터 의존성의 타이밍 오차를 제거하기 위해, 래치 (4) 와 PLL (5) 로 이루어지는 리타이밍 회로를 형성하고 있다. Thus, in order to eliminate the timing error of these data dependencies, a retiming circuit composed of the latch 4 and the PLL 5 is formed.

전술한 바와 같이, 도 5 에 나타내는 패턴 신호 발생 유닛은 포고핀에 대응하도록 형성되어 있어, 각각의 포고핀으로부터 독립된 신호가 출력된다. As described above, the pattern signal generating unit shown in Fig. 5 is formed so as to correspond to the pogo pin, and a signal independent from each pogo pin is output.

이 결과, 일반적으로 포고핀의 신호간에는 시간차 (스큐) 가 발생한다. As a result, a time difference (skew) generally occurs between signals of the pogo pin.

반도체 시험 장치의 각각의 포고핀의 출력 계통에는 토너먼트 릴레이 (8) 와 래치 (9) 와 기준 타이밍 발생부 (10) 로 이루어지는 공통의 교정 경로가 형성되어 있어, 이 교정 회로에 의해, 포고핀의 신호간의 시간차 (스큐) 가 측정된다. 이와 같이 하여 측정된 시간차 (스큐) 는, 출력 경로에 구비되어 있는 도시되지 않은 딜레이 라인 등을 사용하여 제로가 되도록 조정된다. A common calibration path consisting of the tournament relay 8, the latch 9 and the reference timing generating section 10 is formed in the output system of each pogo pin of the semiconductor testing apparatus. By this calibration circuit, The time difference (skew) between the signals is measured. The time difference (skew) thus measured is adjusted to zero by using a delay line or the like (not shown) provided in the output path.

특허문헌 1 에는, 출력 신호 (패턴 신호) 의 스큐 조정에 관한 기술이 개시되어 있다 (도 2). Patent Document 1 discloses a technique relating to skew adjustment of an output signal (pattern signal) (FIG. 2).

일본 공개특허공보 2008-145266호Japanese Patent Application Laid-Open No. 2008-145266

그러나, 도 5 와 같은 종래의 구성에 의하면, PLL (5) 로부터 출력되는 클록 CL1 의 타이밍으로 리타이밍되어 있기 때문에, PLL (5) 의 로크 인 루프의 설정을 전환한 경우에는 안정되기까지 예를 들어 수 m 초 필요해져, 리얼타임으로 패턴 신호의 에지 간격이나 주파수를 변경할 수 없어, 고속 전환에 의한 DUT 측정은 곤란하다. However, according to the conventional configuration as shown in FIG. 5, since the timing is retimed at the timing of the clock CL1 outputted from the PLL 5, when the setting of the lock-in loop of the PLL 5 is switched, It takes a few milliseconds to be able to change the edge interval or frequency of the pattern signal in real time and it is difficult to measure the DUT by high speed switching.

리얼 타임으로 에지를 변경하기 위해, PLL (5) 로부터 출력되는 클록 CL1 에서의 리타이밍을 실시하지 않는 방법도 생각할 수 있지만, 그 경우에는, 원래 신호 발생부 (1, 2) 가 갖고 있는 데이터 의존성 타이밍 오차가 커져, 이 오차를 무시할 수 없게 된다. In order to change the edge in real time, there is a method of not performing retiming in the clock CL1 outputted from the PLL 5, but in this case, the data dependency The timing error becomes large, and this error can not be ignored.

또, 토너먼트 릴레이 (8) 에 있어서의 전송로의 전송 로스가 커지기 때문에, 스큐의 교정을 확실히 하지 못할 우려가 있다. In addition, since the transmission loss of the transmission path in the tournament relay 8 becomes large, there is a fear that skew calibration can not be surely performed.

토너먼트 릴레이 (8) 에 있어서의 전송로의 로스가 큰 경우, 스큐 조정을 위해 각 포고핀의 타이밍을 타이밍 경로에 접속하여 측정함에 있어서, 각 포고핀의 타이밍 오차가 작은 경우에는, 도 8 에 나타내는 바와 같이 전송로의 로스에 의해 타이밍 오차를 검출할 수 없게 된다. When the loss of the transmission path in the tournament relay 8 is large, when the timing of each pogo pin is connected to the timing path for skew adjustment and the timing error of each pogo pin is small, The timing error can not be detected by the loss of the transmission path.

도 8 에 있어서, 도 8(a) 는 래치 (4) 에 의해 리타이밍된 제 1 핀 PIN1 의 파형을 나타내고, 도 8(b) 는 제 1 핀 PIN1 의 교정 경로의 래치 (9) 에 입력되는 파형을 나타내고, 도 8(c) 는 제 1 핀 PIN1 의 교정 경로의 래치 (9) 로부터 출력되는 파형을 나타내고, 도 8(d) 는 래치 (4) 에 의해 리타이밍된 제 2 핀 PIN2 의 파형을 나타내고, 도 8(e) 는 제 2 핀 PIN2 의 교정 경로의 래치 (9) 에 입력되는 파형을 나타내고, 도 8(f) 는 제 2 핀 PIN2 의 교정 경로의 래치 (9) 로부터 출력되는 파형을 나타낸다. 8 (a) shows the waveform of the first pin PIN1 retimed by the latch 4, and Fig. 8 (b) shows the waveform of the first pin PIN1 input to the latch 9 in the calibration path of the first pin PIN1 8 (c) shows a waveform output from the latch 9 in the calibration path of the first pin PIN1, and Fig. 8 (d) shows the waveform of the second pin PIN2 retimed by the latch 4. [ 8 (e) shows a waveform input to the latch 9 of the calibration path of the second pin PIN2, and FIG. 8 (f) shows the waveform of the waveform output from the latch 9 of the calibration path of the second pin PIN2 .

래치 (4) 에 의해 리타이밍된 제 1 핀 PIN1 의 파형과 제 2 핀 PIN2 의 파형 사이에는 초기 스큐 (Tskw) 가 존재하는데, 각각의 파형이 토너먼트 릴레이 (8) 와 래치 (9) 로 이루어지는 교정 경로를 통과할 때에, 각 릴레이 각각과 래치 (9) 까지의 전송로에 의한 신호 로스의 영향을 받아 파형이 둔해진다. There is an initial skew Tskw between the waveform of the first pin PIN1 retimed by the latch 4 and the waveform of the second pin PIN2 and the waveform of each of the waveforms is the calibration The waveform is affected by the signal loss caused by the transmission path to each of the respective relays and the latch 9 when passing through the path.

또, 이들 신호에는 통상 잡음이 중첩되어 있기 때문에, 소정의 논리 임계값을 지날 때에, 논리가 부정 (不定) 이 되는 부정 구간이 발생한다. 이 부정 구간에서는, 기준 타이밍과 올바르게 비교할 수 없어, 시간차 (스큐) Tskw 를 측정할 수 없게 된다. 도 8 의 예에서는, 리타이밍된 제 1 핀 PIN1 의 파형과 제 2 핀 PIN2 의 파형 사이의 초기 스큐 Tskw 의 폭보다 부정 구간이 커져, 원래의 초기 스큐 Tskw 를 확실히 검출할 수 없는 상황을 나타낸다. Since these signals are usually superimposed on noise, a non-deterministic period in which logic becomes indefinite occurs when a predetermined logical threshold value is exceeded. In this irregular section, the reference timing can not be correctly compared with the reference timing, and the time difference (skew) Tskw can not be measured. In the example of Fig. 8, the irregular section becomes larger than the width of the initial skew Tskw between the waveform of the retimed first pin PIN1 and the waveform of the second pin PIN2, and the original initial skew Tskw can not be reliably detected.

본 발명은 이들 과제를 해결하는 것으로, 그 목적은, 반도체 시험 장치의 시스템 주파수보다 높은 주파수의 논리 신호를 저비용으로 생성 출력할 수 있고, 리얼타임으로 에지나 주파수를 변경할 수 있어, 고정밀도의 타이밍 정밀도를 얻을 수 있는 반도체 시험 장치를 제공하는 것에 있다. An object of the present invention is to provide a semiconductor testing apparatus capable of generating and outputting a logic signal at a higher frequency than a system frequency of a semiconductor testing apparatus at a low cost and changing an edge or frequency in real time, And to provide a semiconductor testing apparatus capable of obtaining a precision.

이와 같은 과제를 달성하기 위해, 본 발명 중 청구항 1 에 기재된 발명은,In order to achieve the above object, according to a first aspect of the present invention,

반도체 시험 장치에 내장되어 있는 신호 발생부로부터 출력되는 복수 계통의 논리 신호를 가산하는 가산기와 이 가산기의 출력을 리타이밍 클록에 따라 취입하는 래치와 이 래치 출력을 선택적으로 출력하는 스위치로 구성된 복수의 패턴 신호 발생 유닛과, 이들 복수의 패턴 신호 발생 유닛으로부터 스위치를 통해 출력되는 출력 신호간의 스큐를 보정하는 교정 경로가 형성된 반도체 시험 장치에 있어서,An adder for adding a plurality of system logic signals output from a signal generating unit built in the semiconductor testing apparatus, a latch for taking in an output of the adder in accordance with a retiming clock, and a switch for selectively outputting the latch output A semiconductor testing apparatus having a pattern signal generating unit and a calibration path for correcting skew between output signals output from the plurality of pattern signal generating units through a switch,

상기 리타이밍 클록은 적어도 2 계통의 논리 신호를 가산함으로써 생성되고,Wherein the retiming clock is generated by adding logic signals of at least two systems,

상기 교정 경로는, 상기 각 패턴 신호 발생 유닛의 스위치에 연동하여 구동되어 택일적으로 소정의 출력 신호를 선택하는 로직 게이트를 포함하는 것을 특징으로 한다. The calibration path includes a logic gate which is driven in conjunction with a switch of each of the pattern signal generating units to alternatively select a predetermined output signal.

청구항 2 에 기재된 발명은, 청구항 1 에 기재된 반도체 시험 장치에 있어서, According to a second aspect of the present invention, in the semiconductor testing apparatus according to the first aspect,

상기 복수의 패턴 신호 발생 유닛은, 각각 반도체 시험 장치에 대해 착탈 가능한 카드에 실장되어 있는 것을 특징으로 한다. The plurality of pattern signal generating units are each mounted on a card detachable with respect to a semiconductor testing apparatus.

청구항 3 에 기재된 발명은, 청구항 1 에 기재된 반도체 시험 장치에 있어서, According to a third aspect of the present invention, in the semiconductor testing apparatus according to the first aspect,

상기 복수의 패턴 신호 발생 유닛은, 각각 반도체 시험 장치에 삽입되어 있는 것을 특징으로 한다. And the plurality of pattern signal generating units are each inserted in a semiconductor testing apparatus.

청구항 4 에 기재된 발명은, According to a fourth aspect of the present invention,

반도체 시험 장치에 내장되어 있는 신호 발생부로부터 출력되는 복수 계통의 논리 신호를 가산하는 가산기와 이 가산기의 출력을 리타이밍 클록에 따라 취입하는 래치와 이 래치 출력을 선택적으로 출력하는 스위치로 구성된 복수의 패턴 신호 발생 유닛을 포함하는 반도체 시험 장치에 있어서,An adder for adding a plurality of system logic signals output from a signal generating unit built in the semiconductor testing apparatus, a latch for taking in an output of the adder in accordance with a retiming clock, and a switch for selectively outputting the latch output A semiconductor testing apparatus including a pattern signal generating unit,

상기 리타이밍 클록은 적어도 2 계통의 논리 신호를 가산함으로써 생성되는 것을 특징으로 한다. And the retiming clock is generated by adding logic signals of at least two systems.

청구항 5 에 기재된 발명은,According to a fifth aspect of the present invention,

복수의 패턴 신호간의 스큐를 보정하는 교정 경로가 형성된 반도체 시험 장치에 있어서, A semiconductor testing apparatus in which a calibration path for correcting skew between a plurality of pattern signals is formed,

상기 교정 경로는, 상기 각 패턴 신호의 선택에 연동하여 구동되어 택일적인소정의 출력 신호를 선택하는 로직 게이트를 포함하는 것을 특징으로 한다. And the calibration path includes a logic gate driven in conjunction with the selection of each pattern signal to select a predetermined predetermined output signal.

이것들에 의해, 고속의 논리 신호를 저비용으로 생성할 수 있고, 기존의 반도체 시험 장치에도 적용할 수 있다. Thus, a high-speed logic signal can be generated at low cost, and the present invention can be applied to an existing semiconductor testing apparatus.

리타이밍 클록은, 적어도 2 계통의 논리 신호를 가산함으로써 생성되기 때문에, 리얼타임으로 에지 간격이나 주파수를 변경할 수 있다. Since the retiming clock is generated by adding at least two logic signals, it is possible to change the edge interval and the frequency in real time.

또한, 교정 경로에는 로스가 큰 토너먼트 릴레이 등의 타이밍 악화 요인이 없기 때문에, 고정밀도의 교정을 할 수 있어, 고정밀도의 타이밍 정밀도를 얻을 수 있다. In addition, since there is no timing deterioration factor such as a tournament relay having a large loss in the calibration path, highly accurate calibration can be performed, and accurate timing accuracy can be obtained.

도 1 은 본 발명의 일 실시예를 나타내는 블록도이다.
도 2 는 도 1 의 동작을 설명하는 타이밍 차트이다.
도 3 은 데이터 의존성 타이밍 오차의 발생 요인을 설명하는 파형도이다.
도 4 는 도 1 의 동작을 설명하는 타이밍 차트이다.
도 5 는 종래의 반도체 시험 장치의 일례를 나타내는 블록도이다.
도 6 은 도 5 에서 사용하는 토너먼트 릴레이 (8) 의 일례를 나타내는 구성 설명도이다.
도 7 은 도 5 의 동작을 설명하는 타이밍 차트이다.
도 8 은 도 5 의 동작을 설명하는 파형도이다. 1 is a block diagram showing an embodiment of the present invention.
2 is a timing chart for explaining the operation of FIG.
3 is a waveform diagram explaining the cause of the data-dependent timing error.
4 is a timing chart for explaining the operation of Fig.
5 is a block diagram showing an example of a conventional semiconductor testing apparatus.
Fig. 6 is an explanatory diagram showing an example of the tournament relay 8 used in Fig.
7 is a timing chart for explaining the operation of FIG.
8 is a waveform diagram for explaining the operation of FIG.

이하, 본 발명에 대하여 도면을 이용하여 상세하게 설명한다. 도 1 은 본 발명의 일 실시예를 나타내는 블록도이고, 도 5 와 공통되는 부분에는 동일한 부호를 붙였다. 도 1 과 도 5 의 상이점은, 도 5 의 PLL (5) 대신에 논리 신호 s11 을 출력하는 제 3 신호 발생부 (11) 와 논리 신호 s12 를 출력하는 제 4 신호 발생부 (12) 와 이들 논리 신호 s11 과 s12 를 가산하는 가산기 (13) 로 구성되는 리타이밍 클록 발생부를 사용하는 것과, 도 5 의 토너먼트 릴레이 (8) 대신에 로직 게이트 (14) 를 사용하고 있는 것이다. Hereinafter, the present invention will be described in detail with reference to the drawings. Fig. 1 is a block diagram showing an embodiment of the present invention, and parts common to Fig. 5 are denoted by the same reference numerals. 1 and 5 differs from the PLL 5 of FIG. 5 in that a third signal generator 11 for outputting a logic signal s11, a fourth signal generator 12 for outputting a logic signal s12, And a logic gate 14 is used in place of the tournament relay 8 in Fig. 5, and a re-timing clock generating unit composed of an adder 13 for adding the signals s11 and s12.

도 1 에 있어서, 제 3 신호 발생부 (11) 와 제 4 신호 발생부 (12) 와 가산기 (13) 로 구성되는 리타이밍 클록 발생부는, 카드마다 혹은 복수의 카드로 이루어지는 그룹마다 복수 계통 형성되어 있다. 이들 리타이밍 클록 발생부의 가산기 (13) 의 출력 신호 s13 은, 복수의 카드로 형성되어 있는 각각의 래치 (4) 의 클록 단자 C 에 리타이밍 클록으로서 출력된다. In Fig. 1, a plurality of retiming clock generating units each composed of a third signal generating unit 11, a fourth signal generating unit 12 and an adder 13 are formed for each card or for each group consisting of a plurality of cards have. The output signal s13 of the adder 13 of these retiming clock generating units is outputted as a retiming clock to the clock terminal C of each of the latches 4 formed of a plurality of cards.

로직 게이트 (14) 에는, 각 패턴 신호 발생 유닛의 래치 (4) 의 출력 신호 s4 가 각각 스위치 (7) 를 통해 입력된다. The output signal s4 of the latch 4 of each pattern signal generating unit is input to the logic gate 14 through the switch 7, respectively.

로직 게이트 (14) 는, 도 5 의 토너먼트 릴레이 (8) 와 동일하게 각 패턴 신호 발생 유닛으로부터 래치 (4) 를 통해 출력되는 복수의 출력 신호 s4 간의 타이밍 오차를 보정하기 위한 교정 경로를 구성하는 것으로, DUT 에 래치 (4) 의 출력 신호 s4 를 출력하고 있는 카드의 계통만을 택일적으로 선택하도록 스위치 (6, 7) 에 연동하여 구동된다. The logic gate 14 constitutes a calibration path for correcting a timing error between a plurality of output signals s4 outputted from each pattern signal generating unit through the latch 4 in the same manner as the tournament relay 8 of Fig. 5 , And is driven in conjunction with the switches 6 and 7 so as to alternatively select only the system of the card outputting the output signal s4 of the latch 4 to the DUT.

로직 게이트 (14) 의 출력 신호 s14 는 래치 (9) 에 입력되어, 클록 발생부 (10) 로부터 출력되는 클록 CL2 의 타이밍으로 래치된다. The output signal s14 of the logic gate 14 is input to the latch 9 and latched at the timing of the clock CL2 output from the clock generator 10. [

래치 (9) 의 출력 신호 s9 는, 도 5 와 동일하게, 도시되지 않은 반도체 시험 장치의 신호 판정부로 출력된다. The output signal s9 of the latch 9 is outputted to the signal judging unit of a semiconductor testing apparatus, not shown, as in Fig.

도 2 는, 도 1 의 동작을 설명하는 타이밍 차트이다. 도 2 에 있어서, 도 2(a) 는 제 1 신호 발생부 (1) 의 출력 신호 s1 을 나타내고, 도 2(b) 는 제 2 신호 발생부 (2) 의 출력 신호 s2 를 나타내고, 도 2(c) 는 가산기 (3) 의 출력 신호 s3 을 나타내고, 도 2(d) 는 제 3 신호 발생부 (11) 의 출력 신호 s11 을 나타내고, 도 2(e) 는 제 4 신호 발생부 (12) 의 출력 신호 s12 를 나타내고, 도 2(f) 는 가산기 (13) 의 출력 신호 s13 을 나타내고, 도 2(g) 는 리타이밍된 래치 (4) 의 출력 신호 s4 를 나타낸다. Fig. 2 is a timing chart for explaining the operation of Fig. 2 (a) shows the output signal s1 of the first signal generator 1, Fig. 2 (b) shows the output signal s2 of the second signal generator 2, and Fig. 2 2 (d) shows the output signal s11 of the third signal generator 11, and FIG. 2 (e) shows the output signal s3 of the fourth signal generator 12 Fig. 2 (f) shows the output signal s13 of the adder 13, and Fig. 2 (g) shows the output signal s4 of the retimed latch 4.

제 3 신호 발생부 (11) 의 출력 신호 s11 과 제 4 신호 발생부 (12) 의 출력 신호 s12 는, 단순한 토글 (0101) 파형의 반복이기 때문에, 데이터 의존성 타이밍 오차는 존재하지 않는다. 그 결과, 가산기 (13) 에 의해 가산 출력되는 리타이밍 클록 신호 s13 도 데이터 의존성 타이밍 오차가 없는 파형이 되고, 이 데이터 의존성 타이밍 오차가 없는 리타이밍 파형으로 리타이밍 처리를 실시한다. Since the output signal s11 of the third signal generator 11 and the output signal s12 of the fourth signal generator 12 are simple repetitions of the toggle (0101) waveform, there is no data-dependent timing error. As a result, the retiming clock signal s13, which is additionally output by the adder 13, also has no data-dependent timing error, and retiming processing is performed with the retiming waveform having no data-dependent timing error.

데이터 의존성 타이밍 오차의 발생 요인에 대하여 도 3 을 이용하여 상세하게 설명한다. 도 3 은, 트리거점 TP 에서 논리 레벨을 Lo 에서 Hi 로 변화시켰을 때에, 실제로 임계값 Th 를 지나는 타이밍을 케이스 1 과 케이스 2 로 비교한 것으로, 각각의 케이스에서 상단 (a) 는 이상 (理想) 파형을 나타내고, 하단 (b) 는 실제 파형예를 나타낸다. The cause of the data dependency timing error will be described in detail with reference to FIG. Fig. 3 shows a case 1 and a case 2 at which the actual threshold value Th passes when the logic level is changed from Lo to Hi at the trigger point TP. In each case, the upper end (a) (B) shows an actual waveform example.

케이스 1 의 이상 파형은, Hi 레벨로 천이되기 전의 Lo 레벨의 시간이 케이스 2 보다 길고, 케이스 2 의 이상 파형은, Hi 레벨로 천이되기 전의 Lo 레벨의 시간이 케이스 1 보다 짧아 Hi 레벨로 천이되기 직전에 Hi 레벨에서 Lo 레벨로 천이되어 있다. The abnormal waveform of the case 1 has a longer Lo level before the transition to the Hi level than the case 2 and a longer time of the Lo level before the transition to the Hi level of the abnormal waveform of the case 2 is shifted to the Hi level It is transited from the Hi level to the Lo level immediately before.

실제 파형에서는, 오버슈트, 언더슈트, 상승 및 하강의 천이 시간이 있고, 도시한 파형이 된다. 케이스 1 의 실제 파형은, 이상 파형이 Hi 레벨에서 Lo 레벨로 천이되어 Lo 레벨로 안정된 후에, Lo 레벨에서 Hi 레벨로 천이가 시작된다. In the actual waveform, there is a transition time of overshoot, undershoot, rise and fall, resulting in the waveform shown in the figure. The actual waveform of the case 1 starts to transition from the Lo level to the Hi level after the abnormal waveform has transitioned from the Hi level to the Lo level and stabilized at the Lo level.

한편, 케이스 2 의 실제 파형은, Hi 레벨에서 Lo 레벨로 천이되는 언더슈트의 링잉이 한창 진행되고 있을 때, 다음의 Lo 레벨에서 Hi 레벨로의 천이가 시작되어, 케이스 1 보다 낮은 레벨에서의 Lo 레벨에서 Hi 레벨로의 천이가 되었다. 이 결과, 도시한 바와 같이, 케이스 1 과 비교하면, 임계값 Th 에 도달할 때까지의 시간에 차이가 발생하였다. 이 차이가, 데이터 의존성 타이밍 오차 Ter 가 되어 나타난다. On the other hand, when the ringing of the undershoot transiting from the Hi level to the Lo level is progressing, the actual waveform of the case 2 starts to change from the next Lo level to the Hi level, Level to Hi level. As a result, as shown in the figure, in comparison with Case 1, there was a difference in time until the threshold value Th was reached. This difference appears as a data dependency timing error Ter.

이에 대해, 전 데이터의 시간이 항상 일정한 경우에는, 항상 일정한 레벨로부터의 상승이 되어, 이와 같은 데이터 의존성 타이밍 오차 Ter 는 발생하지 않게 된다. 요컨대, 도 2 의 도 2(d) 및 도 2(e) 에 나타내는 단순한 토글 패턴 (0101) 의 경우에는, 데이터 의존성 타이밍 오차 Ter 는 발생하지 않게 된다. 그리고, 리타이밍된 후에는, 교정 경로를 통해 스큐 등의 타이밍 오차가 교정된다. On the other hand, when the time of all the data is always constant, the rising from the constant level always occurs, and the data-dependent timing error Ter does not occur. In other words, in the case of the simple toggle pattern 0101 shown in Fig. 2 (d) and Fig. 2 (e) in Fig. 2, the data dependency timing error Ter does not occur. Then, after the retiming, the timing error such as skew is corrected through the calibration path.

도 1 에 나타내는 본 발명의 교정 경로에서는, 종래의 토너먼트 릴레이 (8)대신에, 로직 게이트 (14) 에서 각 신호의 전환을 실시한다. 이로써, 로직 게이트 (14) 의 출력 가까이에 래치 (9) 가 접속되기 때문에, 종래의 토너먼트 릴레이 (8) 와 달라 신호를 로스하는 부분이 적어져, 도 4 의 타이밍 차트에 나타내는 바와 같이, 파형의 둔함이나 노이즈의 영향을 받지 않고 양호한 정밀도로 타이밍 오차를 교정할 수 있다. In the calibration path of the present invention shown in Fig. 1, instead of the conventional tournament relay 8, the respective signals are switched by the logic gate 14. Fig. As a result, since the latch 9 is connected to the output of the logic gate 14, there is less portion to lose the signal than in the conventional tournament relay 8, and as shown in the timing chart of Fig. 4, The timing error can be corrected with good precision without being affected by dullness or noise.

도 4 에 있어서, 도 4(a) 는 래치 (4) 에 의해 리타이밍된 제 1 핀 PIN1 의 파형을 나타내고, 도 4(b) 는 제 1 핀 PIN1 의 교정 경로의 래치 (9) 에 입력되는 파형을 나타내고, 도 4(c) 는 제 1 핀 PIN1 의 교정 경로의 래치 (9) 로부터 출력되는 파형을 나타내고, 도 4(d) 는 래치 (4) 에 의해 리타이밍된 제 2 핀 PIN2 의 파형을 나타내고, 도 4(e) 는 제 2 핀 PIN2 의 교정 경로의 래치 (9) 에 입력되는 파형을 나타내고, 도 4(f) 는 제 2 핀 PIN2 의 교정 경로의 래치 (9) 로부터 출력되는 파형을 나타낸다. 4 shows the waveform of the first pin PIN1 retimed by the latch 4 and Fig. 4 (b) shows the waveform of the first pin PIN1 input to the latch 9 in the calibration path of the first pin PIN1 4 (c) shows a waveform output from the latch 9 in the calibration path of the first pin PIN1, and FIG. 4 (d) shows the waveform of the second pin PIN2 retimed by the latch 4. [ 4 (e) shows a waveform input to the latch 9 of the calibration path of the second pin PIN2, and Fig. 4 (f) shows the waveform of the waveform output from the latch 9 of the calibration path of the second pin PIN2 .

래치 (4) 에 의해 리타이밍된 제 1 핀 PIN1 의 파형과 제 2 핀 PIN2 의 파형 사이에는 초기 스큐 Tskw 가 존재하지만, 각각의 파형이 로직 게이트 (14) 와 래치 (9) 로 이루어지는 교정 경로를 통과할 때의 전송로의 신호 로스에 의해 파형이 둔해지는 영향은 실용상 무시할 수 있을 정도로 개선되어, 고정밀도로 초기 스큐 Tskw 의 교정을 할 수 있다. There is an initial skew Tskw between the waveform of the first pin PIN1 retimed by the latch 4 and the waveform of the second pin PIN2 but the waveforms of the initial skew Tskw are different between the waveforms of the logic gate 14 and the latch 9 The influence of the dulling of the waveform due to the signal loss of the transmission path at the time of passing can be improved to such an extent that it can be practically ignored, and the initial skew Tskw can be calibrated with high accuracy.

일반적으로 로직 게이트를 사용한 신호 선택은, 동일 칩의 게이트를 사용하여 신호 선택을 한 쪽이 신호간의 스큐가 저감된다. 동일 칩의 게이트의 입력 채널 수는, 4 내지 8 CH 가 일반적이다. 8 CH 이상의 신호의 스큐 조정에서는, 각각의 칩의 로직 게이트를 경유하게 되어, 다른 칩끼리의 스큐는 약간 악화된다. In general, signal selection using a logic gate reduces the skew between signals using a gate of the same chip and selecting a signal. The number of input channels of the gate of the same chip is generally 4 to 8 CH. In the skew adjustment of signals of 8 CH or more, the logic gates of the respective chips are routed, and the skew between the other chips is slightly deteriorated.

그러나, 일반적으로 반도체 시험 장치의 측정 대상인 고속 시리얼 입력 디바이스는 1 페어 내지 많게는 4 페어의 입력으로서, 적어도 8 CH 의 스큐가 구비되어 있으면, 실질적으로 문제가 되는 경우는 없다. However, in general, a high-speed serial input device to be measured by a semiconductor testing apparatus is not a problem if the skew of at least 8 CH is provided as one to more than four pairs of inputs.

최근의 시리얼 인터페이스의 고속화에 수반하여, 고속 시리얼 입력을 요구하는 IC 테스트가 급증하고 있다. 그러나, 예를 들어 LCD 드라이버 IC 는, 범용의 고속 IO 를 가진 SOC 테스터로는 측정을 할 수 없어, LCD 드라이버 IC 전용 테스터가 필요하지만, 급격한 입력 주파수의 고속화에 LCD 드라이버 테스터의 IO 주파수가 추종되지 않아, 테스트가 곤란한 상황이 되었다. With the recent increase in the speed of the serial interface, IC tests that require high-speed serial input are increasing rapidly. However, for example, an LCD driver IC can not be measured by a general-purpose high-speed SOC tester, so an LCD driver IC tester is required. However, the LCD driver tester's IO frequency does not follow the rapid input frequency It became a difficult situation to test.

또한, 최근, 이 분야의 IC 는 상품화가 진행됨과 함께 출하수도 포화 경향에 있어, 테스트에 비용을 들일 수 없는 상황이 되었다. 만일 고속 IO 를 구비한 전용 테스터가 상품화되어 있다 해도, 신규 테스터를 투자할 수 없는 상황이 되었다. In addition, in recent years, ICs in this field have become more and more saturated with the commercialization, and the test can not be costed. Even if a dedicated tester equipped with a high-speed IO was commercialized, it became impossible to invest a new tester.

이와 같은 상황에서, 고속 시리얼 인터페이스에 대응하기 위해, 기존의 테스터 상에서 고속 시리얼 신호를 발생시킬 수 있을 것이 강하게 요망되었다. 그런데, 도 5 에 나타내는 종래의 구성에서는, 고속 신호 발생시의 타이밍 오차가 클 뿐만 아니라, 주파수를 리얼타임으로 변경할 수 없는 등 제약이 많아, 충분한 테스트를 실시할 수 없었다. In such a situation, it has been strongly desired to be able to generate a high-speed serial signal on an existing tester in order to cope with the high-speed serial interface. However, in the conventional configuration shown in Fig. 5, not only the timing error at the time of generation of the high-speed signal is large but also the frequency can not be changed in real time, and there are many restrictions.

이에 대해, 본 발명에 의하면, 종래의 테스터를 활용함으로써 신규 투자를 대폭 삭감할 수 있음과 함께, 고속 테스트도 실시할 수 있다는 각별한 효과를 얻을 수 있다. On the other hand, according to the present invention, it is possible to remarkably reduce new investment by using a conventional tester and also to perform a high-speed test.

또한, 상기 실시예에서는, 복수의 패턴 신호 발생 유닛이, 각각 반도체 시험 장치에 대해 착탈 가능한 카드에 실장되어 있는 예에 대하여 설명했지만, 이것에 한정되지 않고, 반도체 시험 장치에 삽입하도록 해도 된다. Further, in the above-described embodiment, an example has been described in which a plurality of pattern signal generating units are each mounted on a card detachable with respect to a semiconductor testing apparatus. However, the present invention is not limited to this, and may be inserted into a semiconductor testing apparatus.

또, 상기 실시예에서는, 반도체 시험 장치에 형성되어 있는 제 1 신호 발생부 (1) 와 제 2 신호 발생부 (2) 의 논리 신호 s1 과 s2 를 포고핀을 개재하여 패턴 신호 발생 유닛을 구성하는 가산기 (3) 에 입력하는 예에 대하여 설명했지만, 포고핀에 한정되지 않고, 예를 들어 커넥터를 통해 입력하는 것이어도 된다. In the above embodiment, the logic signals s1 and s2 of the first signal generating unit 1 and the second signal generating unit 2 formed in the semiconductor testing apparatus constitute the pattern signal generating unit via the pogo pin Input to the adder 3 has been described. However, the present invention is not limited to the pogo pin, and may be input through a connector, for example.

또, 상기 실시예에서는, 리타이밍 회로와 로직 게이트를 사용한 교정 경로의 양방을 구비한 예를 설명했지만, 요구되는 타이밍 정밀도의 사양에 따라, 어느 한쪽을 생략해도 된다. In the above-described embodiment, an example in which both the retiming circuit and the calibration path using the logic gate are provided has been described, but either one may be omitted in accordance with the specification of the required timing accuracy.

또한, 상기 실시예에서는, 2 계통의 논리 신호를 가산하는 예를 설명했지만, 3 계통 이상의 논리 신호를 가산해도 된다. Further, in the above embodiment, an example of adding two logic signals is described, but three or more logic signals may be added.

1 : 제 1 신호 발생부
2 : 제 2 신호 발생부
3, 13 : 가산기
4, 9 : 래치
6, 7 : 스위치
10 : 클록 발생부
11 : 제 3 신호 발생부
12 : 제 4 신호 발생부
14 : 로직 게이트1: first signal generator
2: Second signal generator
3, 13: adder
4, 9: latch
6, 7: Switch
10: clock generator
11: Third signal generator
12: fourth signal generator
14: Logic gate

Claims (5)

반도체 시험 장치에 내장되어 있는 제1 신호 발생부의 출력 신호인 제1 출력 신호와 제2 신호 발생부의 출력 신호인 제2 출력 신호를 가산하여 제1 신호를 출력하는 제1 가산기와, 상기 제1 신호를 리타이밍 클록에 따라 래치하여 제2 신호를 출력하는 제1 D 플립플롭과, 상기 제2 신호를 선택적으로 출력하는 스위치를 포함하는 복수의 패턴 신호 발생 유닛;
상기 복수의 패턴 신호 발생 유닛으로부터 상기 스위치를 통해 출력되는 복수의 출력 신호간의 스큐를 보정하는 교정 경로; 및
제3 신호 발생부의 출력 신호인 제3 출력 신호 및 제4 신호 발생부의 출력 신호인 제4 출력 신호를 가산하여, 상기 리타이밍 클록을 출력하는 제2 가산기를 포함하는 반도체 시험 장치. A first adder for adding a first output signal, which is an output signal of the first signal generating section and a second output signal, which is an output signal of the second signal generating section built in the semiconductor testing apparatus, and outputs a first signal; A first D flip-flop for latching the second signal according to a retiming clock to output a second signal; and a switch for selectively outputting the second signal;
A correction path for correcting skew between a plurality of output signals output from the plurality of pattern signal generating units through the switch; And
And a second adder for adding the third output signal which is the output signal of the third signal generating section and the fourth output signal which is the output signal of the fourth signal generating section and outputs the retiming clock. 제 1 항에 있어서,
상기 복수의 패턴 신호 발생 유닛은, 각각 반도체 시험 장치에 대해 착탈 가능한 카드에 실장되어 있는 것을 특징으로 하는 반도체 시험 장치. The method according to claim 1,
Wherein the plurality of pattern signal generating units are each mounted on a card detachable with respect to the semiconductor testing apparatus. 제 1 항에 있어서,
상기 복수의 패턴 신호 발생 유닛은, 각각 반도체 시험 장치에 삽입되는 것을 특징으로 하는 반도체 시험 장치. The method according to claim 1,
Wherein said plurality of pattern signal generating units are each inserted into a semiconductor testing apparatus. 제 1항에 있어서,
상기 제1 신호의 주파수는 상기 제1 출력 신호의 주파수의 2배이고,
상기 리타이밍 클록의 주파수는, 상기 제3 출력 신호의 주파수의 2배인 반도체 시험 장치. The method according to claim 1,
Wherein the frequency of the first signal is twice the frequency of the first output signal,
Wherein the frequency of the retiming clock is twice the frequency of the third output signal. 제 1항에 있어서,
상기 교정 경로는, 상기 복수의 패턴 신호 발생 유닛으로부터 상기 스위치를 통해 출력되는 상기 복수의 출력 신호를 입력받아 클록에 의해 동기화된 신호를 출력하는 제2 D 플립플롭을 포함하는 반도체 시험 장치.The method according to claim 1,
Wherein the calibration path includes a second D flip-flop that receives the plurality of output signals output from the plurality of pattern signal generating units via the switch and outputs a signal synchronized by a clock.
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