JP2008145266A

JP2008145266A - Device tester

Info

Publication number: JP2008145266A
Application number: JP2006332856A
Authority: JP
Inventors: Tomoya Fujita; 智也藤田; Mitsuhisa Sato; 満久佐藤
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-12-11
Filing date: 2006-12-11
Publication date: 2008-06-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a device tester which enables security of pins of a number allottable in response to an increase in the number of DUTs and addition of functions, or efficient selection of inexpensive packages, by reducing the number of required pins of each FPGA. <P>SOLUTION: The device tester performs an electrical test of a DUT 140, and is typically configured by providing a parallel-to-serial conversion section 136 for converting a parallel signal received from a data bus 124 to a serial signal, a serial-to-parallel conversion section 142 for converting the serial signal to a parallel signal, pin controlling FPGAs 138 having relay controllers 148 for outputting relay control signals according to the converted parallel signal, and drive circuits 132 which are controlled by the relay control signals and perform switching of input/output signals to the DUT 140. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、例えばＩＣやＬＳＩなどの被試験デバイスの電気的試験を行うデバイステスタに関し、特にピンコントロールを行うＦＰＧＡの使用ピン数の削減を図ることが可能なデバイステスタに関する。 The present invention relates to a device tester that performs an electrical test of a device under test such as an IC or LSI, and more particularly to a device tester that can reduce the number of pins used in an FPGA that performs pin control.

近年、集積回路（ＩＣ：Integrated Circuit）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。このような試験を行う半導体試験装置において、被試験デバイス（Device Under Test：以下「ＤＵＴ」という。）には、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＦＰＤ（Flat Panel Display）などが含まれる。 In recent years, integrated circuits (ICs) have been increased in capacity, speed, and size (high density). In a device having such an integrated circuit, a high-speed and complicated process is required for electrical function testing as the density of the integrated circuit increases. In a semiconductor test apparatus for performing such a test, a device under test (hereinafter referred to as “DUT”) includes a memory, an LSI (Large Scale Integration), an FPD (Flat Panel Display), and the like. Is included.

ＤＵＴを試験するデバイステスタは、特許文献１（特開平６−３２４１１５：特に図４）に示されるように、装置本体と、テストヘッドと、パフォーマンスボードとを備えている。装置本体は、ＤＵＴに対して定電圧や定電流などの出力や、ＤＵＴからの入力の測定を行う。テストヘッドは、ドライバやコンパレータ、リレーを駆動する駆動回路などを有する。パフォーマンスボードは、複数のＤＵＴを装着し、テストヘッドとＤＵＴとを電気的に接続する。そしてテストヘッドにおいて、リレーを駆動する駆動回路、およびこれを制御するピンコントローラは、テストヘッドに実装されたピンエレクトロニクスカードに設けられている。 A device tester for testing a DUT includes an apparatus main body, a test head, and a performance board as disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 6-324115: FIG. 4 in particular). The apparatus main body measures the output of a constant voltage, a constant current, etc., and the input from the DUT with respect to the DUT. The test head includes a driver, a comparator, a drive circuit that drives a relay, and the like. The performance board is equipped with a plurality of DUTs, and electrically connects the test head and the DUT. In the test head, a drive circuit for driving the relay and a pin controller for controlling the drive circuit are provided in a pin electronics card mounted on the test head.

ピンエレクトロニクスカードは、ＦＰＧＡによってリレー制御を行っている。しかし近年のＤＵＴの複雑化、およびテスト効率向上のための個数増大により、ピンエレクトロニクスカード１枚あたりのリレー制御のためだけでも８００以上のピン数（結線の数）が必要であり、その他制御信号やバスからの制御信号を含めると、１０００ピン以上が必要となる。このようにピン数の多いＦＰＧＡはコストが高く、また多数制御による配置や配線が困難となることから、複数のＦＰＧＡを装備し、機能を分担している。 The pin electronics card performs relay control by FPGA. However, due to the recent increase in the number of DUTs and the increase in test efficiency, more than 800 pins (number of connections) are required for relay control per pin electronics card. If the control signal from the bus is included, 1000 pins or more are required. As described above, an FPGA with a large number of pins is high in cost and difficult to place and wire by a large number of controls. Therefore, a plurality of FPGAs are provided to share functions.

図７に従来のピンエレクトロニクスカードにおけるピンコントローラおよびリレーの構成を示す。ピンコントローラ７０１には、複数のＦＰＧＡ（ＦＰＧＡ７０１ａ〜ｄ）が備えられている。ＦＰＧＡは、ドライバやＩ／Ｏのレジスタの制御、レベルの制御、およびこれらの先に接続されるリレーの制御などを行う。各ＦＰＧＡは、夫々に設けられたコンフィグレーションＲＯＭ７０２（ＲＯＭ７０２ａ〜ｄ）のコンフィグレーションプログラムを電源投入毎にダウンロードして動作する。 FIG. 7 shows a configuration of a pin controller and a relay in a conventional pin electronics card. The pin controller 701 includes a plurality of FPGAs (FPGAs 701a to 701d). The FPGA performs control of drivers and I / O registers, control of levels, control of relays connected to these, and the like. Each FPGA operates by downloading a configuration program in a configuration ROM 702 (ROM 702a to d) provided therein, every time the power is turned on.

各ＦＰＧＡは、バス７００と多数の信号線によって接続されている。具体的には、例えばデータ３２ｂｉｔ、アドレス１０ｂｉｔ、ピンデータ５ｂｉｔ、ランク信号６ｂｉｔ、その他あわせて７０ピン程度が上流側のバスに接続される。ＦＰＧＡが制御する駆動回路７０４は、ドライバＩＣ７０６からの出力をオン・オフするリレー７０８、スキュー（遅延）を測定するための回路のリレー７１０、ＤＣ測定のリレー７１２、ＤＣ印加のリレー７１４を備えており、リレー制御のために４ピンを必要とする。一つのＦＰＧＡは３２個のＤＵＴの同一ピンに対してリレー制御可能となっているため、４ピン×３２個で１２８ピンがリレー制御のために接続される。
特開平６−３２４１１５号公報 Each FPGA is connected to the bus 700 by a large number of signal lines. Specifically, for example, data of 32 bits, address of 10 bits, pin data of 5 bits, rank signal of 6 bits, and about 70 pins are connected to the upstream bus. The drive circuit 704 controlled by the FPGA includes a relay 708 that turns on and off the output from the driver IC 706, a relay 710 that measures skew (delay), a relay 712 that measures DC, and a relay 714 that applies DC. And requires 4 pins for relay control. Since one FPGA can perform relay control with respect to the same pin of 32 DUTs, 128 pins are connected for relay control with 4 pins × 32.
JP-A-6-324115

しかし、テスト効率向上のためのさらなるＤＵＴ数の増加、高度なテストのための機能追加のために、必要なピン数は増加の一途をたどっている。従って上記のように複数のＦＰＧＡを設けて機能を分担したとしても、現状においてＦＰＧＡのピンの使用率は極めて高くなっており、ピン数の増加に対応する余裕はほとんどない。 However, as the number of DUTs is further increased to improve test efficiency and functions for advanced tests are added, the number of necessary pins is steadily increasing. Therefore, even if a plurality of FPGAs are provided and the functions are shared as described above, the usage rate of the FPGA pins is extremely high at present, and there is almost no room for increasing the number of pins.

ここで、さらにピン数の多いＦＰＧＡを採用することが考えられるが、ピン数の多いＦＰＧＡはパッケージの選択の余地が少なくなり、コスト増大を招いてしまう。また、さらに多数のＦＰＧＡを搭載して機能を分担することも考えられるが、ピンエレクトロニクスカードの大型化、配線の複雑化を招いてしまう。 Here, it is conceivable to employ an FPGA with a larger number of pins, but an FPGA with a larger number of pins reduces the room for selection of the package, leading to an increase in cost. In addition, it is conceivable that a larger number of FPGAs are mounted to share the functions. However, this increases the size of the pin electronics card and the wiring.

そこで本発明は、ＦＰＧＡの必要ピン数の削減を図ることにより、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択を可能とするデバイステスタを提供することを目的としている。 Therefore, the present invention reduces the necessary number of pins of the FPGA, thereby securing the number of pins that can be assigned in response to an increase in DUT or addition of functions, or enabling efficient selection of an inexpensive package. The purpose is to provide a tester.

上記課題を解決するために、本発明にかかるデバイステスタの代表的な構成は、被試験デバイスの電気的試験を行うデバイステスタであって、データバスから受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部と、シリアル信号をパラレル信号に変換するシリアル−パラレル変換部および変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部を有するピン制御用ＦＰＧＡと、リレー制御信号によって制御され被試験デバイスへの入出力を切り替えるリレーと、を備えたことを特徴とする。 In order to solve the above problems, a typical configuration of a device tester according to the present invention is a device tester that performs an electrical test of a device under test, and is a parallel tester that converts a parallel signal received from a data bus into a serial signal. -A serial control unit, a pin-control FPGA having a serial-parallel conversion unit that converts a serial signal into a parallel signal, and a relay control unit that outputs a relay control signal according to the converted parallel signal, and control by the relay control signal And a relay for switching input / output to / from the device under test.

上記ピン制御用ＦＰＧＡへの制御入力ピンを本数の少ないシリアルデータに置き換える構成によれば、ピン制御用ＦＰＧＡの必要ピン数の削減を図ることができる。これにより、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択をすることができる。 According to the configuration in which the control input pins to the pin control FPGA are replaced with serial data having a small number, the number of pins required for the pin control FPGA can be reduced. As a result, the number of pins that can be assigned in response to an increase in DUTs or addition of functions can be secured, or an inexpensive package can be efficiently selected.

複数のピン制御用ＦＰＧＡと、各ピン制御用ＦＰＧＡに接続された複数のコンフィグレーションＲＯＭとを備え、パラレル−シリアル変換部に複数のピン制御用ＦＰＧＡを接続してもよい。 A plurality of pin control FPGAs and a plurality of configuration ROMs connected to each pin control FPGA may be provided, and a plurality of pin control FPGAs may be connected to the parallel-serial conversion unit.

上記構成によれば、ピン制御用ＦＰＧＡがシリアル接続されていることから、複数のピン制御用ＦＰＧＡを少ない配線で接続することができる。これにより、ピンエレクトロニクスカードの配線を簡略にすることができ、基板設計の自由度を向上させることができる。 According to the above configuration, since the pin control FPGAs are serially connected, a plurality of pin control FPGAs can be connected with less wiring. Thereby, the wiring of a pin electronics card can be simplified and the freedom degree of a board | substrate design can be improved.

複数のピン制御用ＦＰＧＡと、複数のピン制御用ＦＰＧＡに接続された共用コンフィグレーションＲＯＭとを備え、パラレル−シリアル変換部には、複数のピン制御用ＦＰＧＡを接続し、さらに夫々のピン制御用ＦＰＧＡは、複数のピン制御用ＦＰＧＡと同数のリレー制御部と、いずれかのリレー制御部からの出力を選択的に出力するセレクタとを有し、シリアル−パラレル変換部に複数のリレー制御部を接続してもよい。 A plurality of pin control FPGAs and a common configuration ROM connected to the plurality of pin control FPGAs are connected, and a plurality of pin control FPGAs are connected to the parallel-serial converter, and each pin control The FPGA has the same number of relay control units as the plurality of pin control FPGAs and a selector that selectively outputs the output from any one of the relay control units, and the serial-parallel conversion unit includes a plurality of relay control units. You may connect.

上記構成によれば、複数のピン制御用ＦＰＧＡに対し、コンフィグレーションＲＯＭを１つだけ設ければよくなる。従ってコンフィグレーションＲＯＭのコストを削減できると共に、その実装面積が不要となるため基板設計の自由度を向上し、もしくは基板の小型化を図ることができる。 According to the above configuration, only one configuration ROM needs to be provided for a plurality of pin control FPGAs. Therefore, the cost of the configuration ROM can be reduced, and the mounting area is not required, so that the degree of freedom in board design can be improved or the board can be downsized.

本発明によれば、ピン制御用ＦＰＧＡの必要ピン数の削減を図ることができ、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択をすることができる。 According to the present invention, it is possible to reduce the number of pins required for the pin control FPGA, to secure the number of pins that can be allocated in response to the increase in DUT and the addition of functions, or to efficiently select an inexpensive package. Can do.

［第１実施形態］
本発明にかかるデバイステスタの第１実施形態について説明する。図１は第１実施形態にかかるデバイステスタ１００の概略的な構成を示すブロック図、図２はピンエレクトロニクスカードを説明する図、図３はピンコントローラの構成を説明する図、図４はピン制御用ＦＰＧＡの構成を示す図である。なお、以下の実施例に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。 [First Embodiment]
A device tester according to a first embodiment of the present invention will be described. 1 is a block diagram illustrating a schematic configuration of a device tester 100 according to the first embodiment, FIG. 2 is a diagram illustrating a pin electronics card, FIG. 3 is a diagram illustrating a configuration of a pin controller, and FIG. 4 is a pin control. It is a figure which shows the structure of the use FPGA. The dimensions, materials, and other specific numerical values shown in the following examples are merely examples for facilitating understanding of the invention, and do not limit the present invention unless otherwise specified.

図１に示すデバイステスタ１００は、本体１１０と、テストヘッド１２０とを含んで構成される。テストヘッド１２０にはパフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。本実施形態においては、ＤＵＴ１４０として、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＦＰＤ（Flat Panel Display）などを対象としている。 A device tester 100 shown in FIG. 1 includes a main body 110 and a test head 120. A performance board 130 is placed on the test head 120, and a DUT 140 is placed on the performance board 130. In this embodiment, the DUT 140 is a memory, a large scale integration (LSI), a flat panel display (FPD), or the like.

上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行する中央制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備えるピンエレクトロニクスカード１２２とが設けられる。ピンエレクトロニクスカード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構造となっており、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。 The main body 110 is provided with a central control unit 114 that performs a test process set through a user interface 112. The test head 120 is provided with a test terminal connected to each device terminal of the DUT 140 and a pin electronics card 122 provided with, for example, 32 pin modules connected to the test terminal and performing a test function. The pin electronics card 122 reflects a command related to the function test from the main body 110 on the test terminal. The performance board 130 has a structure that can be fitted to the test head 120 and on which the DUT 140 can be mounted, and electrically connects a plurality of test terminals to the device terminals of the DUT 140.

図２に示すように、ピンエレクトロニクスカード１２２は、タイミングジェネレータ１２６と、調整部１２８と、複数のリレーを備えた駆動回路１３２と、ピンコントローラ１３４とを備えている。タイミングジェネレータ１２６は、データバス１２４からパターン信号を受け取って信号の立ち上がりと立ち下がりのタイミングを調整する。調整部１２８は、パターンのスキュー（遅延）を調整してＤＵＴに信号を出力したり、ＤＵＴから入力された信号に対してＦＡＩＬ判定をしてデータバス１２４へと出力したりする。 As shown in FIG. 2, the pin electronics card 122 includes a timing generator 126, an adjustment unit 128, a drive circuit 132 including a plurality of relays, and a pin controller 134. The timing generator 126 receives the pattern signal from the data bus 124 and adjusts the rising and falling timing of the signal. The adjustment unit 128 adjusts the skew (delay) of the pattern and outputs a signal to the DUT, or performs a FAIL determination on the signal input from the DUT and outputs the signal to the data bus 124.

駆動回路１３２は複数のリレーを有し、このリレーをピンコントローラ１３４からのリレー制御信号によって制御されることにより、調整部１２８からの出力信号（パターン信号）やＤＣ印加をＤＵＴに出力したり、また出力信号のスキューや印加するＤＣを調整部１２８に入力したりする。ピンコントローラ１３４は、レジスタ制御信号、レベル制御信号、リレー制御信号などを駆動回路１３２に与える。本実施形態においてピンコントローラ１３４は、駆動回路１３２の４つのリレーを制御する。 The drive circuit 132 has a plurality of relays, and this relay is controlled by a relay control signal from the pin controller 134 to output an output signal (pattern signal) or DC application from the adjustment unit 128 to the DUT, The skew of the output signal and the DC to be applied are input to the adjustment unit 128. The pin controller 134 supplies a register control signal, a level control signal, a relay control signal, and the like to the drive circuit 132. In the present embodiment, the pin controller 134 controls the four relays of the drive circuit 132.

図３に示すようにピンコントローラ１３４は、データバス１２４から受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部１３６と、ピン制御用ＦＰＧＡ１３８（ＦＰＧＡ１３８ａ〜ｄ）とを備えている。パラレル−シリアル変換部１３６と夫々のピン制御用ＦＰＧＡ１３８とは、シリアル入力データ線１４２ａ、シリアルクロック線１４２ｂ、シリアル出力データ線１４２ｃとによって接続されている。なお、シリアル出力データ線１４２ｃは、個々のピン制御用ＦＰＧＡ１３８とパラレル−シリアル変換部１３６とを独立に接続する。また夫々のピン制御用ＦＰＧＡ１３８には、コンフィグレーションＲＯＭ１４４（ＲＯＭ１４４ａ〜ｄ）が備えられている。 As illustrated in FIG. 3, the pin controller 134 includes a parallel-serial conversion unit 136 that converts a parallel signal received from the data bus 124 into a serial signal, and pin control FPGAs 138 (FPGAs 138 a to d). The parallel-serial conversion unit 136 and each pin control FPGA 138 are connected by a serial input data line 142a, a serial clock line 142b, and a serial output data line 142c. The serial output data line 142c connects each pin control FPGA 138 and the parallel-serial conversion unit 136 independently. Each pin control FPGA 138 includes a configuration ROM 144 (ROMs 144a to 144d).

図４に示すように、夫々のピン制御用ＦＰＧＡ１３８（ＦＰＧＡ１３８ａ〜ｄ）の内部には、シリアル−パラレル変換部１４６と、変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部１４８とが備えられている。シリアル−パラレル変換部１４６とリレー制御部１４８との間は、パラレル接続されている。またリレー制御部１４８から駆動回路１３２へとリレー制御信号が出力されるが、これらの接続もパラレル接続である。 As shown in FIG. 4, each of the pin control FPGAs 138 (FPGAs 138a to 138d) includes a serial-parallel converter 146, and a relay controller 148 that outputs a relay control signal in accordance with the converted parallel signal. Is provided. The serial-parallel converter 146 and the relay controller 148 are connected in parallel. A relay control signal is output from the relay control unit 148 to the drive circuit 132, and these connections are also parallel connections.

ここで、ピン制御用ＦＰＧＡ１３８のＦＰＧＡ１３８ａ〜ｄは、一つのＦＰＧＡが３２個のＤＵＴの同一ピンに対してリレー制御可能となっているため、４ピン×３２個で１２８ピンが駆動回路１３２と接続される。駆動回路１３２は１個のＤＵＴの１ピンに対して１組あり、３２組×ＦＰＧＡ４つで１２８組の駆動回路１３２がピンエレクトロニクスカード１２２に備えられている。 Here, the FPGAs 138a to 138d of the pin control FPGA 138 can perform relay control with respect to the same pin of 32 DUTs, so that 128 pins are connected to the drive circuit 132 by 4 pins × 32. Is done. There is one set of driving circuit 132 for one pin of one DUT, and 128 sets of driving circuits 132 of 32 sets × 4 FPGAs are provided in the pin electronics card 122.

しかし上記構成によれば、ピン制御用ＦＰＧＡ１３８のデータバスと（直接または間接的に）接続されるピンは、従来７０ピン程度を要していたところ（図７参照）、本実施形態では３本あれば足りる。従って、ＦＰＧＡの必要ピン数の大幅な削減を図ることができる。これにより、ＦＰＧＡのピン数に余裕ができ、試験対象とするＤＵＴの増加や、試験の機能追加に対応して、割り当て可能なピン数を確保することができる。あるいは、ピン数の少ない安価なパッケージを選択することにより、安価で効率的な設計を行うことができる。またピンエレクトロニクスカードの配線を簡略にすることができるため、基板設計の自由度を向上させることができる。 However, according to the above configuration, the number of pins connected to the data bus of the pin control FPGA 138 (directly or indirectly) conventionally requires about 70 pins (see FIG. 7). Anything is enough. Therefore, the required number of pins of the FPGA can be greatly reduced. Thereby, the number of pins of the FPGA can be afforded, and the number of pins that can be assigned can be ensured corresponding to the increase in DUTs to be tested and the addition of test functions. Alternatively, an inexpensive and efficient design can be performed by selecting an inexpensive package with a small number of pins. In addition, since the wiring of the pin electronics card can be simplified, the degree of freedom in board design can be improved.

［第２実施形態］
本発明にかかるデバイステスタの第２実施形態について説明する。図５は第２実施形態にかかるピンコントローラの構成を説明する図、図６はピン制御用ＦＰＧＡの構成を示す図であって、上記第１実施形態と説明の重複する部分については同一の符号を付して説明を省略する。 [Second Embodiment]
A second embodiment of the device tester according to the present invention will be described. FIG. 5 is a diagram illustrating the configuration of the pin controller according to the second embodiment, and FIG. 6 is a diagram illustrating the configuration of the pin control FPGA, where the same reference numerals are used for portions that overlap with those in the first embodiment. The description is omitted.

上記第１実施形態においては１つのピン制御用ＦＰＧＡ１３８が１つのリレー制御部１４８を有し、夫々にコンフィグレーションＲＯＭ１４４を備えた構成であった。これに対し本実施形態は、夫々のピン制御用ＦＰＧＡ１３８において複数のリレー制御部１４８を備えた構成である。 In the first embodiment, one pin control FPGA 138 has one relay control unit 148 and each has a configuration ROM 144. On the other hand, in the present embodiment, each pin control FPGA 138 includes a plurality of relay control units 148.

図５に示すように、本実施形態においてピンコントローラ１３４に備えられたピン制御用ＦＰＧＡ１５０（ＦＰＧＡ１５０ａ〜１５０ｄ）は単一のコンフィグレーションＲＯＭ１５６が接続されており、全てが同様の構成で機能する。夫々のピン制御用ＦＰＧＡ１５０には、パラレル−シリアル変換部１３６とシリアル入力データ線１４２ａ、シリアルクロック線１４２ｂ、シリアル出力データ線１４２ｃとによって接続されている。ＦＰＧＡ１５０ａ〜１５０ｄが同一の構成であるから、シリアル出力データ線１４２ｃは、ＦＰＧＡ１５０ａのみしかパラレル−シリアル変換部１３６と接続されていない。 As shown in FIG. 5, a single configuration ROM 156 is connected to the pin control FPGA 150 (FPGAs 150a to 150d) provided in the pin controller 134 in this embodiment, and all function in the same configuration. Each of the pin control FPGAs 150 is connected by a parallel-serial converter 136, a serial input data line 142a, a serial clock line 142b, and a serial output data line 142c. Since the FPGAs 150a to 150d have the same configuration, only the FPGA 150a is connected to the parallel-serial conversion unit 136 in the serial output data line 142c.

図６に示すように、夫々のピン制御用ＦＰＧＡ１５０（ＦＰＧＡ１５０ａ〜１５０ｄ）の内部には、シリアル−パラレル変換部１４６と、変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部１５２ａ〜ｄとが備えられている。リレー制御部１５２ａ〜ｄの数は、ピン制御用ＦＰＧＡ１５０の数と同数であって、本実施形態では４つとなっている。さらにリレー制御部１５２ａ〜ｄの下流側には、いずれかのリレー制御部１５２ａ〜ｄからの出力を選択的に出力するセレクタ１５４とを有している。セレクタ１５４には、出力するリレー制御部１５２ａ〜ｄを選択するためのディップスイッチ等による固定信号が入力される。 As shown in FIG. 6, each of the pin control FPGAs 150 (FPGAs 150 a to 150 d) includes a serial-parallel conversion unit 146 and relay control units 152 a to 152 a that output relay control signals according to the converted parallel signals. d. The number of relay control units 152a to 152d is the same as the number of pin control FPGAs 150, and is four in this embodiment. Further, a selector 154 that selectively outputs an output from any one of the relay control units 152a to 152d is provided on the downstream side of the relay control units 152a to 152d. The selector 154 receives a fixed signal from a dip switch or the like for selecting the relay control units 152a to 152d to be output.

上記構成によれば、ピン制御用ＦＰＧＡ１５０ａ〜ｄのそれぞれに、上記第１実施形態にて説明した４つのピン制御用ＦＰＧＡ１３８ａ〜ｄが内包されていることとほぼ同等である。そしてシリアル−パラレル変換部１４６から出力されるパラレル信号に基づき、ピン制御用ＦＰＧＡ１５０ａ〜ｄ内のリレー制御部１５２ａ〜ｄはそれぞれが動作する。 According to the above configuration, the pin control FPGAs 150a to 150d are almost equivalent to the inclusion of the four pin control FPGAs 138a to d described in the first embodiment. Based on the parallel signal output from the serial-parallel converter 146, the relay controllers 152a to 152d in the pin control FPGAs 150a to 150d operate.

ここで、ピン制御用ＦＰＧＡ１５０ａ〜ｄの夫々のセレクタ１５４に入力される固定信号は、各ＦＰＧＡに固有の常に一定の値が入力される。例えばピン制御用ＦＰＧＡ１５０ａのセレクタには常に２進数の００が入力され、同様にピン制御用ＦＰＧＡ１５０ｂ〜ｄには０１、１０、１１が常に入力される。これにより、全てのピン制御用ＦＰＧＡ１５０ａ〜ｄが同様に動作しつつも、夫々のピン制御用ＦＰＧＡ１５０ａ〜ｄは特有なリレー制御信号のみを出力することができる。 Here, as the fixed signal input to each selector 154 of the pin control FPGAs 150a to 150d, a constant value unique to each FPGA is always input. For example, binary 00 is always input to the selector of the pin control FPGA 150a, and 01, 10, and 11 are always input to the pin control FPGAs 150b to 150d. Thereby, while all the pin control FPGAs 150a to 150d operate in the same manner, each of the pin control FPGAs 150a to 150d can output only a unique relay control signal.

すなわち、ピン制御用ＦＰＧＡ１５０ａ〜ｄに異なる固定信号を入力するだけで、同一の構成であるピン制御用ＦＰＧＡ１５０ａ〜ｄに異なる動作をさせることができる。従ってコンフィグレーションＲＯＭ１５６を１つだけ設ければよく、コンフィグレーションＲＯＭの部材コストを削減できると共に、その実装面積が不要となるため基板設計の自由度を向上し、もしくは基板の小型化を図ることができる。 That is, only by inputting different fixed signals to the pin control FPGAs 150a to 150d, the pin control FPGAs 150a to 150d having the same configuration can be operated differently. Therefore, only one configuration ROM 156 needs to be provided, so that the cost of the configuration ROM can be reduced, and the mounting area is not required, so that the degree of freedom in board design can be improved or the board can be downsized. it can.

以上、添付図面を参照しながら本発明の好適な実施例について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 Although the preferred embodiments of the present invention have been described above with reference to the accompanying drawings, it goes without saying that the present invention is not limited to such examples. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.

本発明は、例えばＩＣやＬＳＩなどの被試験デバイスの電気的試験を行うデバイステスタとして利用することができる。 The present invention can be used as a device tester for conducting an electrical test of a device under test such as an IC or LSI.

第１実施形態にかかるデバイステスタの概略的な構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a device tester according to a first embodiment. ピンエレクトロニクスカードを説明する図である。It is a figure explaining a pin electronics card. ピンコントローラの構成を説明する図である。It is a figure explaining the structure of a pin controller. ピン制御用ＦＰＧＡの構成を示す図である。It is a figure which shows the structure of FPGA for pin control. 第２実施形態にかかるピンコントローラの構成を説明する図である。It is a figure explaining the structure of the pin controller concerning 2nd Embodiment. ピン制御用ＦＰＧＡの構成を示す図である。It is a figure which shows the structure of FPGA for pin control. 従来のピンエレクトロニクスカードにおけるピンコントローラおよびリレーの構成を示す図である。It is a figure which shows the structure of the pin controller and relay in the conventional pin electronics card.

Explanation of symbols

１００…デバイステスタ、１１０…本体、１１２…ユーザインターフェース、１１４…中央制御部、１２０…テストヘッド、１２２…ピンエレクトロニクスカード、１２４…データバス、１２６…タイミングジェネレータ、１２８…調整部、１３０…パフォーマンスボード、１３２…駆動回路、１３４…ピンコントローラ、１３６…パラレル−シリアル変換部、１３８…ピン制御用ＦＰＧＡ、１４０…ＤＵＴ、１４２…パラレル変換部、１４２ａ…シリアル入力データ線、１４２ｂ…シリアルクロック線、１４２ｃ…シリアル出力データ線、１４４…コンフィグレーションＲＯＭ、１４６…シリアル−パラレル変換部、１４８…リレー制御部、１５０…ピン制御用ＦＰＧＡ、１５２…リレー制御部、１５４…セレクタ、１５６…コンフィグレーションＲＯＭ、７００…バス、７０１…ピンコントローラ、７０２…コンフィグレーションＲＯＭ、７０４…駆動回路、７０６…ドライバＩＣ、７０８、７１０、７１２、７１４…リレー DESCRIPTION OF SYMBOLS 100 ... Device tester, 110 ... Main body, 112 ... User interface, 114 ... Central control part, 120 ... Test head, 122 ... Pin electronics card, 124 ... Data bus, 126 ... Timing generator, 128 ... Adjustment part, 130 ... Performance board , 132 ... Drive circuit, 134 ... Pin controller, 136 ... Parallel-serial converter, 138 ... Pin control FPGA, 140 ... DUT, 142 ... Parallel converter, 142a ... Serial input data line, 142b ... Serial clock line, 142c ... serial output data line, 144 ... configuration ROM, 146 ... serial-parallel converter, 148 ... relay controller, 150 ... FPGA for pin control, 152 ... relay controller, 154 ... selector, 156 ... configurable Deployment ROM, 700 ... bus, 701 ... pin controller, 702 ... Configuration ROM, 704 ... driving circuit, 706 ... driver IC, 708,710,712,714 ... relay

Claims

A device tester for conducting an electrical test of a device under test,
A parallel-serial conversion unit for converting a parallel signal received from the data bus into a serial signal;
A pin control FPGA having a serial-parallel converter that converts the serial signal into a parallel signal and a relay controller that outputs a relay control signal in accordance with the converted parallel signal;
A device tester comprising: a relay that is controlled by the relay control signal and switches input / output to / from a device under test.

A plurality of the pin control FPGAs;
2. The device tester according to claim 1, further comprising a plurality of configuration ROMs connected to each pin control FPGA.

A plurality of the pin control FPGAs;
A shared configuration ROM connected to the plurality of pin control FPGAs;
Further, each of the pin control FPGAs has the same number of relay control units as the plurality of pin control FPGAs, and a selector that selectively outputs an output from any one of the relay control units. The device tester according to claim 1, wherein the plurality of relay control units are connected to a parallel conversion unit.