KR101710813B1 - 옵티컬 디바이스 및 서브어셈블리를 위한 제어 시스템 - Google Patents

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헨릭 엔. 폴센
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패킷 포토닉스 인코포레이티드
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Abstract

본 발명은 옵티컬 디바이스와 통신 서브어셈블리를 제어하기 위한 시스템(1,12)과 방법을 제안한다. 제어 시스템은 자납식의 독립식 모듈에 집적될 수 있는 IC 서브모듈과 프로그램가능한 회로(25)를 포함한다. 일 실시예에서, 모듈은 하나 이상의 FPGAs(25)와 RF와 디지털 ASICs, FPGA와 디지털 및 RF ASIC 빌딩 블록 사이의 집적된 크로스-커넥트(36), ASIC와 옵티컬 회로 사이의 집적된 크로스-커넥트(41)과 지원 기능(supporting functions)을 포함한다. 프로그램가능한 칩 제어 및 다른 전송 및 튜닝 기능, 프로그램가능한 트랜스폰더, 트랜스폰더 폼 팩터 또는 호스트 보드에 통합된 각각의 FPGA/ASIC(25,30)은 동일하거나 상이한 기능과, 이에 제한되는 것은 아니지만 모듈레이션 포맷을 포함하는 다른 파라미터를 가진다.

Description

옵티컬 디바이스 및 서브어셈블리를 위한 제어 시스템{CONTROL SYSTEMS FOR OPTICAL DEVICES AND SUBASSEMBLIES}
연관출원에 대한 상호 참조(CROSS-REFERENCE TO RELATED APPLICATIONS)
본 출원은 2012년 7월 15일 출원된 미국 가출원번호 61/671,756호의 이익을 주장하고, 미국 특허출원 12/945,470과 관련되며, 이들 모두의 내용은 본 명세서에 참고로 포함된다.
본 발명은 옵티컬 디바이스 및 서브 어셀블리를 위한 제어 시스템에 관한 것이다.
오늘날의 광 섬유 기반 네트워크는 전자 시스템과 광 섬유 통신 링크 또는 네트워크 사이의 인터페이스에서 트랜시버(transceivers) 또는 다른 옵티컬 서브시스템을 사용한다. 트랜시버는 일반적으로 광섬유를 통해 전송되는 전기 데이터와 광 신호 사이의 변환하는데 이용된다. 섬유(fiber)로부터 가정, 전기통신을 위한 데이터 센터, 장거리 및 고성능 통신 및 컴퓨팅에 이르기 까지 트랜시버에 대한 많은 어플리케이션이 존재한다. 종종, 광섬유로부터 데이터를 수신하고 송신할 수 있는 광 트랜시버가 플러그가능한 형태(pluggable form)로 내장된다. 플러그가능한(이하 "플러그식"이라고 함) 트랜시버는 핫 스왑가능한(hot-swappable) 입력/출력 트랜시버이고 데이터 통신 및 전기통신 네트워크에서 이용된다. 이러한 플러그식 트랜시버는 스위치, 라우터 및 섬유 광 케이블(fiber optic cable)와 같은 통신 장치들 사이를 인터페이스하고, 옵티컬 신호와 전기 신호 사이의 변환과 , 트랜시버 멀티소스 협약의 결과로서 개발된 표준화된 폼 팩터(standardized form factors)를 수행한다. 표준화된 폼 팩터는 XFP, QSFP+, SFP, CFP 패키지를 포함하고, 이는 전기적, 광학적, 기계적 또는 전력 소비/용도(usage)와 함께, 플러그성(pluggables)을 이용하여 고객의 요구를 충족하기 위해, 모듈이 서로 다른 벤더(vendors)로부터 구입되는 것을 가능하게 하는 기타 요인(factor)도 포함한다. 표준화된 플러그식 트랜시버는 모듈성(modularity)과 핫 스와핑(hot swapping)와 같은 현장 교체 기능(field replace function)을 가능하게 하고 표준화된 폼 팩터(이하 표준 폼 팩터)의 비용 및 크기의 이득도 가능하게 한다. 표준 폼 팩터는 광학적 플러그식 트랜시버가 전자 시스템에 설치된 호환가능한 포트를 사용하여 파이버(fiber) 전송 시스템에 접속되는 것을 허용한다.
트랜시버의 성능은, 그 비용적 측면은 함께, 특정 어플리케이션에 연관된다. 현재, 대부분의 트랜시버는 플러그식 폼 팩터로 제조되어 시스템을 켜거나 끄지 않고 라인카드(linecard) 또는 시스템에 설치 및 제거되며, 트랜시버가 카드 케이지(cage) 슬롯에 삽입되거나 제거될 수 있다. 이들 플러그식 장치는 시스템 내부에 또는 라인카드드에 직접 설치되어 밀도를 증가시키거나, 플로그식의 내부 구성요소가 스위칭 또는 라우팅 장비의 내부에서의 통신을 위해 이용되는 라인카드, 도우터 카드(daughter card) 또는 기타 모듈의 회로에 통합된다. 트랜시버는 여러개의 상이한 데이터 프로세싱 칩을 통해 호스트(또는 클라이언트)에 인터페이스하며 호스트로부터 전송 매체로의 데이터 또는 그 역의 데이터를 컨펌(confirm)한다. 현재의 트랜시버와 플러그식 트랜시버에 있어서, 마이크로 프로세서 또는 마이크로콘트롤러는 트랜시버 모듈을 실행하고 데이터와 기타 신호를 제어하고 트랜시버의 상태(health)와 동작(behavior)을 감시하는 중앙 엘리먼트로서 이용된다. 소형의 폼팩터는 비용, 크기 및 전력 소비에 의존하여, 신호 처리 칩은 호스트에 설치되는 반면, 대형 폼 팩터의 경우 신호 처리 칩은 트랜시버 내부에 배치된다.
종래 기술의 신호 처리 및 트랜시버 제어는, 낮은 비트율의 병렬 데이터를 높은 비트율의 병렬 또는 직렬 데이터 또는 그 역으로 컨펌(conform) 시리얼리제이션/디시리얼리제이션(Serializaion/Deserialization)(SerDes)과 프레밍(framing)과 같은 기능을 포함하는 PHY와 같은 전기-광 인터페이싱 및 기능을 수행하는 다양한 구성요소(components)에 의존하며, 이더넷 또는 소넷(SONET)에서 전송 프레임에 데이터를 삽입한다.
PHY는 다양한 데이터와 신호 처리 기술을 이용하여 전자 호스트로부터 전송 매체로의 또는 그 역으로의 데이터 트래픽을 적응하는데 이용되는 칩 또는 칩 셋이며, 데이터 및 신호 처리 기술은 인코딩/디코딩, 스크램블링/디스크램블링, 비동기식 데이터 프로토콜에 대한 시간 정렬, 클록 주파수 보상을 위한 리시버 레이트(rate) 매칭, 회로의 데이터와 클록 트레이스(traces)와 트랜시버 내측의 데이터와 클록 레이트(rate) 사이의 기어-박스 기능을 포함하지만 이에 한정되는 것은 아니다. PHY는 또한 데이터를 인코딩 및 디코딩하여 데이터 스트림 내에 50/50%의 마크(marks)와 스페이스(Spaces)를 보장하고, 도중에, 예를 들면 8bit 시퀀스가 10bit 시퀀스로 대체되는 8B/10B 인코딩을 이용하여 마크와 스페이스의 긴 시퀀스를 제거한다. 이는 또한 1비트 레이트에서 다른 비트 레이트로 데이터 스트림을 매핑하는 매핑 기능을 수행한다.
추가적으로, 공지된 종래의 장치에서 포워드 에러 코렉션(ECC) 칩이 구현시 사용될 수도 있다. EEC 칩은 다른 프레밍과 인코딩 레이어를 데이터에 부가하여 전송 장애에 대한 회복력을 증가시켜 에러가 검출되고 수정되는 것을 허용한다. 당업자라면 다양한 설계에 대해 익숙하며 이런 기능을 가진 칩이 트랜시버 내에 또는 채용된 표준에 의존하여 호스트 보드 상에 존재할 수 있다는 것을 인지할 것이다. 또한 당업자라면 이런 기능을 구비한 칩이 IO 데이터만을 처리할 뿐이며, 예를 들면 레이저 출력 파워, 레이저 파장 또는 온도 조절과 같은 트랜시버 동작을 제어할 수 없다는 것을 알고 있다.
현재 알려진 트랜시버에 있어서, 마이크로콘트롤러 또는 마이크로프로세서는 트랜시버의 동작을 제어하고 트랜시버의 상태를 모니터링하는데 이용된다. 마이크로콘트롤러는 순차적인 실행 머신(sequential execution machine)이고, 복수의 프로세서 코어가 사용된 경우, 일정 레벨의 병렬처리(parallelism)가 채용될 수 있지만, 실행은 대부분 순차적으로 이루어지고 소프트웨어가 구동된다. 소프트웨어는 이들 칩에서 실시되고 요구되는 기능을 수행하며, 제어의 속도, 효율 그리고 안정성과 적응성은 구현된 마이크로프로세서/마이크로콘트롤러 및 코드의 성능에 의존된다. 처리량(throughput)과 랜턴시(latency)와 같은 선응과 함께, 트랜시버를 업데이트하고 재구성하는 능력 또는 그 기능을 디버깅하는 능력은 이들 기능을 제어하는 소프트웨어의 사용에 의해 제한되는 경우가 있다. 마이크로콘트롤러/마이크로프로세서는 디지털-아날로그 컨버터(DACs)와 아날로그-디지털 컨버터(ADCs)와 결합되어 이용된다. 마이크로콘트롤러 또는 마이크로프로세서는, 이하에 프로세싱 유닛으로 언급되며, 중앙 처리 유닛이며, 복수의 상이한 주변 모듈을 포함하여 트랜시버 모니터링과 제어에 기여할 수 있는 독립된 기능 유닛이다. 이들 기능 유닛은 휘발성 및 비휘발성 메모리, 클록, 오실레이터, 시리얼 포트, I2C/MDIO/SPI 통신 포트 및 아날로그-디지털 컨버터(ADC), 디지털-아날로그 컨버터(DAC)를 포함할 수 있다. DAC와 ADC의 기능은 소위 주문형 집적회로(ACICs)로 불리는 특정 목적을 가진 집적회로에 통합될 수 있고, 이들은 프로세싱 유닛과 인터페이싱된다.
딩업자라면 예를 들면 SerDes(낮은 데이터 레이트의 데이터를 높은 데이터 레이트의 데이터로 멀티플렉스하거나 그 역으로 멀티플렉스하는데 이용됨)와 PHY를 FEC는 사용하지 않는 조합, 또는 SerDes가 PHY와 FEC와 함께 이용하는 조합과 같이 상이한 기능을 결합하는데 이용될 수 있는 다양한 설계와 전자회로에 대해 익숙하다. 이 경우, PHY는 데이터 스트림을 처리하기위해 내부 기능의 어떤 조합이라도 이용할 수 있으며, 예를 들면, SONET을 통한 전송을 위해 8B/10B 인코딩과 이어진 64B/65B 인코딩을 모두 수행할 수 있다. 상이한 비트 레이트와 신호 처리 기능의 조합은 당업자에게 잘 알려져 있다. 공지된 데이터 동기화 장치의 일례가 US7457389호에 개시되어 있으며, 물리적 인터페이스 모듈에 이용되는 공지된 상호접속 기술의 일례가 US2010/022907에 개시되어 있다.
그러나, 이와 같이 이 분야에 공지된 기술은 몇가지 단점을 가진다. 예를 들면, 현재의 SerDes,PHYs, 및 FECs는 통상적으로 표준을 벗어난 제한된 인식 옵션을 가진 분리 모듈이다. 따라서 많은 수의 기능이 요구되면 이들 요구 기능은 복수의 상이한 집적 회로에서 수행되고, 통합 타이밍과 클록 제어의 자유도를 유실하여, 결과적으로 더 복잡해져 버린다. 또한 복잡한 기능이 하드웨어로서 구현될 수록, 미래의 전송 시스템은 동일한 포괄적 기능을 사용해야만 하며 동일한 Ser/Des/PHY/FEC 부품을 사용해야한다. 이는 미래의 표준에 대한 강압적 제약이된다. 반대로, 네트워크는 주파수를 증가시키면서, 표준으로 향하지 않고 비표준이면서 네트워크에 한정된 요건(requirements)을 향해 발전된다. 커스텀 트래픽과 기능적 엔지니어링은 보다 일반화되고 있다.
이와 같은 비표준 네트워크는 현재의 표준 하드웨어와 이용가능하지 않은 기능을 수행하도록 설계된 전용 하드웨어에 일반적으로 의존하거나, 표준 하드웨어에서의 사양을 따라야만 한다. 현재의 MAC와 PHY 솔루션에 있어서, 특정 하드웨어 구현 기능, 예를 들면 데이터 패스에 있어서 8B/10B 인코딩과 디코딩과 같은 기능을 온하거나 오프하는 것 처럼, 프로세싱은 레지스터 값을 변경하는 것에 의해 제어된다. 따라서 구현된 여러 기능은 자유도(flexibility)의 수와 등급 모두에서 제한된다. 이는 예를 들면, 소정 부품(part)이 제한된 양의 마켓 세그먼트(예를 들면 SONET, SDH)만을 커버하고, 다른 마켓 세그먼트(예들 들면, IOGigE)에 대해 상이한 부품이 필요하다는 것을 의미한다. 결과적으로 많은 수의 상이한 부품이 마켓을 커버하는데 요구되고 이는 개발, 생산 및 동작 비용을 증가시키게 된다.
다른 제한은 트랜시버에서 주 요소인 마이크로프로세서 또는 마이크로콘트롤러와 같은 순차적 프로세싱 머신의 사용과 연관된다. 전술한 많은 기능을 제어하기 위해 순차적 머신은, 보조 입력/출력 디바이스로 사용되는 FPGA오 같이, 보조 ASICs, 메모리 요소, 펌웨어 프로세싱 장치와 결합하여 사용되고, 이는 비용, 디버깅 능력, 업데이트된 운영 소프트웨어의 설치에 의한 동작 향상을 포함하여 이들 시스템의 성능을 상당히 제한다.
또 다른 제한은, 마이크로프로세서 또는 마이크로콘트롤러 중심 설계의 순차적 특성(nature)이 다양한 데이터에 대한 기능과 통신을 필요로하고, 제어 기능과 회로가, 본 발명과 같이 다중 개별 프로세스를 허용하는 보다 효율적인 하드웨어 구현 아키텍처가 아닌 전체로서 업데이트되어야만 하는 모놀리식 코드(monolithic code)로 이루어져야만 하는 점이며, 여기서 효율적인 하드웨어 구현 아키텍처는 하드웨어에서의 트랜시버의 다양한 기능을 실행시키기 위해 현존하는 프로세스에 영향을 주지 않고, 실시간 오퍼레이션이 소프트웨어에 기반하지 않고 프로그래밍 단계 동안 시스템에 대한 외부의 소프트웨어를 사용하여, 펌웨어에 프로그램된 하드웨어 게이트 레벨로 정의된 회로에서, 프로세스에 대해 독립적인거나 종속적이며, 동시적인 또는 일련의 프로세스를 이용한다.
종래 기술의 다른 제한은 트랜시버의 제어과 데이터부가 광전기 변환 스테이지에 접속되는 것이며, 많은 기능을 제어하고 데이터와 상호작용하기 위해서 많은 구성요소가 필요하다는 점이다. 현재 광학(optical), 광-전기(opto-electronic), 및 특히 전기 데이터와 파이버 광 네트워크 또는 전송 시스템 사이에서 통신하는 광자집적회로(photonic integrated circuit)(PICs)는 더 복잡해지고 있는데, 이들은 광학적 파워(optical power), 모듈화(modulation), 파라미터의 전송 및 수신, 또한 일부 어플리케이션에 따라서는 파장, 온도 및 기타 애스팩트(aspect)까지 포함하여 제어되고 모니터링되어야 하는 더 많은 기능을 가진다. 현재 광학 칩과 PICs는 그 설계와 구현이 폭넓게 변화되어 원하는 어플리케이션에 대한 인터페이스 안정성과 가격을 매칭한다. 따라서 이들 칩과 전술한 전자장치, 그리고 마이크로프로세서 또는 마이크로콘트롤러 상에서 실행되는 코드와 펑션 사이를 인터페이싱하는 전자장치의 설계는 인터페이싱 ASICs, DACs, ADCs로 설계된 회로를 포함하여 매우 넓게 변경가능하다. 하드웨어와 제어에서의 이러한 넓은 변경가능성은 상이한 옵티칼(optical)과 PICs에 걸친 설계에 있어서 비효율적이고, ASICs에 대해 비용을 상승시키고, 어플리케이션이 옵틱/PIC로부터의 상이한 동작(operation)을 지시함에 따라 프로세서와 인터페이싱 전자 회로 내의 제어 기능뿐만 아니라 하드웨어와 소프트웨어 설계를 변경시킨다.
따라서 파이버 옵틱 트랜시버, 옵티컬 플러그식 보다 장착 트랜시버 및 전자 시스템과 옵티컬 파이버 통신 시스템 또는 네트워크 사이에서 데이터 통신을 수행하는 기타 옵티컬 통신 장치를 포함한 옵티컬 디바이스와 서브어셈블리(subassemblies)의 영역에서 전술한 제한을 극복할 수 있는 향상된 방법과 장치가 요구된다.
본 발명의 목적은, 파이버 옵틱 트랜시버, 옵티컬 플러그식 보다 장착 트랜시버 및 전자 시스템과 옵티컬 파이버 통신 시스템 또는 네트워크 사이에서 데이터 통신을 수행하는 기타 옵티컬 통신 장치를 포함한 옵티컬 디바이스와 서브어셈블리(subassemblies)의 영역에서 전술한 제한을 극복할 수 있는 향상된 방법과 장치를 제공하는데 있다.
본 발명에 따르면, 트랜시버와 같은, 옵티컬 디바이스 및 광자 집적 회로(photonic integrated circuits)에서의 트래픽과 동작 기능을 모니터링하고 관리할 수 있는 시스템, 방법 및 장치가 제공된다. 본 발명은 데이터 변조, 파장 세팅, 파장 잠금, 파라미터 등록(registration), 리포팅, 옵티컬 데이터 검출을 포함하는 다양한 기능과, 다른 많은 기능들을 트랜시버 모듈 또는 연관된 호스트 콘트롤러와 같은 옵티컬 디바이스에 포함시킨다. 본 발명은 자유도 또는 유연성(flexible)을 희생하지 않으면서 파이버 링크와 그 엔지니어링 그리고 동작과 관리의 성능과, 안정성 그리고 비용 측면에서 유리한 당업자에게 알려진 이점을 제공하도록, 많은 유사 또는 동일한 유닛을 사용하여 파이버 채널의 커패시티를 만들거나 로드하기 위한 다양한 유연성 옵션을 제공한다.
본 발명의 실시예에 따르면, 옵티컬 트랜스폰더, 옵티컬 플러거블(pluggables), 옵티컬 모듈, 및 서브시스템고 같은 옵티컬 디바이스가 제공되고, 다음의 하나 이상을 포함한다. (i) RF와 디지털 ASICs, 특정 목적의 이산 또는 집적 전자회로 또는 ASICs와 이산 또는 집적 전자회로의 조합과 결합하여 FPGA를 사용함 - 여기서 FPGA는 마이크로프로세서 또는 마이크로콘트롤러를 사용하는 것을 대신하여 필요한 제어와 프로세스 기능을 실행하는데 이용되고, 본 발명은 옵티컬 모듈에 있어서 높은 프로그램가능성, 높은 유연성, 낮은 전력, 낮은 풋프린트 통합 통신(foot print integrated communications), 제어, 모니터링, PHY 기능에 의해 종래의 제약을 해결함, (ii) FPGA와 디지털 RF ASIC 빌딩 블록 사이의 집적된 크로스 접속(corss-connect), ASIC와 옵티컬 회로 사이의 집적된 크로스 접속, 프로그램가능한 전자회로와 옵틱내의 아날로그 및 디지털 기능 사이의 접속 IOs의 최대 자유도를 제공하는 기능을 지원, 대량의 전자 장치와 방법을 옵틱컬과 포토닉 전송, 통신 및 네트워크 어플리케이션의 넓은 변경을 통해 낮은 비용으로 스케일링하는 광학적 기능을 지원, (iii) 프로그램가능한 칩 제어 및 기타 전송과, Mach-Zehnder과 옵티컬 데이터 모듈레이터의 다른 타입, 그리고 조절가능한 레이저에 대한 튜닝 기능, (iv) 현존하는 또한 미래의 프로토콜과 전송 포맷을 커버하도록 프로그램가능한 동일한 개별적인 트랜스폰더 소프트웨어, (v) 각각의 FPGA 및 또는 ASIC는 트랜스폰더 폼 팩터 또는 호스트 보드에 내포되고, 동일하거나 상이한 기능성, 그리고 이에 제한되지는 않지만 모듈 포맷을 포함하는 기타 파라미터를 가질 수 있다. 당업자에게 자명하듯이, 용어 ASIC 또는 ASIC 기능은 ASICs와 이산 구성요소(discrete component)로 불리고 집적회로는 ASICs가 아니지만 이 기능의 세트를 지원한다. 이산 또는 기타 상업적 집적 회로(commodity)는 ASIC와 결합되어 또는 그 대신에 이용될 수 있다.
본 발명에 따르면, 호스트와 통신하기 위한 옵티컬 모듈 또는 서브어셈블리가 제공된다. 옵티컬 모듈 또는 서브어셈블리는 옵티컬 신호를 수신하고 전기 신호를 송신하는 트랜스매터 옵티컬 서브어셈블리, 트랜스미터 옵티컬 서브어셈블리와 접속되는 트랜스미터 구동 인터페이스, 전기 신호를 수신하고 이를 옵티컬 신호로 전환하는 리시버 옵티컬 서브어셈블리, 송신기 옵티컬 서브어셈블리와 접속하는 송신기 인터페이스를 포함한다.
옵티컬 모듈에는 호스트와 통신하는 제어 시스템이 제공된다. 제어 시스템은 프로그램가능한 구성요소, 모니터링 및 프로세싱 회로를 포함한다. 제어 및 프로세싱 회로는 복수의 상이한 어플리케이션에 대한 물리적 및 트랜스포트 레이어 통신 사양(specifications)을 옵티컬 디바이스 내에 구현하기 위해 프로그램가능하다. 제어 시스템은 FPGA 및 ASIC 회로의 하나 또는 둘 모두를 포함하고, 이들은 바람직하게 복수의 폼 팩터의 요건을 만족하기 위해 프로그램가능하다. ASIC 회로는 옵티컬 디바이스 상에 모놀리식으로 집적되거나 ASIC 회로는 옵티컬 디바이스 상에 집적된 멀티-칩 모듈일 수 있다. 바람직한 모니터링 및 프로세싱 회로는 시리얼제이션/디시리얼제이션(SerDes), 인코딩/디코딩, 스크램블링/디스크램블링, 포워드 에러 코렉션(FEC), 레이저 제어, 모니터링 및 이들의 조합을 포함하는, MAC, PHY 및 FEC 회로 중 하나 이상을 포함하며, 일부 바람직한 실시예는 자체-포함 유닛(self-contained unit)이다.
다른 실시예에 따르면, 옵티컬 또는 옵티컬일렉트로닉 디바이스에 사용하기 위한 시스템이 제공된다. 시스템은 호스트 보드와의 통신에 있어서 SerDes와 PHY 중 하나 또는 둘 모두와 함께, 전술한 바와 같은 하나 이상의 옵티컬 모듈 또는 서브어셈블리를 구비한다.
다른 실시예에 따르면, 옵티컬 통신 시스템이 제공된다. 이 시스템은 호스트 회로와 통신하는 예를 들면 FPGA 회로와 같은 프로그램가능한 회로, 프로그램가능한 회로와 통신하는 예를 들면 ASIC 회로와 같은 모니터링 및 프로세스 회로를 포함한다. 하나 이상의 포토닉 집적 회로는 모니터링 및 프로세싱 회로와 통신하고, 이 시스템은 전술한 바와 같이 프로그램가능하다. 옵티컬 통신 시스템은 제1 GPS 레이트를 가진 입력신호와 제2 GPS 레이트를 가진 출력 신호를 이용해 통신할 수 있다. 제1 GPS 레이트의 입력 신호와 제2 GPS 레이트의 출력 신호는 복수의 상이한 어플리케이션과 라인카드를 수용하도록 상이한 레이트로 프로그램가능하다.
본 발명의 다른 실시예에 따르면, 옵티컬 통신 시스템은 입력 인터페이스와 출력 인터페이스와 통신하는 제어 시스템을 포함하고, 출력 인터페이스는 포토닉 집적 회로와 통신한다. 제어 시스템은 프로그램가능한 구성요소(예를 들면, FPGA)와, 입력 및 출력 크로스 커넥트를 구비한다. 제어 시스템은 입력 인터페이스와 출력 인터페이스 사이에서 다양한 상호접속을 제공하도록, 입력 크로스 커넥트와 출력 크로스 커넥트를 이용하여, 프로그램가능한 구성요소와 포토닉 집적 회로 사이에서 프로그램가능하다. 바람직하게, 제어 시스템은 제1 및 제2 상이한 포토닉 집적 회로에 접속하기 위해 프로그램가능하다.
다른 실시예에 따르면, 전자 통신 시스템 또는 네트워크와, 파이버 옵틱 통신 시스템 또는 네트워크 사이에서의 데이터 통신 방법에 제공된다. 이 방법은, 먼저, 통신 모듈을 제공하는 단계를 포함하고, 통신 모듈은 호스트 회로와 통신되는 프로그램가능한 회로를 포함한다. 모니터링 및 프로세싱 회로가 더 제공되고, 이는 통신가능한 회로와 통신된다. 하나 이상의 포토닉 집적 회로가 제공되고 이들은 모니터링 및 프로세싱 회로와 통신된다. 다음으로, 통신 모듈의 구현을 위한 어플리케이션이 선택된다. 어플리케이션은 하나 이상의 어플리케이션 특정 사양(specific specifications)을 가지며, 이들은 통신 모듈 내에서 프로그램가능하다. 이어서, 통신 모듈은 하나 이상의 어플리케이션 특정 사양에 따라 프로그램된다.
FPGAs와 함께 완전 자납형(full self-contained)의, 독립식(stand-alone) ASIC 서브모듈을, 데이터 프로세싱 및 컨디셔닝을 위한 (마이크로프로세서 또는 마이크로콘트롤러를 대신하여) 코어 프로세싱 빌딩 블록으로서 이용함으로써, 상이한 데이터 레이트 사이에서의 기능(functions)과 적응(adaptation)을 모니터링하기 위해 전용되는 별개의 전자 모듈을 구비할 필요가 없고, 단일 ASIC 및/또는 FPGA가 필요한 데이터 모니터링과 프로세싱을 이행하기 위한 기본 빌딩 블록으로서 이용될 수 있다.
본 발명에 따르면, 프로그램가능한 회로가 옵티컬 디바이스내에서 중앙 처리 엔지니어(engineer)로 채용됨에 따라, 순차적인 제어 머신과 아키텍처의 사용은 옵티컬 디바이스의 성능과 효율에 있어서의 조건(condition)을 제한하지 않는다. 옵티컬 디바이스의 내부의 소프트웨어 기반 프로세싱 및 제어를 사용할 때의 비효율성과 신뢰성, 그에 따른 가격과 제한들은, 예를 들면 FPGA 중앙 아키텍처와 같은 프로그램가능한 회로로 이동하는(moving) 것에 의해 해결된다.
본 발명은 트랜시버 오퍼레이션, 제어 및 모니터링 기능은 물론, 데이터 시스템, 트랜시버 데이터 핸들링 및 트랜스미션 사이에 유연한 접속을 제공한다. 본 발명은 스페어링 이슈(sparing issues)와 같은 현재의 멀티 모듈 솔루션이 가진 문제점을 완화시킬 수 있다. 본 발명은 높은 용량의 파이버 옵틱 전송 링크의 설계 및 설치의 비용을 낮추기 위해, 옵틱컬 전송 채널에 대한 특정 어플리케이션에 융통성이 없고 한정되는 설계에 기반한 마이크로프로세서와 마이크로콘트롤러 상에서 트랜시버를 설계(engineering)함에 있어 보다 많은 유연성을 제공한다.
본 발명에 따르면 전술한 바와 같은 목적을 달성할 수 있다.
도 1은 본 발명의 일실시예에 따른 예시적인 트랜시버 모듈을 도시한 도면,
도 2는 본 발명의 다른 실시예에 따른 예시적인 모듈을 도시한 도면,
도 3은 종래 기술의 트랜시버 디바이스를 도시한 도면,
도 4는 본 발명의 다른 실시예에 따른 예시적인 트랜시버 모듈을 도시한 도면,
도 5는 본 발명의 다른 실시예에 따른 예시적인 제어 및 프로세싱 회로를 도시한 도면,
도 6은 본 발명의 다른 실시예에 따른 예시적인 제어 및 프로세싱 회로를 도시한 도면,
도 7은 본 발명의 다른 실시예에 따른 예시적인 제어 및 프로세싱 회로를 도시한 도면,
도 8은 본 발명의 다른 실시예에 따른 예시적인 제어 및 프로세싱 회로를 도시한 도면.
본 발명에 따르면, 파이버 옵틱 디바이스와, 트랜시버, 옵틱컬 옵틱컬 플러거블, 옵틱컬 서브어셈블리 및 기타 통신 장치와 같은 서브어셈블리와, 전자 시스템과 옵틱컬 파이버 통신 시스템 또는 네트워크 사이에서 데이터 통신하는 호스트 전자 보드와 통신하는 서브어셈블리에 사용하기 위한 시스템, 방법이 기술된다. 본 발명의 일실시예에 따르면, 시스템이 제공되고, 이 시스템은 옵틱컬 디바이스와 서브어셈블리에 사용하기 위한 시스템으로서, 프로그램가능한, 통합된 통신, 제어, 모니터링 및 PHY 기능을 포함한다. 이 시스템이 옵틱컬 디바이스 및 서브어셈블리에 통합될 때, 이 디바이스는 유연성 있고, 소비전력이 낮고, 작은 풋프린트를 갖게 된다.
전술한 바와 같이, 본 발명은 옵틱컬 디바이스와 서브어셈블리에서의 알려진 기술의 제한을 해결하는 것을 목적으로 한다. 본 발명의 복수의 기본 구성요소는 다음을 포함한다. (i) 마이크로콘트롤러를 대신하여, 아날로그 및 디지털 신호 사이에서 통신하고 보조적인 특정 기능을 핸들링하는 ASICs와 같은 제어 및 프로세싱 회로와 함께 FPGA와 같은 프로그램가능한 회로를 포함하는 제어 시스템, (ii) 제어 시스템 내에서, 특정 어플리케이션을 옵틱컬 디바이스 내에 구현하기 위해 ASIC 기능과 협업하는 개별적인 FPGA 기능, 여기서 이들 ASIS 기능은 이에 제한되지 않지만 시리얼리제이션/디시리얼리제이션, 인코딩/디코딩, 스크램블링/디스크램블링, 기어-박싱, 포워드 에러 코렉션(FEC), 레이저 제어(예를들면 레이저온도 제어), 모니터링을 포함하고, 복수의 분리 파트(separate parts)의 대신에 프로그램가능한 디바이스 상에 멀티-칩 집적 구성요소 또는 모놀리식 집적 구성요소로서 조립됨, (iii) FPGA 및/또는 ASIC를 포함하는 제어 시스템 또는 대응하는 어셈블리로서, 전체 기능 집적 유닛으로서, 호스트 보드와 트랜시버 사이에서 데이터 프로세싱 및 제어와, 내부 트랜스폰더 제어 및 모니터링 기능을 수행하는 자납식 MAC/PHY/FEC/제어기를 포함함, (iv) FPGA 및/또는 ASIC를 포함하는 제어 시스템 또는 대응하는 어셈블리로서, 트랜시버 폼 팩터 또는 다른 옵틱컬 디바이스에 내포되고, 동일하거나 상이한 기능과 사양(예를들면 데이터 인코딩), 변조 포맷을 포함하는(이에 한정되지 않음) 기타 파라미터를 구비한 제어 시스템 또는 대응하는 어셈블리, (v) 트랜시버 폼 팩터 내에 내포되는 각각의 FPGA 및/또는 ASIC, 트랜시버 폼 팩터가 배치된 곳의 요건(데이터 인코딩)을 만족하도록 펌웨어가 프로그램되어짐.
본 명세서에서 다음의 용어는 다음과 같은 의미를 가진다.
용어 "어플리케이션"은, 성능, 비용, 신회성 및 어플리케이션과 연관된 기타 팩터의 측면에서 트랜시버의 사용에 의해 구축되는 본 명세서에서 사용될 때, 옵티컬 통신과 연관하여, 물리적 또는 트랜스포트 레이어 통신 요건으로 언급된다. 예를 들면, 파이버로부터 가정으로의 파이버 링크, 라우터를 연결하는 파이버 링크, 데이터 센서 사이의 또는 데이터 센서 내의 파이버 링크, 메트로네트워크에서의 파이버 링크, 장거리 네트워크에서의 파이버 링크, 고성능 컴퓨팅용의 파이버 링크는 파이버 전송 시스템과 그에 따른 트랜시버의 요건(requirements)을 어플리케이션이 어떻게 구축(drive)할 것인지에 대한 일례이다.
용어 ASIC는 어플리케이션 특정 집적 회로를 의미하고, 특정의, 대부분 프로그램되지 않는 기능을 수행하도록, 고성능 그리고 고레벨의 통합을 위해 설계되어진 전자 회로의 임의적인 서브세트로 언급된다. 고정되고 또한 변경될 수 없거나 변경할 필요가 없이 고정된 설계로 구현되는 전자 아키텍처의 부분은 ASIC로 구현될 수 있다. ASIC의 설계 및 생산과 관련하여 통상적으로 높은 선비용(fornt end cost)이 들어가고, 양이 많아질 수록 단가는 낮아지며, 구현된 고정 세트의 전자 기능의 크기와 전력 소모는 ASIC와 동일한 기능을 실현하는 디스크리트 전자 구성요소를 사용하는 것에 비해 더 효율적이다. 용어 ASIC 또는 ASIC 기능은 모두 전술한 바와 같이 ASICs로 언급되고, 디스크리트 구성요소와 집적 회로는 ASICs는 아니지만 ASIC 기능의 세트를 지원한다. 디스크리트 또는 기타 상업적 집적 회로(commodity)는 ASIC와 함께 또는 이를 대신하여 이용될 수도 있다.
용어 FEC는 포워드 에러 코렉션(FEC) 또는 채널 코딩을 의미하고 데이터 전송에 있어서 에러를 제어하는 기술로 언급된다. FEC는 하드웨어, 소프트웨어 또는 이들의 조합으로 구현가능하다.
용어 FPGA는 필드-프로그램가능한 게이트 어레이를 의미하고, 제조 이후에 구성될 수 있도록 설계된 회로를 나타내며, 기능성(functionality), 부분적인 재구성, 재구성가능한 인터커넥트를 업데이트할 수 있는 능력을 가진다. FPGA는 논리적 기능과, 동일한 아날로그 회로, 디지털 프로세싱을 구현한다. 아날로그 및/또는 디지털 신호 처리, 독립된 프로세스로서 제어 알고리즘은 칩 내부에 실제 하드웨어 게이트레벨 구현으로 구성된다. 결과적으로, 알고리즘과, 데이터 프로세싱 및 제어 기능은 고속이면서 프로그램가능한 병렬 및/또는 직렬 하드웨어에서 실행된다. 이 프로그래밍은 펌웨어를 통해 수행되고, 따라서 소프트웨어는 FPGA에서 실행되지 않고 필요시 최초 로딩 및 펌웨어 업데이트에만 이용된다. 중앙 프로세스 및 제어 유닛으로서 FPGA의 다른 이점은 당업자에게 자명하며, 프로세스 또는 기능는 독립적으로 업데이트되고 다른 기능에는 영향을 주지 않으면서 인에이블 또는 디스에이블될 수 있다. 이점으로, 유연성(flexibility), 파워를 절약할 필요가 없을 때 다른 프로세스에는 영향을 주지 않으면서 프로세서를 오프하는 능력, 상이한 PIC 및 어플리케이션에 대한 프로세스를 온 및 오프하고 또는 용도 또는 유료 레벨에 따라 프로세스를 인에이블하거나 디스에이블하는 능력을 포함하고, 사용자는모듈에 대해 다른 많은 이점을 가진다. 아키텍처, 코딩의 방법, FPGA의 제조 및 동작은 마이크로프로세서 또는 마이크로콘트롤러 기반 아키텍처에서 사용되는 복잡한 소프트웨어 코드보다 디버깅이 용이할 뿐 아니라 보다 효율적이다. 추가적으로, 제어 및/데이터는 FPGAs를 통해 실행되어 다른 프로세스와 데이터에 영향을 주지 않으면서 파워를 절약하기 위해 회로의 부분들을 온 및 오프할 수 있다. FPGAs에서 프로세스와 코드가 개발(develpped)되고 디버깅되고 구현되는 방식은 순차적인(sequential) 상태 머신을 구동하는 복잡한 소프트웨어의 방식에 비해 보다 효율적이고 디버깅이 용이하다. 추가적으로, ASIC 회로뿐 아니라 보조 입력/출력 기능이 보다 밀접하게 또는 심지어 FPGA와 함께 소위 혼합된 신호 프로그램가능한 패키지(mixed signal programmable packages)로 불리는 것에 통합된다.
용어 MAC는 미디어 엑세스 제어를 의미하고, 본 명세서에서 미디어 액세스 콘트롤(MAC) 레이어로 언급되거나, 높은 레벨의 데이터가 물리적 레이어와 통신 채널 및 네트워크를 액세스하는 것을 제어하는 데이터의 핸들링 레벨로 언급된다. 데이터가 PHY 레이어에 올라가고(get on) 내려오는지(get off) 방식은 PHY 레이어 상위의 레이어인 미디어 액세스 콘트롤(MAC) 레이어에 의해 조정된다.
용어 PHY는 옵티컬 파이버 Vs 동축 케이블과 같은 물리적 레이어를 거쳐 데이터가 통신되는 수단을 의미하고, 옵티컬 파이버의 파이버 타입, 통신 거리, 비트 레이트 및 기타 물리적 통신 매체의 속성은 PHY 레이어에서 핸들링된다. PHY 레이어와 MAC 레이어의 디커플링에 의해, 특정 MAC 레이어는 많은 PHY 레이어 또는 시스템 중 하나와 통신한다. 역으로, PHY 레이어는 많은 상이한 MAC 레이어에 거쳐 재사용되어 많은 경제적 및 기타 효율성과 기술의 재사용을 제공한다.
도 1 내지 2 및 도 3 내지 8을 참조하면, 예시적인 디바이스와 서브어셈블리 그리고 시스템이 도시되고, 여기서 동일한 부호는 동일한 구성요소를 나타낸다.
도 1을 참조하면, 예시적인 모듈(1)이 도시된다. 모듈(1)은 브로그램가능한 옵티컬 디바이스이고 본 발명에 따른 제어 시스템을 내포한다. 도 1에 도시된 예시적인 모듈 1은 종래의 신호 채널 또는 멀티-채널의 고정식 또는 가변식의 파장 조정가능한 모듈이고, XFP 또는 SFP 패키지로서 예시되었다. 그러나, 당업자에게 자명하듯이, 모듈(1)은, 때때로 폼 팩터로서 언급될 수 있으며, 옵티컬 통신에 이용되는 어떠한 트랜스폰더, 표준 또는 주문형 또는 기타 옵티컬 디바이스일 수 있다. 모듈(1)의 내부에는 전기와 광 사이에서 데이터를 전환하는 트랜시버의 기능을 구현하기 위해 각종 구성요소들과 서브어셈블리들이 존재한다. 이들 구성요소와 서브어셈블리는 이에 한정되는 것은 아니지만, 디지털 아날로그 회로와 트랜스미터 구동인터페이스와 커넥션(4), 회로카드 및 커넥터(9,10), 리시버 인터페이스 및 커넥션(5), 옵티컬 출력(7)을 통해 옵티컬 데이터를 통신하는 트랜스미터 옵티컬 서브어셈블리(TOSA)(2)와 같은 트랜스미터 서브어셈블리 및 그 등가물, 옵티컬 입력 신호(8)와 제어 시스템(6)을 통해 옵티컬 데이터를 수신하는 리시버 옵티컬 서브어셈블리(ROSA)(3)와 그 등가물을 포함한다. ROSA(3)는 광학 신호를 전기 신호로 변화하는 포토디텍터와, 전기전압으로 변환되어진 검출된 신호를 변환하는 트랜스-임피던스 증폭기와 같은 전자요소(electronics), 증폭기 전자요소(amplifiers electronics) 및 기타 전자요소, 및/또는 들어오는 신호로부터 데이터와 클록을 복원하는데 이용되는 옵틱을 포함한다. TOSA(2)와 ROSA(3)는 또한 외부의 라인 카드 또는 기타 전자요소(11)와 통신하기 위해 트랜시버 모듈에 대한 입력 및 출력 파이버(7,8)로서 옵티컬 파이버가 연결되는 것을 인에이블하는 옵티컬 커넥션을 포함한다. 당업자라면 다른 기능들, 예를 들면 미국 특허출원 12/945,264 및 13/866,784에 기재된 것들과 같은 것이 본 명세서에 기재되어 있지 않음을 이해할 것이며, 이들은 모두 본 명세서에 참조로서 포함된다.
제어 시스템(6)은 본 발명의 옵티컬 시스템의 코어 프로세싱 빌딩 블록이며, 제어 시스템(6)은 모듈(1)과 호스트 보드(12)(미도시) 사이의 모니터링 및 제어 통신 인터페이스(10)이다. 제어 시스템(6)은 호스트 보드와의 통신을 수행하고, 프로세싱 능력을 가진 제어 회로를 포함한다. 또한, 제어 시스템(6)은 옵티컬 디바이스와 다른 디바이스 - 요구되는 통신과 사양을 지원하기 위해 모듈 내에서 이용됨 - 내에서 제어 및/또는 모니터링 신호를 샘플하고, 제어 또는 모니터링 신호의 적어도 일부분을 호스트 보드로 전달한다. 제어 시스템(6)은 내장식 클록 및/또는 데이터 리커버리와, 제한되거나 고가의 프로세싱 능력을 가질 수 있다. 제어 시스템(6)은 모듈(1)에서 각종의 아날로그 및 디지털 제어 및 모니터링 신호를 샘플링할 수 있고, 이들을 호스트 보드로 전송할 수 있다. 바람직하게 제어 시스템(6)은 프로그램가능한 중앙 프로세싱 엔지니어로서 FPGAs를 포함하고, ASIC는 모니터링 및 프로세싱 회로를 내포하는데 이용되고, 특히, ASIC는 FPGA의 프로그램가능한 특성을 증가시키는 이외의 것들은 물론 ADC와 DAC와 같은 특정 기능을 제어 시스템(6) 내에 내포하는데 이용된다. 제어 시스템(6), FPGA 및 ASIC 구성요소가 본 명세서에서 디스크리트 모듈로서 설명되었지만, 제어 시스템(6)의 각각의 구성요소는 멀티-칩 집적 모듈 또는 모듈 또는 기타 디바이스 상에 모놀리식으로 집적된 것일 수 있다.
또한 전술한 설명에서 본 발명이 모듈 또는 폼 팩터에 기반하여 설명하였지만, 본 발명은 파이버 옵틱 트랜시버의 대안적인 형태에 내포될 수 있다. 본 실시예에서, 프로그램가능한 옵틱 디바이스, 예를 들면 프로그램가능한 트랜시버, 또는 그 구성요소는 회로 카드, 라인카드 또는 통신 시스템의 도우터 카드 상에 직접 실장될 수 있다. 본 발명의 이점은 통신 밀도(communications density)와 통합 레벨(level of integration)을 향상시킬 수 있다는 점이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따라, 두개의 예시적인 프로그램가능한 옵티컬 모듈, 예를 들면 SFP(13)과 XFP(14) 폼팩터가 호스트 보드(12) 상에 도시되었다. 프로그램가능한 옵티컬 모듈(13,14)은 도 1을 참조하여 설명한 바와 같은 본 발명의 제어 시스템을 내포한다. 본 실시예에서, 도 1에 도시한 바와 같이, SFP(13) 또는 XFP(14)와 호스트 보드(12) 사이에 낮은 비트 레이트 트래픽을 옵티컬 출력 인터페이스의 높은 라인 레이트로 종합(aggregate)하기 위해 SerDes 회로(15)가 존재한다. 호스트 보드(12)와 SerDes(15) 사이에, 본 발명의 도 2에 도시된 실시예에 따르면, PHY(16)이 존재한다. PHY(16)는 이에 제한되는 것은 아니지만, 기어박스 기능, 프로토콜 적응, 스크램블링 및 디스크램블링, 인코딩 및 디코딩을 포함하는 기능들을 수행한다. 당업자에게 자명하겠지만, 다른 기능들이 더 포함될 수 있다. 본 발명의 실시예에서, PHY(16)와 SerDes(15) 레이어는 모듈의 타입에 의존해서 모듈의 내측에 있거나 모듈의 외측에 있을 수 있다. 또한 당업자라면 본 발명의 범위 내에서 다른 실시예가 구현될 수 있다는 것을 이해할 수 있을 것이다.
도 3을 참조하면, 도 3은 종래의 폼 팩터의 일례를 나타내며, XFP 모듈(17)이 도시되었다. 폼 팩터(17)는 파워가 공급되면 디바이스 내의 모든 구성요소가 정확한 시퀀스로 파워공급되는 것을 보장하는 시퀀스 회로(18)를 포함한다. 내장식 트랜스-임피던스 증폭기(TIA)를 가진 리시버 옵틱컬 서브어셈블리(ROSA)(19)는 수신된 옵티컬 신호를 전기 신호로 변환한다. 전기 신호는 클록 및 데이터 리커버리(CDR) 및 리미팅 증폭기(22)로 보내지고, 호스트 보드로 보내진다. CDR/이퀄라이저(23)에 의해 호스트 보드로부터의 전송 신호가 수신되면, 이에 한정되는 것은 아니지만, 인터페이스 전송 제한으로 인해 출력 인터페이스와 호스트 보드 사이의 타이밍 및 신호 이퀄리제이션(equalization)을 포함하는 기능을 수행한다. 레이저 제어 회로(24)는 레이저의 동작(behavior)을 제어하고, 트랜스미터 옵티컬 서브어셈블리(TOSA)(20)는 전기 데이터를 전송을 위한 옵티컬로 변환하는 것에 기여한다.
도 3에 도시한 바와 같이, 종래의 디바이스는, 마이크로프로세서 또는 마이크로콘트롤러(21)와 같은 시퀀스 머신이 주 제어 구성요소로서 이용된다. 주 제어 구성요소는 ASICs 또는 폼 팩터의 외측의 이용가능한 FPGAs와 같은 기타 구성요소와 인터페이스한다. 본 발명은 중앙 제어 시스템으로서 FPGA를 이용하며, 동시적인 프로세스가 구현될 수 있고, 각종의 데이터 및 디지털 및 아날로그 제어 기능과 측정요소(measurables)와 인터페이스된다. FPGA는 알고리즘, 디지털 프로세싱, 아날로그 프로세싱, 아날로그 및 디지털 회로, 신호 프로세싱 및 컨디셔닝 기능을 게이트 레벨 로직에서 구현한다. 따라서 중앙 제어 구성요소로서 FPGA의 내재된 이점은, 설계, 코딩, 업데이팅, 디버깅, 동작 특성에서 시퀀스 머신을 넘어선다. 추가적인 이점으로는, 전력 및 복잡도를 감소하기 위해 다른 기능에 영향을 주는일 없이 피처(feature) 및 기능을 온 또는 오프할 수 있고, 프로그램가능하고 재프로그램가능한 특성을 활요함으로써 이 아키텍처가종래의 마이크로프로세서 또는 마이크로콘트롤러 기반 설계에 비해 보다 유연성있는 설계와 동작이 가능하다라는 이점을 더 포함한다.
도 4를 참조하면, 본 발명에 따른 다른 예시적인 모듈(1)이 도시된다. 모듈(1)은 프로그램가능한 옵티컬 디바이스이고, 단채널 또는 멀티-채널 고정식의 또는 가변식의 파장 조정 모듈일 수 있고, 예시적 방식으로 XFP 또는 SFP 패키지가 도시되었다. 그러나, 당업자에게 자명하듯이, 모듈(1)은, 종종 폼 팩터로서 언급되기도 하며, 표준형 또는 주문형의 플러그식 트랜스폰더일 수 있다.
모듈(1)의 내부에는 전기와 광 사이에서 데이터를 전환하는 트랜시버의 기능을 구현하기 위해 각종 구성요소들이 존재한다. 이들 구성요소와 서브어셈블리는 이에 한정되는 것은 아니지만, 디지털 아날로그 회로와 트랜스미터 구동인터페이스와 커넥션(4), 회로카드 및 커넥터(9,10), 리시버 인터페이스 및 커넥션(5), 트랜스미터 옵티컬 서브어셈블리(TOSA)(2)와 같은 트랜스미터 서브어셈블리, 리시버 옵티컬 서브어셈블리(ROSA)(3), 및 FPGA/ASIC 제어 회로(25)를 포함한다. FPGA/ASIC 제어 회로(25)는 모듈(1)과 호스트 보드(12)(미도시) 사이의 주 모니터링 및 제어 통신 인터페이스(10)이다. FPGA/ASIC 제어 회로(25)는 내장식이거나 외장의 클록 및/또는 클록과 데이터 리커버리, 그리고 신호 프로세싱 및/또는 데이터 프로세싱을 포함하는 진보된 프로세싱 능력을 가질 수 있다. 당업자에게 자명하겠지만, FPGA/ASIC(25)에 대해서 FPGA 및/또는 ASIC의 상이한 조합이 존재한다. 이에 한정되는 것은 아니지만, FPGA 단독 또는 ASIC 단독 또는 ASIC와 FPGA의 조합이 독립되거나 통합된 방식으로 이용되는 것을 포함한다. ROSA(3)는 옵티컬 신호를 전기 신호로 변화하는 포토디텍터와, 전기전압으로 변환되어진 검출된 신호를 변환하는 트랜스-임피던스 증폭기와 같은 전자요소(electronics), 증폭기 전자요소(amplifiers electronics) 및 기타 전자요소, 및/또는 들어오는 신호로부터 데이터와 클록을 복원하는데 이용되는 옵틱을 포함한다. TOSA(2)와 ROSA(3)는 트랜시버 모듈에 대한 입력 및 출력 파이버(7,8)로서 옵티컬 파이버가 연결되는 것을 인에이블하는 옵티컬 커넥션을 포함한다.
도 5, 6, 7, 및 8을 참조하면, 본 발명에 따른 제어 시스템의 제어 및 프로세싱 회로의 다양한 구현을 포함하는 것이 도시된다. 제어 및 프로세싱 회로는 트랜시버 및 기타 옵티컬 디바이스, 서브어셈블리에 구현될 수 있다. 제어 및 프로세싱 회로는 프로그램가능한 구성요소를 포함하고, 이들은 디바이스 내에서 중앙 프로세싱 엔지니어로서 기능한다. 프로그램가능한 구성요소는 FPGA 또는 기타 등가의 프로그램가능한 게이트 회로, 예를 들면, PLD 또는 특정 프로세싱 및 다른 기능을 구현하도록 프로그램된 기타 프로그램가능한 회로일 수 있다. 제어 및 프로세싱 회로는 또한 모니터링 및 프로세잉 회로를 제어 시스템 내에 포함한다. 모니터링 및 프로세싱 회로는 AS이거나 옵티컬 디바이스 내에 특정 어플리케이션을 구현하도록 기능하는 등가의 회로일 수 있다. 모니터링 및 프로세싱 회로에 포함될 수 있는 특정 기능은 이에 한정되는 것은 아니지만, 시리얼리제이션/디시리얼리제이션, 인코딩/디코딩, 스크램블링/디스크램블링, 기어-박싱, 포워드 에러 코렉션(FEC), 레이저 제어(예를 들면 레이저 온도 제어), 모니터링, 디지털 아날로그 변환(DAC), 아날로그 디지털 변환(ADC)를 포함한다. 프로그램 가능한 구성요소(예를 들면 FPGA)는 프로그램가능한 디바이스 상에 멀티-칩 집적 구성요소 또는 모놀리식 집적 구성요소로서 조립될 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예의 제어 시스템이 예시된다. 도 5는 본 발명에 따른 제어 및 프로세싱 회로의 일례를 나타낸다. 도 5에 도시된 바와 같이, 제어 및 프로세싱 회로는 프로그램가능한 구성요소인 FPGA(25)와 제어 및 프로세싱 회로인 ASIC(26)을 포함한다. FPGA(25)는 높은 비트 레이트의 데이터 및 클록 인터페이스(26)를 통해 호스트 콘트롤러(미도시)와 데이터를 수신하거나 전송한다. 이는 또한 제어 인터페이스(27)를 통해 호스트 보드와 모니터링 및 제어 데이터를 송신하고 수신한다. FPGA(25)는 버퍼링 및/또는 데이터 저장을 위해 큰 메모리 용량을 가진 상당한 프로세싱 능력이 있다. FPGA에 후속하여 ASIC(30) 또는 원하는 기능을 구현하는 회로의 조합이 위치되고, 바람직하게 주문형 설계거나 알려진 설계, 예를 들면 상업적으로 이용되고 있는 설계일 수 있는 모니터링 및 프로세싱 회로를 포함한다. 바람직한 실시예의 사용에 있어서, 데이터는 FPGA(25)와 ASIC 또는 기타 어플리케이션 특정 제어 및 프로세싱 회로(30) 사이를 높은 비트 레이트 데이터 및 클록 인터페이스(28)를 사용하여 지난다. 다른 바람직한 실시예의 경우에서, 데이터는 FPGA(25)를 우회(bypass)(또는 FPGA의 내부의 회로를 고의적으로 우회)하고 다른 모니터링 및 제어 기능은 FPGA(25)에서 핸들링된다. 중앙 아키텍처로서 FPGA 또는 다른 프로그램가능한 회로와 같은 프로그램가능한 구성요소를 이용하면, 마이크로프로세서 기반 아키텍처보다 더 좋은 유연성을 가진다. FPGA(25)와 같은 프로그램가능한 중앙 프로세싱 회로와, ASIC(30) 또는 기타 대응하는 회로 사이에 제어 인터페이스(29)를 통해서도 제어 및 모니터링 데이터가 지날 수 있다. 당업자에게 자명하듯이, 본 명세서에서 언급하지 않았지만, 다른 통신 인터페이스 및/또는 조합이 가능하다. 본 발명의 실시예에서 ASIC(30)의 출력에서, 상이한 모듈 및/또는 제어 기능이 연결될 수 있다. 본 실시예에서, 열전기(themoelectric) 쿨러(TEC)(32), 트랜스미터 포토닉 집적 회로(Tx-PIC)(33), 리시버 포토닉 집적 회로(Rx-PIC)(34) 및 파장 록커(locker)(35)가 도시되었다. 당업자에게 자명하겠지만, 본 실시예에서 설명하지 않은 다른 모듈 및/또는 제어 기능이 디바이스 내에 통합될 수도 있다.
도 6을 참조하면, 제어 및 프로세싱 회로의 다른 예시적인 실시예가 도시된다. 도 6에 도시된 제어 및 프로세싱 회로는 프로그램가능한 구성요소인 FPGA(25), 모니터링 및 프로세싱 회로이면서 전개도로서 도시된 ASIC(30)을 포함한다. 도 6에서, FPGA(25)는 높은 비트 레이트의 데이터 및 클록 인터페이스(26)를 통해 호스트 콘트롤러로부터 데이터를 수신하고 데이터를 전송한다. 그러나, FPGA(25)는 이 데이터 경로에 이용되거나 이용되지 않을 수 있으며, 이러한 선택은 당업자에게는 자명하듯이, FPGA(25)를 바이패스하도록 데이터 및 클록 인터페이스가 구성도록하는 바이패스 기능 또는 설계에 의해 가능하다. FPGA(25)는 또한 제어 인터페이스(27)를 통해서 호스트 보드(12)(미도시)와 모니터링 및 제어 데이터를 송신 및 수신할 수 있다. FPGA(25)는 버퍼링 및/또는 데이터 저장을 위해 큰 메모리 용량을 가진 상당한 프로세싱 능력이 있다. 이 경우, FPGA(25)는 고속으로 이용될 수 있고 신호 프로세싱 알고리즘과 높은 레벨의 데이터 처리 기능을 효율적으로 처리할 수 있다. 데이터와 함께 FPGA의 사용은 어플리케이션, 그 요건 및 비용, 전력 및 기타 고려사항에 의존한다. FPGA 기반 설계의 유연성은 특정 어플리케이션과 요건에 대해서 데이터를 이전(past) FPGA를 바이패스할 수 있다. FPGA에 후속하여 바람직하게 주문형의 모니터링 및 프로세싱 회로를 포함하는 ASIC(30)이 위치된다. 데이터는 FPGA(25)와 ASIC(30) 사이를 높은 비트 레이트 데이터 및 클록 인터페이스(28)를 사용하여 지난다. 또한 FPGA(25)와 ASIC(30) 사이에 제어 인터페이스(29)를 통해 제어 및 모니터링 데이터가 지날 수 있다. 당업자에게 자명하듯이, 본 명세서에서 언급하지 않았지만, 다른 통신 인터페이스 및/또는 조합이 제어 및 프로세싱 회로에 내포될 수 있다. 본 실시예에서, FPGA(25)는 데이터를 핸들링하고, FPGA(25)는 입력 인터페이스(26)에 호스트 보드(12)로 연결되는 SerDes(43)을 구비한다. 당업자에게 자명하듯이, ASIC(30)는 다수의 상이한 모듈을 포함할 수 있다. 일실시예에서, 본 명세서에 기재된 것 처럼, 입력 크로스-커넥트(36)와, 출력 크로스-커넥트(41), 그리고 그들 사이의 SerDes(37), 아날로그 디지털 컨버터(38), 디지탈-아날로그 컨버터(39) 및 기타 제어 기능(40)이 포함된다. 다른 모듈 및/또는 기능이 기재되지 않았지만 ASIC(30) 내에 내포될 수 있다. ASIC(30)의 출력에서, 본 발명에 따르면, 상이한 모듈 및/또는 제어 기능이 연결될 수 있다. 이와 같은 일례로서, 열전기(themoelectric) 쿨러(TEC)(32), 트랜스미터 포토닉 집적 회로(Tx-PIC)(33), 리시버 포토닉 집적 회로(Rx-PIC)(34) 및 파장 록커(locker)(35)가 도시되었다. 다른 모듈 및/또는 제어 기능이 ASIC(30)에 연결될 수 있다. 입력 크로스-커넥트(36)와 출력 크로스 커넥트(41)를 이용함으로써, ASIC(30) 내부의 어떤 기능 및/또는 모듈이라도 출력 인터페이스(31)를 통해 참조번호 32, 33, 34, 35와 같은 ASIC(30) 이후의 모듈중 어느 것에도 접속될 수 있다.
도 7을 참조하면, 제어 및 프로세싱 회로의 다른 예시적인 실시예가 도시된다. 도 7에 도시된 실시예에 따르면, 제어 및 프로세싱 회로는 프로그래가능한 구성요소인 FPGA(25)와 제어 및 프로세싱 회로이면서 전개도로서 도시된 ASIC(30)을 포함한다. FPGA(25)는 높은 비트 레이트의 데이터 및 클록 인터페이스(26)를 통해 호스트 콘트롤러와 데이터를 수신하고 데이터를 전송한다. FPGA(25)는 또한 높은 비트 레이트 데이터 및 클록 인터페이스(27)를 통해서 호스트 보드(12)(미도시)와 모니터링 및 제어 데이터를 송신 및 수신할 수 있다. FPGA(25)는 버퍼링 및/또는 데이터 저장을 위해 큰 메모리 용량을 가진 상당한 프로세싱 능력이 있다. FPGA(25)에 후속하여 바람직하게 주문형 또는 표준형의 두개의 모니터링 및 프로세싱 회로의 조합을 포함하는 ASIC(30)이 위치된다. 데이터는 FPGA(25)와 ASIC(30) 사이를 높은 비트 레이트 데이터 및 클록 인터페이스(28)를 사용하여 지난다. 또한 FPGA(25)와 ASIC(30) 사이에 제어 인터페이스(29)를 통해 제어 및 모니터링 데이터가 지날 수 있다. 당업자에게 자명하듯이, 본 명세서에서 언급하지 않았지만, 다른 통신 인터페이스 및/또는 조합이 이용가능하다. 본 실시예에 따르면, FPGA(25)는 입력 인터페이스(26)에 각각이 10Gbps 양방향 데이터를 운반하는 10개의 병렬 데이터 라인을 구비하고 이는 100Gbps를 형성한다. ASIC(30)으로 도시한 제어 및 프로세싱 회로는 다수의 상이한 모듈을 포함할 수 있고,모놀리식으로 집적되거나 또는 독립된 집적 모듈일 수 있다. 도 7에 도시된 바와 같이, 제어 및 프로세싱 회로(30)는 입력 크로스-커넥트(36)와, 출력 크로스-커넥트(41), 그리고 그들 사이의 SerDes(37), 아날로그 디지털 컨버터(38), 디지탈-아날로그 컨버터(39) 및 기타 제어 기능(40)이 포함된다. 당업자에게 자명하듯이, 다른 모듈 및/또는 기능이 기재되지 않았지만 본 발명에 따라 구현가능하다. ASIC(30)의 출력에서, 본 발명에 따르면, 상이한 모듈 및/또는 제어 기능이 각각 25Gbps를 운반하여 총 100Gbps를 운반하는 4개의 병렬 라인을 거쳐 연결될 수 있다. 이와 같은 일례로서, 열전기(themoelectric) 쿨러(TEC)(32), 트랜스미터 포토닉 집적 회로(Tx-PIC)(33), 리시버 포토닉 집적 회로(Rx-PIC)(34) 및 파장 록커(locker)(35)가 도시되었다. 당업자에게 자명하겠지만, 다른 모듈 및/또는 제어 기능이 기재되지 않았지만 본 ㅂ바발명의 범위 내에서 구현가능하다. 입력 크로스-커넥트(36)와 출력 크로스 커넥트(41)를 이용함으로써, ASIC(30) 내부의 어떤 기능 및/또는 모듈이라도 출력 인터페이스(31)를 통해 참조번호 32, 33, 34, 35와 같은 ASIC(30) 이후의 모듈 또는 입력/출력 커넥션 중 어느 것에도 접속될 수 있다.
도 8을 참조하면, 제어 및 프로세싱 회로의 다른 예시적인 실시예가 도시된다. 도 8에 도시된 것 같이,
FPGA(43)와, 그와 연관되는 크로스-커넥트(36,41)와, SerDes(46), ADC(47), DAC(48), 기타 제어 기능(49)와 같은 다른 ASIC 기능이 멀티-칩 모듈에 집적 또는 모놀리식으로 형성되고, 양방향 통신 라인(50)을 통해, 단일 고용량의(single high volume)의, 프로그램가능한 옵티컬 칩으로서, PIC 또는 어플리케이션 특정 회로 및 그 지원 기능(51)과 통신한다. 본 발명은 그 처리(approach)와 아키텍처와, 방법이본 명세서에서 설명한 종래의 기술과 비교해 프로그램가능한 회로(예를 들면 FPGA)와 제어 및 프로세싱 회로(예를 들면, ASIC 또는 대응하는 등가 회로)의 동일하거나 유사한 클래스를 이용하여 제어되는 옵티컬 칩 또는 PIC가 넓은 다양성을 지닌 점에서 상이하다.
도 6 내지 도 8을 참조하면, 크로스-커넥트(36,41)가 도시된다. 본 발명에 따르면, 제어 시스템은 FPGA와 PIC 사이에서 크로스-커넥트를 사용하여 프로그램가능하여 FPGA(또는 모듈), 입력 및 출력과 제어 모니터링 및 데이터 기능인 37, 38, 39, 40 사이에서 다양한 상호접속을 제공하고, 그리고 제어 모니터링 및 데이터 기능인 37, 38, 39, 40과 PIC 또는 옵토일렉트릭 디바이스와 그 구성요소 사이에서 두번째 프로그램가능성(programmability)을 제공한다. 이들 제1 및 제2 크로스-커넥트(36, 41)는 상이한 PIC와 옵토일렉트릭 모듈 구성에 다양한 프로그램가능한 접속을 허용한다.
종래 기술에 대한 본 발명의 이점은 이에 제한되는 것은 아니지만, 중앙 처리 및 제어 구성요소로서 마이크로프로세서 또는 마이크로콘트롤러 대신에 FPGA와 같은 프로그램가능한 회로를 이용하는 것을 포함한다. FPGA는 본질적으로 마이크로콘트롤러 또는 마이크로프로세서와는 상이한 장치이고 제어 방법이 상이하다. FPGA는 논리적 엘리먼트와 부린(Boolean) 함수의 조직체(organization)이고 내부 온칩 인터커넥트(internal on chip interconnect)를 사용하여 임의적으로 함께 접속될 수 있으며, 버퍼링을 재타이밍하기 위한 기타 버용 디지털 게이트 기능 등을 포함할 수 있다. FPGA는 마이크로콘틀로러에 비해 보다 범용적이고, 구현 코드(implement codes), 알고리즘, 물리적 레이어 프레밍(framing), 온도 테이블, 및 외부의 전자구성요소(옵티컬 모듈에 대한)와 전자구성요소와 옵티컬 파이버 사이에서 통신하는 옵티컬 회로 사이에서 일반적으로 프로그램될 수 있는 기타 기능과 함께, 포토닉 집적 회로(PIC) 기능과 어플리케이션 특정 DAC 및 ADC 기능을 제어하기 위해 상이한 매핑이 룩업 테이블(lookup tables)에 로딩될 수 있음에 따라, 본 발명에 대한 어플리케이션에 보다 적합하다. FPGA는 다른 신호와 디지털 프로세싱 기능 사이에서 회로 설계 또는 프로세싱 알고리즘을 구현하기 위해 이용될 수 있다. 알려진 바와 같이, FPGA는 옵티컬 플러그식 모듈 외측에 위치되고 또는 마이크로프로세서 또는 마이크로콘트롤러와 함께 사용된다. 본 발명은 FPGA를 단독으로 사용하고 인터커넥트를 사용하여 ADC와 DAC 기능의 집적이 추가되고, 대용량의 범용 PIC 또는 어플리케이션 특정 옵티컬 회로가 형성되는 것을 가능하게 하는 고밀도(tighter) 집적한 점에서 신규한 것이다. 기능의 일례에 있어서, FPGA/ASIC는 이에 제한되는 것은 아니지만, 전송된 옵티컬 신호의 제어, 온도 감응(sensitive) 구성요소(레이저, 에탈론(etalon) 등)의 온도 제어, 레이저 출력 파워 제어, 가변 레이저의 레이저 파장 조절, 파장 로커의 제어 및 모니터링, 룩업용의 저전력 대용량 메모리 구현, 캘리브레인션 및 기타 기능을 포함한다. 종래 기술에 비한 다른 이점은, 높은 리둔던시(redundancy)와 오류 토러런스(fault tolerance)에 있어서 옵티컬 모듈의 자율적인(autonomous) 제어에 있다. 예를 들면, 호스트에 대한 제어 인터페이스가 결함(fails)이면, 유니트는 사양(specifications) 내에서 계속하여 동작할 수 있지만, 레이저 출력 파워가 악화되거나 레이저 파장이 쉬프트되어, FPGA가 교정 액션을 수행하게 된다. 본 발명은 종래 기술에 비해 다른 이점을 가지는데, 더 큰 유연성을 가지게 되고, 재구성능력(reconfigurability)의 측면에서 마이크로콘트롤러와 PHY/FEC 칩은 프레밍/디프레밍, 인코딩/디코딩, 스크램블링/디스크램블링을 수행할 수 있다. 종래 기술에 대한 본 발명의 중요한 이득과 이점은 회로 카드 트래이스(trace) 밴드폭을 모듈 밴드폭으로 매칭시키는 스톱 갭 수단(stop gap measures)으로 이용되는 기어박스 회로를 제거한 것에 있다. 예를 들면, 100Gbps 이더넷을 산출하기 위해 10×10Gbps 이더넷 라인 트래이스를 포함하는 회로 카드는 4×25Gbps로 동작하는 옵티컬 플러그식요소와 통신하는 별도의 칩이 필요하다. 이 별도의 칩이 기어 박스로 불리며, 공간을 더 차지하고, 열을 더 방출하며, 더 많은 전력을 소비하고 더 많은 비용을 소비된다. 본 발명은 시리얼라이저 및 디시리얼라이저를 가진 FPGA와 그와 연관된 집적(멀티-칩 또는 모노리식) 접근법을 사용하고, 여기서 FPGA로의 입력은 입력 당 10Gbps를 실행하고, FPGA의 출력은 옵티컬 PIC 또는 어플리케이션 특정 회로와 통신하는 25Gbps 시리얼라이저에 연결된다. FPGA와 연관된 회로의 프로그래밍 유연성은 옵티컬 플러그식 구성요소의 제조에 있어서 넓은 영향을 미치며 많은 어플리케이션과 라인카드의 요구를 만족시킬 수 있다. 예를 들면, 하나의 경우, FPGA는 8B/10B 및/또는 64B/65B 인코딩/디코딩을 수행하도록 프로그램되고, 이어서 새로운 펌웨어를 로딩하는 것에 의해, 모듈은 커스텀화된 인코딩/디코딩을 제공할 수 있다. 크로스-커넥트 사이에 샌드위치된 집적된 SerDes, ADCs/DACs, TEC 제어 및 기타 모듈을 사용하는 것으로, 어떤 입력이라도 어떤 출력으로 맵핑될 수 있고 다수의 상이한 핀-출력이 세이브될 수 있다. 이전에 설명한 듯이, 모놀리식 또는 멀티-칩 내에 집적된 SerDes를 사용은 외부의 SerDes 칩 셋을 요구하지 않는다. ADCs/DACs는 크로스-커넥트 사이에서 샌드위치될 수 있고 따라서 본 발명을 사용하면, 많은 수의 상이한 아날로그 기능이 FPGA 펌웨어에 의해 제어될 수 있다. 본 발명은 펌웨어 모듈을 추가하는 것에 의해 새로운 기능이 구현되는 것을 허용하고 새로운 하드웨어를 만들 필요가 없다. 따라서, 미래의 어플리케이션은 현존하는 하드웨어 모듈을 사용하여 펌웨어를 재프로그래밍하는 것에 의해 충족될 수 있어 새로운 모듈을 채용하는 비용을 절감할 수 있고, 여러 어플리케이션에 걸쳐 동일한 부품을 재사용하는 것이 허용되어 재고(inventory)와 스페어 부품이 감소되고, 여러 부품과 연관된 간접비용이 절감된다.
새로운 설계와 제품을 엔지니어링하는 관점에서, 본 발명은 사유 프로토콜, 인코딩, 암호화를 가진 주문형 옵티컬 네트워크의 설계 및 구현에 있어서 많은 자유도를 제공한다. 본 발명은 하나의 칩이 여러 어플리케이션을 만족시키는 컨셉을 허용하고 결과적으로 양(volume)은 증가시키면서 비용은 상당히 감소시킬 수 있다.
트랜시버 모듈의 기본 빌딩 블록으로서 완전 자납식(fully self-contained)의 독립식 FPGA 및/또는 ASIC 모듈을 이용하는 것에 의해, 각각의 설계에 대해 전용인 각각의 모듈이 더 이상 필요하지 않고, 단일 FPGA 및/또는 ASIC 설계가 기본 빌딩 블록으로서 이용될 수 있고, 모든 트랜시버 모듈을 충족한다. 본 발명의 접근법은 현재에 있어서 상이한 기능에 대해 많은 수의 상이한 부품을 사용하는 문제점, 예를 들면 이로 인한 재고 및 여분의 문제를 완화시킨다. 본 발명의 접근법은 트랜시버 모듈의 설계에 있어서 많은 유연성을 가능하게 하여 트랜시버를 사용하여 높은 용량의 파이버 옵틱 전송을 설계하고 배치하는 비용을 절감할 수 있다.
당업자에게 자명하듯 본 발명은 다른 이점을 가지는데, 예를 들면 다양한 많은 설계에 대해 동일한 빌딩 블록(단일 FPGA/ASIC)를 사용하면 하드웨어 제조 비용이 상당히 절감될 수 있다. 유사하게, 펌웨어/소프트웨어 비용은, 많은 펌웨어 서브-모듈이 동일해지고 펌웨어의 상이한 부분만이 프로그램될 수 있기 때문에, 상당히 감소될 수 있다. 또한 펌웨어 서브-모듈이 일단 프로그램되면 유사한 설계에 대해 재사용가능하다. 이런 접근법은 제조 비용을 절감하고, 인스톨링 이전에 하나의 부품에 대해서만 테스트하는 비용을 절감하고, 다양한 어플리케이션과 아키텍처에 걸쳐있는 어떤 폼 팩터에서도 이용될 수 있는 기본적인 엘리먼트(FPGA 및/또는 ASIC)의 양을 증가시키고, 기술(technology)의 비용을 절감한다.
또한 본 발명의 다른 양태 및 이점은 당업자에게 자명하다. 어떠한 폼 팩터내에서도 FPGA 및/또는 ASIC는 프로그램될 수 있고 어떤 다른 카드라도 개별적이고 독립적으로 실행할 수있다. 본 발명에 있어서, 트랜시버를 제어하고 데이터를 송수신하는 통신 표준을 제어하는 아웃사이드와 다른 기능 사이에 마스터 인터페이스가 있다. 본 발명에서 마스터 인터페이스는 FPGA 및/또는 ASIC 제어 및 모니터링 기능의 일부분으로서 트랜시버 폼 팩터 내에 서브-모듈의 상태를 조사(poll)하는데 이용되고, 트랜시버내에 오류 톨러런스(tolerance)와 리둔던시를 형성하는 워치-도그(watch dog)으로서 동작한다. 당업자라면 인터페이스가 결함(fault)을 가지거나 레이저가 저하되기(deteriorate) 시작하지만 기능은 정지되지 않음을 인식할 것이다. 본 발명은 FPGA 및/또는 ASIC가 교정 행동을 수행할 수 있기 때문에 각각의 트랜시버가 원하는 사양에서 완전하게 동작할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아닌 설명을 위한 것이고, 이런 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 따라서 본 발명의 보호 범위는 전술한 실시예에 의해 제한되기 보다는 아래의 청구범위에 의하여 해석되어야하며, 청구항에 기재된 범위는 본 명세서에서 예시하여 설명된 바람직한 실시예, 방법 및 예들로 제한되지 않고, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 호스트 보드와의 통신을 위한 옵티컬 모듈에 있어서,
    옵티컬 모듈은,
    전기 신호를 수신하고 수신된 전기 신호를 전송을 위한 옵티컬 신호로 변환하는 트랜스미터 옵티컬 서브어셈블리;
    트랜스미터 옵티컬 서브어셈블리에 결합된 트랜스미터 구동 인터페이스;
    전기 신호를 수신하고 수신된 옵티컬 신호를 수신을 위한 전기 신호로 변환하는 리시버 옵티컬 서브어셈블리;
    상기 리시버 옵티컬 서브어셈블리에 결합된 리시버 인터페이스; 및
    상기 호스트 보드와 전기적으로 통신하는 제어 시스템을 포함하고,
    상기 제어 시스템은,
    FPGA(field programmable gate array)를 포함하는 프로그램가능한 중앙 처리 장치(central processing device),
    ASIC(application specific integrated circuit)를 포함하는 모니터링 및 프로세싱 회로 - 상기 모니터링 및 프로세싱 회로는 프로그램가능한 중앙 처리 장치에 결합되어 옵티컬 장치 내에 복수의 상이한 어플리케이션을 위한 물리적 및 트랜스포트(transport) 레이어 통신 사양(specifications)을 구현하기 위해 프로그램가능하고, 아날로그-디지털 변환(ADC) 및 디지털-아날로그 변환(DAC) 기능을 포함하고, 상기 모니터링 및 프로세싱 회로는 TEC(thermoelectric cooler), Tx-PIC(transmitter photonic integrated circuit), Rx-PIC(receiver photonic integrated circuit) 및 파장 로커(wavelength locker)를 포함하는 포토닉 집적 회로와 통신되도록 구성됨 - ;
    FPGA에 결합되고 호스트 제어기와 FPGA 사이에서 데이터를 송신 및 수신하도록 구성된 고 비트 레이트(high bit rate) 데이터 및 클록 인터페이스; 및
    FPGA에 결합되고 모니터링 및 제어 데이터를 호스트 보드와 송신 및 수신하도록 구성된 제어 인터페이스를 포함하는 것을 특징으로 하는
    옵티컬 모듈.
  2. 삭제
  3. 제1항에 있어서,
    상기 모니터링 및 프로세싱 회로는 옵티컬 디바이스 상에 모놀리식(monolithically)으로 집적되거나, 옵티컬 디바이스 상에 집적된 멀티-칩 모듈인
    옵티컬 모듈.
  4. 제1항에 있어서,
    상기 모니터링 및 프로세싱 회로는 시리얼제이션/디시리얼제이션(SerDes), 인코딩/디코딩, 스크램블링/디스크램블링, 기억-박싱(gear-boxing), 포워드 에러 코렉션(FEC), 레이저 제어 및 모니터링, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 회로인
    옵티컬 모듈.
  5. 제4항에 있어서,
    상기 모니터링 및 프로세싱 회로는 옵티컬 디바이스 상의 단일 유닛인
    옵티컬 모듈.
  6. 제1항에 있어서,
    상기 모니터링 및 프로세싱 회로는 MAC(media access control), PHY(physical layer) 및 FEC 기능(forward error correction function)을 가진 자납식(self-contained) 유닛을 포함하는
    옵티컬 모듈.
  7. 제1항에 있어서,
    상기 FPGA 및 ASIC 회로 중 하나 또는 둘 모두는 복수의 폼 팩터의 요건(requirements)을 매칭하도록 프로그램가능한
    옵티컬 모듈.
  8. 옵티컬 또는 옵토일렉트릭(optoelectronic) 디바이스 또는 서브어셈블리에 이용되는 시스템에 있어서,
    상기 시스템은, 청구항 1에 기재된 하나 이상의 옵티컬 모듈을 포함하고,
    호스트 보드와 통신하는 SerDes(serialization/deserialization) 및 PHY 중 하나 또는 둘 모두
    를 포함하는 것을 특징으로 하는 시스템.
  9. 옵티컬 통신 시스템에 있어서,
    호스트 회로와 통신하는 FPGA를 포함하는 프로그램가능한 회로;
    프로그램가능한 회로와 통신하는 ASIC를 포함하는 모니터링 및 프로세싱 회로 - ASIC는 아날로그-디지털 변환(ADC) 및 디지털-아날로그 변환(DAC) 기능을 포함하고, 상기 모니터링 및 프로세싱 회로는 상이한 어플리케이션을 위한 물리적 및 트랜스포트(transport) 레이어 통신 사양(specifications)을 구현하기 위해 프로그램가능함 - ;
    모니터링 및 프로세싱 회로와 통신하는 하나 이상의 포토닉(photonic) 집적 회로 - 하나 이상의 포토닉 집적 회로는 TEC(thermoelectric cooler), Tx-PIC(transmitter photonic integrated circuit), Rx-PIC(receiver photonic integrated circuit) 및 파장 로커(wavelength locker)를 포함함 - ;
    FPGA에 결합되고 호스트 제어기와 FPGA 사이에서 데이터를 송신 및 수신하도록 구성된 고 비트 레이트(high bit rate) 데이터 및 클록 인터페이스; 및
    FPGA에 결합되고 모니터링 및 제어 데이터를 호스트 보드와 송신 및 수신하도록 구성된 제어 인터페이스를 포함하는 것을 특징으로 하는
    옵티컬 통신 시스템.
  10. 제9항에 있어서,
    상기 옵티컬 통신 시스템은, 프로그램가능한 회로와 호스트 회로 사이에 배치되고 프로그램가능한 회로와 호스트 회로와 통신가능한 SerDes를 더 포함하는
    옵티컬 통신 시스템.
  11. 삭제
  12. 제9항에 있어서,
    상기 모니터링 및 프로세싱 회로는, 크로스 커넥트(corss connect) 또는 SerDes 중 적어도 하나를 포함하는
    옵티컬 통신 시스템.
  13. 제9항에 있어서,
    상기 옵티컬 통신 시스템은 제1 Gps 레이트(rate)를 가진 입력 신호를 수신하고 제2 Gps 레이트를 가진 출력 신호를 생성하도록 구성된
    옵티컬 통신 시스템.
  14. 제13항에 있어서,
    제1 Gps 레이트를 가진 입력 신호와 제2 Gps 레이트를 가진 출력 신호는 복수의 상이한 어플리케이션과 라인카드(linecard)에 대응하여 상이한 레이트로 프로그램가능한
    옵티컬 통신 시스템.
  15. 삭제
  16. 삭제
  17. 삭제
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