CN104769862B - 用于光学装置和组件的控制系统 - Google Patents

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Abstract

本发明涉及一种用于控制光学装置和通信子系统的系统(1、12)和方法。控制系统包括ASIC子模块和可编程电路(25)，可编程电路可集成入自包含、独立的模块。在一个实施方式中，模块具有一个或多个FPGA(25)连同RF和数字ASIC(30)、在FPGA与数字和RF ASIC”构件之间的集成交叉连接(36)、在ASIC与光学电路之间的集成交叉连接(41)以及支持功能。可编程芯片控制及其他传输和调谐功能、可编程转发器以及并入转发器形式因素或主板的每个FPGA/ASIC(25、30)能够具有相同或不同的功能性和其他参数，包括但不限于调制格式。

Description

用于光学装置和组件的控制系统
相关申请的交叉引用
本申请要求2012年7月15日提交的第61/671,756号美国临时专利申请的权益，并与第12/945,470号美国专利申请相关，这些申请的全部内容通过引用并入本文。
背景技术
当今基于光纤的网络在电子系统和光纤通信链路或网络之间的接口处使用收发器或其他光学子系统。收发器通常用于在电子数据和通过光纤传输的光学信号间进行转换。收发器的应用范围广泛，包括从光纤到户，到电信数据中心，再到长距和高效的通信和计算。通常负责从光纤接收和发送光学数据的光学收发器被构建为可插拔形式。可插拔收发器是用于数据通信和电信网络的热插拔、输入/输出收发器。这些可插拔收发器接合于通信装置如交换机、路由器和光纤电缆之间，并在光信号和电信号之间执行转换，由于收发器多源协议而已经开发了标准化的形式因素。标准化形式因素包括XFP、QSFP+、SFP和CFP包，其包括电、光、机械或功耗/用途以及其他因素，使从不同的供应商采购的模块能够满足用户使用这些可插拔件的需要。除了标准化形式因素的成本和大小的益处，标准化可插拔收发器能实现模块化和现场更换功能，如热插拔。使用标准化形式因素允许可插拔光学收发器连接至使用电子系统的任何指定兼容部分的光纤传输系统。
收发器的性能和成本与特定用途有关。如今，大部分收发器以可插拔形式因素来制造，即能够在不关闭和开启系统电源的情况下在线卡或系统中安装和移除，并允许收发器插入插件卡槽以及从插件卡槽移除。这些可插拔件也可直接安装至系统内部或线卡上以增加密度，或可插拔件的内部组件直接集成至线卡、子卡或用于在交换或路由设备内部通信的其他模块的电路上。收发器通过使从主机至传输介质的数据一致的多个不同的数据处理芯片接合至主机(或客户端)，反之亦然。在今天的收发器和可插拔收发器中，微处理器或微控制器用作中心元件来运行收发器模块、控制数据和其他信号并监测收发器的健康状况和运行情况。根据成本、大小和功耗的选择，对于较小形式因素而言信号处理芯片置于主机上，而对于较大形式因素而言则可置于收发器内。
已知现有技术的信号处理和收发器控制依靠各种组件执行电光接合和功能，例如使较低比特率并行数据与较高比特率并行或串行数据一致及反之亦然的串行化/并行化(SerDes)，以及具有如组帧和将待发送的数据插入至传输帧的功能的PHY(物理层)，例如以太网(Ethernet)或同步光纤网(SONET)。
PHY是这样的芯片或芯片组，即通过采用多种数据和信号处理技术用于适配从电子主机至传输介质及从传输介质至电子主机的数据通信，采用的多种数据和信号处理技术包括但不限于编码/解码、加扰/解扰、用于异步数据协议的时间对准、用于时钟频率补偿的接收器速率匹配、以及在电路板上的数据和时钟轨迹与收发器内的数据和时钟速率之间的变速器功能。PHY也编码和解码数据以确保在数据流中50/50％的标记和空间，并在进程中消除长序列的标记和空间，例如使用将每个8比特序列替换为10比特序列的8B/10B编码。PHY还执行映射功能，将一个比特率的数据流映射至另一个比特率。
此外，前向纠错(FEC)芯片可根据实施情况用在一些已知现有技术的装置中。考虑到检测并修正引发的错误，FEC芯片将另外的组帧和编码层加至数据以增加对于传输损伤的回复能力。本领域技术人员熟悉各种设计并了解具有这些功能的芯片能够根据采用的标准置于收发器内或主板上。本领域技术人员也理解具有这些功能的芯片只会处理IO数据，而没有控制收发器运行情况的其他能力，例如激光输出功率、可调谐激光波长或温度。
在目前已知的收发器中，微控制器或微处理器用于控制收发器的运行情况并监测收发器的健康状况。微控制器是顺序执行机，如果使用多处理器内核，可采用某种程度的并行性，但执行大多是顺序且由软件驱动的。软件运行在这些芯片上以执行所要求的功能，控制的速度和效率以及可靠性和适应性取决于微控制器/微处理器的表现和实施的编码。更新或重新配置收发器或调试其功能及表现如通过量和延迟的能力常常受限于处理这些功能的软件的使用。微控制器/微处理器与数模转换器(DAC)和模数转换器(ADC)一同使用。微控制器或微处理器(以下简称为处理单元)是中央处理单元(CPU)，包括若干不同的外围设备模块以使其成为能够促进收发器监测和控制的独立功能单元。这些功能单元可包括易失性和非易失性存储器、时钟、振荡器、串行端口、I2C/MDIO/SPI通信端口及模数转换器(ADC)和数模转换器(DAC)。DAC和ADC功能能够集成到特定用途的集成电路中，该集成电路与处理单元接合并被称为专用集成电路(ASIC)。
本领域技术人员熟悉各种设计和电子电路，这些设计和电子电路能够用于组合不同功能，包括SerDes(用于从较低到较高数据率的多路数据及反向的从较高到较低的数据率)和PHY组合而不使用FEC，或SerDes与PHY和FEC都一起使用的其他组合。在这种情况下，PHY能够使用内部功能的任意组合来处理数据流，例如执行8B/10B编码和之后的64B/65B编码用于在SONET上进行传输。不同的比特率和信号处理功能组合对于本领域技术人员来说是已知的。在US 7,457,389中描述了已知数据同步装置的示例，而在US 2010/022907中描述了用在物理接口模块中的已知互联技术的示例。
然而，在该领域中已知技术还有很多缺点。例如，今天的SerDes、PHY和FEC通常是带有标准以外有限的重配置选项的独立模块。因此，大量要求的功能通过许多不同的集成电路实现，失去了集成时间和时钟控制的灵活性，造成了更复杂的电路。而且，因为在硬件中实施复杂功能，未来的传输系统将不得不使用相同的通用功能以能够使用相同的物理SerDes/PHY/FEC部件。这为如何定义或将如何定义未来标准增加了限制。与之相比，网络越来越多地打造为不面向标准的，而是面向非标的、特定于网络的需求。自定义通信量和功能工程正变得越来越普遍。这样的非标网络通常依赖于设计用于执行不适用于目前标准化硬件的功能的专业硬件，或不得不与标准硬件中的规格一致。在今天的MAC和PHY解决方案中，通过在数据通路中改变寄存器的值和启动或关闭特定硬件实施的功能例如8B/10B编码和解码来控制处理。因此，实施功能的数量在数量和灵活性上都受到限制。这意味着，例如，特定部件只能覆盖数量有限的细分市场(如SONET和SDH)，而其他细分市场(如10GigE)需要不同的部件。结果是需要大量不同部件来覆盖市场，从而增加了开发、生产和运营成本。
其他限制与使用顺序处理机如微处理器或微控制器作为收发器的主要元件有关。使用顺序机控制上述的许多功能，连同辅助ASIC、存储元件和固件处理装置如用作辅助输入/输出装置的FPGA，严重限制了这些系统和方法的表现，以及可制造性、成本、通过安装更新的操作软件来调试和改进运行的能力。
另一个限制是，以微处理器和微控制器为中心的设计的顺序性质需要对于各种数据的功能和通信，以及控制功能和用单片代码建立的电路，该代码必须作为整体更新而不是更高效的硬件实现的架构，而像本发明这样，允许能够不影响现有进程而增加和添加的多个单独进程在硬件中运行收发器的多种功能，使用并行或串行进程、独立或非独立进程，在硬件门级限定并在固件中编程的电路中，仅在实时操作不基于软件的地方将系统外部软件用于编程阶段。
另一个本领域现有技术的限制是，收发器的控制和数据部分连接至光电转换阶段及控制多个功能并与数据交互所需要的各种组件的方式。如今，在电子数据和光纤网络或传输系统间通信的光学、光电、特别是光子集成电路(PIC)发展得越来越复杂，具有更多需要控制和监测的功能，包括光功率、调制、传输和接收参数，在一些应用中还有波长、温度和其他方面。今天的光学芯片和PIC的设计和实施能够有很大差异以匹配用于所需用途的这种接口的成本和可靠性。因此，接合这些芯片和上述电子器件以及设计为接合ASIC、DAC和AIC的电路的电子器件设计及运行在微处理器或微控制器上的代码和功能能够有很大差异。在硬件和控制中的这种广泛的变化性导致在设计不同的光学、光子集成电路(PIC)和应用中的低效及用于ASIC的成本增加，以及由于应用决定的运行性能不同于光学器件/PIC及在处理器和接合的电子电路中的控制功能而改变硬件和软件设计。
相应地，需要改进的方法和设备来克服在光学装置和组件领域中的上述限制，包括光纤收发器、光学可插拔件、板载收发器和在电子系统与光纤通信系统或网络之间进行数据通信的其他光学通信设备。
发明内容
根据本发明，提供了在光学装置和光子集成电路如收发器模块中处理、监测和管理通信量及操作功能的系统、方法和设备。本发明包括多种功能，包括数据调制、波长设置、波长锁定、参数登记和报告、光学数据检测、以及光学装置如收发器模块或相应的主控制器中的各种其他功能。本发明提供了多种多样的灵活选择来建立和加载光纤通道的容量，使用许多类似或相同的单元以利用本领域现有技术人员已知的优势，不牺牲灵活性而改善光纤连接的成本、可靠性和性能，并改进其建造、运行和管理。
根据一个实施方式，提供了光学装置，如光学转发器、光学可插拔件及光学模块和子系统，其具有以下一项或多项：(i)将FPGA与RF及数字ASIC、专用的独立或集成电子器件或ASIC和独立或集成电子器件的组合一同使用，此处使用FPGA执行所需的控制和处理功能而不使用微处理器或微控制器。本发明通过在光学模块中实现高度可编程、灵活、低功耗且少占用资源地集成的通信、控制、监测和PHY功能，克服了现有技术的限制，(ii)在FPGA与数字及RF ASIC构件之间集成交叉连接，在ASIC和光学电路间集成交叉连接以及支持功能以在光学器件中提供在可编程电子器件与模拟和数字功能之间连接IO的最大灵活性，支持使高容量电子设备和方法降低成本而广泛跨越光学和光子传输、通信和网络的多种应用的光学功能，(iii)用于可调谐激光器和用于马赫曾德尔调制器及其他类型的光学数据调制器的可编程芯片控制及其他传输和调节功能，(iv)同样的独立转发器软件可编程为覆盖现有和将来的协议及传输格式，(v)并入至转发器形式因素或主板的每个FPGA和/或ASIC能够具有相同或不同的功能性和其他参数，包括但不限于调制格式。如本领域技术人员所理解，术语ASIC或ASIC功能指的是ASIC和独立部件以及非ASIC但支持这套功能的集成电路。独立的或其他商业化集成电路(商品)可用于取代ASIC或与ASIC一同使用。
根据本发明，提供了用于与主机通信的光学模块或组件。光学模块或组件包括用于接收光学信号并发送电信号的发送器光学组件、与发送器光学组件连接的发送器驱动接口、用于接收电信号并将其转换为光学信号的接收器光学组件以及与接收器光学组件连接的接收器接口。
与主机通信的光学模块中提供了控制系统。控制系统包括可编程组件及监测和处理电路。控制和处理电路可编程以在用于多种不同用途的光学装置、物理和传输层通信规格中实现。控制系统包括FPGA和ASIC电路中的一个或全部，优选地，控制系统可编程以满足多种形式因素的需要。ASIC电路可单片集成到光学装置上，或ASIC电路可为集成在光学装置上的多芯片模块。优选的监测和处理电路包括MAC、PHY和FEC电路中的一个或多个，包括串行化/并行化(SerDes)、编码/解码、加扰/解扰、变速器、前向纠错(FEC)、激光控制和监测、以及其组合，在一些优选的实施方式中是自包含单元。
根据另一实施方式，提供了用在光学或光电装置或组件中的系统。系统具有如本文所述的一个或多个光学模块或组件，带有与主板通信的SerDes和PHY中的一个或全部。
根据另一实施方式，提供了一种光学通信系统。系统包括与主电路通信的可编程电路，例如FPGA电路，以及与可编程电路通信的监测和处理电路，例如ASIC电路。一个或多个光子集成电路与监测和处理电路通信，并且系统如本文所述为可编程的。光学通信系统能够与具有第一Gps速率的输入信号和具有第二Gps速率的输出信号进行通信。第一Gps速率的输入信号和第二Gps速率的输出信号可编程为不同速率以适应多个不同的应用和线卡。
根据另一实施方式，光学通信系统包括与输入接口和输出接口通信的控制系统，其中输出接口与光子集成电路通信。控制系统具有可编程部件(例如FPGA)及输入和输出交叉连接。控制系统可使用输入交叉连接和输出交叉连接在可编程部件与光子集成电路之间编程，以提供在输入接口与输出接口之间的可变互连。优选地，控制系统可编程以连接至不同的第一光子集成电路和第二光子集成电路。
根据另一实施方式，提供了在电通信系统或网络与光纤通信系统或网络之间进行数据通信的方法。首先，方法包括提供通信模块，该模块包括与主电路通信的可编程电路。此外，提供了与可编程电路通信的监测和处理电路。还提供了与监测和处理电路通信的一个或多个光子集成电路。其次，选择用于实施通信模块的应用。应用具有一个或多个可在通信模块中编程的专用规范。然后将通信模块编程以符合一个或多个专用规范。
通过利用完全自包含、独立运行的ASIC子模块连同FPGA作为核心处理构件(取代微处理器和微控制器)处理和调节数据，不必再有独立的电子模块专用于监测功能和在不同的数据率之间进行适应，并且单独的ASIC和/或FPGA能够用作基本构件以满足数据监测和处理的需要。根据本发明，由于可编程电路在光学装置中用作中央处理器，使用顺序控制机和架构不再是光学装置的性能和效率上的限制条件。通过移动可编程电路，例如以FPGA为中心的架构，克服了使用在光学装置内部基于软件的处理和控制的低效性和可靠性及随之而来的成本和限制。
本发明提供了在数据系统、收发器数据处理和传输功能以及收发器运行、控制和监测功能之间的灵活连接。本方法借助当今的多模块解决方案缓解了诸如节约等问题。本方法在建造收发器方面也实现了比基于微处理器和微控制器的设计具有更大的灵活性，该基于微处理器和微控制器的设计并不灵活，且针对用于光学传输通道的特定应用，从而本发明降低了设计和配置大容量光纤传输链接的成本。
附图说明
通过以下描述、权利要求和附图可以更好地理解本发明的这些和其他特性、方面和优点，在附图中：
图1示出了根据本发明一个实施方式的示例性收发器模块；
图2示出了根据本发明一个实施方式的示例性模块；
图3示出了示例性的现有技术收发器装置；
图4示出了根据本发明另一实施方式的示例性收发器模块；
图5示出了根据本发明另一实施方式的示例性控制和处理电路；
图6示出了根据本发明另一实施方式的示例性控制和处理电路；
图7示出了根据本发明另一实施方式的示例性控制和处理电路；以及
图8示出了根据本发明另一实施方式的示例性控制和处理电路。
具体实施方式
根据本发明，描述了用于光纤装置和组件如收发器、光学可插拔件、光学部件和用于与主电路板通信的其他通信装置和组件中的系统和方法，该主电路板在电子系统与光纤通信系统或网络之间进行数据通信。根据一个实施方式，提供了用于光学装置和组件的包括集成通信、控制、监测和可编程的PHY功能的系统。如果将系统集成到光学装置和组件中则成为灵活、低功耗且资源占用小的装置。
如本文所述，本发明克服了在光学装置和组件中已知技术的限制。发明具有多个基本要素，包括(i)用于取代微控制器的、包括可编程电路如连同控制和处理电路一起的FPGA、如在模拟与数字信号之间通信并处理辅助特定功能的ASIC的控制系统，(ii)在控制系统中，独立的FPGA功能连同ASIC功能一起用于将特定的应用实施到光学装置中，这些ASIC功能可包括但不限于串行化/并行化、编码/解码、加扰/解扰、变速、前向纠错(FEC)及激光控制(例如激光器温度控制)和监测，并在可编程装置上组合为多芯片集成组件或单片集成组件，取代多个独立的部分，(iii)包括FPGA和/或ASIC控制系统或相应组件的控制系统，作为全功能集成单元，包括在主板与收发器之间执行数据处理和控制的自包含MAC/PHY/FEC控制器及内部转发器的控制和监测功能，(iv)包括FPGA和/或ASIC控制系统或相应组件的控制系统，并入到收发器形式因素或其他光学装置中，能够具有相同或不同的功能和规格(例如数据编码)和其他参数，包括但不限于调制格式，(v)并入到收发器形式因素中的每个FPGA和/或ASIC，通过固件能够编程以符合其所在的收发器形式因素的需要(例如数据编码)。
如本文所指，下列术语具有以下意义。
当本文用到术语“应用”时，关于光学通信，是指在性能、成本、可靠性及与应用相关的其他因素方面通过使用收发器而驱使造成的物理或传输层通信需求。例如，用于光纤到户的光纤链路、用于连接路由器的光纤链路、用于数据中心内部或之间的光纤链路、用于城域网的光纤链路、用于广域网的光纤链路和用于高性能计算的光纤链路均为应用能够如何驱动光纤传输系统及收发器需求的示例。
术语ASIC的意思是专用集成电路，是指为高性能和高水平集成以执行特定的且主要是非编程功能而设计的电子电路的任何子集。固定的且能够借助不会改变或不需改变的固定设计来实施的电子架构部分能够在ASIC中实施。通常与设计和制造ASIC有关的前端成本较高，其中每件成本随容量增加而降低，对于实施固定成套电子功能的ASIC在成本、大小和功耗上比使用独立电子元件实现与ASIC相同的功能更高效。术语ASIC或ASIC功能均是指ASIC(如上文所定义)和非ASIC但支持成套ASIC相同功能的独立元件和集成电路。独立元件或其他商业集成电路(商品)可用于替代ASIC或与ASIC相结合。
术语FEC的意思是前向纠错(FEC)或信道编码，是指在数据传输中控制错误的技术。FEC可在硬件、软件或两者的组合中实施。
术语FPGA的意思是现场可编程门阵列，是指设计为制造后配置的电路，具有更新功能性、部分重构和可重构互连的能力。FPGA实现了逻辑功能和等效模拟电路、数字处理。模拟和/或数字信号处理、以及作为独立进程配置到实际硬件门级中的控制算法在芯片内部实现。因此，算法及数据处理和控制功能在非常快速且可编程的并行和/或串行硬件上运行。这种编程通过固件来完成，所以软件不在FPGA上运行而只用于固件需要时的初始化加载和更新。FPGA作为中央处理和控制单元的其他优点对于本领域技术人员来说是显而易见的，其中进程或功能可独立启用或禁用以及更新而不影响其他功能。优点包括灵活性、能够在不需要的时候关闭进程以节能而不影响其他进程、能够打开和关闭用于不同PIC设计和应用的进程、或者根据用户拥有的对于模块的使用和付费预定级别来启用或禁用进程等许多其他优点。FPGA的架构、编译码方法、制造和操作比用在基于微处理器或微控制器的架构中的复杂软件代码更高效且更易于调试。另外，控制和/或数据可通过FPGA运行，借助部分电路开启和关闭来节能而不影响其他进程和数据。在FPGA中进程和代码开发、调试和实施的方式比在复杂软件驱动的顺序状态机中更高效且更易于调试。另外，辅助输入/输出功能及ASIC电路可更紧密地集成，或者甚至与FPGA集成到所谓混合信号可编程包中。
术语MAC的意思是介质访问控制，在本文中也指介质访问控制(MAC)层，是指控制高级数据如何访问物理层和通信通道及网络的数据处理级别。数据能够到达PHY层和网络以及从PHY层和网络离开的方式是通过在PHY层之上某层的介质访问控制(MAC)层来处理的。
术语PHY是指数据在物理层上通信的手段，例如光纤之于同轴电缆，光纤的类型、通信距离、比特率和物理通信介质的其他属性必须在PHY层处理。通过将PHY和MAC层去耦，特定的MAC层可在多个PHY层或系统中的一个上进行通信。反之亦然，PHY层可穿过多个不同MAC层重复利用，提供许多经济效益和其它效益及技术再利用。
现在参照图1至图2和图3至图8，示出了示例装置和组件及系统的图示，其中相同的数字指代相同的元素。
现在参照图1，示出了示例模块1的图示。模块1为包括根据本发明的控制系统的可编程光学装置。图1中示出的示例模块1为常规单通道或多通道的固定或可调谐波长的可调模块，通过作为XFP或SFP包的示例方式示出。然而，本领域技术人员将会理解，该模块1(有时指为形式因素)可为转发器、标准的或自定义的或用在光学通信中的其他光学装置中的任何装置。在模块1内有多个部件和组件以实现在电子和光学之间转换数据的收发器功能。这些部件和组件包括但不限于数字和模拟电路及发送器驱动接口和连接元件4、电路板9和连接器10、接收器接口和连接元件5、通过光学输出7进行光学数据通信的发送器组件如发送器光学组件(TOSA)2及其等同物、通过光学输入信号8接收光学数据的接收器光学组件(ROSA)3及其等同物，以及控制系统6。ROSA3包括将光学信号转换为电信号的光电探测器、如跨阻放大器那样将探测到的信号转换为电压的电子元件以及放大器电子元件和用于从输入信号恢复数据和时钟的其他电子元件和/或光学器件。TOSA 2和ROSA 3也包括光学连接元件以启用待连接的光纤作为输入光纤7和输出光纤8用于收发器模块通信至外线卡或其他电子元件11。对于本领域技术人员而言，可有本文中未描述的其他功能，如在第12/945,264号和第13/866,784号美国专利申请中所描述的那些，通过引用其全文将该申请并入本文。
控制系统6是本发明光学系统的核心处理构件，并且控制系统6是模块1与主板12(未示出)之间主要的监测和控制通信接口10。控制系统6与主板进行电通信并包括具有处理能力的控制电路。另外，控制系统6对光学装置和用在模块中以支持必需的通信和规格的其他装置中的控制和/或监测信号进行取样，并将至少一部分控制或监测信号通信至主板。控制系统6可具有内置时钟和/或数据恢复及有限或广泛的处理能力。控制系统6能够对模块1中的多种模拟和数字控制和监测信号进行取样，并将其通信至主板。优选地，控制系统6包括作为可编程中央处理工程的FPGA和用于结合监测和处理电路的ASIC，特别地，ASIC用于将特定功能并入控制系统6，如ADC和DAC以及其他扩充FPGA可编程方面的功能。虽然本文将控制系统6、FPGA和ASIC部件作为独立模块示出，但本领域技术人员会理解控制系统6的独立部件可并入至多芯片集成模块或者单片集成在模块或其他光学装置上。
虽然上述发明是关于模块或形式因素的描述，但是发明可并入光纤收发器的替代形式。在此实施方式中，可编程光学装置(例如可编程收发器)或其部件直接安装至电路板、线卡或通信系统的子卡。此实施方式的优点是提高通信密度和集成度。
现在参照图2，根据本发明另一实施方式，在主板12上示出了两个示例性可编程光学模块，如SFP 13和XFP 14形式因素。可编程光学模块13和14包括本发明的控制系统，如上文关于图1的描述。在此实施方式中，如图1中所示，在SFP 13或XFP 14与主板12之间设有SerDes电路15，以将较低比特率通信量聚合至光学输出接口的较高线速。根据图2中所示的实施方式，在主板12和SerDes 15之间设有PHY 16。PHY 16能够执行的功能包括但不限于变速器功能、协议适配、加扰和解扰、编码和解码。本领域技术人员将理解，本公开可有未列出的其他功能。在发明的此实施方式中，PHY 16和SerDes 15层能够基于模块类型置于模块内或模块外。对本领域技术人员而言，可有未列出的其他实施方式。
现在参照图3，示出了现有技术形式因素的示例，XFP模块17。形式因素17具有上电时确保装置所有部件以正确顺序上电的定序电路18。带有内置跨阻放大器(TIA)19的接收器光学组件(ROSA)将接收的光学信号转换为电信号。电信号发送至时钟数据恢复(CDR)和限幅放大器22，并发送至主板。通过CDR/均衡器23从主板接收该发送信号，该CDR/均衡器23能够执行的功能包括但不限于输出接口与主板之间的定时和由于接口传输限制造成的信号均衡。串联的激光控制电路24控制激光器和发送器光学组件(TOSA)20的行为，该TOSA 20促进电子数据转换为用于传输的光学信号。
如图3所示的现有技术中装置的图示，将顺序机如微处理器或微控制器21用作主要控制元件。主要控制元件接合至其他元件，如ASIC，或可能接合至形式因素外的FPGA。本发明利用FPGA作为中央控制系统，能够实施并行进程并接合多种数据及数字模拟控制功能和衡量标准。FPGA以门级逻辑实施算法、数字处理、模拟处理、模拟数字电路及信号处理和调节功能。因此FPGA的固有优点就是作为中央控制元件其设计、编码、更新、调试和操作特性都超过顺序机。其他优点还包括能够开启和关闭特征和功能而不影响其他功能以降低能耗、复杂性以及利用可编程和再编程方面以使其架构的设计和操作比基于微处理器或微控制器设计的现有技术更灵活。
现在参照图4，示出了根据本发明另一实施方式的示例性模块1。模块1是可编程光学装置，可为单通道或多通道的固定或可调谐波长的可调模块，通过作为XFP或SFP包的示例方式示出。然而，如本领域技术人员所理解，有时被称为形式因素，该模块1可为任何标准的或自定义的可插拔转发器。在模块1内有多个部件以实现在电子和光学之间转换数据的收发器功能。这些部件和组件包括但不限于数字和模拟电路4及电路板9和连接器10、发送器驱动接口和连接元件4、接收器接口和连接元件5、发送器组件如发送器光学组件(TOSA)2及接收器光学组件(ROSA)3和FPGA/ASIC控制电路25。FPGA/ASIC控制电路25为模块1和主板12(未示出)之间的主要监测和控制通信接口10。FPGA/ASIC控制电路25能够具有内置或外置时钟和/或时钟数据恢复以及包括信号处理和/或数据处理的高级处理能力。本领域技术人员可理解，可有不同组合的FPGA和/或ASIC群集用于FPGA/ASIC 25。这可包括但不限于只有FPGA或只有ASIC或ASIC和FPGA的组合，既可独立也可集成。ROSA3包括将光学信号转换为电信号的光电探测器、如跨阻放大器那样将探测信号转换为电压的电子元件以及放大器电子元件和用于从输入信号恢复数据和时钟的其他电子元件和/或光学器件。TOSA 2和ROSA3也包括光学连接元件以启用待连接的光纤作为输入和输出光纤用于收发器模块。对于本领域技术人员而言，可有本文中未描述的其他功能。
现在参照图5、6、7和8，示出了根据本发明的控制系统，包括根据本发明的控制系统的控制和处理电路的多个实施方式。控制和处理电路可实施到诸如转发器和其他光学装置和组件的装置中。控制和处理电路包括可编程部件，优选地，该部件在装置中充当中央处理工程。可编程部件可为FPGA或其他等效可编程门电路，例如PLD或编程用于特定处理和其他功能的可编程电路。控制和处理电路也包括在控制系统内的监测和处理电路。监测和处理电路可为ASIC或具有将特定应用实施到光学装置中的功能的其他等效电路。监测和处理电路包括的特定功能可包括但不限于串行化/并行化、编码/解码、加扰/解扰、变速器、前向纠错(FEC)、激光控制(例如激光器温度控制)和监测、数模转换和模数转换。可编程部件(例如FPGA)及控制和处理电路(例如ASIC或相应的等效电路)可在可编程装置上组合为多芯片集成部件或单片集成部件。
现在参照图5，示出了本发明控制系统的另一示例性实施方式。图5示出了根据本发明的控制和处理电路的一个实施方式。如图5所示，控制和处理电路包括示为FPGA 25的可编程部件和示为ASIC 26的控制和处理电路。FPGA 25通过高比特率数据和时钟接口26发送数据并从主控制器(未示出)接收数据，也通过控制接口27发送监测和控制数据至主板并接收数据。FPGA 25具有借助大容量存储器用于缓冲和/或数据存储的显著处理能力。下述FPGA是ASIC 30或实施所期望功能的电路组合，优选地，包括能够定制设计或已知的监测和处理电路，例如常用的商用设计。在一个优选的实施方式中，数据使用高比特率数据和时钟接口28在FPGA 25与ASIC或其他专用控制和处理电路30之间传送。在另一优选的实施方式中，数据能够绕过FPGA 25(或绕过FPGA内部电路或按设计)和由FPGA 25处理的其他监测和控制功能。使用可编程部件如FPGA或其他可编程电路作为中心架构，比基于微处理器的架构更具灵活性。在可编程中央处理(例如FPGA 25)与ASIC 30或通过控制接口29的其他相应电路之间也传送控制和监测数据。如本领域技术人员所理解，可有未列出的其他通信接口和/或组合。在发明的该实施方式中，ASIC 30的输出端能够连接不同的模块和/或控制功能。在该示例中示出了热电制冷器(TEC)32、发送器光子集成电路(Tx-PIC)33、接收器光子集成电路(Rx-PIC)34和波长锁定器35。如本领域技术人员所理解，其他模块和/或控制功能可并入装置中，该实施方式并未明确描述。
现在参照图6，示出了控制和处理电路的另一示例性实施方式。在图6中所示的控制和处理电路包括示为FPGA 25的可编程部件和示为ASIC 30展开图的监测和处理电路。在图6中，FPGA 25示为通过高比特率数据和时钟接口26发送数据并从主控制器接收数据。然而，本领域技术人员会理解，FPGA 25可用在或可不用在数据通路中，这样的选择可编程为旁路功能或按设计选择以便数据和时钟接口配置为绕过FPGA 25。FPGA 25还通过控制接口27发送监测和控制数据至主板12(未示出)并接收数据。FPGA 25具有借助大容量存储器用于缓冲和/或数据存储的显著处理能力。在这种情况下，FPGA能够用于非常快速和高效地处理信号处理算法和较高级的数据处理功能。使用带有数据的FPGA要取决于其应用、要求和成本、功率及其他考虑。基于FPGA的设计的灵活性能够绕过经过FPGA用于特定应用和要求的数据。下述FPGA 25是ASIC 30，优选地，包括自定义监测和处理电路。数据使用高比特率数据和时钟接口28在FPGA 25与ASIC 30之间传送。通过控制接口29在FPGA 25与ASIC 30之间也传送控制和监测数据。如本领域技术人员所理解，未列出的其他通信接口和/或组合可并入控制和处理电路。在FPGA 25处理数据的实施方式中，FPGA25在输入接口26具有连接至主板12的SerDes 43。如本领域技术人员所理解，ASIC 30可包括许多不同的模块。在本文描述的一个实施方式中，示出了输入交叉连接36、输出交叉连接41、这两者之间的SerDes 37、模数转换器38、数模转换器39和杂项控制功能40。未列出的其他模块和/或功能也可并入ASIC 30。根据本发明的此实施方式，在ASIC 30的输出端可连接不同的模块和/或控制功能。在此示例中示出了TEC 32、Tx-PIC 33、Rx-PIC 34和波长锁定器35。未列出的其他模块和/或功能也可连接至ASIC 30。通过利用输入交叉连接36和输出交叉连接41，ASIC 30内部的任何功能和/或模块能够通过输出接口31连接至ASIC 30后的任何模块，如32、33、34和35。
现在参照图7，示出了控制和处理电路的另一示例性实施方式。根据图7中所示的实施方式，控制和处理电路包括示为FPGA 25的可编程部件和示为ASIC 30展开图的控制和处理电路。FPGA 25通过高比特率数据和时钟接口26发送数据并从主控制器(未示出)接收数据。FPGA 25还通过控制接口27发送监测和控制数据至主板(未示出)并接收数据。FPGA25具有借助大容量存储器用于缓冲和/或数据存储的显著处理能力。下述FPGA 25是ASIC30，优选地，包括自定义的或标准的或两者组合的监测和处理电路。数据使用高比特率数据和时钟接口28在FPGA 25与ASIC 30之间传送。通过控制接口29在FPGA 25与ASIC 30之间也传送控制和监测数据。如本领域技术人员所理解，可有本文未描述但属于本发明范围的其他通信接口和/或组合。根据此实施方式，FPGA 25在输入接口26具有10条并行数据线，每条承载10Gbps双向数据，合计100Gbps。示为ASIC 30的控制和处理电路能够包括许多不同模块，既可单片集成也可作为单独集成的模块。在图7中所示的实施方式中，控制和处理电路30包括输入交叉连接36、输出交叉连接41、这两者之间的SerDes 37、模数转换器38、数模转换器39和杂项控制功能40。如本领域技术人员所理解，可根据本发明实施本文未描述的其他模块和/或功能。根据此实施方式，在ASIC 30的输出端可通过4条并行线连接不同的模块和/或控制功能，每条承载25Gbps数据，合计100Gbps。在此示例中示出了TEC 32、Tx-PIC33、Rx-PIC 34和波长锁定器35。如本领域技术人员所理解，可有本文未描述但属于本发明范围的其他模块和/或控制功能。通过利用输入交叉连接36和输出交叉连接41，ASIC 30内部的任何功能和/或模块能够通过输出接口31连接至ASIC 30后的任何模块，如32、33、34和35。
现在参照图8，示出了控制和处理电路的另一示例性实施方式。如图8中所示，FPGA43与相关的交叉连接36、41及其他ASIC功能如SerDes 46、ADC 47、DAC 48和其他控制功能49都集成到多芯片模块中或单片集成，并作为单独的高容量可编程光学芯片、PIC或专用电路与其支持的功能51通过双向通信线路50通信。本发明在途径、架构和方法上与相关技术和现有技术的很大不同之处在于，本文描述了有多种多样的光学芯片或PIC能够使用相同或相类似的可编程电路(例如FPGA)和控制处理电路(例如ASIC或相应的等效电路)来控制。
再参照图6至图8，示出了交叉连接36和41。根据本发明，控制系统可使用交叉连接在FPGA与PIC之间编程，以允许在FPGA(或模块)输入端和输出端与控制、监测和数据功能例如37、38、39和40之间进行可变互连，以及在控制、监测和数据功能例如37、38、39和40与PIC或光电装置及其元件之间的第二可编程性。这些第一交叉连接36和第二交叉连接41考虑到了对不同PIC和光电模块配置的可变即可编程连接。
本发明超过现有技术的优点包括但不限于：使用可编程电路，如FPGA，取代微处理器或微控制器作为中央处理和控制元件。FPGA是从根本上不同于微处理器或微控制器的设备，此处FPGA集合了能够任意连接在一起的逻辑元件和布尔函数，使用芯片上的内部互连，并包括用于重定时缓冲的其他通用数字门功能。FPGA比微控制器更通用且更适合用于本发明的用途，作为不同的映射能够加载入查找表，以控制光子集成电路(PIC)功能及专用DAC和ADC功能，并实施代码、算法、物理层组帧、温度表和能够在外部电子器件(对于光学模块)与在电子器件和光纤之间通信的光学电路之间通用编程的其他功能。FPHGA能够用于在其他信号和数字处理功能中实施电路设计或处理算法。在已知的现有技术中，FPGA位于光学可插拔模块之外或与微处理器或微控制器一同使用。本发明创新地单独使用FPGA，并使用互连和更紧密的集成增加集成ADC和DAC功能，实现构建高容量的通用PIC或专用光学电路。关于功能示例，FPGA/ASIC用于包括但不限于控制发送的光学信号的啁啾、控制温度敏感元件的温度(激光、标准具等)、控制激光输出功率、控制可调谐激光器的激光波长、控制和监测波长锁定器、以较低功耗实施查找的较大内存性能、校准及其他功能。超过现有技术的其他改进包括自主控制光学模块用于高冗余度和容错。例如，如果连至主机的控制接口失灵，单元仍能够继续按规范运行；如果激光输出功率恶化或激光波长变化，FPGA能够采取纠正措施。本发明具有的超过现有技术的其他优点，使得微控制器和PHY/FEC芯片在可重配置性上具有更大的灵活性，能够实现组帧/解帧、编码/解码、加扰/解扰。本发明超过现有技术的关键益处和优点在于，消除了用作临时措施将电路板跟踪带宽匹配至模块带宽的变速器电路。例如，含有10×10Gpbs以太网线路跟踪以获得100Gpbs以太网的电路板会需要单独的芯片来与以4×25Gpbs运行的光学可插拔件通信。这个单独的芯片叫做变速器，占用更多空间，散出更多的热量，消耗更多的能源并花费更多的成本。本发明使用FPGA及带有串行器和并行器的相关集成(多芯片或单片)途径，FPGA的输入端能够运行每个输入端本体固有的10Gpbs，FPGA的输出端连接至与光学PIC或专用电路通信的25Gpbs串行器。FPGA和相关电路编程上的灵活性在使光学可插拔件适应多个应用和线卡方面具有广泛的影响。例如，在一个用例中，能够将FPGA编程以执行8B/10B和/或64B/65B编码/解码，通过加载新固件，模块能够符合自定义编码/解码。使用集成SerDes、ADCs/DACs、TEC控制和夹在交叉连接之间的其他模块能够将任何输入映射至任何输出，并且能够适用于大量不同的引脚输出。如前所述，使用集成入单片电路或多芯片的SerDes不需要外部SerDes芯片。ADCs/DACs能够夹在交叉连接之间，因此使用本发明能够通过FPGA固件控制大量不同的模拟功能。本发明允许通过添加附件模块实施新功能并且不需要制作新硬件。因此，通过再编程固件能够满足将来的应用，使用已有硬件模块节省部署新模块的费用，并允许跨多应用重复使用相同部件，减少库存、备件和与多部件有关的昂贵开支。
关于创制新设计和产品，本发明在设计和实施自定义光网络中提供了很大的自由度，例如借助专有协议、编码、加密。本发明允许单芯片适应多用途的概念，显著使得容量增加而成本下降。
通过利用完全自包含、独立的FGPA和/或ASIC模块作为收发器模块的基本构件，不必再有单独的模块专用于单独设计，并且单独的FPGA和/或ASIC设计能够用作基本构件以满足所有收发器模块。这个途径缓解了如今大量不同部件用于不同功能的问题，如节约问题和库存。这个途径也使得在收发器模块设计中更具灵活性，从而降低设计和部署使用收发器的大容量光纤传输链接的成本。
还有其他优点能够为本领域技术人员所领会，例如使用相同构件(单独FPGA/ASIC)用于许多不同设计能够显著减少硬件制造成本。同样地，固件/软件成本能够显著减少，因为许多固件子模块可以相同而只有不同部分的固件需要编程。而且一旦将固件子模块编程，可重复用于相似的设计。这个途径降低了制造成本，降低了安装前只能测试一个部件的成本，增加了能够用在跨越多种应用和架构的任何形式因素中的基础元件(FPGA和/或ASIC)的容量，降低了技术成本。
本发明还有将为本领域技术人员所领会的其他方面和优点。任何形式因素的FPGA和/或ASIC能够编程并独立运行而不依赖任何插件。在本发明中，在处理用于控制收发器、通信数据和其他功能的通信标准外部之间有主机接口。本发明中的这个主机接口也用于轮询收发器形式因素中作为FPGA和/或ASIC控制和监测功能部分的子模块的状态，并且能够充当监视器将容错和冗余建立入收发器。本领域技术人员能够领会接口具有错误或激光开始恶化而不停止运作的案例。在本发明中，单个收发器能够以要求的规范充分运行，因为FPGA和/或ASIC能够采取纠正措施。
虽然本发明上述书面描述能够使普通技术人员将目前所考虑的用作最佳实施方式，但本领域技术人员能够理解并领会本文中具体实施方式、方法和示例的变形、组合和等效物的存在。而且，虽然已经非常详细地讨论了关于本发明的某些优选实施方式，但仍可能存在其他实施方式。因此，所附权利要求的范围不应限于本文中包括的优选实施方式、方法和示例。

Claims (12)

1.一种用于与主板通信的光学模块，所述光学模块包括：
发送器光学组件，用于接收电信号并将接收到的电信号转换为用于发送的光学信号；
与所述发送器光学组件连接的发送器驱动接口；
接收器光学组件，用于接收光学信号并将接收到的光学信号转换为用于接收的电信号；
与所述接收器光学组件连接的接收器接口；以及
与所述主板进行电通信的控制系统，其中所述控制系统包括：
包括现场可编程门阵列FPGA的可编程中央处理装置；
包括专用集成电路ASIC的监测和处理电路，所述监测和处理电路联接于所述可编程中央处理装置，可编程以在光学装置实现用于多种不同应用的物理和传输层通信规范，并且模数转换ADC和数模转换DAC功能，其中所述监测和处理电路被配置为与包括热电制冷器TEC、发送器光子集成电路Tx-PIC、接收器光子集成电路Rx-PIC和波长锁定器在内的光子集成电路通信；
联接于所述FPGA的高比特率数据和时钟接口，配置为在从主控制器和所述FPGA之间发送和接收数据；以及
联接于所述FPGA的控制接口，被配置为向所述主板发送监测和控制数据并接收数据。
2.根据权利要求1所述的光学模块，其中所述监测和处理电路单片地集成至所述光学装置，或为集成至所述光学装置的多芯片模块。
3.根据权利要求1所述的光学模块，其中所述监测和处理电路包括从包括串行化/并行化SerDes、编码/解码、加扰/解扰、变速器、前向纠错FEC、激光控制和监测及其组合的组中选取的电路。
4.根据权利要求3所述的光学模块，其中所述监测和处理电路位于所述光学装置上的单独单元中。
5.根据权利要求1所述的光学模块，其中所述监测和处理电路包括具有介质访问控制MAC、物理层PHY和前向纠错FEC功能的自包含单元。
6.根据权利要求1所述的光学模块，其中所述FPGA和ASIC中的一个或全部可编程以匹配多种形式因素的需要。
7.一种用于光学或光电装置中的系统，所述系统包括：
根据权利要求1所述的一个或多个光学模块，还包括与主板通信的串行化/并行化SerDes和物理层PHY中的一个或全部。
8.一种光学通信系统，包括：
与主电路通信的可编程电路，所述可编程电路包括现场可编程门阵列FPGA；
与所述可编程电路通信的监测和处理电路，所述监测和处理电路包括专用集成电路ASIC，所述ASIC包括模数转换ADC和数模转换DAC功能，其中所述监测和处理电路可编程以实现用于多种不同应用的物理和传输层通信规范；以及
与所述监测和处理电路通信的一个或多个光子集成电路，其中所述一个或多个光子集成电路包括热电制冷器TEC、发送器光子集成电路Tx-PIC、接收器光子集成电路Rx-PIC和波长锁定器；
联接于所述FPGA的高比特率数据和时钟接口，配置为在所述主电路和所述FPGA之间发送和接收数据；以及
联接于所述FPGA的控制接口，被配置为向所述主电路发送监测和控制数据并接收数据。
9.根据权利要求8所述的光学通信系统，其中所述系统还包括与所述可编程电路和所述主电路通信并置于二者之间的串行化/并行化SerDes。
10.根据权利要求8所述的光学通信系统，其中所述监测和处理电路包括交叉连接和串行化/并行化SerDes中的至少之一。
11.根据权利要求8所述的光学通信系统，其中所述光学通信系统被配置为接收具有第一每秒千兆位Gps速率的输入信号并产生具有第二每秒千兆位Gps速率的输出信号。
12.根据权利要求11所述的光学通信系统，其中具有第一Gps速率的所述输入信号和具有第二Gps速率的所述输出信号可编程为不同速率以适应多种不同应用和线卡。
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