CN1716827A - 光学模块的灵活的控制和状态结构 - Google Patents

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Abstract

本发明涉及一种产生和/或接收光信号的用于光纤通信系统中的光电模块，如光转发器或收发器，所述光电模块具有可重新配置的控制和状态(C&S)接口，通过所述接口与主机连接。所述光电子模块包括具有多个管脚的、用于在所述主机与所述模块之间传输多个C&S信号的电多管脚主连接器；对所述数字控制信号做出回应并包括产生数字状态信号的传感装置的功能性硬件；由FPGA和处理器形成的用于处理所述C&S信号的处理装置。所述FPGA置于通信路径中，所述主连接器位于其一侧，所述功能性硬件和处理器位于其另一侧，所述FPGA被编程以在所述主连接器的C&S管脚与所述处理器之间和所述C&S管脚与所述功能性硬件之间传输所述离散C&S信号中的每一个，并因此而通过下载不同组的FPGA指令为所述传输提供可重新配置功能。

Description

光学模块的灵活的控制和状态结构
交叉引用的相关申请
[01]本申请主张于2004年6月28日提交的No.60/583,587、发明名称为“光学模块的灵活数字控制和状态结构”的美国专利申请的优先权，通过参考将该专利申请的内容合并到本申请当中。
技术领域
[02]本申请涉及用于光纤通信系统中的光学模块的控制和状态信号结构。
发明背景
[03]光纤通信系统广泛用于通过媒介远距离传输大容量音频、视频和数据信息。这些系统典型地包括综合设备，这些综合设备将来自多个用户或用户地点的多个信息流聚集成高数据速率信号，并通过光纤线路的光纤传输这些高数据速率信号。
[04]为了通过光学线路进行传输，所述数据首先得通过调制光源来从其原始的电形式转换成光形式，以形成光学信号。由所述光学信号所承载的数据然后必须得在数据能够由接受器处理或由路由装置如网络开关发送之前被转换回电形式。多个协议限定所述电信号向光信号的转换、所述光学信号的传输以及光信号转换回所述电域，所述协议包括SONET、SDH、和ANSI光纤通道(FC)协议。在光学线路的末端所进行的电光和光电转换典型地利用收发器或光转发器模块来实现。每个收发器模块典型地包括能够将电信号转换成光信号的激光发射器电路，和能够将所接收到的光信号转换回电信号的光学接收器。光转发器是包括电多路传输(multiplexing)和多路分离(de-multiplexing)功能的收发器，在高位速率传输中一般要求这些电多路传输和多路分离功能，如10Gb以太网、OC-192(10Gb/s)和OC-768(40Gb/s)。常规的光学光转发器一般接收并行的电信号、将这些信号所表示的数据串行化、将所述串行化的数据转换成光基信号并且将该信号耦合到输出光纤。类似地，常规的光转发器一般接收串行化的光基数据流、将所述数据流转换成电当量、将所述数据去除串行化并向多个输出端提供所述去除串行化的电数据，即并行格式的数据。为了保证最少数据损失的可靠通信，每一个内部光转发器的运行及其全部工作性能必须得到精确和自动的控制和监视。
[05]现代光通信网络的发展对网络所使用的光电模块提出了相互矛盾的要求。光转发器和其它光电模块的所应用的网络类型的多样性必需要求光转发器的性能具有很大的可变性。此外，由于用在光学网络中的电信系统的独有特性，不同的用户往往对模块设计的特定方面具有不同的要求，即便是这些模块被应用在类似的用途中。这两种因素连同在市场上运行的相对较大数量的系统积分器以及有时处于竞争状态的大量传输协议，促使模块制造商对每种类型的光电模块进行多项改变。另一方面，对不同制造商的模块互用性的要求，以及对降低模块制造成本特别是开发成本的需求，要求这些光转发器和其它光电模块的标准化到达可能的最高程度，特别是在它们的电气和光学接口方面。
[06]人们一直在努力通过在所述模块设计中加入一定数量的灵活性来满足这种看上去有些矛盾的要求，特别是在其光学设计中，即网络侧，接口，以使其在不同类型的网络中运行。例如，发明人为Levinson等人的美国专利No.5,956,168公开了一种具有机载微控制器的双光纤收发器，所述机载微控制器包括多协议状态机，所述多协议状态机用于完全双工联接，而无论此时其它的装置是依照开放光纤控制(OFC)协议运行还是依照标准的“激光发射器常开”协议运行。在现有技术中已提出和/或正在使用其它的光转发器，这些光转发器能够通过自动检测输入光信号的数据速率或在从主机接收到外部的“速率变化”控制信号之后以不同的数据速度运行。
[07]除了网络侧接口之外，收发器或光转发器模块也通过可兼容电气连接端口与主机装置进行电气接口连接，所述主机装置如主计算机、通信设备台架的支架、或线路卡。除了提供电气连接以使用户数据通信传输到光转发器模块并从光转发器模块传输到用户之外，与所述主机装置的电接口连接还由所述主机用来对所述模块运行的许多不同的方面进行控制和监视，因此而确保其可靠运行和符合网络的要求。这些控制和监视功能通过多个数字控制和状态(C&S)信号来实现，这些数字控制和状态信号可在所述主机装置与模块之间交换，这种交换既可利用串行母线也可利用多条分立通信线路或两者都利用，所述分立通信线路一般利用每个管脚对应于某一个C&S信号的多管脚连接器而设置在所述主机与模块之间。
[08]为了提高来自不同制造商的光转发器的互用性，光转发器制造商已采用了各种各样的多源协议(MSA)，这些多源协议对光转发器电接口的基本特性作了限定，包括所述C&S接口。例如，一些主要的光转发器制造商制定了一套10Gb/s和40Gb/s光转发器模块的标准，这些模块被命名为300PIN MSA，其用于10和40吉比特的光转发器，这套标准明确了由所述光转发器支持的一套C&S信号，以及所述模块的300管脚连接器的管脚配置。也可能存在限定其他连接器和C&S信号结构的其它标准和MSA。
[09]现有的行业标准和MSA在实现它们所明确的C&S信号时允许相当大的自由度。这种自由度允许模块制造商提供具有产生所述由MSA所限定的C&S信号的不同方法和具有所述C&S接口的不同结构的、符合MSA的光转发器，并因此而使光转发器满足其具体的系统和用途的特定系统积分器的不同要求。一些用户也可能决定使用不符合MSA的光转发器，或根据他们的系统的要求用其它的信号来替代一些由MSA所限定的C&S信号。
[10]不过，现有的光电模块，如光转发器，所具有的C&S接口不够灵活，以至于往往必须改变模块的印刷电路板设计来满足不同的用户和系统要求。特别地，无论在任何时候只要C&S信号在所述模块中的路径不同，具有多管脚连接器的现有光电模块，如所述300PIN符合MSA的光转发器，一般都要求有新的电路板设计，在所述光电模块中C&S信号被独自发送自/向所述模块内的各自的管脚。因此，在迄今为止的光转发器中，用户所驱动的C&S接口的可变性一直以来往往是以较长的光转发器开发周期和较高的光转发器成本为代价来实现的。
[11]因此，本发明的一个目的在于提供一种具有灵活的C&S接口的光电模块，这种C&S接口无需硬件和电路板的变化就能够进行重新配置。
[12]本发明的另一个目的在于提供一种用于光纤通信系统的光转发器或收发器模块，这种光转发器或收发器模块具有连接到主机装置的C&S接口，且所述C&S接口由所述模块的多管脚连接器的多个管脚形成，其中分配给C&S接口的管脚可通过下载不同的软件指令进行重新配置，而无需硬件和电路板的变化。
发明简述
[13]根据本发明，提供一种通过光纤线路来传输或接收光信号的光电模块。所述模块具有可进行重新配置的控制和信号接口并包括：将所述模块连接到外部主机装置的电气I/O端口，所述I/O端口包括在所述模块和外部主机装置之间为多个数字控制和状态(C&S)信号提供分立的电气连接的第一连接装置，所述多个数字C&S信号包括数字控制信号和数字状态信号；用于连接到所述光纤线路的光学端口；对所述数字控制信号做出回应的功能性硬件；处理所述多个数字控制和状态信号的处理装置，所述处理装置包括处理器和FPGA；在所述模块的电气I/O端口、所述处理装置和所述功能性硬件之间建立通信路径的电路；其中所述FPGA放置在所述通信路径中并位于所述第一连接装置与所述功能性硬件和所述处理器之间，所述第一连接装置在一侧，而所述功能性硬件和所述处理器在另一侧，所述FPGA用一套指令进行编程，以在所述第一连接装置和所述处理器之间，与在所述第一连接装置和所述功能性硬件之间传输每个所述分立控制和状态信号，并因此而通过下载不同套的FPGA指令来为所述传输提供可重新配置功能。所述功能性硬件包括产生输出光信号的电光产生装置，和/或接收输入光信号和将所述输入光信号转换成接收的电信号的光电接收装置，以及提供产生所述数字状态信号的状态信息的传感装置。
[14]根据本发明的一个方面，所述I/O电端口包括多管脚连接器，所述第一连接装置包括多个第一管脚，且所述FPGA具有通过多条电连接线电气连接到所述第一连接装置的多个端口，以在所述FPGA和所述第一连接装置之间传递所述多个数字C&S信号，以使每个所述数字C&S信号与来自所述多个第一管脚的不同管脚相关联，所述管脚电气连接到所述FPGA的端口中的一个，以根据所述FPGA指令组发送所述数字C&S信号。
[15]根据本发明的一个实施例，连接到所述第一连接装置的FPGA端口的总数大于由所述FPGA所传输的C&S信号的总数。
[16]根据本发明的另一个方面，本发明所提供的光电模块是通过所述光纤线路而传输和接收光信号的光转发器模块，其中所述功能性硬件包括：产生输出光信号的电光产发装置；接收输入光信号并将所述输入光信号转换成接收的电信号的光电接收装置；将从所述主机装置接收的多个输入电数据信号变成多路电数据信号，以将所述多路电数据信号传输到所述电光产生装置的电信号多路传输装置；和将所述光电接收装置所提供的电数据信号分离成多个并行的输出电数据信号，以将所述多个并行的输出电数据信号传输到所述主机装置的电信号多路分离装置；其中，所述传感装置包括一个或更多的耦合到所述电多路传输装置的传感器，和一个或更多的耦合到所述电分离装置的传感器，以产生传输向所述FPGA的数据状态信号。
附图简述
[17]本发明将通过参考附图进行详细描述，这些附图代表本发明的优选实施例，其中：
[18]图1是根据本发明的光转发器模块的框图；
[19]图2是示出根据本发明的光电模块的总体结构的框图；
[20]图3是示出图1中光转发器模块中的接收器功率报警状态信号RxPowAlm的路径的示意图；
[21]图4是示出图1中光转发器模块中的发送器啁啾控制信号的路径的示意图；和
[22]图5是示出图1中光转发器模块中的接收器噪声抑制信号RxMuteDOut的路径的示意图。
发明详细描述
[23]总体来讲，本发明涉及具有数字控制和状态(C&S)接口的光电模块，如用在光学通信中通过光纤线路进行光信号的传输和接收的模块，这些模块人们一般熟知为光转发器或光收发器。
[24]在运行时，所述模块连接到外部主机上并与外部主机保持联系。所述外部主机可以是计算机、试验台、电信设备架、光通信系统的线路卡或具有兼容端口的另一种适当的主机设备。
[25]在本发明的上下文中，所使用的词模块的“控制和状态接口”或“C&S接口”意指运行中的多个数字控制和状态信号在所述模块和外部主机之间交换，连同在所述模块和主机之间提供电气连接以传输所述多个C&S信号的所述模块的硬件连接装置，如多管脚连接器或其它适当的电连接器。
[26]所述多个C&S信号一般由在运行中从所述主机装置传输到所述模块的数字控制信号和从所述模块传输到所述主机装置的数字状态信号所形成。
[27]本文中所使用的词“分立的C&S信号”意指具有单独功能的控制或状态信号，即专门用于控制所述模块的单独运行参数，或代表所述模块的单独参数或单独单元的状态，且在所述模块-主机接口中具有专门的电气连接。典型的分立数字C&S信号是一个1比特信息。
[28]通过举例的方式，本说明书将在下面对本发明进行描述，并参考接收和传输光信号的光电模块，这些光电模块人们一般熟知为光转发器并用在光纤通信线路的接收和发送端，更具体地，对本发明的描述通过参考300PIN符合MSA的光转发器进行，例如，正如在由300PIN MSA项目组于2002年8月14日发表的“300Pin 10gb光转发器参考文件”第四版中所描述的那样，该参考文件第四版通过参考合并到本发明中。在这种光转发器中，典型的数字C&S信号体现为对应于所述多管脚连接器110的所述信号管脚的两个可能的电平之一。
[29]现在通过参考附图对本发明的优选实施例进行描述，其中相同的特征用相同的数字表示。人们应能够理解这些附图是所述优选实施例的简略的和示意性的表示，并不是用来对本发明进行限制，也不是按比例制成。出现在附图的框图中的不同方块应被理解为功能块而非单个的设备，除非另有说明，且根据具体的实施方式，它们能够在硬件或软件或其组合中实现，并可包括一个或多个集成电路(IC)芯片。
[30]在所示出的方块用多个箭头相互连接的示图中，所述箭头表示各自的硬件块之间的有线线路连接，即电气或光学线路，和信号流的逻辑方向，其中双向箭头表示双向信号流，单线箭头表示单线有线线路连接或单个分立信号流，双线箭头表示并联连接，如多线电连接，或传输串行信号的串行母线，在所述串行母线中，多个分立信号能够被多路传输。
[31]具有可进行重新配置的控制和状态(C&S)接口的光转发器模块的示范性实施例在图1中示出，并在下面进行描述。
[32]所述光转发器模块100是一种装置，这种装置被配置成将接收自主机装置的输入电数据信号转换成光学输出信号，以将该光学输出信号通过光通信线路进行传输，并且将接收自所述光学线路的光信号转换成电数据信号，以将该电数据信号传输到所述主机装置。在此处所描述的示范性实施例中，所述输入或输出电数据信号由N个并行数据流组成，对这些N个并行数据流在所述光转发器中分别进行多路传输或多路分离以转换到或转换自所述光域，其中N等于16。在另一个实施例中，N可以是，如4或其它整数，优选为2的幂。在一些实施例中，N可以等于1，在这种情况下，在下面所描述的电多路传输块130和多路分离块400可以省略。通过举例的方式，在下面进行描述的所述光转发器的实施例中的主机装置是光通信设备架的线路卡。
[33]参看图1，所述光转发器模块100包括在此处示为两个块110a和110b的电气I/O端口，串行光学输入端口450，串行光学输出端口160，以及在所述输入光学端口450与所述电气I/O端口块110a的接收信号部分之间形成接收路径、且在所述电气I/O端口块110a的传输信号部分与所述光学输出端口160之间形成发送路径的几个功能块。所述光转发器模块100还包括处理所述多个C&S信号的处理装置，所述处理装置由处理器260和现场可编程门阵列(FPGA)装置210形成，所述处理器260可以是如微处理器或数字信号处理器，所述现场可编程门阵列装置下面简称为FPGA 210。根据本发明的特征，所述FPGA 210具有多个端口，所述多个端口通过多条电连接线电气连接到所述I/O端口110a的第一连接装置，以在所述多个端口之间传输所述多个数字C&S信号，所述电连接线在图1中用箭头105、220和230表示。在一些实施例中，所述处理器260可以是被编程在所述FPGA 210中的功能块。优选地，所述光转发器模块100的元件和块置于印刷电路板(pcb)上，所述印刷电路板附在一个外壳上。
[34]在所述模块100与所述主机之间提供电连接的所述电气I/O端口110a，b可体现为单个电连接器或多个电连接器。
[35]在运行时，通过所述电气I/O端口110a，b进行传输的电信号包括两个主要的信号组：由所述数字C&S信号形成的第一组，和由输入和输出电数据信号及其相关的时钟信号组成的第二组。所述第一和第二组信号以下也简称为第一和第二复数信号。所述第一组包括数字控制信号TxRateSel、TxRefSel、TxReset、RxRateSel、RxMuteDout、RxRefSel，以及数字状态信号TxLockErr、AlmInt、RxLockErr和RxPowAlm，这些将在下面进行描述；所述第二组包括输入数据信号TxDin(15:0)，输出数据信号RxDout(15:0)，以及相关的时钟信号TxRefClk、TxPIClk、TxPClk、RxPOClk和RxRefCLK，这些也将在下面进行描述。
[36]在一些实施例中，通过所述电气I/O端口110a，b进行传输的电信号包括第三组模拟C&S信号；在图1示出的光转发器实施例中，所述第三组信号包括模拟C&S信号LsPowMon，LsBiasMon，RxPowMon，和RxDTV，这些信号将在下面进行简单描述。不过，这组模拟信号与本发明的结构上的解决方法关系不大。
[37]相应地，所述I/O端口110a，b包括第一连接装置和第二连接装置，所述第一连接装置在所述主机装置与用于所述分立数字控制和状态(C&S)信号的模块之间提供第一多路分立电连接，所述第二连接装置在所述主机装置与用于所述电数据和时钟信号的模块之间提供专门的电连接。在利用单独的多管脚电连接器实现所述电气I/O端口110a，b的实施例中，所述第一和第二连接装置由第一和第二管脚组形成，其中来自所述第一或第二组的每个信号都具有各自的来自所述第一或第二管脚组的专门管脚。在其它的实施例中，所述第一和第二连接装置可以是分离的连接器。在下面所述的示范性实施例中，所述电气I/O端口110a，b是单个的300管脚MSA连接器，且所述光转发器模块100是300管脚符合MSA的光转发器。在本说明书的以下描述中，我们也将把来自所述第二组的管脚简称为数据和时钟(D&C)管脚，且也把来自所述第一组的管脚简称为C&S管脚。
[38]所述光学端口450和160优选利用商业上可获得的光纤连接器来实现，例如，一般用在光纤电信设备中的LC、SC或FC型光纤连接器。
[39]形成所述光转发器100的接收和发送路径的功能性硬件块，具体为所述发送路径的块130、140和200以及所述接收路径的块370和400，包括用于监视所述光转发器100运行的不同方面的不同传感器。这些传感器连同帮助其运行的相关电路形成所述光转发器模块100的传感装置，既可直接产生数字控制信号，也可提供状态信息，所述状态信息用于所述光转发器处理装置以形成所述数字状态信号。所述传感装置的不同的硬件实现是现有技术中已知，在本说明书中将不再进行详细描述，在示意所述相应的数字状态信号的通路选定时除外。
[40]所述光转发器100的发送光学路径包括电信号多路传输装置130、电光产生装置150、驱动电路140和发送器功能电路200。所述电多路传输装置130包括多路传输和发送时钟电路，且在下面简称为多路复用器或Mux块130。
[41]在运行时，所述多路复用器块130将N个并行输入数据流进行多路传输，所述N个并行输入数据流的每个具有比特速度R/N，使之变成具有比特速度R的串行数据流，所述串行数据流然后通过所述驱动电路140传输到所述电光产生装置150。所述Mux块130优选包括时钟乘法单元(CMU)，时钟滤波器，电信号N:1多路复用器，检测锁定误差的传感电路，以及FIFO缓冲器，其中缩略语“FIFO”的意思是“先入先出”并指所述缓冲器是怎样处理所述输入数据的，这一点是本领域熟练的技术人员所熟知的。
[42]运行产生输出光信号的所述电光产生装置150，以将具有所述比特速度R的电串行数据信号转变成光域，并且可通过利用直接调制的超发光或激光器二极管或连续波(CW)激光器二极管来实现，在所述连续波激光器二极管之后是电光(EO)调制器或吸收调制器。此处所描述的示范性实施例采用单模CW激光器二极管，其后是EO调制器。在一个优选实施例中，所述CW激光器二极管和所述调制器组装在小的外壳之中，以形成发送器光学分组件(TOSA)，所述发送器光学分组件放置在所述pcb上，所述光转发器100的其它块附在所述pcb上。不过，在其它的实施例中，所述激光器二极管和所述调制器可直接放置在所述pcb上，例如，以降低将所述TOSA连接到所述pc板的导线的寄生电抗。在本说明书以后的描述中，所述电光产生装置150还简称为光发送器150，或简单地称之为发送器150。
[43]在下面也简称为激光驱动器的所述驱动电路块140根据需要调节所述串行数据流输出，以驱动所述发送器150。如用双向箭头180所示出的那样，所述驱动电路块140从发送器功能电路(TFC)的块200接收控制信号，所述发送器功能电路也与所述光发送器150交换控制和状态信号，如双向箭头190所示。所述TFC块200包括各种各样的与发送器有关的控制电路，如电平移动电路、闭环控制电路、传感器接口、驱动器和胶联逻辑(glue logic)等等。这些电路的例子包括：激光外部停止控制电路、可调增益光电二极管放大器、热电冷却器(TEC)闭环控制、传输时钟开关和振荡器驱动器、激光偏压电源和传感器以及传输区段电源。所述TFC块200还可包括从FPGA 210到所述Mux块130和所述激光驱动器140的直接线路，如用于将与发送器有关的C&S信号从所述FPGA 210传输到各自的块。
[44]通过举例的方式，所述Mux块130在运行时通过所述E/O端口110a的16个专门的管脚从所述主机接收N＝16的并行数据流TxDin(15:0)，如箭头40所示，并且接收两种时钟信号：由箭头20所表示的传输参考时钟信号TxREFCLK，和由箭头30所表示的传输并行输入时钟信号TxPICLK。所述时钟信号TxREFCLK是一种参考时钟，所述CMU从这种参考时钟中产生以时钟速度R的串行数据时钟信号。TxREFCLK既可以是速度R/16的信号也可以是速度R/64的信号，由控制信号TxREFSEL所选择。与所述TxREFCLK同步的所述时钟信号TxPICLK被所述Mux块130用于将所述并行传输数据的时间记录到所述光转发器中。所述Mux块130还向所述主机发送时钟信号TxPCLK120-传输并行输出时钟，这种传输并行输出时钟在所述模块中产生并被发送回所述主机装置中的调帧器，如线路卡，以用于记录离开所述调帧器/线路卡的所述并行数据的时间。
[45]具有符合本发明的特征的光转发器的其它实施例可能并不要求电信号多路传输或多路分离，那些实施例可能并不包括所述Mux块130或DeMux块400。
[46]所述接收光学路径以与所述传输光学路径相反的方式运行且包括光电接收装置440，所述光电接收装置440有一个在光学上耦合到所述输入光学端口450的光学输入端，和一个电气连接到转阻抗放大器(TIA)380的电气输出端。所述光电接收装置440在下面也简称为光电二极管440，且可以是PIN光电二极管或雪崩光电二极管(APD)或其它的任何合适的光电子装置，所述光电子装置适于从所述光纤通信线路接收数据速度R的输入光信号，并适于将所述数据速度R的输入光信号转换成所接收的串行电信号并且具有适当带宽。
[47]所述光电二极管440也可以电气连接到接收器功能电路(RFC)块370，所述RFC块370包括完成与接收器控制有关的各种各样功能的电路，这些电路如：所述光电二极管偏压电流的闭环控制、传感器接口、驱动器、胶联逻辑、电平移动，所述电平移动按照所述光电二极管440的类型和所述数据的速度的要求，将光电二极管偏压电流传感器电平从相对较高的DC电压变换到有关范围，所述范围可由仪表放大器进行处理，以产生所述RxPowMon和RxPowAlm信号。所述RFC块370中的电路的例子包括：光电二极管偏压电压产生电路、光电二极管偏压电流传感器、热敏电阻接口电路和硬件接收功率报警电路。所述RFC块370还可包括从所述FPGA210到所述DeMux块400的直接线路，该线路用于将与接收器有关的C&S信号从所述FPGA210传输到所述DeMux块400。
[48]可包括限幅放大器的所述TIA 380有一个输出端口，该输出端口耦合到电信号多路分离装置400，所述电信号多路分离装置400由多路分离和接收时钟电路形成，并在下面也简称为DeMux块400，该DeMux块400从所述TIA 380接收以所述速度R的串行电信号420，并将以所述速度R的串行电信号420多路分离成所述所接收的数据信号的N个并行流。所述DeMux块400包括时钟和数据恢复(CDR)电路、限幅放大器、检测锁定误差的传感器和电信号N:1分离器，所述锁定误差显示由所述CDR进行的时钟恢复的损失。所述DeMux块400是可选的，并可在本发明的一些光转发器的实施例中省去。
[49]在图1所示的实施例中，所述DeMux块400输出并行电信号RxDout(15:0)并将其传输到所述主机装置，所述并行电信号RxDout(15:0)由16个数据流或16个接收数据输出通道组成，所述16个数据流的每个的速度为R/16，所述16个接收数据输出通道承载并行格式的经多路分离的数据，所述经多路分离的数据通过所述光纤线路而串行接收，然后，将所述并行电信号RxDout(15:0)通过所述I/O端口110a的专门的32个管脚利用微分信号传送到所述主机装置，每个数据通道中有两个管脚，如箭头60所示。所述DeMux块400还通过连接路径80从所述主机装置接收时钟信号RxREFCLK-接收参考时钟，并通过连接路径70将时钟信号RxPOCLK-接收并行输出时钟传输到所述主机装置。所述RxREFCLK时钟信号用于将来自所述DeMux400的接收时钟与所述主机装置同步，且既可以是R/16速度的时钟信号，也可以是R/64速度的时钟信号，可由控制信号RxREFSEL进行选择。所述RxPOCLK时钟由所述模块100作为时钟发送出去，所述时钟用来闭锁所述16个接收数据输出通道RxDout。所述块还输出数字状态信号RxLOCKERR-接收锁定误差，该数字状态信号RxLOCKERR指示所述RxREFCLK与从所述串行输入数据流所恢复的时钟信号的速度是否基本相同。在所述示范性实施例中所描述的时钟信号以及所述数据信号采用微分信号，并因此都使用所述I/O端口110的2个管脚。
[50]与所述发送器150类似，所述接收路径的光学元件，即所述光电二极管440和，如果要求的话，聚焦光学装置，能够组装成分离的接收光学分组件(ROSA)，所述分离的接收光学分组件然后置于所述pcb上，并利用适当的连接器与之进行电气连接。在一些实施例中，所述ROSA可包括所述接收路径的电气元件如TIA380和限幅放大器，所述接收路径的电气元件用于降低所述ROSA与pcb之间的电气连接的寄生电容。在其它的实施例中，所述光电二极管440直接置于所述模块的pcb上。
[51]所述接收和发送路径的前述元件和块形成所述光转发器模块100的功能性硬件，所述硬件可包括固件。在运行时，这种功能性硬件由所述处理器260和所述FPGA210在内部、并由所述主机在外部通过所述数字C&S信号的方式进行监视和控制。
[52]如前所述，这些数字C&S信号由所述多个数字状态信号和所述多个数字控制信号组成，所述多个数字状态信号由所述光转发器模块100通过所述I/O端口110a发送到所述主机，所述多个数字控制信号由所述光转发器模块100通过相同的端口从所述主机接收。向所述端口110a发送的和来自所述端口110a的这些数字C&S信号流动方向在图1中用箭头105、220和230表示，这些箭头中的每一个还代表连接到/自所述多管脚连接器110a的第二组管脚的多个电气连接，每个信号一个管脚。所述机载处理装置260和210根据要求对这些C&S信号进行处理，并利用这些C&S信号对所述模块100的运行的不同方面及其内部硬件部件和块进行控制和监视。这些信号的例子包括前述的用于在两个时钟速度之间进行选择的TxREFSEL和RxREFSEL数字控制信号。所述数字控制信号其它的例子包括：目的是在串行通信母线上为下一个来自所述主机的通信选择目标片的信号和在所述模块中改变所述数据频率的主机所产生的信号。所述状态信号来源于前述的接收和传输路径的不同块，所述接收和传输路径包括检测对应块的重要运行参数状态的传感装置。典型的数字状态信号是具体的硬件块的一种故障条件指示器或所述光转发器模块100本身。
[53]行业标准和多源协议可包括规定哪些C&S信号用于具体模块类型的条款，这些条款也可规定所述I/O端口110a的连接器管脚与标准化数字C&S信号之间的通信联系。通过举例的方式，300PIN MSA 10Gb(吉比特)光转发器的C&S信号及其对应的C&S管脚表在前面所引述的文件“300Pin 10gb光转发器参考文件”中给出，该文件通过参考的方式合并到本发明中。所述数字C&S信号以及在图1中所示出的其它信号的部分表，连同对它们的简单描述在本节的最后给出。除了所述数字C&S信号之外，所述300PIN MSA还有对模拟控制和监视从所述光转发器模块100发送到所述主机的信号的规定，如图1中的箭头330和390所示，所述箭头330表示三个模拟输出监视信号LsPowMon、LsBiasMon和RxPowMon，所述箭头390表示模拟输入信号RxDTV。这些模拟控制和监视信号并不是本说明书所描述的所述数字C&S接口的一部分。
[54]不过，所述300PIN MSA以及其它MSA允许在所述模块的C&S接口中有很大的灵活度，包括具体C&S信号的格式中的灵活性和对所述光转发器模块中的数字C&S信号进行发送和处理的灵活性。
[55]同时，光学模块，如电气/光学发送器、接收器、收发器、光转发器和可调谐激光器等，往往根据具体的用途和具体的用户而要求所述C&S接口的不同配置。通过举例的方式，这些不同的配置可包括MSA所规定的信号的不同性能规范，如延迟时间和精度，而且，例如，它们中的一些也可包括另外的用户所规定数字C&S信号，对这些数字C&S信号所述MSA没有分配管脚。迄今为止，要求的所述C&S接口的变异性一直以来一般通过改变所述pcb的设计来实现，且要求额外的开放源，因此而增加了用户的成本和订货至交货的时间。
[56]将本发明与现有技术区别开来的本发明的重要特征是本发明提供具有C&S接口的光电模块，例如，这种C&S接口能够根据用户的要求简单地通过将不同套的软件指令下载到所述模块的机载处理装置中来进行重新配置，而并不改变所述pc板的设计，也不改变任何其它的硬件。出于此目的，所述光转发器模块100包括所述FPGA210，以作为所述模块的数字C&S接口的一部分。根据本发明，所述离散数字C&S信号中的每一个在不考虑其在所述光转发器100中的目标或来源的情况下，首先利用所述连接器110a的对应C&S管脚与一个所述FPGA210的输入/输出端口之间的专门电气有线线路连接耦合到FPGA装置210，以使所述数字C&S信号中的每一个有一个到所述FPGA的电气路径，且所述I/O端口的每一个C&S管脚连接到所述FPGA的电气路径，所述FPGA的电气路径依靠所述FPGA指令专门用于所述C&S管脚。
[57]本发明中的结构性解决方法的好处在于对基本上所有的C&S信号都能够同时使用所述FPGA210作为信号传输网络中心，而且也能够用作逻辑和信号处理源，并向重新配置所述C&S接口提供灵活性，而无需进行新的的印刷电路板设计，因此就降低了所要求的开发源。这种配置能够使不同的用户在使用相同的数字C&S连接器管脚时拥有不同的目标，只要通过所述管脚所传输的信号是数字信号；而且这种配置能够改变从控制到状态的数字信号，反之亦然。
[58]图2示出了具有本发明的特征的光转发器100的一般C&S信号传输线路结构，其中所述FPGA210用作所述数字C&S信号的网络中心，所述网络中心位于所述主机连接器110与所述处理器260和所述功能性硬件95之间，所述主机连接器110位于一侧，而所述处理器260和所述功能性硬件95则位于另一侧，并对所述数字控制信号做出回应。应注意到在另一个实施例中，所述功能性硬件95可包括其它的部件，而不是通过参考图1所进行的描述中的部件。
[59]将所述FPGA210和所述处理器260放置在所述通信路径中，所述通信路径位于所述I/O端口110与所述功能性硬件95和所述处理器260之间，所述所述I/O端口110位于一侧，而所述功能性硬件95和所述处理器260则位于另一侧，并将所述FPGA210用一套指令进行编程，以在所述FPGA210形成交叉点开关路由矩阵211来对所述I/O端口110与所述处理器260之间以及所述I/O端口110与所述功能性硬件95之间的离散控制和状态信号中的每一个进行传输，这样就能够通过下载不同组的FPGA和，也可选择使用处理器指令，使得在所述模块本身内部完成逻辑功能并改变所述C&S信号，从而提供多种配置，而并不改变所述印刷电路卡或其上的元件。
[60]在一些实施例中，所述I/O端口110包括并不分配给任何特别信号的管脚，例如，所述300PIN MSA指定所述300管脚连接器中的一些管脚为“为了以后使用”(FFU)。在本发明的一个优选实施例中，并不承载任何C&S信号的所述FFU管脚中的至少一些也包括在所述管脚的数字C&S组之中，而且也从这些管脚向所述FPGA210提供分立有线线路连接50。在此实施例中，连接到所述第一连接装置的FPGA端口的总数超过由所述FPGA210所发送的C&S信号的总数。这就能够按照个别用户的要求进行新的C&S信号的“随选”提供，而并不改变所述模块的pc板的任何硬件及其硬件，只要所述机载硬件具有所要求的性能。在一些情形中，所述新的功能能够仅在所述FPGA210中完成，以满足较快的反应时间，如所述选择信号调节块212到215所示，这些选择信号调节块212到215在所述FPGA210中进行编程。
[61]正如本领域中熟练的技术人员所能够理解的那样，所述C&S信号中的许多可能会需要处理，这种处理仅在所述FPGA210中进行时太复杂。通过向所述FPGA210传送C&S信号并利用适当的FPGA指令组在所述FPGA210中向所述处理器260预先提供所述开关矩阵211，用户所要求的预先编程的功能就能够由所述处理器260来完成，如所述选择信号调节块262到265所示。不过，所述FPGA210在完成或修改信号处理功能时能够具有某些灵活性，这些信号处理功能在所述嵌入处理器260中完成时并不理想或不可能在所述嵌入处理器260中完成，如数据采集缩减，即对数据信号进行过滤并向下取样以降低其有效取样速度。所述处理器260以及所述FPGA210也可以具有到所述功能性硬件95的直接通信路径，如图2中的虚线275所示，并可具有交叉点开关矩阵261，所述交叉点开关矩阵261用于在所述FPGA210与所述功能性硬件95之间传送所述C&S信号。
[62]在一些实施例中，可对所述处理器260编程，来修改从所述FPGA210所接收的控制信号中的一个或多个，以形成修改的控制信号，所述处理器260然后将所述修改的控制信号传送回所述FPGA210，以将其进一步传输到所述功能性硬件95。
[63]这样的控制信号传输，例如，用在一些实施例中，在这些实施例中，所述处理器260有一个到所述主机的选择性串行母线连接，如I2C母线，以进行与所述主机控制器的联系并为所述数字控制和状态信号提供到所述主机的另外的通信路径。在这些实施例中，在其运行由通过所述I2C母线72从所述主计算机所接收到的数字控制信号控制时，所述光转发器模块100可以处于软件(SW)控制模式；在其运行由所述主机通过所述I/O端口连接器110和所述FPGA210控制时，所述光转发器模块100可以处于硬件(HW)控制模式。为了对通过所述管脚连接器110和通过所述通信母线72所接收的目的类似的数字控制信号进行区别，在下面将前者简称为HW控制信号，并将后者简称为SW控制信号。为了使这种双模运行能够进行，在一些实施例中，将所述FPGA210编程以向所述处理器260传输所述HW数字控制信号中的一个或多个或其拷贝，所述处理器260也进行编程以修改这些信号，这种修改通过对这些信号进行多路传输来进行，这种多路传输利用通过所述通信母线72从所述主控制器所接收到的对应SW数字控制信号进行。含有比特的所述修改的数字控制信号然后由所述处理器260的开关矩阵261传输到所述功能性硬件95，所述修改的数字控制信号所含有的比特从所述主连接器110接收或通过所述I2C母线72接收，所述修改的数字控制信号向所述功能性硬件95的传输既可以是直接的，以可以通过所述FPGA210。所述开关矩阵261还包括对数字状态信号进行多路传输的指令，以通过所述I2C母线72发送所述数字状态信号，所述数字状态信号既可以直接从所述功能性硬件95接收，也可以通过所述FPGA210接收。
[64]要求快速应答并因此而必须在所述主机与所述内部功能性硬件块95之间进行处理和传输且有极少延迟的C&S信号优选由所述FPGA210传输，且在所述FPGA210中有或者没有逻辑运行，并忽略所述处理器260。具有较少紧迫时间限制但要求更复杂处理的C&S信号被传输到所述嵌入处理器260，在所述嵌入处理器260中由所述处理器软件进行处理。通过举例的方式，如果与信号有关的响应时间τ大约是10ms或更长，那么所述信号可以称为“慢”，且如果τ大大小于10ms，那么所述信号可以称为“快”；不过，这种命名取决于所涉及的信号处理的数量、软件编码效率以及特定的微处理器和用在所述模块中的FPGA类型的反射处理能力。在所述嵌入处理器260和所述主机之间放置所述FPGA210能够通过仅仅改变所述FPGA和所述嵌入处理器的程序来使所述数字C&S信号中的至少一些从“快”转变到“慢”，反之亦然。而且像对单独的连接器或管脚从“输入”到“输出”和从“输出”到“输入”进行重新限制，或对所述管脚的默认电压信号重新限制到“1”或“0”等在所述C&S接口中的如此变化可由所述FPGA210进行严格处理，而在pcb迹线中没有任何变化。因此，根据装载到所述FPGA210和可能是所述嵌入处理器260中的程序来将C&S信号命名为“快”或“慢”。
[65]典型的控制信号由所述FPGA210传输到所述处理器260，而没有对所述典型的控制信号的任何逻辑处理或仅有极少的处理。在图1中，这些信号流用双向箭头240示出，而且所述双向箭头240也对应于有线线路连接，该有线线路可以是并行连接或串行母线。在图2中，所示出的所述有线线路连接是信号迹线240。在前面通过参考图1进行描述的示范性实施例中，所述连接240是一种串行母线，所述串行母线为几个多路传输控制信号提供单独的通信线路，以减少所述FPGA210与所述处理器260之间所要求的印刷电路迹线的数量。所述处理器260然后将来自所述FPGA的控制信号连同从所述主机通过所述I2C母线72所接收的控制信号一起进行多路传输。然后对所选择的离散或串行母线信号根据所述处理器的需要进行处理。在一些情况下，所述信号被传输回述FPGA，且进行极少的处理，以分布到适当的硬件片。在其它情况下，所述处理器根据所接收到的控制信号完成复杂的功能。
[66]从所述FPGA210向所述处理器260传输C&S信号，然后传输回到所述FPGA210，最终到达硬件模块，这样就能够提供选择模块配置，在这种选择模块配置中，将所述处理器260从所述信号路径中除去，以降低相关的时间延迟并提高速度。这种速度的提高通常根据用户的要求进行。
[67]再参看图1，由于速度要求的原因而绕过所述处理器260的数字控制信号的例子是一种TxReset信号，这种TxReset信号控制在所述Mux块130中的FIFO缓冲器的设置。在所述FPGA210中，所述TxReset信号可与处理器命令相结合，然后沿着由箭头250和170所示的路径被快速传输到所述Mux块130的16:1多路复用器片，以对所述FIFO缓冲器进行重新设置。所述有关的处理器命令的例子是一种清除所述FIFO缓冲器以保证在所述缓冲器中没有随机“无用”数据的信号，这种清除在完成“开电”重置初始化时进行。由于FIFO误差通常引起数据误差的出现，所以将这种时间降到最小是非常重要的。
[68]可能会有少量的必须被直接传输到指定硬件块的数字C&S信号，如在考虑到安全的原因时。这种数字控制信号的一个例子是LsEnable信号，这种LsEnable信号通过所述激光器打开和关闭光功率的发生器，这种信号必须用极少的电路尽可能快地直接传输到如箭头90所示的TFC块200的激光器外功能停止控制电路，以在考虑到所述激光器的安全时保证瞬发激光器的功能停止。不过，即便是这些信号也被传输到图1中的箭头所示的FPGA210中，即所述箭头从所述箭头90分支出来并朝向所述FPGA210，以按照对完成其它功能的要求对这些信号进一步传输。
[69]数字状态信号有两种典型的传输方案。由所述模块的硬件所产生的数字格式的数字状态信号通过所述FPGA210一般既传输到所述主连接器110，也传输到所述处理器260，以进行选择性信号处理和通过所述I2C母线72从所述处理器260传输到所述主机。再参看图1，这种信号的例子包括锁定误差警告RxLockErr和TxLockErr，这些锁定误差警告分别由所述DeMux400和Mux 130产生以显示数据锁锁定的损失。在一些情况下，由所述FPGA210所进行的选择信号调节可在所述选择信号向所述连接器110和所述处理器260分支之前或之后进行。例如，在一些实施例中，“抗尖峰脉冲”处理可由所述FPGA210在所述RxLockErr信号上进行，所述RxLockErr信号由所述DeMux400在将所述RxLockErr信号传输到既可以是所述处理器260也可以是所述主机之前产生，以消除有时在所述DeMux产生的RxLockErr信号中出现的短的错误“锁定”指示。
[70]另一组数字状态信号是由所述处理器260从模拟信号中产生的数字信号。这些状态信号具有更简单的传输方案；它们由所述处理器260根据从功能性硬件块所接收的模拟值一般产生，然后通过所述通信路径240发送到所述FPGA210，所述FPGA210将这些状态信号传输到所述主连接器110。若内部硬件装置根据所产生的数字状态信号要求某种功能，那么所述FPGA210将所述信号传输到所述内部硬件装置就是可能的。这种数字状态信号的例子是接收器功率警告信号RxPOWALM，所述RxPOWALM在由所述光电二极管440所输出的电信号低于一个阈值时产生。
[71]对于图1所示的光转发器模块的实施例，在此将给出本发明的所述数字C&S路由结构是怎样能够使所述C&S接口进行重新配置的例子。
[72]首先，由本发明的光转发器模块所实现的所述RxPOWALM信号的几个可能的路由选定方案将通过参考图3进行描述，在该图中，固定的信号路由用实线或实箭头示出，且可变的或可重新配置的信号路由用虚线或虚箭头示出。
[73]所述RxPowAlm的300PIN MSA响应时间标准是最大10ms，精度为+/-1dB。所述要求通过在所述接收器偏压产生块770中用未示出的所述偏压电流传感器监视所述光电二极管440的偏压电流来满足，所述接收器偏压产生块770是所述RFC块370的一部分。所述光电二极管偏压电流提供与所接收到的光信号有关的信息，所接收到的光信号与所述数字控制信号RxPowAlm相关，所述RxPowAlm表明所述光电二极管440是否接收足够强度的光信号；在本说明书下面的描述中，所述信息也简称为第一信息。如箭头720所示，与所述接收器电流成比例的信号被传输到所述处理器260以完成软件算法并产生所述RxPowAlm信号，在这种情况下，所述RxPowAlm信号简称为软件(SW)RxPowAlm信号。这种SW RxPowAlm信号然后被发送到所述FPGA210，如虚箭头780所示。
[74]不过，对于一些用途来说，对所述接收器功率警告条件的较快但不太精确的监视可能会更受人们的欢迎。对于这些用途来说，提供所述接收路径的功能性硬件以直接向所述FPGA210提供与所述数字状态信号RxPowAlm相关的第二信息，并绕过所述处理器260；然后可对所述FPGA210进行编程以形成所述数字状态信号RxPowAlm，以根据所述第一信息或所述第二信息或其组合通过所述电气I/O端口110输出所述数字状态信号RxPowAlm。在图3所示的实施例中，这通过预先提供具有两条输入导线710和740的硬件比较器700来实现，所述硬件比较器700用于从所述Rx偏压产生块770接收所述接收器电流信号、从所述处理器260接收警告阈值，并用于向所述FPGA210输出硬件警告HW RxPowAlm750。所述警告的产生大大地快于所述RxPowAlm，并绕过对所述处理器的软件算法的延迟和精度提高进行的取样和处理。
[75]所述转发器模块100还可以配置成根据用户的要求提供所述接收器功率警告的第三类，所述接收器功率警告的第三类用于显示非常快的突变失效，以检测，如光纤断裂。在这种情况下，所述警告阈值可具有大量的不精确性，但使与所述警告有关的延迟时间降到最小是非常重要的，以启动备份光纤线路的保护转换，以使数据的损失降到最小。为了提供这样的选择，所述DeMux块400包括能够完成这种功能的警告电路，且对应的快速“信号损失”(LOS)警告也被传送到所述FPGA210，如箭头760所示。
[76]因此，在根据此处所描述的示范性实施例设计所述转发器模块100时，预先提供所述接收器的信号警告损失的三种类型。不过，不同的用户对这些信号可能会有不同的用法。在将任何这些信号传输到所述主连接器110之前能够为用户提供所述C&S接口的多种配置选择，在所述C&S接口的多种配置选择中，任何这些信号可通过所述连接器110的任何可利用数字C&S管脚输出。
[77]图3通过举例的方式示出了一种配置，在这种配置中，所述三种警告信号HWRxPowAlm、SW RxPowAlm和“LOS”由所述FPGA210通过所述FPGA端口传输，所述FPGA端口连接到所述300管脚连接器110的管脚F6、F12和H12，如虚线810、820和830所示。这种选择利用在所述300PIN MSA中命名为“FFU”的所述10管脚中的一个，即所述管脚H12，并将来自所述MSA所规定的RxSigAlm信号的管脚F12重新分配到前述硬件接收警告信号、HW RxPowAlm750或“LOS”760中的一个。
[78]应注意到，图3中的虚线示出了所述三种功率警告信号通过现有的有线线路连接的路由选择。通过举例的方式，虚线810、820和830对应于预先提供的、位于所述FPGA210的三个不同的端口与所述I/O端口连接器110的三个管脚之间的离散有线线路，而在此处所描述的实施例中的虚线790和780对应于通过所述串行母线连接240的HW RxPowAlm和SW RxPowAlm信号流选择。
[79]即使受到所述三种C&S信号SW RxPowAlm、HW RxPowAlm和LOS中的任何一种能够被传输到这三种管脚中的任何一种这样的限制，但仍能够提供至少30种可能的配置，在本说明书中仅通过举例的方式假设这种限制，而并不排除由本发明所提供的其它传输可能，所述至少30种可能的配置通过对所述FPGA重新编程来提供并对应于所述三种信号的不同排列，所述三种信号的不同排列位于所述三种端口之间，所述三种端口不允许所述管脚有多于两个“打开”，即没有信号输出从那里穿过。下面的表1通过举例的方式给出了所述C&S接口中接收器功率警告部分的大量可能配置中最有可能的7种用户选择。
[80]允许信号拷贝到多个管脚进一步增加了可能的配置的数量，这种拷贝也可以根据用户的要求来进行。而且，所述输出数字状态信号也可以配置成符合所述FPGA210所支持的任何电压格式，如LVTTL、开漏，等等。在这些信号之间加上可能的逻辑功能并在所述FPGA210内使用其它更高级的信号调节可以使可能性的数量达到几乎无限的程度，而并不改变所述印刷电路卡上的任何一条布线。
[81]本发明的另一个优点在于在所述FPGA210与所述处理器260之间预先提供硬件通信路径能够提供更多的模块配置，在所述FPGA210与所述处理器260之间预先提供硬件通信路径是本发明的另一个重要特征，且在这些更多的模块配置中，所述硬件所产生的警告，如LOS和HW RxPowAlm，由所述FPGA210传输到所述处理器260，如箭头790所示。应注意到，位于所述处理器260与所述FPGA210之间的信号790和780可以在分立线路中，或者被多路传输到串行母线。提供举例的方式，所述硬件所产生的警告向所述处理器的传输使对这些信号按照要求进行进一步处理成为可能，并且/或者使通过I2C通信母线对它们进行存取成为可能，所述I2C通信母线未在图1或图3中示出，但可作为另外的软件通信线路在所述处理器260与所述主机之间提供。
[82]表1
 用户的要求   管脚F6(MSA RxPowAlm)   管脚F12(MSA RxSigAlm)  管脚H12(MSA FFU)
 标准的，MSA限定的   SW RxPowAlm   打开  打开
 快速RxPowAlm   HW RxPowAlm   打开  打开
 F12上的标准及断裂探测器   SW RxPowAlm   信号损失  打开
 H12上的标准及断裂探测器   SW RxPowAlm   打开  信号损失
 F12上的快速及断裂探测器   HW RxPowAlm   信号损失  打开
 H12上的快速及断裂探测器   HW RxPowAlm   打开  信号损失
 全部三种   SW RxPowAlm   HW RxPowAlm  信号损失
[83]如前所述，依照本发明的光电子模块的可重新配置的C&S结构使在所述模块的C&S接口引入新的的数字C&S信号成为可能而并不改变所述pc板，只要通过所述模块的设计预先提供了所要求的新功能的适当硬件能力。
[84]图4通过举例的方式示出了用于选择所述发送器150的线性调频参数的数字控制信号“线性调频选择”是怎样能够被加到所述转发器模块100中的。
[85]所述300PIN MSA并没有说明可用于所述发送器线性调频选择的任何管脚。不过，改变所述发送器的线性调频特征的能力可能会更有好处，这种能力由所述激光驱动器140的适当设计提供，这是本领域熟练的技术人员所熟知的。数字“线性调频选择”控制信号然后可以被容易地加到具有本发明的结构的转发器模块中，而并不改变所述印刷电路板。在图4所示的线性调频选择传输方案中，从数字C&S管脚中为线性调频选择控制信号选择“线性调频选择”管脚，所述数字C&S管脚并没有被其它任何转发器信号所使用，但已向所述数字C&S管脚预先提供了到所述FPGA端口的电气连接，这一点将在下面进行描述。通过举例的方式，管脚H6可以选择用于新加入的控制信号，所述管脚H6由所述300PIN MSA设计为以后使用(FFU)，但作为本发明的一个特征而具有到所述FPGA 210的电气连接840。也通过举例的方式，对所述线性调频选择进行限定，以使二进制“1”对应于正线性调频设置，且二进制“0”对应于负线性调频。在按照要求将适当的指令组下载到所述FPGA210中且更新了所述处理器软件之后，所述FPGA210就会通过预先提供的通信线路850向所述Mux块130的数据倒置控制端口传输所述线性调频选择信号，并通过，如所述串行母线240向所述处理器260传输所述线性调频选择信号。所述处理器260一旦用所述适当的软件功能进行了编程就监视所述管脚H6的状态，并且在检测到所述管脚的状态中的变化时向D/A转换器300发送数字信号270，以调整用在所述激光驱动器140并适合于正或负线性调频的模拟控制信号。
[86]作为最后一个例子，图5示出了由本发明的模块结构所提供的另一个重要功能，即通过独有的在所述模块软件中进行变化的方式利用现有的数字C&S信号在所述模块中加入新功能而并不改变任何硬件的能力。这种功能由本发明的结构上的解决方法提供，这种解决方法在所述I/O端口110、所述处理器260与用于大多数(若不是全部的话)数字C&S信号的模块的功能性硬件之间将FPGA用作传输网络中心。由于这种FPGA的策略性放置的原因，通过加入新的FPGA指令以在不同的数字C&S信号之间引入相关性就成为可能，如产生一个或更多数字控制信号以回应由所述FPGA从所述转发器模块所接收到的数字状态信号，因此就为所述模块提供了新的功能。
[87]通过举例的方式，所述300PIN MSA规范规定了能够通过数字控制信号RxMuteDout控制所述接收数据输出信号RxDout的噪声抑制的主机。不过，用户也许要求另外的在遇到某种警告时自动抑制所述数据输出的噪音甚至并不通过所述主机产生所述RxMuteDout的功能。在这个例子中，所述自动噪音抑制在所述DeMux 400从所述接收链检测到信号损失并产生所述LOS信号760时进行。为了实现这个目的，将所述FPGA 210配置成在从所述主机接收到RxMuteDout信号870时，或从所述DeMux 400接收到信号损失指示LOS信号760时，或两者都是时，向所述DeMux 400发送噪声抑制信号880。与此同时，从所述FPGA210可以向所述处理器260发送信息，通知所述处理器260所述噪音抑制情况，以使所述处理器260能够通过，如所述主机的串行I2C母线，准确地反映所述噪音抑制情况和/或按照程序采取进一步的行动。
[88]通过参考光转发器模块，上述已对本发明进行了描述，应能够理解本发明提供了创造性概念，这种创造性概念能够在各种各样的具体环境中体现出来。此处所描述的具体实施例仅仅是对制造和使用本发明的方法的说明，并不用于对本发明的范围进行限制。例如，在图2中所示出的本发明的创造性数字C&S信号传输结构可用于转发器以外的其他光电子模块，包括但并不仅限于电气/光学发送器、接收器、收发器、可调谐激光器、光信号再生器，如具有光输入和光输出以及它们之间的光-电-光转换器的3R光信号再生模块。
[89]当然，在并不背离本发明的精神和范围的情况下，也可以设计很多其它的实施例。
[90]信号说明
[91]串行光输出：承载在光频域中的以所述串行数据速度(R)的串行传输信号的单光纤。
[92]串行光输入：承载在光频域中的以所述串行数据速度(R)的串行接收信号的单光纤。
[93]TxPCLK：传输并行输出时钟，这种时钟在所述模块中产生并被发送回所述调帧器，以用于记录从所述调帧器/线卡出来的并行数据的时间。
[94]TxREFCLK：传输参考时钟，这是提供给所述模块的参考时钟，所述CMU从这种参考时钟中会产生所述串行数据时钟。TxREFCLK可以是R/16或R/64，可由所述TxREFSEL信号进行选择。
[95]TxPICLK：传输并行输入时钟，这种时钟用于将所述并行传输数据的时间记录到所述转发器中。用户有责任将这种时钟与所述TxREFCLK同步。
[96]TxDin(15:0)：传输数据输入通道15比0，这些通道承载需要多路传输并在所述光纤上串行传输的有效数据。
[97]LsENABLE：激光启动，打开和关闭由所述激光器所产生的光功率。出于安全方面的考虑，所述信号的运行必须用最少数量的电路。
[98]TxRATESEL(1:0)：传输速度选择线路1和0，这些分立控制线路根据所述两条线路的二进制编码将所述传输电路的速度设置成四个可能的速度之一。
[99]TxREFSEL：传输参考选择，这种离散控制告诉所述模块所预计的TxREFCLK的速度，可以是R/16，或可以是R/64。
[100]TxRESET：传输重置，这种分立控制重新设置所述传输电路，包括在所述传输路径中的任何FIFO。
[101]TxLOCKERR：传输锁定误差，这种分立状态信号表明TxREFCLK和TxPICLK的速度相同(在误差范围内)。
[102]ALMINT警告中断，这种分立状态信号是表明一个或更多的误差被激活的综合警告。
[103]RxLOCKERR：接收锁定误差，这种分立状态信号表明RxREFCLK和从所述串行输入数据流所恢复的时钟的速度相同(在误差范围内)。
[104]RxPOWALM接收功率警告，这种分立状态信号表明所收到的光功率低于阈值。
[105]RxRATESEL(1:0)：接收速度选择线路1和0，这些分立控制线路根据所述两条线路的二进制编码将所述接收电路的速度设置成四个可能的速度之一。
[106]RxMUTEDOUT：接收噪音抑制数据输出，这种分立控制线路在激活时要求所述RxDOUT通道设置到已知的常数。
[107]RxREFSEL：接收参考选择，这种分立控制告诉所述模块所预计的RxREFCLK的速度，可以是R/16，或可以是R/64。
[108]供未来使用(For Future Use)/不支持(Not Supported)：这些分立线路是在电气I/O端口标准中没有分配给功能(For Future Use)的线路，或是在电气I/O端口标准中已分配给功能但没有被所述标准模块使用的线路。
[109]RxDout(15:0)：接收数据输出通道15比0，这些通道承载在多路分离之后在所述光纤上所串行接收的有效数据。
[110]RxPOCLK：接收并行输出时钟，这种时钟由所述模块以时钟发送，用这种时钟来闭锁RxDout。
[111]RxREFCLK：接收参考时钟，这种时钟用于将来自所述demux的接收时钟与用户同步。RxREFCLK可以是R/16或R/64，可由所述RxREFSEL信号进行选择。
[112]RxDTV：接收决定阈值电压，这种模拟输出信号允许用户调节所述接收数据的1/0决定阈值，以优化比特误差速度。
[113]RxPOWMON：接收功率监视器，这种模拟输出信号与所接收到的光功率成比例。
[114]LsBIASMON：激光偏压监视器，这种模拟输出信号与所述激光偏压电流成比例。
[115]LsPOWMON：激光功率监视器，这种模拟信号与所述激光器所产生的光功率成比例。

Claims (14)

1.一种通过光纤线路来传输或接收光信号的光电模块，所述模块包括：
将所述模块连接到外部主机装置的电气I/O端口，所述I/O端口包括在所述模块和外部主机装置之间为多个数字控制和状态(C&S)信号提供分立的电气连接的第一连接装置，所述多个数字C&S信号包括数字控制信号和数字状态信号；
用于连接到所述光纤线路的光学端口；
对所述数字控制信号做出回应的功能性硬件，包括：
a)电光产生装置和光电接收装置中的一种，所述电光产生装置用于产生输出光信号，所述光电接收装置用于接收输入光信号并将所述输入光信号转换成接收的电信号；和
b)提供状态信息以产生所述数字状态信号的传感装置；
处理所述多个数字控制和状态信号的处理装置，所述处理装置包括处理器和FPGA；
在所述模块的电气I/O端口、所述处理装置和所述功能性硬件之间设置通信路径的电路；
其中所述FPGA放置在所述通信路径中并位于所述第一连接装置与所述功能性硬件和所述处理器之间，所述第一连接装置在所述FPGA的一侧，而所述功能性硬件和所述处理器在其另一侧，所述FPGA用一套指令进行编程，以在所述第一连接装置和所述处理器之间，与在所述第一连接装置和所述功能性硬件之间发送每个所述分立控制和状态信号，并因此而通过下载不同套的FPGA指令来为所述传输提供可重新配置功能。
2.如权利要求1所述的模块，其特征在于，所述FPGA具有多个端口，所述多个端口通过多条电气连接导线电气连接到所述第一连接装置，以在所述第一连接装置和所述FPGA之间传输所述多个数字C&S信号，其中所述FPGA与所述处理器之间的通信路径至少包括多条分立的电气导线、并行母线和串行母线中的一种。
3.如权利要求2所述的模块，其特征在于，所述第一连接装置包括多管脚连接器的多个管脚，其中所述数字C&S信号中的每一个与多个管脚中的不同管脚相关联，所述不同管脚电气连接到所述FPGA的端口中的一个，以根据所述FPGA指令组传输所述数字C&S信号。
4.如权利要求2所述的模块，其特征在于，连接到所述第一连接装置的FPGA端口的总数大于由所述FPGA所传输的C&S信号的总数。
5.如权利要求3所述的模块，其特征在于，所述多管脚连接器是一种300管脚MSA连接器。
6.如权利要求1所述的模块，其特征在于，所述FPGA被编程，以完成功能组中的至少一个功能，所述功能组包括：
将所述数字控制信号中的至少一个传输到所述处理器而并不在实质上修改所述信号；和
对所述控制信号中的至少一个进行处理，以形成修改过的控制信号，并且将所述修改过的控制信号传输到所述功能性硬件。
7.如权利要求1所述的模块，其特征在于，所述处理器被编程来修改收自所述FPGA的控制信号中的至少一个，以形成修改过的控制信号，并将所述修改过的控制信号传输回所述FPGA，以将所述修改过的控制信号进一步传输到所述功能性硬件。
8.如权利要求1所述的模块，其特征在于，所述数字状态信号包括由所述处理器从输出信号中生成的数字状态信号中的至少一个，所述输出信号由所述传感装置提供并由所述FPGA传输到所述第一连接装置。
9.如权利要求1所述的模块，其特征在于，所述数字状态信号包括由所述传感装置所产生的一个或多个数字状态信号，且所述一个或多个数字状态信号绕过所述处理器从所述传感装置直接传输到所述FPGA，以将所述一个或更多的数字状态信号传输到所述第一连接装置。
10.如权利要求9所述的模块，其特征在于，所述一个或多个的数字状态信号中的至少一个由所述FPGA传输到所述处理器，以完成从所述功能表中所选择的至少一个功能，所述功能表包括：处理所述信号，将所述信号通过串行母线传输到所述主机装置。
11.如权利要求1所述的模块，其特征在于，提供所述功能性硬件以向所述处理器提供与所述数字状态信号中的一个相关的第一信息，以在所述处理器中进行处理，并绕过所述处理器向所述FPGA提供与所述数字状态信号相关的第二信息，其中可对所述FPGA进行编程以形成所述数字状态信号，以根据所述第一信息、所述第二信息和它们的组合中的任何一个将所述数字状态信号通过所述电气I/O端口输出。
12.如权利要求1到11中的任何一个所述的模块，其特征在于，所述FPGA被编程以生成至少一个控制信号以回应所述状态信号中的至少一个。
13.如权利要求1到11中的任何一个所述的模块，其特征在于，所述处理器在所述FPGA内利用一套FPGA指令被编程。
14.如权利要求1到11中的任何一个所述的用于通过光纤线路来传输或接收光信号的光电模块，其特征在于，所述功能性硬件包括：
产生输出光信号的电光产生装置；
接收输入光信号和将所述输入光信号转换成接收的电信号的光电接收装置；
电信号多路传输装置，所述电信号多路传输装置将从所述主机装置所接收的多个输入电数据信号多路传输成多路传输电数据信号以将其传输到所述电光产生装置；
电信号多路分离装置，所述电信号多路分离装置将所述光电接收装置所提供的电数据信号分离成多个并行输出电数据信号以将其传输到所述主机装置；
其中，所述传感装置包括一个或更多的耦合到所述电多路传输装置的传感器，和一个或更多的耦合到所述电分离装置的传感器，以产生数字状态信号且将其传输到所述FPGA。
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