KR101710746B1 - Folded cascade operational amplifier - Google Patents

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KR101710746B1 KR1020130088086A KR20130088086A KR101710746B1 KR 101710746 B1 KR101710746 B1 KR 101710746B1 KR 1020130088086 A KR1020130088086 A KR 1020130088086A KR 20130088086 A KR20130088086 A KR 20130088086A KR 101710746 B1 KR101710746 B1 KR 101710746B1
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시트로닉스 테크놀로지 코퍼레이션
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Abstract

본 발명은 차동 입력 스테이지 회로, 전류 미러 회로, 출력 스테이지 회로 및 제어 스위치 회로를 포함하는 폴디드 캐스케이드 연산 증폭기에 관한 것이다. 차동 입력 스테이지 회로는 적어도 입력 신호에 따라 제1 테일 전류 및 제2 테일 전류를 생성한다. 전류 미러 회로는 차동 입력 스테이지 회로에 결합되고, 제1 테일 전류 및 제2 테일 전류에 따라 제1 미러 전류 및 제2 미러 전류를 생성한다. 출력 스테이지 회로는 전류 미러 회로에 결합되고, 제1 및 제2 미러 전류들에 따라 출력 전류를 생성한다. 제어 스위치 회로는 차동 입력 스테이지 회로와 전류 미러 회로 사이에 결합되고, 제1 및 제2 테일 전류들을 생성한다.The present invention relates to folded cascaded operational amplifiers comprising differential input stage circuits, current mirror circuits, output stage circuits and control switch circuits. The differential input stage circuit generates a first tail current and a second tail current according to at least an input signal. The current mirror circuit is coupled to the differential input stage circuit and generates a first mirror current and a second mirror current in accordance with the first tail current and the second tail current. An output stage circuit is coupled to the current mirror circuit and generates an output current in accordance with the first and second mirror currents. A control switch circuit is coupled between the differential input stage circuit and the current mirror circuit and produces first and second tail currents.

Figure R1020130088086
Figure R1020130088086

Description

폴디드 캐스케이드 연산 증폭기{FOLDED CASCADE OPERATIONAL AMPLIFIER}[0001] FOLDED CASCADE OPERATIONAL AMPLIFIER [0002]

본 발명은 일반적으로 폴디드 캐스케이드 연산 증폭기에 관한 것으로서, 구체적으로는 정전류를 줄일 수 있는 폴디드 캐스케이드 연산 증폭기에 관한 것이다.The present invention relates generally to folded cascaded operational amplifiers, and more specifically to folded cascaded operational amplifiers capable of reducing constant current.

반도체 기술의 진보에 따라, 집적 회로의 동작 전압이 낮아지고 있다. 따라서, 아날로그 회로를 설계하는 동안, 연산 증폭기의 입력 및 출력 공통-모드 전압이 불충한 것이 자주 발생한다. 이러한 문제를 해결하기 위해, 연산 증폭기는 레일 투 레일(rail-to-rail) 입력 및 출력 공통-모드 전압 범위를 갖는 것이 필요하다.With advances in semiconductor technology, the operating voltage of integrated circuits is becoming lower. Therefore, during the design of an analog circuit, it often occurs that the input and output common-mode voltages of the operational amplifier are insufficient. To solve this problem, the operational amplifier needs to have a rail-to-rail input and output common-mode voltage range.

일반적으로, 종래 기술에 따른 연산 증폭기는 제1 스테이지 증폭 회로(증폭 스테이지) 및 제2 스테이지 출력 회로(출력 스테이지)를 포함하는 2 스테이지 증폭기이다. 종래 기술에 따른 연산 증폭기 내의 제1 스테이지 증폭 회로는 연산 증폭기의 이득을 증가시키는 데 사용되며, 제2 스테이지 출력 회로는 연산 증폭기에 접속된 용량성 또는 저항성 부하를 구동하는 데 사용된다.In general, an operational amplifier according to the prior art is a two stage amplifier including a first stage amplification circuit (amplification stage) and a second stage output circuit (output stage). The first stage amplification circuit in the prior art operational amplifier is used to increase the gain of the operational amplifier and the second stage output circuit is used to drive the capacitive or resistive load connected to the operational amplifier.

일반적으로, 고해상도(예를 들어, 24 비트 그레이스케일) 구동 칩의 설계에서는, 차동 쌍의 선형 보간의 기술이 통상적으로 채택된다. 차동 쌍을 이용하는 아키텍처는 단일 입력 차동 쌍이다. 그러나, 디스플레이 장치에 적용되는 구동 칩에서는, 입력 이미지의 데이터 범위가 매우 넓으므로, 이중 입력 차동 쌍이 주로 채택된다. 이중 입력 차동 쌍을 사용하면 모든 이미지 데이터를 커버하지만, 정전류 소비의 경로가 추가되며, 따라서 전력 소비를 증가시킨다.In general, in the design of high resolution (e.g., 24 bit gray scale) driving chips, the technique of linear interpolation of differential pairs is typically employed. The architecture using differential pairs is a single input differential pair. However, in a driving chip applied to a display device, since a data range of an input image is very wide, a dual input differential pair is mainly adopted. Using dual input differential pairs covers all image data, but adds a constant current consumption path, thus increasing power consumption.

따라서, 본 발명은 전력 절감을 위해 정전류 소비의 경로를 피하는 새로운 폴디드 캐스케이드 연산 증폭기를 제공한다. 따라서, 전술한 문제가 해결될 수 있다.Thus, the present invention provides a new folded cascaded operational amplifier that avoids the path of constant current consumption for power savings. Therefore, the above-described problem can be solved.

본 발명의 목적은 제1 테일 전류(tail current) 및 제2 테일 전류를 생성하기 위해 감마 회로의 감마 신호에 따라 차동 입력 스테이지 회로를 제어하기 위한 제어 스위치 회로를 사용하는 폴디드 캐스케이드 연산 증폭기를 제공하는 것이다. 따라서, 정전류 소비의 경로가 감소하고, 전력이 절감된다.An object of the present invention is to provide a folded cascade operational amplifier using a control switch circuit for controlling a differential input stage circuit in accordance with a gamma signal of a gamma circuit to produce a first tail current and a second tail current . Thus, the path of constant current consumption is reduced, and power is saved.

본 발명에 따른 폴디드 캐스케이드 연산 증폭기는 차동 입력 스테이지 회로, 전류 미러 회로, 출력 스테이지 회로 및 제어 스위치 회로를 포함한다. 차동 입력 스테이지 회로는 적어도 입력 신호에 따라 제1 테일 전류 및 제2 테일 전류를 생성한다. 전류 미러 회로는 차동 입력 스테이지 회로에 결합되고, 제1 테일 전류 및 제2 테일 전류에 따라 제1 미러 전류 및 제2 미러 전류를 생성한다. 출력 스테이지 회로는 전류 미러 회로에 결합되고, 제1 및 제2 미러 전류들에 따라 출력 전류를 생성한다. 제어 스위치 회로는 차동 입력 스테이지 회로와 전류 미러 회로 사이에 결합되고, 제1 및 제2 테일 전류들을 생성한다. 따라서, 본 발명에 따르면, 제어 스위치 회로는 정전류 소비의 경로를 줄여 전력을 절감하기 위해 제1 및 제2 테일 전류들 중 어느 테일 전류가 차동 입력 스테이지 회로에 의해 생성될지를 제어한다.A folded cascaded operational amplifier according to the present invention includes a differential input stage circuit, a current mirror circuit, an output stage circuit, and a control switch circuit. The differential input stage circuit generates a first tail current and a second tail current according to at least an input signal. The current mirror circuit is coupled to the differential input stage circuit and generates a first mirror current and a second mirror current in accordance with the first tail current and the second tail current. An output stage circuit is coupled to the current mirror circuit and generates an output current in accordance with the first and second mirror currents. A control switch circuit is coupled between the differential input stage circuit and the current mirror circuit and produces first and second tail currents. Thus, in accordance with the present invention, the control switch circuit controls which of the first and second tail currents is generated by the differential input stage circuit to reduce the path of constant current consumption and thus reduce power.

도 1은 본 발명의 일 실시예에 따른 폴디드 캐스케이드 증폭기의 회로도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른, 감마 회로의 감마 신호에 따라 턴온 또는 턴오프되는 제어 스위치 회로의 액션 개략도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 제2 디코딩 유닛의 회로도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 제3 디코딩 유닛 및 제4 디코딩 유닛의 회로도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 디지털/아날로그 변환 유닛의 회로도를 나타낸다.
도 6은 본 발명의 다른 실시예에 따른, 감마 회로의 감마 신호에 따라 턴온 또는 턴오프되는 제어 스위치 회로의 액션 개략도를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 폴디드 캐스케이드 증폭기의 회로도를 나타낸다.1 shows a circuit diagram of a folded cascade amplifier according to an embodiment of the present invention.
2 is a schematic diagram of an action of a control switch circuit which is turned on or off according to a gamma signal of a gamma circuit according to an embodiment of the present invention.
3 shows a circuit diagram of a second decoding unit according to an embodiment of the present invention.
4 shows a circuit diagram of a third decoding unit and a fourth decoding unit according to an embodiment of the present invention.
5 shows a circuit diagram of a digital / analog conversion unit according to an embodiment of the present invention.
6 shows an action schematic diagram of a control switch circuit that is turned on or off according to a gamma signal of a gamma circuit, according to another embodiment of the present invention.
7 shows a circuit diagram of a folded cascade amplifier according to another embodiment of the present invention.

명세서 및 이어지는 청구항들에서, 특정 장치들을 표현하기 위해 소정의 단어들이 사용된다. 이 분야의 통상의 기술자는 하드웨어 제조자들이 상이한 명사들을 이용하여 동일한 장치를 지칭할 수도 있다는 것을 알아야 한다. 명세서 및 이어지는 청구항들에서, 명칭들의 차이는 장치들을 구별하는 데 사용되지 않는다. 대신에, 기능들의 차이는 구별을 위한 가이드라인이다. 전체 명세서 및 이어지는 청구항들에서, 단어 "포함하는"은 개방된 표현이며, "포함하지만 한정되지 않는"으로서 설명되어야 한다. 게다가, 단어 "결합"은 임의의 직접 및 간접 전기 접속을 포함한다. 따라서, 제1 장치가 제2 장치에 결합되는 것으로 설명되는 경우, 이것은 제1 장치가 제2 장치에 직접적으로 전기적으로 접속되거나 제1 장치가 다른 장치 또는 접속 수단을 통해 제2 장치에 간접적으로 전기적으로 접속된다는 것을 의미한다.In the specification and the following claims, certain words are used to describe particular devices. It should be appreciated by those of ordinary skill in the art that hardware manufacturers may refer to the same device using different nouns. In the specification and the subsequent claims, the differences in names are not used to distinguish the devices. Instead, the differences in functions are the guidelines for distinction. In the whole specification and the claims that follow, the word "comprising" is an open designation and should be described as "including but not limited to. &Quot; In addition, the word "combination " includes any direct or indirect electrical connection. Thus, when the first device is described as being coupled to a second device, this means that the first device is directly electrically connected to the second device, or the first device is indirectly electrically connected to the second device via another device or connection means . ≪ / RTI >

본 발명의 구조 및 특성들은 물론, 효과도 더 이해되고 인식되게 하기 위해, 본 발명의 상세한 설명이 실시예들 및 첨부 도면들과 함께 아래와 같이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order that the structure and nature of the present invention, as well as the effect thereof, will be better understood and appreciated, a detailed description of the invention is provided below, together with the embodiments and the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 폴디드 캐스케이드 증폭기의 회로도를 나타낸다. 도면에 도시된 바와 같이, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 차동 입력 스테이지 회로(10), 전류 미러 회로(30), 출력 스테이지 회로(50) 및 제어 스위치 회로(70)를 포함한다. 차동 입력 스테이지 회로(10)는 차동 입력 스테이지 회로(10) 내로 흐르는 제1 테일 전류(I1) 및 제2 테일 전류(I2)를 제어한다. 본 실시예에 따르면, 차동 입력 스테이지 회로(10)는 4개의 입력 신호, 즉 제1 입력 신호(IN1), 제2 입력 신호(IN2), 제3 입력 신호(IN3) 및 제4 입력 신호(IN4)를 수신한다. 차동 입력 스테이지 회로(10)는 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제1 테일 전류(I1) 및 제2 테일 전류(I2)의 전류를 제어한다. 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)는 아날로그 신호들이다. 도 2의 디지털 신호 D[7]~D[0]을 참고한다. 디지털 신호의 값들은 제1 테일 전류(I1) 및 제2 테일 전류(I2)를 생성할지를 결정한다.1 shows a circuit diagram of a folded cascade amplifier according to an embodiment of the present invention. A folded cascade operational amplifier 1 according to the present invention includes a differential input stage circuit 10, a current mirror circuit 30, an output stage circuit 50 and a control switch circuit 70 do. The differential input stage circuit 10 controls the first tail current I 1 and the second tail current I 2 flowing into the differential input stage circuit 10. According to the present embodiment, the differential input stage circuit 10 includes four input signals IN1, IN2, IN3 and IN4 ). A differential input stage circuit 10 has a first input signal (IN1) to the fourth input in accordance with a signal (IN4), a differential input stage circuit 10, a variety of devices to the first tail current (I 1) and a second tail from flowing into the And controls the current of the current (I 2 ). The first to fourth input signals IN1 to IN4 are analog signals. Refer to the digital signals D [7] to D [0] in Fig. The values of the digital signal determine whether to generate the first tail current I 1 and the second tail current I 2 .

전류 미러 회로(30)는 차동 입력 스테이지 회로(10)에 결합되고, 차동 입력 스테이지 회로(10)에 의해 생성되는 제1 테일 전류(I1) 및 제2 테일 전류(I2)에 따라 제1 미러 전류(Im1) 및 제2 미러 전류(Im2)를 생성한다. 출력 스테이지 회로(50)는 전류 미러 회로(30)에 결합되고, 제1 미러 전류(Im1) 및 제2 미러 전류(Im2)에 따라 출력 전류(Io)를 생성한다. 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)와 전류 미러 회로(30) 사이에 결합되고, 디지털 신호 D[7]~D[0]에 따라 제1 테일 전류(I1) 및 제2 테일 전류(I2)를 생성하기 위해 차동 입력 스테이지 회로(10)를 제어한다. 즉, 감마 회로에 의해 생성되는 감마 신호는 차동 입력 스테이지 회로(10)의 입력 신호이다. 게다가, 차동 입력 스테이지 회로(10)는 수신된 복수의 입력 신호에 따라 선형 보간을 위한 전압 값을 결정하며, 디지털 신호 D[7]~D[0]은 제1 테일 전류(I1) 및 제2 테일 전류(I2)의 턴온 또는 턴오프를 제어한다. 따라서, 제어 스위치 회로(70)는 디지털 신호 D[7]~D[0]에 따라 제1 테일 전류(I1) 및 제2 테일 전류(I2)를 생성한다.The current mirror circuit 30 is coupled to the differential input stage circuit 10 and generates the first tail current I 1 and the second tail current I 2 generated by the differential input stage circuit 10, To generate a mirror current I m1 and a second mirror current I m2 . The output stage circuit 50 is coupled to the current mirror circuit 30 and generates the output current Io according to the first mirror current I m1 and the second mirror current I m2 . The control switch circuit 70 is coupled between the differential input stage circuit 10 and the current mirror circuit 30 and generates a first tail current I 1 and a second tail current I 2 according to the digital signals D [ And controls the differential input stage circuit 10 to generate the tail current I 2 . That is, the gamma signal generated by the gamma circuit is the input signal of the differential input stage circuit 10. Further, the differential input stage circuit 10 determines the voltage value to the linear interpolation in accordance with the input signal from the received plurality of digital signal D [7] ~ D [0 ] is the first tail current (I 1) and the And controls turn-on or turn-off of the two tail current (I 2 ). Therefore, the control switch circuit 70 generates the first tail current I 1 and the second tail current I 2 in accordance with the digital signals D [7] to D [0].

본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 디지털 신호 D[7]~D[0]에 따라 제1 테일 전류(I1) 및 제2 테일 전류(I2) 중 어느 것이 사용될지를 결정하고, 출력 전류(Io)를 생성하므로, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 매번 제1 테일 전류(I1) 또는 제2 테일 전류(I2)를 사용한다. 따라서, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)가 출력 전류(Io)를 생성하기 위해 제1 테일 전류(I1)를 사용할 때, 제2 테일 전류(I2)는 필요하지 않다. 따라서, 본 발명에 따른 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)를 턴오프할 것이며, 정전류 소비의 경로를 줄이고 전력을 절감하기 위해 제2 테일 전류(I2)의 생성을 중단할 것이다. 반대로, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)가 출력 전류(Io)를 생성하기 위해 제2 테일 전류(I2)를 사용할 때, 제1 테일 전류(I1)는 필요하지 않다. 따라서, 본 발명에 따른 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)를 턴오프할 것이며, 전력을 절감하기 위해 제1 테일 전류(I1)의 생성을 중단할 것이다. 디지털 신호 D[7]~D[0]은 감마 회로의 감마 신호에 대응한다. 즉, 디지털 신호 D[7]~D[0]은 감마 신호의 전압 레벨을 결정한다.The folded cascade operational amplifier 1 according to the present invention determines whether the first tail current I 1 and the second tail current I 2 are to be used in accordance with the digital signals D [7] to D [0] , The folded cascade operational amplifier 1 according to the present invention uses the first tail current I 1 or the second tail current I 2 each time. Therefore, when the folded cascade operational amplifier 1 according to the present invention uses the first tail current I 1 to generate the output current I 0 , the second tail current I 2 is not needed. Therefore, the control switch circuit 70 according to the present invention will turn off the differential input stage circuit 10 and stop generating the second tail current I 2 to reduce the path of constant current consumption and save power will be. Conversely, when the folded cascade operational amplifier 1 according to the present invention uses the second tail current I 2 to generate the output current I o, the first tail current I 1 is not needed. Therefore, the control switch circuit 70 according to the present invention will turn off the differential input stage circuit 10 and will stop generating the first tail current I 1 to save power. The digital signals D [7] to D [0] correspond to the gamma signals of the gamma circuit. That is, the digital signals D [7] to D [0] determine the voltage level of the gamma signal.

본 발명에 따른 차동 입력 스테이지 회로(10)는 제1 차동 입력 유닛(12) 및 제2 차동 입력 유닛(14)을 포함한다. 제1 차동 입력 유닛(12)은 입력 신호를 수신한다. 본 실시예에 따르면, 제1 차동 입력 유닛(12)은 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신하고, 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제1 테일 전류(I1)의 전류를 제어한다. 제2 차동 입력 유닛(14)은 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신하고, 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제2 테일 전류(I2)의 전류를 제어한다.The differential input stage circuit 10 according to the present invention includes a first differential input unit 12 and a second differential input unit 14. [ The first differential input unit 12 receives an input signal. According to the present embodiment, the first differential input unit 12 receives the first input signal IN1 to the fourth input signal IN4 and outputs the first input signal IN1 to the fourth input signal IN4 Thereby controlling the current of the first tail current I 1 flowing into the various devices of the differential input stage circuit 10. The second differential input unit 14 receives the first input signal IN1 to the fourth input signal IN4 and outputs the differential input signal IN1 to the differential input stage circuit IN4 in accordance with the first input signal IN1 to the fourth input signal IN4. 10 to the various devices of the second tail current I < 2 >

제1 차동 입력 유닛(12)은 차동 유닛(120) 및 테일 전류 소스(122)를 포함한다. 차동 유닛(120)은 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신하고, 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제1 테일 전류(I1)의 전류를 제어한다. 테일 전류 소스(122)는 차동 유닛(120)에 결합되고, 차동 유닛(120)의 입력 신호의 진폭에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제1 테일 전류(I1)의 전류를 제어한다. 차동 유닛(120)은 4개의 차동 쌍을 포함하며, 각각의 차동 쌍은 2개의 n형 전계 효과 트랜지스터로 구성된다. 4개의 차동 쌍은 각각 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신한다. 본 실시예에 따르면, 4개의 차동 쌍의 각각의 쌍 내의 하나의 n형 전계 효과 트랜지스터의 게이트는 각각 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신하며, 4개의 차동 쌍의 각각의 쌍 내의 나머지 n형 전계 효과 트랜지스터의 게이트는 각각 폴디드 연산 증폭기(1)의 출력에 결합된다.The first differential input unit 12 includes a differential unit 120 and a tail current source 122. The differential unit 120 receives the first input signal IN1 to the fourth input signal IN4 and outputs the differential signal to the differential input stage circuit 10 in accordance with the first input signal IN1 to the fourth input signal IN4. And controls the current of the first tail current I 1 flowing into the various devices. The tail current source 122 is coupled to the differential unit 120 and has a first tail current I 1 flowing into the various devices of the differential input stage circuit 10 in accordance with the amplitude of the input signal of the differential unit 120 Thereby controlling the current. The differential unit 120 includes four differential pairs, and each differential pair is composed of two n-type field effect transistors. The four differential pairs receive the first to fourth input signals IN1 to IN4, respectively. According to the present embodiment, the gates of one n-type field effect transistor in each pair of four differential pairs receive the first input signal IN1 to the fourth input signal IN4, respectively, and the four differential pairs The gates of the remaining n-type field effect transistors in each pair are coupled to the output of the folded operational amplifier 1, respectively.

마찬가지로, 제2 차동 입력 유닛(14)은 차동 유닛(140) 및 테일 전류 소스(142)를 포함한다. 차동 유닛(140)은 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신하고, 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제2 테일 전류((I2)의 전류를 제어한다. 테일 전류 소스(142)는 차동 유닛(140)에 결합되고, 차동 유닛(140)의 입력 신호의 진폭에 따라 차동 입력 스테이지 회로(10)의 다양한 장치들 내로 흐르는 제2 테일 전류(I2)의 전류를 제어한다. 차동 유닛(140)은 4개의 차동 쌍을 포함하며, 각각의 차동 쌍은 2개의 p형 전계 효과 트랜지스터로 구성된다. 4개의 차동 쌍은 각각 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신한다. 본 실시예에 따르면, 4개의 차동 쌍의 각각의 쌍 내의 하나의 p형 전계 효과 트랜지스터의 게이트는 각각 제1 입력 신호(IN1) 내지 제4 입력 신호(IN4)를 수신하고, 4개의 차동 쌍의 각각의 쌍 내의 나머지 p형 전계 효과 트랜지스터의 게이트는 각각 폴디드 연산 증폭기(1)의 출력에 결합된다.Likewise, the second differential input unit 14 includes a differential unit 140 and a tail current source 142. The differential unit 140 receives the first input signal IN1 to the fourth input signal IN4 and outputs the differential input signal IN1 to the differential input stage circuit 10 according to the first input signal IN1 to the fourth input signal IN4. and it controls the current of the second tail current ((I 2) flowing into a variety of devices. tail current source 142 is coupled to the differential unit 140, a differential input in accordance with the amplitude of the input signal of the differential unit 140 And controls the current of the second tail current I 2 flowing into the various devices of the stage circuit 10. The differential unit 140 includes four differential pairs each of which has two p- The four differential pairs receive the first input signal IN1 to the fourth input signal IN4, respectively. According to this embodiment, one p-type electric field in each pair of the four differential pairs The gates of the effect transistors receive the first to fourth input signals IN1 to IN4, respectively, and four The gate of the other p-type field effect transistors in each pair of the differential pair is coupled to an output of each of the folded operational amplifier (1).

본 발명에 따른 전류 미러 회로(30)는 제1 전류 미러(32) 및 제2 전류 미러(34)를 포함한다. 제1 전류 미러(32)는 제1 차동 입력 유닛(12)에 결합되고, 제1 테일 전류(I1)에 따라 제1 및 제2 미러 전류들(Im1, Im2)을 생성한다. 제2 전류 미러(34)는 제2 차동 입력 유닛(14)에 결합되고, 제2 테일 전류(I2)에 따라 제1 및 제2 미러 전류들(Im1, Im2)을 생성한다. 또한, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 제1 전류 제어기(35), 제2 전류 제어기(36), 제3 전류 제어기(37) 및 제4 전류 제어기(38)를 더 포함한다. 제1 및 제2 전류 제어기들(35, 36)은 제1 및 제2 전류 미러들(32, 34) 사이에 위치하고, 서로 병렬 접속된다. 제3 및 제4 전류 제어기들(37, 38)은 제1 및 제2 전류 미러들(32, 34) 사이에 위치하고, 서로 병렬로 접속된다. 제1 및 제4 전류 제어기들(35, 38)은 제1 바이어스(bias1)에 의해 제어되고, 제2 및 제3 전류 제어기들(36, 37)은 제2 바이어스(bias2)에 의해 제어된다. 더욱이, 제1 전류 제어기(35), 제2 전류 제어기(36), 제3 전류 제어기(37) 및 제4 전류 제어기(38)는 전계 효과 트랜지스터들이다.The current mirror circuit (30) according to the present invention includes a first current mirror (32) and a second current mirror (34). The first current mirror 32 is coupled to the first differential input unit 12 and generates first and second mirror currents I m1 and I m2 in accordance with the first tail current I 1 . The second current mirror 34 is coupled to the second differential input unit 14 and generates the first and second mirror currents I m1 and I m2 in accordance with the second tail current I 2 . The folded cascade operational amplifier 1 according to the present invention further includes a first current controller 35, a second current controller 36, a third current controller 37 and a fourth current controller 38 . The first and second current controllers 35 and 36 are located between the first and second current mirrors 32 and 34 and are connected in parallel with each other. The third and fourth current controllers 37 and 38 are located between the first and second current mirrors 32 and 34 and are connected in parallel with each other. The first and fourth current controllers 35 and 38 are controlled by a first bias bias1 and the second and third current controllers 36 and 37 are controlled by a second bias bias2. Furthermore, the first current controller 35, the second current controller 36, the third current controller 37, and the fourth current controller 38 are field effect transistors.

본 발명에 따른 출력 스테이지 회로(50)는 제1 트랜지스터(52) 및 제2 트랜지스터(54)를 포함한다. 제1 트랜지스터(52)는 전류 미러 회로(30)에 결합되고, 제2 트랜지스터(54)는 전류 미러 회로(30) 및 제1 트랜지스터(52)에 결합된다. 제1 및 제2 트랜지스터들(52, 54)은 제2 미러 전류(Im2)에 따라 출력 전류(Io)를 생성한다. 제1 및 제2 트랜지스터들(52, 54)은 상보적이다. 즉, 제1 트랜지스터(52)는 p형 전계 효과 트랜지스터이고, 제2 트랜지스터(54)는 n형 전계 효과 트랜지스터이다.The output stage circuit 50 according to the present invention includes a first transistor 52 and a second transistor 54. The first transistor 52 is coupled to the current mirror circuit 30 and the second transistor 54 is coupled to the current mirror circuit 30 and the first transistor 52. The first and second transistors 52 and 54 generate the output current Io according to the second mirror current I m2 . The first and second transistors 52 and 54 are complementary. That is, the first transistor 52 is a p-type field effect transistor and the second transistor 54 is an n-type field effect transistor.

또한, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 제1 커패시터(82) 및 제2 커패시터(84)를 더 포함한다. 제1 커패시터(82)는 제1 단자 및 제2 단자를 갖는다. 제1 커패시터(82)의 제1 단자는 전류 미러 회로(30)의 제1 전류 미러(32)에 결합된다. 제2 커패시터(84)는 제1 단자 및 제2 단자를 갖는다. 제2 커패시터(84)의 제1 단자는 제1 커패시터(82)의 제2 단자에 결합되고, 제2 커패시터(84)의 제2 단자는 전류 미러 회로(30)의 제2 전류 미러(34)에 결합된다. 따라서, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 제1 및 제2 커패시터들(82, 84)에 의해 루프를 안정화시키는 효과를 달성할 수 있다.In addition, the folded cascade operational amplifier 1 according to the present invention further includes a first capacitor 82 and a second capacitor 84. The first capacitor 82 has a first terminal and a second terminal. The first terminal of the first capacitor 82 is coupled to the first current mirror 32 of the current mirror circuit 30. The second capacitor 84 has a first terminal and a second terminal. The first terminal of the second capacitor 84 is coupled to the second terminal of the first capacitor 82 and the second terminal of the second capacitor 84 is coupled to the second current mirror 34 of the current mirror circuit 30. [ Lt; / RTI > Therefore, the folded cascade operational amplifier 1 according to the present invention can achieve the effect of stabilizing the loop by the first and second capacitors 82 and 84. [

본 발명에 따른 제어 스위치 회로(70)는 제1 스위치 모듈(72) 및 제2 스위치 모듈(74)을 포함한다. 제1 스위치 모듈(72)은 차동 입력 스테이지 회로(10)와 전류 미러 회로(30) 사이에 결합된다. 제2 스위치 모듈(74)은 차동 입력 스테이지 회로(10)와 전류 미러 회로(30) 사이에 결합된다. 더욱이, 제1 및 제2 스위치 모듈(72, 74)은 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다.The control switch circuit (70) according to the present invention includes a first switch module (72) and a second switch module (74). The first switch module 72 is coupled between the differential input stage circuit 10 and the current mirror circuit 30. The second switch module 74 is coupled between the differential input stage circuit 10 and the current mirror circuit 30. Furthermore, the first and second switch modules 72 and 74 are turned on or off according to the digital signals D [7] to D [0].

제1 스위치 모듈(72)은 제1 제어 스위치(720), 제2 제어 스위치(722), 제3 제어 스위치(724) 및 제4 제어 스위치(726)를 포함한다. 제1 제어 스위치(720)는 제1 단자 및 제2 단자를 갖는다. 제1 제어 스위치(720)의 제1 단자는 제1 차동 입력 유닛(12)의 차동 유닛(120)에 결합되고, 제1 제어 스위치(720)의 제2 단자는 전력 단자(VP)에 결합되며, 제1 제어 스위치(720)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 제2 제어 스위치(722)는 제1 단자 및 제2 단자를 갖는다. 제2 제어 스위치(722)의 제1 단자는 차동 유닛(120)에 결합되고, 제2 제어 스위치(722)의 제2 단자는 전력 단자(VP)에 결합되며, 제2 제어 스위치(722)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 제3 제어 스위치(724)는 제1 단자 및 제2 단자를 갖는다. 제3 제어 스위치(724)의 제1 단자는 차동 유닛(120)에 결합되고, 제3 제어 스위치(724)의 제2 단자는 제1 전류 미러(32)에 결합되며, 제3 제어 스위치(724)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 제4 제어 스위치(726)는 제1 단자 및 제2 단자를 갖는다. 제4 제어 스위치(726)의 제1 단자는 차동 유닛(120)에 결합되고, 제4 제어 스위치(726)의 제2 단자는 제1 전류 미러(32)에 결합되며, 제4 제어 스위치(726)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다.The first switch module 72 includes a first control switch 720, a second control switch 722, a third control switch 724 and a fourth control switch 726. The first control switch 720 has a first terminal and a second terminal. The first terminal of the first control switch 720 is coupled to the differential unit 120 of the first differential input unit 12 and the second terminal of the first control switch 720 is coupled to the power terminal VP , The first control switch 720 is turned on or off according to the digital signals D [7] to D [0]. The second control switch 722 has a first terminal and a second terminal. The first terminal of the second control switch 722 is coupled to the differential unit 120 and the second terminal of the second control switch 722 is coupled to the power terminal VP and the second control switch 722 is coupled to the power terminal VP Is turned on or off according to the digital signals D [7] to D [0]. The third control switch 724 has a first terminal and a second terminal. The first terminal of the third control switch 724 is coupled to the differential unit 120 and the second terminal of the third control switch 724 is coupled to the first current mirror 32 and the third control switch 724 Are turned on or off according to the digital signals D [7] to D [0]. The fourth control switch 726 has a first terminal and a second terminal. The first terminal of the fourth control switch 726 is coupled to the differential unit 120 and the second terminal of the fourth control switch 726 is coupled to the first current mirror 32 and the fourth control switch 726 Are turned on or off according to the digital signals D [7] to D [0].

마찬가지로, 제2 스위치 모듈(74)은 제5 제어 스위치(740), 제6 제어 스위치(742), 제7 제어 스위치(744) 및 제8 제어 스위치(746)를 포함한다. 제5 제어 스위치(740)는 제1 단자 및 제2 단자를 갖는다. 제5 제어 스위치(740)의 제1 단자는 제2 차동 입력 유닛(14)의 차동 유닛(140)에 결합되고, 제5 제어 스위치(740)의 제2 단자는 기준 단자(VN)에 결합되며, 제5 제어 스위치(740)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 제6 제어 스위치(742)는 제1 단자 및 제2 단자를 갖는다. 제6 제어 스위치(742)의 제1 단자는 차동 유닛(140)에 결합되고, 제6 제어 스위치(742)의 제2 단자는 기준 단자(VN)에 결합되며, 제6 제어 스위치(742)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 제7 제어 스위치(744)는 제1 단자 및 제2 단자를 갖는다. 제7 제어 스위치(744)의 제1 단자는 차동 유닛(140)에 결합되고, 제7 제어 스위치(744)의 제2 단자는 제2 전류 미러(34)에 결합되며, 제7 제어 스위치(744)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 제8 제어 스위치(746)는 제1 단자 및 제2 단자를 갖는다. 제8 제어 스위치(746)의 제1 단자는 차동 유닛(140)에 결합되고, 제8 제어 스위치(746)의 제2 단자는 제2 전류 미러(34)에 결합되며, 제8 제어 스위치(746)는 디지털 신호 D[7]~D[0]에 따라 턴온 또는 턴오프된다. 따라서, 본 발명에 따르면, 제어 스위치 회로(70)의 제1 및 제2 제어 스위치 모듈들(72, 74)은 차동 입력 스테이지 회로(10)를 제어하여, 정전류 소비의 경로를 줄이기 위해 제1 테일 전류(I1) 및 제2 테일 전류(I2)를 생성한다. 따라서, 절감의 목적이 달성될 수 있다.Likewise, the second switch module 74 includes a fifth control switch 740, a sixth control switch 742, a seventh control switch 744 and an eighth control switch 746. The fifth control switch 740 has a first terminal and a second terminal. The first terminal of the fifth control switch 740 is coupled to the differential unit 140 of the second differential input unit 14 and the second terminal of the fifth control switch 740 is coupled to the reference terminal VN , The fifth control switch 740 is turned on or off according to the digital signals D [7] to D [0]. The sixth control switch 742 has a first terminal and a second terminal. The first terminal of the sixth control switch 742 is coupled to the differential unit 140 and the second terminal of the sixth control switch 742 is coupled to the reference terminal VN, Is turned on or off according to the digital signals D [7] to D [0]. The seventh control switch 744 has a first terminal and a second terminal. The first terminal of the seventh control switch 744 is coupled to the differential unit 140 and the second terminal of the seventh control switch 744 is coupled to the second current mirror 34 and the seventh control switch 744 Are turned on or off according to the digital signals D [7] to D [0]. The eighth control switch 746 has a first terminal and a second terminal. The first terminal of the eighth control switch 746 is coupled to the differential unit 140 and the second terminal of the eighth control switch 746 is coupled to the second current mirror 34 and the eighth control switch 746 Are turned on or off according to the digital signals D [7] to D [0]. Thus, according to the present invention, the first and second control switch modules 72, 74 of the control switch circuit 70 control the differential input stage circuit 10 to provide a first tail To generate a current (I 1 ) and a second tail current (I 2 ). Therefore, the object of saving can be achieved.

본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 디지털 신호 D[7]~D[0]에 따라 제1 테일 전류(I1) 및 제2 테일 전류(I2) 중 어느 것을 사용할지를 결정하고, 출력 전류(Io)를 생성하므로, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 매번 제1 테일 전류(I1) 또는 제2 테일 전류(I2)를 사용한다. 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)가 제1 테일 전류(I1)를 사용하여 출력 전류(Io)를 생성할 때, 제2 테일 전류(I2)는 필요하지 않다. 따라서, 본 발명에 따른 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)를 턴오프하고, 정전류 소비의 경로를 줄이고 전력을 절감하기 위해 제2 테일 전류(I2)의 생성을 중단할 것이다. 반대로, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)가 제2 테일 전류(I2)를 사용하여 출력 전류(Io)를 생성할 때, 제1 테일 전류(I1)는 필요하지 않다. 따라서, 본 발명에 따른 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)를 턴오프하고, 전력 절감을 위해 제1 테일 전류(I1)의 생성을 중단할 것이다.The folded cascade operational amplifier 1 according to the present invention determines whether to use the first tail current I 1 or the second tail current I 2 according to the digital signals D [7] to D [0] , The folded cascade operational amplifier 1 according to the present invention uses the first tail current I 1 or the second tail current I 2 each time. When the folded cascade operational amplifier 1 according to the invention to generate an output current (Io) using the first tail current (I 1), the second tail current (I 2) is not needed. Therefore, the control switch circuit 70 according to the present invention will turn off the differential input stage circuit 10, stop the generation of the second tail current I 2 to reduce the path of constant current consumption and save power . In contrast, when using a folded cascade operational amplifier 1 according to the present invention using the second tail current (I 2) to generate an output current (Io), a first tail current (I 1) is not necessary. Therefore, the control switch circuit 70 according to the present invention will turn off the differential input stage circuit 10 and stop generating the first tail current I 1 for power saving.

또한, 본 발명에 따른 제어 스위치 회로(70)가 차동 입력 스테이지 회로(10)를 제어하여 제1 또는 제2 테일 전류(I1, I2)를 생성하는 여러 가지 방법이 존재한다. 여기서는, 3개의 상이한 제어 방법이 설명을 위해 제공된다. 첫째, 본 발명에 따른 제어 스위치 회로(70)는 감마 신호의 최상위 비트(MSB)를 이용하여, 차동 입력 스테이지 회로(10)에 의해 제1 및 제2 테일 전류들(I1, I2) 중 어느 것을 생성할지를 결정한다. 예를 들어, 디지털 신호 D[7]~D[0]의 대응하는 선택 신호가 8 비트, 즉 00000000 내지 11111111인 경우, 선택 신호가 00000000 내지 01111111일 때, 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)를 제어하여, 제1 테일 전류(I1)를 생성하고, 제2 테일 전류(I2)의 생성을 중단한다. 선택 신호가 10000000 내지 11111111일 때, 제어 스위치 회로(70)는 차동 입력 스테이지 회로(10)를 제어하여, 제2 테일 전류(I2)를 생성하고 제1 테일 전류(I1)의 생성을 중단한다.There are also various ways in which the control switch circuit 70 according to the present invention controls the differential input stage circuit 10 to generate the first or second tail current I 1 , I 2 . Here, three different control methods are provided for explanation. First, the control switch circuit 70 according to the present invention uses the most significant bit (MSB) of the gamma signal to generate the first and second tail currents I 1 and I 2 by the differential input stage circuit 10 Decide which to generate. For example, when the corresponding selection signals of the digital signals D [7] to D [0] are 8 bits, i.e., 00000000 to 11111111, when the selection signal is 00000000 to 01111111, the control switch circuit 70 outputs, Controls the circuit 10 to generate the first tail current I 1 and stops the generation of the second tail current I 2 . When the selection signal is 10000000 to 11111111, the control switch circuit 70 controls the differential input stage circuit 10 to generate the second tail current I 2 and stop the generation of the first tail current I 1 do.

도 2는 본 발명의 일 실시예에 따른 디지털 신호 D[7]~[0]에 따라 턴온 또는 턴오프되는 제어 스위치 회로의 액션 개략도를 나타낸다. 도면에 도시된 바와 같이, 차동 입력 스테이지 회로(10)가 제1 또는 제2 테일 전류(I1, I2)를 생성하는 제2 방법이 예시된다. 이 방법에서는, 제어 스위치 회로(70)를 제어하기 위해 아날로그 방법이 사용된다. 폴디드 캐스케이드 연산 증폭기(1)는 디코딩 회로(90) 및 비교기(92)를 더 포함한다. 디코딩 회로(90)는 감마 회로의 복수의 감마 라인에 결합된다. 디코딩 회로(90)는 디스플레이 데이터, 즉 디지털 신호 D[7]~[0]에 따라 디코딩 전압을 생성하며, 상이한 감마 전압들은 상이한 디코딩 전압들에 대응한다. 비교기(92)는 제1 입력, 제2 입력 및 출력을 갖는다. 비교기(92)의 제2 입력은 디코딩 회로(90)의 출력에 결합된다. 비교기(92)의 제1 입력은 복수의 감마 라인 중 하나의 감마 라인의 대응하는 감마 전압에 임계값으로서 결합된다. 이어서, 비교기(92)는 임계값을 그의 제2 입력에 의해 수신된 디코딩 전압과 비교하여, 차동 입력 스테이지 회로(10)에 의해 제1 테일 전류(I1) 및 제2 테일 전류(I2) 중 어느 것을 생성할지를 결정한다.2 shows an action schematic diagram of a control switch circuit which is turned on or off according to the digital signals D [7] to [0] according to an embodiment of the present invention. As shown in the figure, a second method is described in which the differential input stage circuit 10 generates the first or second tail currents I 1 , I 2 . In this method, an analog method is used to control the control switch circuit 70. The folded cascade operational amplifier 1 further includes a decoding circuit 90 and a comparator 92. The decoding circuit 90 is coupled to a plurality of gamma lines of the gamma circuit. The decoding circuit 90 generates a decoding voltage according to the display data, that is, the digital signals D [7] to [0], and the different gamma voltages correspond to different decoding voltages. The comparator 92 has a first input, a second input and an output. The second input of the comparator 92 is coupled to the output of the decoding circuit 90. The first input of the comparator 92 is coupled as a threshold to the corresponding gamma voltage of one of the plurality of gamma lines. The comparator 92 then compares the threshold value with the decoding voltage received by its second input to determine the first tail current I 1 and the second tail current I 2 by the differential input stage circuit 10, Is to be generated.

예를 들어, 감마 회로의 복수의 감마 라인의 수는 88개이고, 복수의 감마 라인은 88개의 상이한 전압 레벨에 각각 대응하고, 88번째 감마 라인의 감마 전압은 87번째 감마 라인의 감마 전압보다 크고, 또한 87번째 감마 라인의 감마 전압은 86번째 감마 라인의 감마 전압보다 크고, 기타 등등이다. 비교기(92)의 제1 입력이 44번째 감마 라인에 결합될 때, 또한 비교기(92)의 제2 입력에 의해 수신되는 디코딩 전압이 10번째 감마 라인의 감마 전압일 때, 비교기(92)의 출력은 로우 레벨 신호(low)를 생성하고, 차동 입력 스테이지 회로(10)를 제어하여 제1 테일 전류(I1)를 생성하기 위해 로우 레벨 신호(low)를 차동 입력 스테이지 회로(10)의 제1 및 제2 스위치 모듈들(72, 74)로 전송한다. 유사하게, 비교기(92)의 제2 입력에 의해 수신되는 디코딩 전압이 50번째 감마 라인의 감마 전압일 때, 비교기(92)의 출력은 하이 레벨 신호(high)를 생성하고, 차동 입력 스테이지 회로(10)를 제어하여 제2 테일 전류(I2)를 생성하기 위해 하이 레벨 신호(high)를 차동 입력 스테이지 회로(10)의 제1 및 제2 스위치 모듈들(72, 74)로 전송한다.For example, the number of the plurality of gamma lines of the gamma circuit is 88, the plurality of gamma lines correspond to 88 different voltage levels, the gamma voltage of the 88th gamma line is larger than the gamma voltage of the 87th gamma line, The gamma voltage of the 87th gamma line is larger than the gamma voltage of the 86th gamma line, and so on. When the first input of the comparator 92 is coupled to the 44th gamma line and also when the decode voltage received by the second input of the comparator 92 is the gamma voltage of the tenth gamma line, a first of the low-level signal (low) differential input stage circuit 10 to produce a low-level signal (low), and controls a differential input stage circuit (10) generating a first tail current (I 1) And the second switch modules 72 and 74, respectively. Similarly, when the decoding voltage received by the second input of the comparator 92 is the gamma voltage of the 50 th gamma line, the output of the comparator 92 produces a high level signal high and the differential input stage circuit 10 to the first and second switch modules 72, 74 of the differential input stage circuit 10 in order to generate the second tail current I 2 .

본 실시예에 따른 디코딩 회로(90)는 제1 디코딩 유닛(900), 제2 디코딩 유닛(902), 제3 디코딩 유닛(904), 제4 디코딩 유닛(906) 및 디지털/아날로그 변환 회로(908)를 포함한다. 제1 디코딩 유닛(900)은 복수의 감마 라인에 결합되고, 복수의 제1 디코딩 데이터를, 즉 B15 내지 B00을 제2 디코딩 유닛(902), 제3 디코딩 유닛(904) 및 제4 디코딩 유닛(906)으로 출력한다. 본 실시예에 따르면, 제1 디코딩 유닛(900)은 4대16 라인 디코더이고, 4비트 입력 데이터 D[7]~[4]를 갖고, 이에 따라 16비트 출력 데이터 B15 내지 B00을 출력한다. 출력 데이터의 제1 비트, 즉 B00은 제4 디코딩 유닛(906)으로 전송되고, 출력 데이터의 제2 비트 내지 제15 비트, 즉 B14 내지 B01은 제2 디코딩 유닛(902)으로 전송되며, 출력 비트의 제16 비트, 즉 B15는 제3 디코딩 유닛(904)으로 전송된다.The decoding circuit 90 according to the present embodiment includes a first decoding unit 900, a second decoding unit 902, a third decoding unit 904, a fourth decoding unit 906 and a digital / ). The first decoding unit 900 is coupled to a plurality of gamma lines and outputs a plurality of first decoded data, namely B15 to B00, to a second decoding unit 902, a third decoding unit 904 and a fourth decoding unit 906. According to the present embodiment, the first decoding unit 900 is a 4-by-16-line decoder and has 4-bit input data D [7] to [4] and accordingly outputs 16-bit output data B15 to B00. The first bit of the output data, that is, B00, is transmitted to the fourth decoding unit 906, and the second to fifteenth bits, i.e., B14 to B01, of the output data are transmitted to the second decoding unit 902, Is transmitted to the third decoding unit 904. The third decoding unit 904 decodes the 16th bit, i.e.,

제2 디코딩 유닛(902)은 제1 디코딩 유닛(900)의 출력 데이터, 즉 B14 내지 B01을 수신하고, 제1 디코딩 유닛(900)의 출력 데이터 B14 내지 B01 및 입력 데이터 D[3]~D[2]에 따라 제1 전압(VH) 및 제2 전압(VL)을 생성한다. 도 3에 도시된 바와 같이, 제2 디코딩 유닛(902)은 2대4 라인 디코더(9020), 제1 논리 회로(9022) 및 제1 출력 스위치 회로(9024)를 포함한다. 2대4 디코더(9020)는 디스플레이 데이터 D[3]~D[2]에 따라 디코딩 데이터를 제1 논리 회로(9022)로 출력한다. 제1 논리 회로(9022)는 제1 및 제2 디코딩 전압들을 생성하기 위해 2대4 디코더(9020)에 의해 출력된 디코딩 데이터 및 제1 디코딩 유닛(900)의 출력 데이터 B14 내지 B01에 따라 제1 출력 스위치 회로(9024) 내의 스위치 모듈들 중 어느 것을 턴온할지를 결정한다. 또한, 제1 출력 스위치 회로(9024) 내의 각각의 블록은 2개의 4대1 멀티플렉서를 포함한다.The second decoding unit 902 receives the output data of the first decoding unit 900, that is, B14 to B01 and outputs the output data B14 to B01 of the first decoding unit 900 and the input data D [3] to D [ (VH) and the second voltage (VL) according to the following equation (2). 3, the second decoding unit 902 includes a two-to-four line decoder 9020, a first logic circuit 9022, and a first output switching circuit 9024. [ The two-to-four decoder 9020 outputs decoded data to the first logic circuit 9022 in accordance with the display data D [3] to D [2]. The first logic circuit 9022 receives the decoded data output by the two-to-four decoder 9020 to generate the first and second decoding voltages and the first and second decoders 9010 and 9012 according to the output data B14 to B01 of the first decoding unit 900, And determines which of the switch modules in the output switch circuit 9024 is to be turned on. Also, each block in the first output switch circuit 9024 includes two four-to-one multiplexers.

제3 디코딩 유닛(904) 및 제4 디코딩 유닛(906)은 각각 제1 디코딩 유닛(900)의 출력 데이터의 제16 및 제1 비트를 수신하고, 디스플레이 데이터 D[3]~D[0]에 따라 각각 제3 및 제4 디코딩 전압들을 생성한다. 또한, 제3 및 제4 디코딩 유닛들(904, 906)은 제3 및 제4 디코딩 전압들을 디지털/아날로그 변환 회로(908)로 전송한다. 도 4에 도시된 바와 같이, 제3 및 제4 디코딩 유닛들(904, 906)은 동일한 회로이다. 따라서, 본 실시예에 따르면, 제3 디코딩 유닛(904)은 설명을 위한 일례로서 사용된다. 제3 디코딩 유닛(904)은 4대16 라인 디코더(9040), 제2 논리 회로(9042) 및 제2 출력 스위치 회로(9044)를 포함한다. 4대16 라인 디코더(9040)는 전압들 V255 내지 V240으로부터 선택된 전압인 제3 디코딩 전압을 생성하기 위해 4대16 라인 디코더에 의해 출력된 디코딩 데이터 및 제1 디코딩 회로(900)의 출력 데이터, 즉 B15에 따라 제2 출력 스위치 회로(9044) 내의 스위치 모듈들 중 어느 것을 턴온할지를 결정한다. 마찬가지로, 제4 디코딩 유닛(906)은 전압 V15 내지 V0으로부터 선택된 전압인 제4 디코딩 전압을 생성한다. 또한, 제2 출력 스위치 회로(9044)는 4대1 멀티플렉서이다.The third decoding unit 904 and the fourth decoding unit 906 respectively receive the 16th and first bits of the output data of the first decoding unit 900 and store them in the display data D [3] to D [0] Thereby generating third and fourth decoding voltages, respectively. Further, the third and fourth decoding units 904 and 906 transmit the third and fourth decoding voltages to the digital-to-analog conversion circuit 908. As shown in FIG. 4, the third and fourth decoding units 904 and 906 are the same circuit. Therefore, according to the present embodiment, the third decoding unit 904 is used as an example for explanation. The third decoding unit 904 includes a 4-by-16-line decoder 9040, a second logic circuit 9042, and a second output switch circuit 9044. The four-to-sixteen-line decoder 9040 decodes the decoded data output by the four-to-sixteen-line decoder and the output data of the first decoding circuit 900 to generate a third decoding voltage, which is a voltage selected from voltages V255 to V240, B15 to determine which of the switch modules in the second output switch circuit 9044 is to be turned on. Similarly, the fourth decoding unit 906 generates a fourth decoding voltage which is a voltage selected from the voltages V15 to V0. The second output switch circuit 9044 is a four-to-one multiplexer.

디지털/아날로그 변환 회로(908)는 제1, 제2, 제3 및 제4 디코딩 전압들을 수신하고, 이들 중 2개를 하이 전압(VH) 및 로우 전압(VL)으로 선택하며, 디스플레이 데이터 D[1]~D[0]에 따라 디지털/아날로그 변환을 수행한다. 도 5에 도시된 바와 같이, 디지털/아날로그 변환 회로(908)는 제3 출력 스위치 회로(9080) 및 폴디드 캐스케이드 연산 증폭기(1)를 포함한다. 제3 출력 스위치 회로(9080)는 디지털/아날로그 변환을 수행하기 위해 디스플레이 데이터 D[1]~D[0]에 따라 하이 전압(VH) 또는 로우 전압(VL)을 폴디드 캐스케이드 연산 증폭기(1)에 대한 입력 신호로서 선택한다. 이어서, 변환된 신호는 비교를 위해 비교기(92)로 전송된다. 제3 출력 스위치 회로(9080) 내의 각각의 블록은 VH 또는 VL에 접속된 3개의 스위치를 포함한다.The digital-to-analog conversion circuit 908 receives the first, second, third and fourth decoding voltages and selects two of them as a high voltage (VH) and a low voltage (VL) 1] to D [0]. 5, the digital-to-analog conversion circuit 908 includes a third output switch circuit 9080 and a folded cascade operational amplifier 1. The third output switch circuit 9080 outputs the high voltage VH or the low voltage VL to the folded cascade operational amplifier 1 in accordance with the display data D [1] to D [0] As an input signal. The converted signal is then transmitted to the comparator 92 for comparison. Each block in the third output switch circuit 9080 includes three switches connected to VH or VL.

도 6은 본 발명의 다른 실시예에 따른 감마 회로의 감마 신호에 따라 턴온 또는 턴오프되는 제어 스위치 회로의 액션 개략도를 나타낸다. 도면에 도시된 바와 같이, 차동 입력 스테이지 회로(10)를 제어하여 제1 테일 전류(I1) 또는 제2 테일 전류(I2)를 생성하는 제3 방법은 디지털 방법을 이용하여 제어 스위치 회로(70)를 제어하는 것이다. 즉, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기(1)는 디지털 비교 회로(94)를 더 포함한다. 디지털 비교 회로(94)는 제1 입력 및 제2 입력을 갖는다. 디지털 비교 회로(94)의 제1 입력은 디지털 신호 D[7]~D[0]의 대응하는 선택 신호 A를 수신하고, 선택 신호 A를 임계값으로서 설정하며, 디지털 비교 회로(94)의 제2 입력은 디지털 신호 D[7]~D[0]에 대응하는 디스플레이 데이터 B를 수신한다. 따라서, 본 실시예에 따르면, 디지털 비교 회로(94)의 제1 입력의 임계값은 차동 입력 스테이지 회로(10)를 제어하여 제1 테일 전류(I1) 또는 제2 테일 전류(I2)를 생성하기 위해 디스플레이 데이터 B가 선택 신호 A보다 큰지 작은지를 비교하는 데 사용된다.6 is a schematic diagram of an action of a control switch circuit which is turned on or off according to a gamma signal of a gamma circuit according to another embodiment of the present invention. As shown in the figure, the third method of controlling the differential input stage circuit 10 to generate the first tail current I 1 or the second tail current I 2 is to use the digital method to control the control switch circuit 70). That is, the folded cascade operational amplifier 1 according to the present invention further includes a digital comparison circuit 94. [ The digital comparison circuit 94 has a first input and a second input. The first input of the digital comparison circuit 94 receives the corresponding selection signal A of the digital signals D [7] to D [0], sets the selection signal A as a threshold value, 2 input receives the display data B corresponding to the digital signals D [7] to D [0]. Therefore, according to the present embodiment, the threshold value of the first input of the digital comparison circuit 94 controls the differential input stage circuit 10 so that the first tail current I 1 or the second tail current I 2 Is used to compare whether the display data B is larger or smaller than the selection signal A.

예를 들어, 디지털 신호 D[7]~D[0]의 대응하는 선택 신호가 8비트 데이터, 즉 00000000~11111111이고, 디지털 비교 회로(94)의 제1 입력에 의해 수신된 선택 신호 A가 00101000인 것으로 가정한다. 디지털 비교 회로(94)의 제2 입력에 의해 수신된 디스플레이 데이터 B가 00100111일 때, 디지털 비교 회로(94)의 출력은 하이 레벨 신호(high)를 출력하고, 이 신호는 차동 입력 스테이지 회로(10)를 제어하여 제2 테일 전류(I2)를 생성하기 위해 차동 입력 스테이지 회로(10)의 제1 및 제2 스위치 모듈들(72, 74)로 전송된다. 마찬가지로, 디지털 비교 회로(94)의 제2 입력에 의해 수신된 디스플레이 데이터 B가 00101001일 때, 디지털 비교 회로(94)의 출력은 로우 레벨 신호(low)를 출력하고, 이 신호는 차동 입력 스테이지 회로(10)를 제어하여 제1 테일 전류(I1)를 생성하기 위해 차동 입력 스테이지 회로(10)의 제1 및 제2 스위치 모듈들(72, 74)로 전송된다. 따라서, 본 발명에 따르면, 제어 스위치 회로(70)는 정전류 소비의 경로를 줄이고, 따라서 전력을 절감하기 위해 차동 입력 스테이지 회로(10)에 의해 제1 및 제2 테일 전류들(I1, I2) 중 어느 것을 생성할지를 제어한다.For example, when the corresponding selection signal of the digital signals D [7] to D [0] is 8-bit data, i.e., 00000000 to 11111111, and the selection signal A received by the first input of the digital comparison circuit 94 is 00101000 . When the display data B received by the second input of the digital comparison circuit 94 is 00100111, the output of the digital comparison circuit 94 outputs a high level signal high which is input to the differential input stage circuit 10 To the first and second switch modules 72 and 74 of the differential input stage circuit 10 to generate the second tail current I 2 . Similarly, when the display data B received by the second input of the digital comparison circuit 94 is 00101001, the output of the digital comparison circuit 94 outputs a low level signal (low), which is input to the differential input stage circuit (72, 74) of the differential input stage circuit (10) in order to control the differential amplifier stage (10) to produce the first tail current (I 1 ). Thus, according to the present invention, the control switch circuit 70 is controlled by the differential input stage circuit 10 to reduce the path of constant current consumption and thus to save power, so that the first and second tail currents I 1 , I 2 ) Is generated.

도 7은 본 발명의 다른 실시예에 따른 폴디드 캐스케이드 증폭기의 회로도를 나타낸다. 도면에 도시된 바와 같이, 본 실시예와 도 1의 실시예의 차이는 본 실시예에 따른 차동 입력 스테이지 회로(10)가 제1 차동 입력 모듈(22) 및 제2 차동 입력 모듈(24)을 포함한다는 것이다. 제1 차동 입력 모듈(22)은 제1 테일 차동 유닛(220), 제2 테일 차동 유닛(222), 제3 테일 차동 유닛(224) 및 제4 차동 유닛(226)을 포함한다. 제1, 제2, 제3 및 제4 차동 유닛들(220, 222, 224, 226)은 제1 스위치 모듈(72)에 결합되고, 각각 제1 스위치 모듈(72)의 턴온에 따라 전류를 생성한다. 이어서, 제1, 제2, 제3 및 제4 차동 유닛들(220, 222, 224, 226)에 의해 생성된 전류들은 제1 테일 전류(I1)를 생성하기 위하여 합산된다.7 shows a circuit diagram of a folded cascade amplifier according to another embodiment of the present invention. 1, the difference input stage circuit 10 according to the present embodiment includes a first differential input module 22 and a second differential input module 24 It is. The first differential input module 22 includes a first tail differential unit 220, a second tail differential unit 222, a third tail differential unit 224 and a fourth differential unit 226. The first, second, third and fourth differential units 220, 222, 224 and 226 are coupled to the first switch module 72 and generate currents in response to the turn-on of the first switch module 72, respectively do. The currents generated by the first, second, third and fourth differential units 220, 222, 224 and 226 are then summed to produce the first tail current I 1 .

마찬가지로, 제2 차동 입력 모듈(24)은 제5 테일 차동 유닛(240), 제6 테일 차동 유닛(242), 제7 테일 차동 유닛(244) 및 제8 차동 유닛(246)을 포함한다. 제5, 제6, 제7 및 제8 차동 유닛들(240, 242, 244, 246)은 제2 스위치 모듈(74)에 결합되고, 각각 제2 스위치 모듈(74)의 턴온에 따라 전류를 생성한다. 이어서, 제5, 제6, 제7 및 제8 차동 유닛들(240, 242, 244, 246)에 의해 생성된 전류들은 제2 테일 전류(I2)를 생성하기 위하여 합산된다. 나머지 회로들은 도 1의 실시예에서의 회로들과 동일하다. 따라서, 다시 상세히 설명되지 않는다.Likewise, the second differential input module 24 includes a fifth tail differential unit 240, a sixth tail differential unit 242, a seventh tail differential unit 244, and an eighth differential unit 246. The fifth, sixth, seventh and eighth differential units 240, 242, 244 and 246 are coupled to the second switch module 74 and generate currents as the second switch module 74 turns on, do. The currents generated by the fifth, sixth, seventh and eighth differential units 240, 242, 244 and 246 are then summed to produce a second tail current I 2 . The remaining circuits are the same as those in the embodiment of Fig. Therefore, it will not be described in detail again.

요컨대, 본 발명에 따른 폴디드 캐스케이드 연산 증폭기는 차동 입력 스테이지 회로, 전류 미러 회로, 출력 스테이지 회로 및 제어 스위치 회로를 포함한다. 차동 입력 스테이지 회로는 적어도 입력 신호에 따라 제1 테일 전류 및 제2 테일 전류를 생성한다. 전류 미러 회로는 차동 입력 스테이지 회로에 결합되고, 제1 테일 전류 및 제2 테일 전류에 따라 제1 미러 전류 및 제2 미러 전류를 생성한다. 출력 스테이지 회로는 전류 미러 회로에 결합되고, 제1 및 제2 미러 전류들에 따라 출력 전류를 생성한다. 제어 스위치 회로는 차동 입력 스테이지 회로와 전류 미러 회로 사이에 결합되고, 제1 및 제2 테일 전류들을 생성한다. 따라서, 본 발명에 따르면, 제어 스위치 회로는 정전류 소비의 경로를 줄여 전력을 절감하기 위해 제1 및 제2 테일 전류들 중 어느 테일 전류가 차동 입력 스테이지 회로에 의해 생성될지를 제어한다.In short, the folded cascade operational amplifier according to the present invention includes a differential input stage circuit, a current mirror circuit, an output stage circuit, and a control switch circuit. The differential input stage circuit generates a first tail current and a second tail current according to at least an input signal. The current mirror circuit is coupled to the differential input stage circuit and generates a first mirror current and a second mirror current in accordance with the first tail current and the second tail current. An output stage circuit is coupled to the current mirror circuit and generates an output current in accordance with the first and second mirror currents. A control switch circuit is coupled between the differential input stage circuit and the current mirror circuit and produces first and second tail currents. Thus, in accordance with the present invention, the control switch circuit controls which of the first and second tail currents is generated by the differential input stage circuit to reduce the path of constant current consumption and thus reduce power.

따라서, 본 발명은 그의 신규성, 진보성 및 이용 가능성으로 인해 법적 요건을 준수한다. 그러나, 위의 설명은 본 발명의 범위 및 한도를 제한하는 데 사용되지 않는 본 발명의 실시예들일 뿐이다. 본 발명의 청구항들에서 설명되는 형상, 구조, 특징 또는 사상에 따라 이루어지는 등가의 변경들 및 개량들은 본 발명의 첨부된 특허청구범위 내에 포함된다.Thus, the invention complies with legal requirements due to its novelty, inventiveness and availability. However, the above description is only illustrative of the present invention which is not used to limit the scope and limits of the present invention. Equivalent modifications and improvements made in accordance with the shape, structure, characteristic or spirit described in the claims of the invention are encompassed within the scope of the appended claims.

Claims (11)

폴디드 캐스케이드 연산 증폭기로서,
제1 테일(tail) 전류 및 제2 테일 전류를 적어도 입력 신호에 따라 흐르도록 제어하는 차동 입력 스테이지 회로;
상기 차동 입력 스테이지 회로에 결합되고, 상기 제1 테일 전류 및 상기 제2 테일 전류에 따라 제1 미러 전류 및 제2 미러 전류를 생성하는 전류 미러 회로;
상기 전류 미러 회로에 결합되고, 상기 제1 미러 전류 및 상기 제2 미러 전류에 따라 출력 전류를 생성하는 출력 스테이지 회로; 및
상기 차동 입력 스테이지 회로와 상기 전류 미러 회로 사이에 결합되고, 디지털 신호에 따라 상기 제1 테일 전류 또는 상기 제2 테일 전류를 생성하도록 상기 차동 입력 스테이지 회로를 제어하는 제어 스위치 회로
를 포함하고,
상기 디지털 신호는 감마 회로의 감마 신호에 대응하고, 상기 폴디드 캐스케이드 연산 증폭기는 상기 출력 전류를 생성하기 위해 상기 디지털 신호에 따라 상기 제1 테일 전류 또는 상기 제2 테일 전류를 사용하는 폴디드 캐스케이드 연산 증폭기.As folded cascaded operational amplifiers,
A differential input stage circuit for controlling the first tail current and the second tail current to flow according to at least an input signal;
A current mirror circuit coupled to the differential input stage circuit for generating a first mirror current and a second mirror current in accordance with the first tail current and the second tail current;
An output stage circuit coupled to the current mirror circuit, the output stage circuit generating an output current in accordance with the first mirror current and the second mirror current; And
A control switch circuit coupled between the differential input stage circuit and the current mirror circuit for controlling the differential input stage circuit to generate the first tail current or the second tail current according to a digital signal,
Lt; / RTI >
Wherein the digital signal corresponds to a gamma signal of a gamma circuit and the folded cascade operational amplifier uses a folded cascade operation using the first tail current or the second tail current according to the digital signal to generate the output current amplifier. 제1항에 있어서,
상기 제어 스위치 회로는 상기 디지털 신호의 최상위 비트에 따라 상기 제1 테일 전류 또는 상기 제2 테일 전류를 생성하도록 상기 차동 입력 스테이지 회로를 제어하고, 상기 제어 스위치 회로는 상기 디지털 신호에 따라 상기 차동 입력 스테이지 회로 및 상기 전류 미러 회로를 제어하는 폴디드 캐스케이드 연산 증폭기.The method according to claim 1,
Wherein the control switch circuit controls the differential input stage circuit to generate the first tail current or the second tail current in accordance with the most significant bit of the digital signal and the control switch circuit controls the differential input stage And a folded cascaded operational amplifier for controlling the current mirror circuit. 제1항에 있어서,
상기 제어 스위치 회로는 상기 감마 신호의 임계값에 따라 상기 제1 테일 전류 또는 상기 제2 테일 전류를 생성하도록 상기 차동 입력 스테이지 회로를 제어하고, 상기 디지털 신호는 디스플레이 데이터로부터 생성되는 폴디드 캐스케이드 연산 증폭기.The method according to claim 1,
Wherein the control switch circuit controls the differential input stage circuit to generate the first tail current or the second tail current according to a threshold value of the gamma signal, the digital signal comprising a folded cascade operational amplifier . 제1항에 있어서,
상기 차동 입력 스테이지 회로는
제1 차동 입력 유닛 - 상기 제1 차동 입력 유닛은 상기 입력 신호를 수신하고, 상기 제1 차동 입력 유닛 내로 흐르는 상기 제1 테일 전류의 크기를 제어함 -; 및
제2 차동 입력 유닛 - 상기 제2 차동 입력 유닛은 상기 입력 신호를 수신하고, 상기 제2 차동 입력 유닛 내로 흐르는 상기 제2 테일 전류의 크기를 제어함 -
을 포함하는 폴디드 캐스케이드 연산 증폭기.The method according to claim 1,
The differential input stage circuit
A first differential input unit, the first differential input unit receiving the input signal and controlling the magnitude of the first tail current flowing into the first differential input unit; And
A second differential input unit, the second differential input unit receiving the input signal and controlling the magnitude of the second tail current flowing into the second differential input unit,
A folded cascaded operational amplifier. 제4항에 있어서,
상기 제1 차동 입력 유닛은
상기 입력 신호를 수신하고, 상기 입력 신호에 따라 상기 제1 테일 전류의 크기를 제어하는 차동 유닛; 및
상기 차동 유닛에 결합되고, 상기 차동 유닛의 턴온 또는 턴오프에 따라 상기 제1 테일 전류를 제공하는 테일 전류 소스
를 포함하는 폴디드 캐스케이드 연산 증폭기.5. The method of claim 4,
The first differential input unit
A differential unit receiving the input signal and controlling a magnitude of the first tail current according to the input signal; And
And a second current source coupled to the differential unit and configured to provide the first tail current in response to a turn-
A folded cascaded operational amplifier. 제5항에 있어서,
상기 테일 전류 소스는 상기 디지털 신호에 따라 상기 제1 테일 전류의 생성을 중단하는 폴디드 캐스케이드 연산 증폭기.6. The method of claim 5,
Wherein the tail current source stops generation of the first tail current in accordance with the digital signal. 제4항에 있어서,
상기 제2 차동 입력 유닛은
상기 입력 신호를 수신하고, 상기 입력 신호에 따라 상기 제2 테일 전류의 크기를 제어하는 차동 유닛; 및
상기 차동 유닛에 결합되고, 상기 차동 유닛의 턴온 또는 턴오프에 따라 상기 제2 테일 전류를 제공하는 테일 전류 소스
를 포함하는 폴디드 캐스케이드 연산 증폭기.5. The method of claim 4,
The second differential input unit
A differential unit receiving the input signal and controlling the magnitude of the second tail current according to the input signal; And
A differential amplifier coupled to the differential unit and configured to generate a tail current source that provides the second tail current upon turning on or off of the differential unit,
A folded cascaded operational amplifier. 제7항에 있어서,
상기 테일 전류 소스는 상기 디지털 신호에 따라 상기 제2 테일 전류의 생성을 중단하는 폴디드 캐스케이드 연산 증폭기.8. The method of claim 7,
Wherein the tail current source stops generation of the second tail current in accordance with the digital signal. 제4항에 있어서,
상기 전류 미러 회로는
상기 제1 차동 입력 유닛에 결합되고, 상기 제1 테일 전류에 따라 상기 제1 미러 전류 및 상기 제2 미러 전류를 생성하는 제1 전류 미러; 및
상기 제2 차동 입력 유닛에 결합되고, 상기 제2 테일 전류에 따라 상기 제1 미러 전류 및 상기 제2 미러 전류를 생성하는 제2 전류 미러
를 포함하는 폴디드 캐스케이드 연산 증폭기.5. The method of claim 4,
The current mirror circuit
A first current mirror coupled to the first differential input unit, the first current mirror generating the first mirror current and the second mirror current in accordance with the first tail current; And
And a second current mirror coupled to the second differential input unit for generating the first mirror current and the second mirror current in accordance with the second tail current,
A folded cascaded operational amplifier. 제1항에 있어서,
상기 제어 스위치 회로는
상기 차동 입력 스테이지 회로와 상기 전류 미러 회로 사이에 결합되는 제1 스위치 모듈; 및
상기 차동 입력 스테이지 회로와 상기 전류 미러 회로 사이에 결합되는 제2 스위치 모듈
을 포함하고,
상기 제1 스위치 모듈 및 상기 제2 스위치 모듈은 상기 감마 회로의 상기 감마 신호에 따라 턴온 또는 턴오프되는 폴디드 캐스케이드 연산 증폭기.The method according to claim 1,
The control switch circuit
A first switch module coupled between the differential input stage circuit and the current mirror circuit; And
A second switch module coupled between the differential input stage circuit and the current mirror circuit;
/ RTI >
Wherein the first switch module and the second switch module are turned on or off according to the gamma signal of the gamma circuit. 제1항에 있어서,
상기 출력 스테이지 회로는
상기 전류 미러 회로에 결합되는 제1 트랜지스터; 및
상기 전류 미러 회로 및 상기 제1 트랜지스터에 결합되는 제2 트랜지스터
를 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 제2 미러 전류에 따라 상기 출력 전류를 생성하는 폴디드 캐스케이드 연산 증폭기.The method according to claim 1,
The output stage circuit
A first transistor coupled to the current mirror circuit; And
A second transistor coupled to the current mirror circuit and the first transistor;
Lt; / RTI >
Wherein the first transistor and the second transistor generate the output current in accordance with the second mirror current.
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