KR101707535B1 - Method for fabricating pattern of metal oxide and thin film transistor comprising the pattern of metal oxide thereby - Google Patents
Method for fabricating pattern of metal oxide and thin film transistor comprising the pattern of metal oxide thereby Download PDFInfo
- Publication number
- KR101707535B1 KR101707535B1 KR1020150081234A KR20150081234A KR101707535B1 KR 101707535 B1 KR101707535 B1 KR 101707535B1 KR 1020150081234 A KR1020150081234 A KR 1020150081234A KR 20150081234 A KR20150081234 A KR 20150081234A KR 101707535 B1 KR101707535 B1 KR 101707535B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal oxide
- pattern
- polymer
- pattern structure
- substrate
- Prior art date
Links
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 99
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000010409 thin film Substances 0.000 title abstract description 49
- 229920000642 polymer Polymers 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000001020 plasma etching Methods 0.000 claims description 12
- 238000000576 coating method Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 238000007639 printing Methods 0.000 claims description 5
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Chemical compound C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000007641 inkjet printing Methods 0.000 claims description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 2
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 150000001408 amides Chemical class 0.000 claims description 2
- 150000008378 aryl ethers Chemical class 0.000 claims description 2
- 229910052733 gallium Inorganic materials 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- 150000003949 imides Chemical class 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 2
- 238000010884 ion-beam technique Methods 0.000 claims description 2
- 125000005395 methacrylic acid group Chemical group 0.000 claims description 2
- 238000003801 milling Methods 0.000 claims description 2
- 229920000058 polyacrylate Polymers 0.000 claims description 2
- 229920002451 polyvinyl alcohol Polymers 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 claims description 2
- 229920002313 fluoropolymer Polymers 0.000 claims 1
- 239000004811 fluoropolymer Substances 0.000 claims 1
- 239000002952 polymeric resin Substances 0.000 claims 1
- 229920003002 synthetic resin Polymers 0.000 claims 1
- 238000004544 sputter deposition Methods 0.000 abstract description 11
- 238000001312 dry etching Methods 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 239000005300 metallic glass Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000010936 titanium Substances 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 9
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 7
- 239000004033 plastic Substances 0.000 description 6
- 229920003023 plastic Polymers 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 229910006404 SnO 2 Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- -1 polyethylene terephthalate Polymers 0.000 description 5
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 5
- 229910001887 tin oxide Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- RTZKZFJDLAIYFH-UHFFFAOYSA-N ether Substances CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000002070 nanowire Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229920001230 polyarylate Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- VVQNEPGJFQJSBK-UHFFFAOYSA-N Methyl methacrylate Chemical compound COC(=O)C(C)=C VVQNEPGJFQJSBK-UHFFFAOYSA-N 0.000 description 1
- 239000004677 Nylon Substances 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 239000004721 Polyphenylene oxide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000443 aerosol Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 125000005487 naphthalate group Chemical group 0.000 description 1
- 229920001778 nylon Polymers 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000570 polyether Polymers 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 고분자 패턴 구조체가 형성된 기판을 준비하는 단계(단계 1); 상기 단계 1의 패턴 구조체 상부를 덮는 마스크를 형성하는 단계(단계 2); 상기 단계 2에서 마스크로 덮인 패턴 구조체 하부 측벽을 식각하여 공동(cavity)을 형성하는 단계(단계 3); 상기 단계 3까지 수행된 기판 상부에 금속 산화물을 도포하는 단계(단계 4); 및 상기 고분자 패턴 구조체를 제거하는 단계(단계 5);를 포함하는 금속 산화물 패턴의 제조방법을 제공한다. 본 발명에 따른 금속 산화물 패턴의 제조방법은 탑-다운 공정 방식으로 생산하기 어려운 금속 산화물 패턴을 균일하게 형성할 수 있는 효과가 있다. 또한, 대면적 기판에 건식 및 습식 식각 공정없이 저비용으로 금속 산화물 패턴의 제조가 가능하다. 나아가, 식각 공정으로는 생산할 수 없는 특정 금속 산화물의 패턴을 형성할 수 있다. 또한, 본 발명에 따른 금속 산화물 패턴을 포함하는 박막 트랜지스터의 제조방법은 비정질의 금속 산화물 패턴을 스퍼터 증착 방법으로 형성할 수 있어 용액 공정으로 제조되는 금속 산화물 패턴을 사용하는 박막 트랜지스터보다 우수한 전하이동도를 가진다.According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a substrate on which a polymer pattern structure is formed (step 1); Forming a mask covering an upper portion of the pattern structure of the step 1 (step 2); Etching the lower side wall of the pattern structure covered with the mask in the step 2 to form a cavity (step 3); Applying a metal oxide on the substrate carried out up to step 3 (step 4); And removing the polymer pattern structure (step 5). The method of manufacturing a metal oxide pattern according to the present invention has the effect of uniformly forming a metal oxide pattern which is difficult to produce in a top-down process. In addition, it is possible to manufacture a metal oxide pattern on a large area substrate at low cost without a dry etching process and a wet etching process. Further, it is possible to form a pattern of a specific metal oxide which can not be produced by the etching process. In addition, the method of manufacturing a thin film transistor including a metal oxide pattern according to the present invention can form an amorphous metal oxide pattern by a sputter deposition method, so that it has better charge mobility than a thin film transistor using a metal oxide pattern produced by a solution process .
Description
본 발명은 금속 산화물 패턴의 제조방법 및 이를 통해 제조된 금속 산화물 패턴을 포함하는 박막 트랜지스터에 관한 것이다.
The present invention relates to a method of manufacturing a metal oxide pattern and a thin film transistor including the metal oxide pattern produced thereby.
금속 산화물 패턴을 제조하는 방법으로 탑-다운(top-down) 공정 방식 및 바텀-업(bottom-up) 공정 방식을 고려할 수 있는 데, 이중 대부분의 소자에서 금속 산화물 패턴을 제조하는 방법으로 바텀-업 공정 방식이 선호되고 있다. A top-down process and a bottom-up process can be considered as a method of manufacturing a metal oxide pattern. In a method of fabricating a metal oxide pattern in most devices, a bottom- Up process is preferred.
그 이유로는, 첫 번째로 탑-다운 방식의 공정 중 특히 전자빔 리소그래피(e-beam lithography)에 의한 금속 산화물 패턴의 제조는 공정 단가가 매우 높아 경제적이지 못하기 때문이다.The reason for this is that the fabrication of the metal oxide pattern by the e-beam lithography is not economical because the process cost is very high.
두 번째로, 금속 산화물 반도체의 건식 식각은 그 메카니즘 정립이 아직 되어있지 않고 실리콘 공정 기술에 비하여 최적화가 되어 있지 않아, 건식 식각에 대한 어려움이 있다. Secondly, the dry etching of the metal oxide semiconductor has not been established yet and is not optimized compared with the silicon process technology, and thus there is a difficulty in dry etching.
마지막으로, 습식 식각의 경우에는 패턴의 크기, 특히 나노 와이어 형태의 폭을 조절하기 어렵다.
Finally, in the case of wet etching, it is difficult to control the size of the pattern, especially the width of the nanowire pattern.
그러나, 탑-다운(top-down) 공정 방식은 잘 정렬된 나노 구조의 패턴을 재현성있게 제작할 수 있다는 장점이 있기 때문에 산업적으로 많이 사용되고 있으며, 대량 생산에 적합한 방식으로 꾸준히 연구되고 있는 분야이다.However, the top-down process has been widely used industrially because it has the advantage of producing a well-ordered nanostructure pattern reproducibly, and has been continuously studied in a manner suitable for mass production.
이러한 탑-다운 공정 방식의 일례로써 대한민국 등록특허 제10-0925210호에는 건식 식각 공정을 이용한 산화물 박막 트랜지스터의 제조방법이 개시된 바 있다. IGZO 산화물 반도체 박막을 패터닝 하기 위해 특정 식각 가스를 사용하는 방법에 관한 것이다. 그러나, 식각 공정은 균일한 패턴을 형성하기 어려울 뿐만 아니라 고가의 공정이 필요한 문제가 있다.
As an example of such a top-down process, Korean Patent No. 10-0925210 discloses a method for manufacturing an oxide thin film transistor using a dry etching process. To a method of using a specific etch gas to pattern an IGZO oxide semiconductor thin film. However, the etching process is not only difficult to form a uniform pattern, but also requires an expensive process.
종래에는, 음의 경사 측벽을 가지는 패턴 구조체를 기판 상부에 형성시킨 후 금속을 증착시키고, 리프트 오프(lift-off) 공정을 통해 상기 패턴 구조체를 제거하여 금속 패턴을 제조하기도 하였으나, 이는 패턴 구조체 상부에서 일 방향으로 금속이 증착되는 경우에만 가능한 방법이며 스퍼터 증착 방식 등의 다 방향으로 금속이 증착되는 경우에는 리프트 오프 공정이 수월하지 않아 금속 패턴을 제대로 형성하기 어려운 문제가 있었다.
Conventionally, a metal pattern is formed by forming a pattern structure having negative oblique side walls on a substrate, depositing a metal, and removing the pattern structure through a lift-off process. However, And the metal is deposited in multiple directions such as a sputter deposition method, the lift-off process is not easy and it is difficult to form the metal pattern properly.
이에, 본 발명자들은 금속 산화물 패턴을 제조하는 방법에 대하여 연구하던 중, 나노 임프린트 기술과 경사 증착을 이용하여 공동 구조를 형성하고 금속 산화물을 도포한 후, 하부의 고분자 패턴 구조체를 리프트-오프 공정으로 제거함으로써 금속 산화물 패턴을 제조하는 방법을 개발하였으며, 탑-다운 공정 방식으로 저가의 대면적 금속 산화물 패턴을 제조할 수 있음을 발견하고 본 발명을 완성하였다.
The inventors of the present invention have been studying a method of manufacturing a metal oxide pattern by forming a cavity structure using a nanoimprint technique and an oblique deposition and applying a metal oxide and then performing a lift-off process on the lower polymer pattern structure The present inventors have found that a metal oxide pattern can be produced at a low cost by a top-down process, thereby completing the present invention.
본 발명의 목적은 탑-다운 공정 방식으로 추가적인 건식 및 습식 식각 없이 리프트-오프 공정을 통해 금속 산화물 패턴을 제조하는 방법을 제공하는 데 있다.
It is an object of the present invention to provide a method of manufacturing a metal oxide pattern through a lift-off process without additional dry and wet etching in a top-down process.
상기 목적을 달성하기 위하여, 본 발명은In order to achieve the above object,
고분자 패턴 구조체가 형성된 기판을 준비하는 단계(단계 1);Preparing a substrate on which the polymer pattern structure is formed (step 1);
상기 단계 1의 패턴 구조체 상부를 덮는 마스크를 형성하는 단계(단계 2);Forming a mask covering an upper portion of the pattern structure of the step 1 (step 2);
상기 단계 2에서 마스크로 덮인 패턴 구조체 하부 측벽을 식각하여 공동(cavity)을 형성하는 단계(단계 3);Etching the lower side wall of the pattern structure covered with the mask in the step 2 to form a cavity (step 3);
상기 단계 3까지 수행된 기판 상부에 금속 산화물을 도포하는 단계(단계 4); 및Applying a metal oxide on the substrate carried out up to step 3 (step 4); And
상기 고분자 패턴 구조체를 제거하는 단계(단계 5);를 포함하는 금속 산화물 패턴의 제조방법을 제공한다.
And removing the polymer pattern structure (step 5).
또한, 본 발명은In addition,
기판;Board;
상기 기판 상부에 형성된 절연층;An insulating layer formed on the substrate;
상기 절연층 상부에 형성된 상기의 제조방법으로 제조되는 금속 산화물 패턴을 포함하는 반도체 산화물 층; 및A semiconductor oxide layer formed on the insulating layer and including a metal oxide pattern formed by the manufacturing method; And
상기 반도체 산화물 층 상부에 형성된 소스 전극 및 드레인 전극;을 포함하는 박막 트랜지스터를 제공한다.
And a source electrode and a drain electrode formed on the semiconductor oxide layer.
나아가, 본 발명은Further,
기판 상부에 절연층을 형성하는 단계(단계 1);Forming an insulating layer on the substrate (step 1);
상기 단계 1에서 형성된 절연층 상부에 제1항의 제조방법으로 금속 산화물 패턴을 제조하여 반도체 산화물 층을 형성하는 단계(단계 2); 및Forming a semiconductor oxide layer by forming a metal oxide pattern on the insulating layer formed in
상기 단계 2에서 형성된 반도체 산화물 층 상부에 소스 전극 및 드레인 전극을 형성하는 단계(단계 3);을 포함하는 박막 트랜지스터의 제조방법을 제공한다.
And forming a source electrode and a drain electrode on the semiconductor oxide layer formed in the step 2 (step 3).
본 발명에 따른 금속 산화물 패턴의 제조방법은 탑-다운 공정 방식으로 생산하기 어려운 금속 산화물 패턴을 균일하게 형성할 수 있는 효과가 있다. 또한, 대면적 기판에 건식 및 습식 식각 공정없이 저비용으로 금속 산화물 패턴의 제조가 가능하다. 나아가, 식각 공정으로는 생산할 수 없는 특정 금속 산화물의 패턴을 형성할 수 있다.The method of manufacturing a metal oxide pattern according to the present invention has the effect of uniformly forming a metal oxide pattern which is difficult to produce in a top-down process. In addition, it is possible to manufacture a metal oxide pattern on a large area substrate at low cost without a dry etching process and a wet etching process. Further, it is possible to form a pattern of a specific metal oxide which can not be produced by the etching process.
또한, 본 발명에 따른 금속 산화물 패턴을 포함하는 박막 트랜지스터의 제조방법은 비정질의 금속 산화물 패턴을 스퍼터 증착 방법으로 형성할 수 있어 용액 공정으로 제조되는 금속 산화물 패턴을 사용하는 박막 트랜지스터보다 우수한 전하이동도를 가진다.
In addition, the method of manufacturing a thin film transistor including a metal oxide pattern according to the present invention can form an amorphous metal oxide pattern by a sputter deposition method, so that it has better charge mobility than a thin film transistor using a metal oxide pattern produced by a solution process .
도 1은 본 발명에 따른 금속 산화물 패턴의 제조방법의 일례를 나타낸 모식도이고;
도 2는 본 발명에 따른 금속 산화물 패턴의 제조방법 중 경사 증착을 수행하는 경우를 나타낸 모식도이고;
도 3은 본 발명에 따른 박막 트랜지스터의 일례를 나타낸 모식도이고;
도 4 내지 8은 본 발명에 따른 실시예 1의 각 단계에서의 형상 및 비교예 1의 단계 4 이후의 형상을 주사 전자 현미경(SEM)으로 관찰한 사진이고;
도 9는 본 발명에 따른 실시예 6 및 비교예 2에서 제조된 IGZO 박막 트렌지스터의 전류 전달 특성 그래프이고;
도 10은 본 발명에 따른 실시예 10에서 제조된 SnO2 박막 트랜지스터의 전류 전달 특성을 나타낸 그래프이고;
도 11은 본 발명에 따른 실시예 6 내지 9 및 비교예 2에서 제조된 IGZO 박막 트랜지스터의 전자 이동도(mobility)와 문턱전압 이하에서의 기울기(subthreshold swing, SS)를 나타내는 그래프이고;
도 12는 본 발명에 따른 실시예 6 및 비교예 2에서 제조된 IGZO 박막 트랜지스터의 전류 밀도 분포도(T-CAD)를 분석한 그래프이다.1 is a schematic view showing an example of a method for producing a metal oxide pattern according to the present invention;
FIG. 2 is a schematic view showing a case where oblique deposition is performed in the method of manufacturing a metal oxide pattern according to the present invention; FIG.
3 is a schematic view showing an example of a thin film transistor according to the present invention;
Figs. 4 to 8 are photographs of the shape of each step of Example 1 according to the present invention and the shape after Step 4 of Comparative Example 1 with a scanning electron microscope (SEM); Fig.
9 is a graph of current transfer characteristics of the IGZO thin film transistor manufactured in Example 6 and Comparative Example 2 according to the present invention;
10 is a graph showing the current transfer characteristics of the SnO 2 thin film transistor manufactured in Example 10 according to the present invention;
11 is a graph showing electron mobility and subthreshold swing (SS) of the IGZO thin film transistor manufactured in Examples 6 to 9 and Comparative Example 2 according to the present invention;
12 is a graph showing a current density distribution (T-CAD) analysis of the IGZO thin film transistor manufactured in Example 6 and Comparative Example 2 according to the present invention.
본 발명은The present invention
고분자 패턴 구조체가 형성된 기판을 준비하는 단계(단계 1);Preparing a substrate on which the polymer pattern structure is formed (step 1);
상기 단계 1의 패턴 구조체 상부를 덮는 마스크를 형성하는 단계(단계 2);Forming a mask covering an upper portion of the pattern structure of the step 1 (step 2);
상기 단계 2에서 마스크로 덮인 패턴 구조체 하부 측벽을 식각하여 공동(cavity)을 형성하는 단계(단계 3);Etching the lower side wall of the pattern structure covered with the mask in the step 2 to form a cavity (step 3);
상기 단계 3까지 수행된 기판 상부에 금속 산화물을 도포하는 단계(단계 4); 및Applying a metal oxide on the substrate carried out up to step 3 (step 4); And
상기 고분자 패턴 구조체를 제거하는 단계(단계 5);를 포함하는 금속 산화물 패턴의 제조방법을 제공한다.
And removing the polymer pattern structure (step 5).
이때, 도 1에 본 발명에 따른 금속 산화물 패턴의 제조방법의 일례를 모식도로 나타내었으며,1 is a schematic view showing an example of a method for producing a metal oxide pattern according to the present invention,
이하, 본 발명에 따른 금속 산화물 패턴의 제조방법에 대하여 각 단계별로 상세히 설명한다.
Hereinafter, a method of manufacturing a metal oxide pattern according to the present invention will be described in detail for each step.
먼저, 본 발명에 따른 금속 산화물 패턴의 제조방법에 있어서, 단계 1은 고분자 패턴 구조체가 형성된 기판을 준비하는 단계이다.First, in the method of manufacturing a metal oxide pattern according to the present invention,
상기 단계 1은 고분자 패턴 구조체가 형성된 기판을 준비하는 단계로서, 기판 상의 영역에서 금속 산화물로 이루어진 패턴을 형성하고자 하는 영역 외에 부분에 고분자로 이루어진 패턴 구조체를 형성한다.
The
구체적으로, 상기 단계 1의 기판은 금속 산화물 패턴을 형성될 수 있는 기판이면 제한되지 않고 사용할 수 있으며, 구체적인 일례로써 유리, 석영, 실리콘, 실리콘 산화물, 금속, 금속 산화물, 플라스틱, 종이 및 이들의 혼합물로 이루어진 기판을 사용할 수 있다. 예를 들어, 플라스틱으로는 폴리이미드(PI), 폴리에틸렌텔레프탈레이트(PET), 폴리에텔렌나프탈레이트(PEN), 폴리에테르술폰(PES), 나일론(Nylon), 폴리테트라플로우로에틸렌(PTFE), 폴리에테르에테르케톤(PEEK), 폴리카보네이트 (PC) 및 폴리아릴레이트(PAR) 등을 사용할 수 있다.
Specifically, the substrate of
또한, 상기 단계 1의 고분자 패턴 구조체는 아크릴계 고분자, 메타크릴계 고분자, 이미드계 고분자, 아마이드계 고분자, 페놀계 고분자, 아릴에테르계 고분자, 스티렌계 고분자, 불소계 고분자 및 비닐알콜계 고분자 등의 고분자 수지를 포함할 수 있으며, 구체적인 일례로써, 메타크릴산 메틸(CH2C(CH3)COOCH3)을 중합하여 얻어지는 열가소성 수지를 포함할 수 있다. 상기 단계 1의 고분자 패턴 구조체는 기판 상의 영역에서 금속 산화물로 이루어진 패턴을 형성하고자 하는 영역 외에 부분에 형성되며, 기판 상부로 돌출된 형태일 수 있다. 상기 고분자 패턴 구조체의 형태는 제한되지 않으나, 막대 형태일 수 있다.
The polymer pattern structure of the
나아가, 상기 단계 1에서 고분자 패턴 구조체의 형성은 나노임프린트법, 미세 인쇄 접촉 기술, 포토리소그래피법, 잉크젯 프린팅 및 디스펜싱 등의 방법으로 수행될 수 있다.
Further, in the
다음으로, 본 발명에 따른 금속 산화물 패턴의 제조방법에 있어서, 단계 2는 상기 단계 1의 패턴 구조체 상부를 덮는 마스크를 형성하는 단계이다.Next, in the method for manufacturing a metal oxide pattern according to the present invention, step 2 is a step of forming a mask covering the upper part of the pattern structure of
상기 단계 2에서는 단계 3에서 고분자 패턴 구조체 하부 측면을 식각하여 공동을 형성할 수 있도록 하기 위하여 상기 단계 1에서 형성된 고분자 패턴 구조체의 상부를 덮는 마스크를 형성한다.
In step 2, a mask for covering the upper portion of the polymer pattern structure formed in
구체적으로, 상기 단계 2의 마스크 형성은 도 2에 모식도로 나타낸 바와 같은 경사 코팅법으로 수행되는 것이 바람직하다. 상기 고분자 패턴 구조체의 상부면만을 덮는 마스크를 형성하기 위하여 경사 코팅법을 수행한다.Specifically, it is preferable that the mask formation in the step 2 is performed by an oblique coating method as shown in a schematic view in FIG. The slant coating method is performed to form a mask covering only the upper surface of the polymer pattern structure.
또한, 상기 경사 코팅법은 전자빔증착법 (E-beam evaporation) 또는 열증착법 (Thermal evaporation)에 의해 수행될 수 있으나, 반드시 이에 제한되는 것은 아니다.In addition, the slant coating method may be performed by E-beam evaporation or thermal evaporation, but is not limited thereto.
나아가, 상기 단계 2의 마스크는 티타늄(Ti), 크롬(Cr), 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al), 구리(Cu), 실리콘(Si), 이들의 산화물 및 이들의 혼합물을 사용할 수 있으나, 이에 제한되는 것은 아니다.
Further, the mask of step 2 may be formed of at least one selected from the group consisting of Ti, Cr, Au, Ag, Pt, Pd, Ni, Cu), silicon (Si), oxides thereof, and mixtures thereof, but is not limited thereto.
다음으로, 본 발명에 따른 금속 산화물 패턴의 제조방법에 있어서, 단계 3은 상기 단계 2에서 마스크로 덮인 패턴 구조체 하부 측벽을 식각하여 공동(cavity)을 형성하는 단계이다.Next, in the method for fabricating a metal oxide pattern according to the present invention, step 3 is a step of forming a cavity by etching the lower side wall of the pattern structure covered with the mask in the step 2.
상기 단계 3은 상기 단계 2의 공정을 수행함으로써 상부면이 마스크로 덮인 고분자 패턴 구조체의 하부 측벽을 식각하여 공동을 형성한다.In the step 3, the lower side wall of the polymer pattern structure having the upper surface covered with the mask is etched to form a cavity by performing the process of the step 2.
상기와 같이 고분자 패턴 구조체 하부 측벽에 공동을 형성함으로써 추후 금속 산화물을 증착하고난 이후에도 고분자 패턴 구조체에 용매가 침투할 수 있는 공간을 허용하여 리프트-오프 공정을 가능케한다.
By forming a cavity in the lower side wall of the polymer pattern structure as described above, a space in which the solvent can permeate into the polymer pattern structure even after the deposition of the metal oxide is enabled, thereby enabling the lift-off process.
구체적으로, 상기 단계 3의 식각은 이온 빔 밀링(Ion Beam Milling), RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching), CDE(Chemical Downstream Etching), ECR(Electron Cyclotron Resonance) 및TCP(Transformer Coupled Plasma), 산소 플라즈마 식각법 등의 방법으로 수행될 수 있으나, 상기 식각 방법은 마스크가 형성된 고분자 패턴 구조체의 최소한 하부 측면을 식각하여 공동을 형성할 수 있는 방법이면 제한되지 않고 수행될 수 있다.
Specifically, the etching in the step 3 is performed by ion beam milling, RIE (Reactive Ion Etching), MERIE (Magnetically Enhanced Reactive Ion Etching), CDE (Chemical Downstream Etching), ECR (Electron Cyclotron Resonance) Transformer Coupled Plasma), and oxygen plasma etching. However, the etching method can be performed without limitation as long as the method can form a cavity by etching at least the lower side surface of the polymer pattern structure having the mask formed thereon .
다음으로, 본 발명에 따른 금속 산화물 패턴의 제조방법에 있어서, 단계 4는 상기 단계 3까지 수행된 기판 상부에 금속 산화물을 도포하는 단계이다.Next, in the method of manufacturing a metal oxide pattern according to the present invention, step 4 is a step of applying a metal oxide on the substrate which has been performed up to step 3 above.
상기 단계 4에서는 상기 단계 3까지 수행하여 마스크가 덮이고, 하부 측벽이 식각되어 공동이 형성된 고분자 패턴 구조체를 포함하는 기판 상부에 원하는 금속 산화물을 도포한다.In the step 4, the desired metal oxide is applied on the substrate including the polymer pattern structure in which the mask is covered and the lower side wall is etched by performing the step 3 up to the step 3.
이때, 고분자 패턴 구조체 상부면을 덮는 마스크와, 하부 측벽에 형성된 공동으로 인해 도포되는 금속 산화물이 패턴을 형성하고자 하는 부분과 패턴 구조체 부분으로 나뉘어 형성될 수 있고, 추후 단계에서 리프트-오프 공정으로 쉽게 제거 가능하다.
At this time, the mask covering the upper surface of the polymer pattern structure and the metal oxide applied due to the cavities formed in the lower side wall can be divided into a pattern formation portion and a pattern structure portion, and can be easily formed by a lift- It is removable.
구체적으로, 상기 단계 4의 금속 산화물은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 알루미늄(Al) 및 하프늄(Hf) 등의 금속을 포함할 수 있으며, 구체적인 일례로써 IZGO, IZO, IGO, 주석 산화물(SnO2), 아연 산화물(ZnO) 등일 수 있으며, 비정질의 IZGO일 수 있으나, 이에 제한되지 않는다. 특히, 본 발명에 따른 제조방법으로 금속 산화물 패턴을 제조하는 경우 종래에 식각 방법으로 패턴을 형성할 수 없었던 주석 산화물과 같은 금속 산화물의 패턴 형성도 가능하다.
Specifically, the metal oxide in step 4 may include a metal such as indium (In), gallium (Ga), zinc (Zn), tin (Sn), aluminum (Al), and hafnium (Hf) And may be IZGO, IZO, IGO, tin oxide (SnO 2 ), zinc oxide (ZnO), or the like, but may be amorphous IZGO, but is not limited thereto. In particular, when the metal oxide pattern is manufactured by the manufacturing method according to the present invention, it is possible to form a pattern of a metal oxide such as tin oxide, which has not been able to form a pattern by a conventional etching method.
상기 단계 4에서 금속 산화물을 도포하는 방법은 금속 산화물을 도포할 수 있는 방법이면 제한되지 않고 사용할 수 있으며, 구체적인 일례로써 스퍼터링 방법, 진공 증착 방법 등을 사용할 수 있다.
The method of applying the metal oxide in the step 4 can be used without limitation as long as it can apply a metal oxide. As a specific example, a sputtering method, a vacuum deposition method, or the like can be used.
다음으로, 본 발명에 따른 금속 산화물 패턴의 제조방법에 있어서, 단계 5는 상기 고분자 패턴 구조체를 제거하는 단계이다.Next, in the method of manufacturing a metal oxide pattern according to the present invention, step 5 is a step of removing the polymer pattern structure.
상기 단계 5는 상기 단계 4까지 수행되어 금속 산화물이 도포된 기판에 형성하고자 하는 패턴 외에 부분을 제거하는 단계로써, 고분자 패턴 구조체를 제거한다.
The step 5 is performed until the step 4 is performed to remove a portion other than the pattern to be formed on the substrate coated with the metal oxide, thereby removing the polymer pattern structure.
구체적으로, 상기 단계 5에서 고분자 패턴 구조체를 제거하는 방법은 용매를 사용할 수 있으며, 상기 용매는 아세톤 등의 유기 용매를 사용할 수 있으나 이에 제한되지 않는다.
Specifically, the polymer pattern structure may be removed in step 5 by using a solvent. The solvent may be an organic solvent such as acetone, but is not limited thereto.
또한, 본 발명은In addition,
기판;Board;
상기 기판 상부에 형성된 절연층;An insulating layer formed on the substrate;
상기 절연층 상부에 형성된 상기의 제조방법으로 제조되는 금속 산화물 패턴을 포함하는 반도체 산화물 층; 및A semiconductor oxide layer formed on the insulating layer and including a metal oxide pattern formed by the manufacturing method; And
상기 반도체 산화물 층 상부에 형성된 소스 전극 및 드레인 전극;을 포함하는 박막 트랜지스터를 제공한다.
And a source electrode and a drain electrode formed on the semiconductor oxide layer.
이때, 도 3에 본 발명에 따른 박막 트랜지스터의 일례를 모식도로 나타내었으며, Here, FIG. 3 is a schematic view showing an example of the thin film transistor according to the present invention,
이하, 본 발명에 따른 박막 트랜지스터에 대하여 상세히 설명한다.
Hereinafter, the thin film transistor according to the present invention will be described in detail.
본 발명에 따른 박막 트랜지스터는 전술한 바와 같은 금속 산화물 패턴의 제조방법으로 제조된 금속 산화물 패턴을 포함하는 반도체 산화물 층이 형성된 것을 특징으로 한다.The thin film transistor according to the present invention is characterized in that a semiconductor oxide layer including a metal oxide pattern formed by the above-described method for manufacturing a metal oxide pattern is formed.
종래에는 탑-다운 공정 방식으로 금속 산화물만으로 패턴을 형성하기 어려워 바텀-업 공정 방식으로 제조하였다. 그러나, 본 발명에서는 바텀-업 방식으로 금속 산화물만으로 이루어진 패턴을 형성할 수 있으며, 이를 포함하는 박막 트랜지스터는 우수한 성능을 나타낼 수 있다.
Conventionally, it is difficult to form a pattern using only a metal oxide in a top-down process, so that the bottom-up process is employed. However, in the present invention, a pattern composed only of a metal oxide can be formed in a bottom-up manner, and a thin film transistor including the metal oxide can exhibit excellent performance.
본 발명에 따른 박막 트랜지스터(100)에 있어서, 상기 기판(10)은 실리콘(Si) 웨이퍼, 유리기판, 플라스틱 기판 등이 이용될 수 있으며, 박막 트랜지스터를 적용할 제품에 맞추어 기판을 선택한다. 예를 들어, 상기 기판이 실리콘(Si) 웨이퍼 기판인 경우 박막 트랜지스터를 메모리 소자에 적용할 수 있고, 유리기판인 경우 디스플레이 소자에 적용할 수 있으며, 플라스틱 기판인 경우 플렉서블(flexible)한 특성이 요구되는 전자소자에 적용할 수 있다.
In the
본 발명에 따른 박막 트랜지스터(100)에 있어서, 상기 절연층(20)은 기판(10) 상부에 형성된다.In the
상기 절연층(20)은 실리콘 산화물(SiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 및 탄탈륨 산화물(Ta2O5) 등을 사용할 수 있으나, 이에 제한되지 않는다.
The insulating
본 발명에 따른 박막 트랜지스터(100)에 있어서, 상기 반도체 산화물 층(30)은 상기 절연층(20) 상부에 형성되고, 전술한 바와 같은 본 발명에 따른 제조방법으로 제조되는 금속 산화물 패턴을 포함하는 것을 특징으로 한다.In the
이때, 상기 반도체 산화물 층(30)은 와이어 형태인 것이 바람직하다. 와이어 형태의 구조체는 박막 트랜지스터에 우수한 성능을 부여할 수 있는 형태로, 상기 금속 산화물 패턴을 포함함으로써 박막 트랜지스터의 전하 이동도를 향상시킬 수 있다.
At this time, the
본 발명에 따른 박막 트랜지스터(100)에 있어서, 상기 소스 전극(40) 및 드레인 전극(50)은 반도체 산화물 층(30) 상부에 형성된다.In the
상기 소스 전극(40) 및 드레인 전극(50)은 일정 간격으로 이격되어 형성되어 있으며, 상기 소스 전극 및 드레인 전극은 티타늄(Ti), 크롬(Cr), 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al), 구리(Cu), 실리콘(Si), 인듐주석 산화물(ITO), 산화아연(ZnO) 및 이들의 혼합 금속, 혼합 금속 산화물 등일 수 있다.
The
나아가, 본 발명은Further,
기판 상부에 절연층을 형성하는 단계(단계 1);Forming an insulating layer on the substrate (step 1);
상기 단계 1에서 형성된 절연층 상부에 상기의 제조방법으로 금속 산화물 패턴을 제조하여 반도체 산화물 층을 형성하는 단계(단계 2); 및Forming a semiconductor oxide layer on the insulating layer formed in the
상기 단계 2에서 형성된 반도체 산화물 층 상부에 소스 전극 및 드레인 전극을 형성하는 단계(단계 3);을 포함하는 박막 트랜지스터의 제조방법을 제공한다.
And forming a source electrode and a drain electrode on the semiconductor oxide layer formed in the step 2 (step 3).
이하, 본 발명에 따른 박막 트랜지스터의 제조방법에 대하여 각 단계별로 상세히 설명한다.
Hereinafter, a method of manufacturing a thin film transistor according to the present invention will be described in detail for each step.
먼저, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 1은 기판 상부에 절연층을 형성하는 단계이다.
First, in the method of manufacturing a thin film transistor according to the present invention,
구체적으로, 상기 단계 1의 기판은 실리콘(Si) 웨이퍼, 유리기판, 플라스틱 기판 등이 이용될 수 있으며, 박막 트랜지스터를 적용할 제품에 맞추어 기판을 선택한다. 예를 들어, 상기 기판이 실리콘(Si) 웨이퍼 기판인 경우 박막 트랜지스터를 메모리 소자에 적용할 수 있고, 유리기판인 경우 디스플레이 소자에 적용할 수 있으며, 플라스틱 기판인 경우 플렉서블(flexible)한 특성이 요구되는 전자소자에 적용할 수 있다.Specifically, the substrate of
또한, 상기 단계 1의 절연층은 실리콘 산화물(SiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 및 탄탈륨 산화물(Ta2O5) 등을 사용할 수 있으나, 이에 제한되지 않는다.The insulating layer in the
나아가, 상기 단계 1의 절연층은 인쇄 또는 코팅은 잉크젯 프린팅, 롤 프린팅, 그라비아 프린팅, 에어로졸 프린팅, 스크린 프린팅, 롤(roll) 코팅, 스핀 코팅, 바(bar) 코팅, 스프레이 코팅 및 딥(dip) 코팅 등의 코팅 방법으로 형성될 수 있다.
Further, the insulating layer of
다음으로, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 2는 상기 단계 1에서 형성된 절연층 상부에 상기의 제조방법으로 금속 산화물 패턴을 제조하여 반도체 산화물 층을 형성하는 단계이다.
Next, in the method of manufacturing a thin film transistor according to the present invention, step 2 is a step of forming a semiconductor oxide layer by forming a metal oxide pattern on the insulating layer formed in
본 발명에 따른 박막 트랜지스터의 제조방법은 전술한 바와 같은 금속 산화물 패턴의 제조방법으로 금속 산화물 패턴을 제조하여 반도체 산화물 층을 형성하는 것을 특징으로 한다.The method for manufacturing a thin film transistor according to the present invention is characterized in that a metal oxide pattern is manufactured by forming a semiconductor oxide layer by the above-described method for manufacturing a metal oxide pattern.
종래에는 탑-다운 공정 방식으로 금속 산화물만으로 패턴을 형성하기 어려워 바텀-업 공정 방식으로 제조하였다. 그러나, 본 발명에서는 바텀-업 방식으로 금속 산화물만으로 이루어진 패턴을 형성할 수 있으며, 이를 포함하는 박막 트랜지스터는 우수한 성능을 나타낼 수 있다.
Conventionally, it is difficult to form a pattern using only a metal oxide in a top-down process, so that the bottom-up process is employed. However, in the present invention, a pattern composed only of a metal oxide can be formed in a bottom-up manner, and a thin film transistor including the metal oxide can exhibit excellent performance.
상기 단계 2에서 금속 산화물 패턴을 제조하는 방법은 전술한 바와 같다.
The method of producing the metal oxide pattern in the step 2 is as described above.
다음으로, 본 발명에 따른 박막 트랜지스터의 제조방법에 있어서, 단계 3은 상기 단계 2에서 형성된 반도체 산화물 층 상부에 소스 전극 및 드레인 전극을 형성하는 단계이다.
Next, in the method of manufacturing a thin film transistor according to the present invention, step 3 is a step of forming a source electrode and a drain electrode on the semiconductor oxide layer formed in step 2 above.
상기 단계 3의 소스 전극 및 드레인 전극은 일정 간격으로 이격되어 형성할 수 있으며, 상기 소스 전극 및 드레인 전극은 티타늄(Ti), 크롬(Cr), 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 알루미늄(Al), 구리(Cu), 실리콘(Si) 및 이들의 혼합 금속일 수 있다.
The source electrode and the drain electrode of the step 3 may be spaced apart from each other by a predetermined distance. The source electrode and the drain electrode may be formed of titanium (Ti), chromium (Cr), gold (Au), silver (Ag) ), Palladium (Pd), nickel (Ni), aluminum (Al), copper (Cu), silicon (Si) and mixed metals thereof.
이하, 하기 실시예 및 실험예에 의하여 본 발명을 상세히 설명한다.
Hereinafter, the present invention will be described in detail with reference to the following examples and experimental examples.
단, 하기 실시예 및 실험예는 본 발명을 예시하는 것일 뿐 발명의 범위가 실시예 및 실험예에 의해 한정되는 것은 아니다.
It should be noted, however, that the following examples and experimental examples are illustrative of the present invention, but the scope of the invention is not limited by the examples and the experimental examples.
<실시예 1> 금속 산화물 패턴의 제조 1≪ Example 1 > Production of
단계 1: 실리콘(Silicon) 기판 상부에 약 310 nm의 폭(width) 및 400 nm 주기(pitch)를 가지는 폴리메틸메타크릴레이트(poly(methylmethacrylate)) 수지로 이루어진 고분자 패턴 구조체를 하기와 같은 열나노임프린트 방법으로 형성하였다.Step 1: A polymer pattern structure made of a poly (methylmethacrylate) resin having a width of about 310 nm and a pitch of 400 nm is formed on a silicon substrate, Imprint method.
구체적으로, 실리콘 기판 상부에 나노 임프린트 레지스트인 열가소성 수지(mr-PMMA35k300:Polymethyl Methacrylate)를 스핀코팅(spin coating) 방식으로 형성한 후, 약 70 nm의 폭(width) 및 400 nm의 주기(pitch)의 라인 패턴으로 이루어진 고분자(PFPE: Perfluoropolyether) 스탬프를 나노 임프린트 레지스트층이 코팅된 기판에 접촉시키고, 압력(4.5 bar)을 가하는 동시에 열(130 ℃)을 가하여(고분자의 열전이온도(Tg)보다 높게) 레지스트층을 이루는 고분자에 유동성을 주고, 상기 레지스트층을 이루는 고분자가 스탬프 패턴 사이를 채움으로써 고분자 패턴을 형성하였다. 이후 90 ℃ 이하로 냉각 후 스탬프를 기판에서 떼어냄으로써 고분자 패턴 구조체를 형성하였다.
Specifically, a thermoplastic resin (mr-PMMA35k300: Polymethyl Methacrylate), which is a nano-imprinted resist, is formed on the silicon substrate by a spin coating method, and then a width of about 70 nm and a pitch of 400 nm are formed. (PFPE) was contacted with a substrate coated with a nanoimprinted resist layer, and a pressure (4.5 bar) was applied and heat (130 ° C) was applied The polymer constituting the resist layer is given fluidity, and the polymer constituting the resist layer is filled between the stamp patterns to form a polymer pattern. After cooling to 90 ° C or lower, the stamp was removed from the substrate to form a polymer pattern structure.
단계 2: 상기 단계 1에서 형성된 고분자 패턴 구조체를 도 2에 나타낸 모식도와 같은 경사 증착을 통해 티타늄(Ti) 하드 마스크를 형성하였다.
Step 2: A titanium (Ti) hard mask was formed by obliquely depositing the polymer pattern structure formed in
단계 3: 상기 단계 2에서 마스크로 덮인 고분자 패턴 구조체를 산소 플라즈마 식각법을 사용하여 하부 측벽을 식각하여 공동 구조를 형성하였다.
Step 3: In step 2, the polymer pattern structure covered with the mask is etched by using oxygen plasma etching to form a cavity structure.
단계 4: 상기 단계 3까지 수행된 기판 상부에 스퍼터 증착법으로 비정질의 IGZO(α-IGZO)를 증착시켰다.
Step 4: Amorphous IGZO (? - IGZO) was deposited on the substrate which was performed up to step 3 by sputter deposition.
단계 5: 상기 단계 4까지 수행된 기판에 아세톤을 가함으로써 고분자 패턴 구조체를 제거하여 와이어 형태의 금속 산화물 패턴을 제조하였다.Step 5: The polymer pattern structure was removed by adding acetone to the substrate up to step 4 to prepare a wire-shaped metal oxide pattern.
이때, 상기 금속 산화물 패턴의 폭(width)은 약 50 nm이고, 패턴 간의 주기(pitch)는 400 nm이다.
At this time, the width of the metal oxide pattern is about 50 nm, and the pitch between the patterns is 400 nm.
<실시예 2> 금속 산화물 패턴의 제조 2≪ Example 2 > Production of Metal Oxide Pattern 2
상기 실시예 1의 단계 1에서 고분자 패턴 구조체의 폭을 조절하여 제조되는 금속 산화물 패턴의 폭이 70 nm인 것을 제외하고 상기 실시예 1과 동일하게 수행하여 금속 산화물 패턴을 제조하였다.
A metal oxide pattern was prepared in the same manner as in Example 1, except that the width of the polymer pattern structure was adjusted to 70 nm in
<실시예 3> 금속 산화물 패턴의 제조 3≪ Example 3 > Production of Metal Oxide Pattern 3
상기 실시예 1의 단계 1에서 고분자 패턴 구조체의 폭을 조절하여 제조되는 금속 산화물 패턴의 폭이 85 nm인 것을 제외하고 상기 실시예 1과 동일하게 수행하여 금속 산화물 패턴을 제조하였다.
A metal oxide pattern was prepared in the same manner as in Example 1, except that the width of the metal oxide pattern prepared by controlling the width of the polymer pattern structure in
<실시예 4> 금속 산화물 패턴의 제조 4Example 4 Production of Metal Oxide Pattern 4
상기 실시예 1의 단계 1에서 고분자 패턴 구조체의 폭을 조절하여 제조되는 금속 산화물 패턴의 폭이 150 nm인 것을 제외하고 상기 실시예 1과 동일하게 수행하여 금속 산화물 패턴을 제조하였다.
A metal oxide pattern was prepared in the same manner as in Example 1 except that the width of the polymer pattern structure was changed to 150 nm in
<실시예 5> 금속 산화물 패턴의 제조 5≪ Example 5 > Production of Metal Oxide Pattern 5
상기 실시예 3의 단계 4에서 스퍼터 증착법으로 주석 산화물(SnO2)를 증착시킨 것을 제외하고 상기 실시예 3과 동일하게 수행하여 금속 산화물 패턴을 제조하였다.
A metal oxide pattern was prepared in the same manner as in Example 3 except that tin oxide (SnO 2 ) was deposited by sputter deposition in the step 4 of Example 3.
<실시예 6> 박막 트랜지스터의 제조 1≪ Example 6 > Fabrication of
단계 1: 실리콘 기판 상부표면을 열산화시켜 두께 100 nm의 이산화 실리콘(SiO2) 절연층을 성장시켰다.
Step 1: A silicon dioxide (SiO 2 ) insulating layer having a thickness of 100 nm was grown by thermally oxidizing the upper surface of the silicon substrate.
단계 2: 상기 단계 1에서 형성된 절연층 상부에 열가소성 수지(mr-PMMA35k300:Polymethyl Methacrylate)로 이루어진 약 310 nm의 폭(width) 및 400 nm의 주기(pitch)를 가지는 고분자 패턴 구조체를 임프린트 방법으로 형성하였다.Step 2: A polymer pattern structure having a width of about 310 nm and a pitch of 400 nm made of thermoplastic resin (mr-PMMA35k300: Polymethyl Methacrylate) was formed on the insulating layer formed in
상기에서 형성된 고분자 패턴 구조체를 도 2에 나타낸 모식도와 같은 경사 증착을 통해 티타늄(Ti) 하드 마스크를 형성하고, 상기에서 마스크로 덮인 고분자 패턴 구조체를 산소 플라즈마 식각법을 사용하여 하부 측벽을 식각하여 공동 구조를 형성하였다. 상기까지 수행된 기판 상부에 스퍼터 증착법으로 비정질의 IGZO(α-IGZO)를 증착시킨 후, 아세톤을 가함으로써 고분자 패턴 구조체를 제거하여 와이어 형태의 금속 산화물 패턴을 제조하여 반도체 산화물 층을 형성하였다.A titanium (Ti) hard mask is formed by oblique deposition as shown in the schematic diagram of FIG. 2, and the polymer pattern structure covered with the mask is etched by using oxygen plasma etching to etch the lower side wall Structure. Amorphous IGZO (α-IGZO) was deposited on the substrate by the sputter deposition method, and then the polymer pattern structure was removed by adding acetone to form a wire-shaped metal oxide pattern to form a semiconductor oxide layer.
이때, 상기 금속 산화물 패턴의 폭(width)은 약 50 nm이고, 패턴 간의 주기(pitch)는 400 nm이다.
At this time, the width of the metal oxide pattern is about 50 nm, and the pitch between the patterns is 400 nm.
단계 3: 상기 단계 2에서 형성된 반도체 산화물 층을 포토리소그래피를 이용하여 채널영역을 정의하고 buffered oxide etch (BOE)용액 에칭 공정을 이용하여 채널영역 형성시켰다.Step 3: The semiconductor oxide layer formed in step 2 is defined as a channel region using photolithography and a channel region is formed using a buffered oxide etch (BOE) solution etching process.
형성된 채널영역에 포토리소그래피로 소스와 드레인 전극영역을 정의하고 전자빔 증착기(evaporator)를 이용하여 소스 전극과 드레인 전극을 100 nm 두께로 증착하여 박막 트랜지스터를 제조하였다.
The source and drain electrode regions were defined by photolithography in the formed channel region and the source and drain electrodes were deposited to a thickness of 100 nm by using an electron beam evaporator to fabricate the thin film transistor.
<실시예 7> 박막 트랜지스터의 제조 2≪ Example 7 > Fabrication of thin film transistor 2
상기 실시예 6의 단계 2에서 제조되는 금속 산화물 패턴의 폭이 70 nm인 것을 제외하고 상기 실시예 6과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
A thin film transistor was fabricated in the same manner as in Example 6 except that the width of the metal oxide pattern formed in Step 2 of Example 6 was 70 nm.
<실시예 8> 박막 트랜지스터의 제조 3≪ Example 8 > Fabrication of thin film transistor 3
상기 실시예 6의 단계 2에서 제조되는 금속 산화물 패턴의 폭이 85 nm인 것을 제외하고 상기 실시예 6과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
A thin film transistor was fabricated in the same manner as in Example 6 except that the width of the metal oxide pattern formed in Step 2 of Example 6 was 85 nm.
<실시예 9> 박막 트랜지스터의 제조 4≪ Example 9 > Fabrication of thin film transistor 4
상기 실시예 6의 단계 2에서 제조되는 금속 산화물 패턴의 폭이 150 nm인 것을 제외하고 상기 실시예 6과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
A thin film transistor was fabricated in the same manner as in Example 6 except that the width of the metal oxide pattern formed in Step 2 of Example 6 was 150 nm.
<실시예 10> 박막 트랜지스터의 제조 5≪ Example 10 > Production of thin film transistor 5
상기 실시예 6의 단계 2에서 스퍼터 증착법으로 주석 산화물(SnO2)를 증착시킨 것을 제외하고 상기 실시예 6과 동일하게 수행하여 박막 트랜지스터를 제조하였다.
A thin film transistor was fabricated in the same manner as in Example 6 except that tin oxide (SnO 2 ) was deposited by sputter deposition in the step 2 of Example 6.
<비교예 1> ≪ Comparative Example 1 &
단계 1: 상기 실시예 1의 단계 1을 통해 고분자 패턴 구조체를 형성하고, 상기 실시예 1의 단계 2를 동일하게 수행하여 티타늄(Ti) 하드 마스크 형성하였다.
Step 1: A polymer pattern structure was formed through
단계 2: 상기 단계 1에서 Ti 마스크로 덮인 고분자 패턴 구조체에 산소 플라즈마 식각 공정을 수행하지 않음으로써, 도 5와 같은 공동구조를 형성하는 단계를 생략하였다.
Step 2: In the
단계 3: 상기 단계 2까지 수행된 기판 상부에 스퍼터 증착법으로 비정질의 IGZO(α-IGZO)를 증착시켰다.
Step 3: Amorphous IGZO (a-IGZO) was deposited on the substrate, which was performed up to step 2, by sputter deposition.
단계 4: 상기 단계 3까지 수행된 기판에 형성된 고분자 패턴 구조체를 제거하기 위해 아세톤을 가하였다.Step 4: Acetone was added to remove the polymer pattern structure formed on the substrate up to step 3 above.
이때, 상기 고분자 패턴 구조체는 제거(lift-off)되지 않았으며, 이에 따라 금속 산화물 패턴이 형성되지 않는 문제가 발생하였다.
At this time, the polymer pattern structure was not lifted off, and a metal oxide pattern was not formed.
<비교예 2> ≪ Comparative Example 2 &
단계 1: 실리콘 기판 상부로 이산화 실리콘(SiO2)을 100 nm 성장시켜 절연층을 형성하였다.
Step 1: Silicon dioxide (SiO 2 ) was grown to 100 nm on the silicon substrate to form an insulating layer.
단계 2: 상기 단계 1에서 형성된 절연층 상부에 스퍼터 증착법으로 비정질의 IGZO(α-IGZO)를 증착시켜 반도체 산화물 층을 형성하였다.
Step 2: Amorphous IGZO (? - IGZO) was deposited on the insulating layer formed in
단계 3: 상기 단계 2에서 형성된 반도체 산화물 층 상부로 증발 증착기(evaporator)를 이용하여 소스 전극과 드레인 전극을 100 nm 두께로 증착하여 박막 트랜지스터를 제조하였다.
Step 3: A source electrode and a drain electrode were deposited to a thickness of 100 nm on the semiconductor oxide layer formed in the step 2 using an evaporator to fabricate a thin film transistor.
<실험예 1> 주사 전자 현미경 관찰<Experimental Example 1> Scanning electron microscopic observation
본 발명에 따른 제조방법으로 제조된 금속 산화물 패턴의 형상을 확인하기 위하여, 상기 실시예 1의 각 단계에서의 형상을 주사 전자 현미경으로 관찰하였으며 그 결과를 도 4 내지 7에 나타내었고, 상기 비교예 1의 결과를 도 8에 나타내었다.
In order to confirm the shape of the metal oxide pattern produced by the manufacturing method according to the present invention, the shape in each step of Example 1 was observed with a scanning electron microscope. The results are shown in FIGS. 4 to 7, 1 is shown in Fig.
도 4에 나타낸 바와 같이, 상기 실시예 1의 단계 1에서 제조된 고분자 패턴 구조체는 311 nm의 폭을 가지며, 78 nm의 간격으로 형성된 것을 확인할 수 있었다.As shown in FIG. 4, the polymer pattern structure prepared in
또한, 도 5에 나타낸 바와 같이, 상기 실시예 1의 단계 2에서 Ti 마스크가 형성되고, 이어서 상기 실시예 1의 단계 3에서 산소플라즈마 식각 공정을 통해 공동구조가 형성된 것을 확인할 수 있었으며, 마스크로 인해 고분자 패턴 구조체의 폭은 326 nm를 나타내었으며, 59 nm의 간격으로 형성되어 있는 것을 확인할 수 있었다.5, it was confirmed that a Ti mask was formed in Step 2 of Example 1, and then a cavity structure was formed through an oxygen plasma etching process in Step 3 of Example 1. As a result, The width of the polymer pattern structure was 326 nm, and it was confirmed that the polymer pattern structure was formed at an interval of 59 nm.
나아가, 도 6에 나타낸 바와 같이, 상기 실시예 1의 단계 4를 수행하여 금속 산화물(IGZO)을 스퍼터로 도포하여 α-IGZO가 증착되었음에도 불구하고 공동 구조가 유지되는 것을 확인할 수 있었다.Further, as shown in FIG. 6, the metal oxide (IGZO) was coated by sputtering in the step 4 of Example 1, and it was confirmed that the cavity structure was maintained despite deposition of α-IGZO.
더욱 나아가, 도 7에 나타낸 바와 같이, 상기 실시예 1의 단계 5를 수행하여 고분자 패턴 구조체를 제거함으로써 균일한 와이어 형태의 패턴이 형성된 것을 확인할 수 있었다.Furthermore, as shown in FIG. 7, it was confirmed that a uniform wire-shaped pattern was formed by removing the polymer pattern structure by performing step 5 of the first embodiment.
한편, 도 8에 나타낸 바와 같이, 고분자 패턴 구조체에 공동 구조가 형성되지 않은 비교예 1의 경우 고분자 패턴이 제거되지 않은 형상을 확인할 수 있다.
On the other hand, as shown in FIG. 8, in the case of Comparative Example 1 in which the polymer pattern structure is not formed with a cavity structure, the shape in which the polymer pattern is not removed can be confirmed.
<실험예 2> 박막 트랜지스터의 성능 분석Experimental Example 2 Performance Analysis of Thin Film Transistor
본 발명에 따른 제조방법으로 제조된 금속 산화물 패턴을 포함하는 반도체 산화물 층이 형성된 박막 트랜지스터의 성능을 확인하기 위하여, 상기 실시예 6 내지 10 및 비교예 2에서 제조된 박막 트랜지스터의 전류 전달 특성, 이동도(mobility), 문턱전압 이하에서의 기울기(subthreshold swing, SS), 전류 밀도 분포도(T-CAD)를 분석하였으며, 그 결과를 도 9 내지 12에 나타내었다.
In order to confirm the performance of the thin film transistor formed with the semiconductor oxide layer including the metal oxide pattern formed by the manufacturing method according to the present invention, the current transfer characteristics and the movement of the thin film transistor fabricated in Examples 6 to 10 and Comparative Example 2 Mobility, subthreshold swing (SS) and current density distribution (T-CAD) were analyzed. The results are shown in FIGS. 9 to 12.
도 9에 나타낸 바와 같이, 본 발명에 따른 제조방법으로 제조된 박막 트랜지스터는 우수한 전기적 특성을 나타내는 것을 확인할 수 있었다.As shown in FIG. 9, it was confirmed that the thin film transistor manufactured by the manufacturing method according to the present invention exhibits excellent electrical characteristics.
구체적으로, 나노와이어 형태의 트랜지스터 (실시예 6)의 경우, 일반적인 평면(planar) 형태인 경우 (비교예 2)에 비해, 더 높은 전류 전달치 및 문턱전압 이하에서의 더 급격한 전류 증가율 (기울기)을 보이는 것을 확인할 수 있었다.
Specifically, in the case of the transistor of the nanowire type (Example 6), a higher current transfer value and a more abrupt current increase rate (slope) below the threshold voltage, as compared with the case of the general planar type (Comparative Example 2) .
또한, 도 11에 나타낸 바와 같이, 나노와이어 형태의 패턴인 금속 산화물 패턴의 폭이 좁아질수록 이동도는 증가하며, 문턱전압 이하에서의 기울기는 감소하는 것을 확인할 수 있었다.Also, as shown in FIG. 11, it was confirmed that as the width of the metal oxide pattern, which is a nanowire-shaped pattern, becomes narrower, the mobility increases and the slope below the threshold voltage decreases.
나아가, 도 12에 나타낸 바와 같이, 나노와이어 형태의 반도체 산화물 층을 포함하는 경우 전기적 특성이 향상되는데, 평면형태 구조체보다 강한 전계가 인가되어 소자의 특성이 개선되기 때문이며, 특히 모서리(edge) 부분에서 전계(electric field)가 강해지는 것을 확인할 수 있었다.
Further, as shown in FIG. 12, when a nanowire-shaped semiconductor oxide layer is included, the electrical characteristics are improved because a stronger electric field is applied than in the planar structure to improve the characteristics of the device. In particular, It was confirmed that the electric field was strong.
더욱 나아가, 도 10에 나타낸 바와 같이, 본 발명에 따른 금속 산화물 패턴의 제조방법은 일반적으로 제조되기 어려운 주석 산화물(SnO2)의 패턴을 제조하는 것이 가능하며, 이를 포함하는 박막 트랜지스터의 우수한 성능을 확인할 수 있었다.
Furthermore, as shown in FIG. 10, the method of manufacturing a metal oxide pattern according to the present invention can produce a pattern of tin oxide (SnO 2 ), which is generally difficult to manufacture, I could confirm.
100 : 박막 트랜지스터
10 : 기판
20 : 절연층
30 : 패턴된 산화물 반도체 층
40 : 소스 전극
50 : 드레인 전극100: thin film transistor
10: substrate
20: Insulation layer
30: patterned oxide semiconductor layer
40: source electrode
50: drain electrode
Claims (9)
상기 단계 1의 고분자 패턴 구조체 상부를 덮는 마스크를 형성하는 단계(단계 2);
상기 단계 2에서 마스크로 덮인 고분자 패턴 구조체 하부 측벽을 식각하여 공동(cavity)을 형성하는 단계(단계 3);
상기 단계 3까지 수행된 기판 상부에 금속 산화물을 도포하는 단계(단계 4); 및
상기 고분자 패턴 구조체를 제거하는 단계(단계 5);를 포함하는 금속 산화물 패턴의 제조방법.
Preparing a substrate on which the polymer pattern structure is formed (step 1);
Forming a mask covering the upper portion of the polymer pattern structure of Step 1 (Step 2);
Etching the lower sidewall of the polymer pattern structure covered with the mask in the step 2 to form a cavity (step 3);
Applying a metal oxide on the substrate carried out up to step 3 (step 4); And
And removing the polymer pattern structure (step 5).
상기 단계 1의 고분자 패턴 구조체는 아크릴계 고분자, 메타크릴계 고분자, 이미드계 고분자, 아마이드계 고분자, 페놀계 고분자, 아릴에테르계 고분자, 스티렌계 고분자, 불소계 고분자 및 비닐알콜계 고분자로 이루어지는 군으로부터 선택되는 1 종 이상의 고분자 수지를 포함하는 것을 특징으로 하는 금속 산화물 패턴의 제조방법.
The method according to claim 1,
The polymer pattern structure of the step 1 is selected from the group consisting of an acrylic polymer, a methacrylic polymer, an imide polymer, an amide polymer, a phenol polymer, an aryl ether polymer, a styrene polymer, a fluoropolymer and a vinyl alcohol polymer A method for producing a metal oxide pattern, which comprises at least one polymer resin.
상기 단계 1에서 고분자 패턴 구조체의 형성은 나노임프린트법, 미세 인쇄 접촉 기술, 포토리소그래피법, 잉크젯 프린팅 및 디스펜싱로 이루어지는 군으로부터 선택되는 1 종의 방법으로 수행되는 것을 특징으로 하는 금속 산화물 패턴의 제조방법.
The method according to claim 1,
The formation of the polymer pattern structure in the step 1 is performed by one of the methods selected from the group consisting of a nanoimprint method, a micro-printing contact technique, a photolithography method, an ink-jet printing and a dispensing method. Way.
상기 단계 2의 마스크 형성은 경사 코팅법으로 수행되는 것을 특징으로 하는 금속 산화물 패턴의 제조방법.
The method according to claim 1,
Wherein the mask formation of step 2 is performed by an oblique coating method.
상기 단계 3의 식각은 이온 빔 밀링(Ion Beam Milling), RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching), CDE(Chemical Downstream Etching), ECR(Electron Cyclotron Resonance), TCP(Transformer Coupled Plasma) 및 산소 플라즈마 식각법으로 이루어지는 군으로부터 선택되는 1 종의 방법으로 수행되는 것을 특징으로 하는 금속 산화물 패턴의 제조방법.
The method according to claim 1,
The etching in the step 3 may be performed by ion beam milling, RIE (Reactive Ion Etching), MERIE (Magnetically Enhanced Reactive Ion Etching), CDE (Chemical Downstream Etching), ECR (Electron Cyclotron Resonance) ) And an oxygen plasma etching method. The method of manufacturing a metal oxide pattern according to claim 1,
상기 단계 4의 금속 산화물은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 하프늄(Hf)으로 이루어지는 군으로부터 선택되는 1 종 이상의 금속을 포함하는 것을 특징으로 하는 금속 산화물 패턴의 제조방법.
The method according to claim 1,
Wherein the metal oxide of step 4 comprises at least one metal selected from the group consisting of indium (In), gallium (Ga), zinc (Zn), tin (Sn) and hafnium (Hf) ≪ / RTI >
상기 단계 1에서 형성된 절연층 상부에 제1항의 제조방법으로 금속 산화물 패턴을 제조하여 반도체 산화물 층을 형성하는 단계(단계 2); 및
상기 단계 2에서 형성된 반도체 산화물 층 상부에 소스 전극 및 드레인 전극을 형성하는 단계(단계 3);을 포함하는 박막 트랜지스터의 제조방법.Forming an insulating layer on the substrate (step 1);
Forming a semiconductor oxide layer by forming a metal oxide pattern on the insulating layer formed in step 1 according to the manufacturing method of claim 1 (step 2); And
And forming a source electrode and a drain electrode on the semiconductor oxide layer formed in step 2 (step 3).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150081234A KR101707535B1 (en) | 2015-06-09 | 2015-06-09 | Method for fabricating pattern of metal oxide and thin film transistor comprising the pattern of metal oxide thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150081234A KR101707535B1 (en) | 2015-06-09 | 2015-06-09 | Method for fabricating pattern of metal oxide and thin film transistor comprising the pattern of metal oxide thereby |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160145233A KR20160145233A (en) | 2016-12-20 |
| KR101707535B1 true KR101707535B1 (en) | 2017-02-28 |
Family
ID=57734166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150081234A KR101707535B1 (en) | 2015-06-09 | 2015-06-09 | Method for fabricating pattern of metal oxide and thin film transistor comprising the pattern of metal oxide thereby |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101707535B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102164381B1 (en) * | 2018-12-10 | 2020-10-12 | 연세대학교 산학협력단 | Method for manufacturing nanostructure and nanostructure manufactured by using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014029981A (en) | 2012-02-03 | 2014-02-13 | Dainippon Printing Co Ltd | Manufacturing method of template for imprint |
| KR101437924B1 (en) | 2010-01-22 | 2014-09-11 | 한국생명공학연구원 | Lithography method using tilted evaporation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101267222B1 (en) * | 2008-06-19 | 2013-05-23 | 경기대학교 산학협력단 | Nanowire Transistor and Method for Manufacturing the same |
| KR101486956B1 (en) * | 2014-12-08 | 2015-01-27 | 포항공과대학교 산학협력단 | Field-effect transistor arrray including aligned oxide semiconductor nanowire and a method for fabricating the same |
-
2015
- 2015-06-09 KR KR1020150081234A patent/KR101707535B1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101437924B1 (en) | 2010-01-22 | 2014-09-11 | 한국생명공학연구원 | Lithography method using tilted evaporation |
| JP2014029981A (en) | 2012-02-03 | 2014-02-13 | Dainippon Printing Co Ltd | Manufacturing method of template for imprint |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160145233A (en) | 2016-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8344358B2 (en) | Graphene transistor with a self-aligned gate | |
| US10403463B2 (en) | Method for the fabrication of electron field emission devices including carbon nanotube electron field emission devices | |
| US20170117493A1 (en) | Scalable process for the formation of self aligned, planar electrodes for devices employing one or two dimensional lattice structures | |
| WO2012154239A1 (en) | Carbon field effect transistors having charged monolayers to reduce parasitic resistance | |
| JP2009004787A (en) | Zinc oxide-based thin film transistor, method of fabricating the same, zinc oxide etchant, and method of forming the same | |
| US20150144884A1 (en) | Graphene film, electronic device, and method for manufacturing electronic device | |
| Banerjee et al. | Submicron patterning of epitaxial PbZr0. 52Ti0. 48O3 heterostructures | |
| KR101707535B1 (en) | Method for fabricating pattern of metal oxide and thin film transistor comprising the pattern of metal oxide thereby | |
| Zhang et al. | Epitaxial patterning of thin-films: conventional lithographies and beyond | |
| KR20130010603A (en) | Method of manufacturing a substrate and method of manufacturing an electronic device using the same | |
| KR101299597B1 (en) | Organic field-effect transistor, and preparing method of the same | |
| Zhang et al. | Influence of the hard masks profiles on formation of nanometer Si scalloped fins arrays | |
| KR101886056B1 (en) | forming method of nanostructure pattern by vacuum deposition and sensor device thereby | |
| CN110634958B (en) | Semiconductor thin film field effect transistor made of unstable two-dimensional material and preparation method thereof | |
| CN110429030B (en) | Preparation method of nano gate and nano gate device | |
| CN103832968B (en) | The manufacture method of MEMS | |
| CN110556297A (en) | preparation method of silicon-based fin field effect transistor with size of below 10 nanometers | |
| CN113130325B (en) | Planar superlattice nanowire field effect transistor and preparation method thereof | |
| KR101394370B1 (en) | Electronic device, method for manufacturing the same and touch panel including the same | |
| KR102242524B1 (en) | Apparatus and Method for Fabricating Pattern using Region Limitation of Electrochemical Substance Reaction | |
| TW201205810A (en) | Method of manufacturing thin film transistors and transistor circuits | |
| Zhang et al. | Transparent thin-film transistor with self-assembled nanocrystals | |
| JP2013004849A (en) | Thin film transistor manufacturing method and roll thin film transistor | |
| JP2003051488A (en) | Ion beam micromachining method | |
| US20240213351A1 (en) | Graphene device and method of fabricating a graphene device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20200107 Year of fee payment: 4 |