KR101706753B1 - 전자장치 제조방법 및 이를 이용해 제조된 전자장치 - Google Patents
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Abstract
본 발명은 컨택저항을 줄일 수 있는 전자장치 제조방법 및 이를 이용해 제조된 전자장치를 위하여, 제1막을 준비하는 단계와, 제1막 상에 제1전극층을 형성하는 단계와, 제1전극층을 덮으면서 제1막 외측으로 연장되는 제2전극층을 형성하는 단계와, 제1막을 덮도록 제2막을 형성하는 단계와, 제1막과 제2막을 기판 상에 위치시키는 단계와, 제2막을 제거하는 단계를 포함하는, 전자장치 제조방법 및 이를 이용해 제조된 전자장치를 제공한다.
Description
본 발명은 전자장치 제조방법 및 이를 이용해 제조된 전자장치에 관한 것으로서, 더 상세하게는 컨택저항을 줄일 수 있는 전자장치 제조방법 및 이를 이용해 제조된 전자장치에 관한 것이다.
일반적으로 전자장치를 제조함에 있어서 서로 다른 막이나 층들이 서로 접하게 될 수 있다. 특히 도전층들이나 도전막들이 서로 접하여 전기적 신호가 전달되도록 할 수 있다.
그러나 종래의 전자장치 제조방법이나 그 방법에 의해 제조된 전자장치의 경우, 서로 접촉하는 막들이나 층들에 있어서 컨택저항이 매우 높아질 수 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 컨택저항을 줄일 수 있는 전자장치 제조방법 및 이를 이용해 제조된 전자장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1막을 준비하는 단계와, 제1막 상에 제1전극층을 형성하는 단계와, 제1전극층을 덮으면서 제1막 외측으로 연장되는 제2전극층을 형성하는 단계와, 제1막을 덮도록 제2막을 형성하는 단계와, 제1막과 제2막을 기판 상에 위치시키는 단계와, 제2막을 제거하는 단계를 포함하는, 전자장치 제조방법이 제공된다.
상기 제1막을 준비하는 단계는 지지체 상에 제1막을 준비하는 단계이고, 상기 제2전극층을 형성하는 단계는 지지체와 컨택하도록 제2전극층을 형성하는 단계일 수 있다.
이때, 상기 제1전극층을 형성하는 단계는 제1전극층의 가장자리가 제1막 상에 위치하도록 제1전극층을 형성하는 단계일 수 있다.
제1전극층 상에 제1전극층의 가장자리와 동일한 가장자리를 갖는 제1보조전극층을 형성하는 단계를 더 포함하고, 상기 제2전극층을 형성하는 단계는, 제1보조전극층을 덮으면서 제1막 외측으로 연장되는 제2전극층을 형성하는 단계일 수 있다. 이 경우, 제1보조전극층과 제2전극층은 동일 물질로 형성될 수 있다.
한편, 상기 제2전극층을 형성하는 단계에서 사용하는 제2전극물질과 지지체 사이의 접합력은 상기 제1전극층을 형성하는 단계에서 사용하는 제1전극물질과 지지체 사이의 접합력보다 약하도록 할 수 있다. 구체적으로, 제1전극물질은 팔라듐, 크롬 또는 티탄을 포함하고, 제2전극물질은 금, 은 또는 니켈을 포함하도록 할 수 있다.
상기 제2막을 형성하는 단계와 상기 제1막과 제2막을 기판 상에 위치시키는 단계 사이에, 제1막과 제2막을 지지체로부터 분리하는 단계를 더 포함할 수 있다.
이때, 상기 제1막과 제2막을 기판 상에 위치시키는 단계는, 제2전극층이 기판 상의 제3전극층에 대응하도록 위치시키는 단계일 수 있다. 또는, 상기 제1막과 제2막을 기판 상에 위치시키는 단계는, 제2전극층이 기판 상의 제3전극층에 컨택하도록 위치시키는 단계일 수 있다. 나아가, 제3전극층은 제2전극층과 동일 물질로 형성되도록 할 수 있다.
제1막은 유기반도체물질, 그래핀, 탄소나노튜브 또는 전이금속 칼코겐화물(transition metal dichalcogenide)을 포함할 수 있다.
제2막은 폴리메틸메타크릴레이트(PMMA; polymethylmethacrylate), 싸이토프(CYTOP), 에틸락테이트(ethyl lactate), 폴리프로필렌카보네이트(PPC; poly propylene carbonate) 또는 폴리(알파클로로아크릴레이트-코-알파메틸스티렌)(ZEP; poly(α-chloroacrylate-co-α-methyl styrene))을 포함할 수 있다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 제3전극층과, 일단이 상기 제3전극층 상에 위치하되 상기 제3전극층의 상면의 일부가 노출되도록 상기 제3전극층 상에 위치하는 제1막과, 상기 제1막 상에 위치한 제1전극층과, 상기 제1전극층을 덮으면서 제1막 외측으로 연장되어 상기 제3전극층의 상기 제1막 외측으로 노출된 부분에 컨택하는 제2전극층을 구비하는, 전자장치가 제공된다.
상기 제1전극층의 가장자리는 상기 제1막 내에 위치할 수 있다.
상기 제1전극층과 상기 제2전극층 사이에 개재되며 상기 제1전극층의 가장자리와 동일한 가장자리를 갖는 제1보조전극층을 더 구비할 수 있다. 이 경우, 상기 제1보조전극층과 상기 제2전극층은 동일 물질을 포함할 수 있다.
제1전극층은 팔라듐, 크롬 또는 티탄을 포함하고, 상기 제2전극층은 금, 은 또는 니켈을 포함할 수 있다.
상기 제3전극층과 상기 제2전극층은 동일 물질을 포함할 수 있다.
상기 제1막은 유기반도체물질, 그래핀, 탄소나노튜브 또는 전이금속 칼코겐화물(transition metal dichalcogenide)을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 컨택저항을 줄일 수 있는 전자장치 제조방법 및 이를 이용해 제조된 전자장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 전자장치 제조방법의 공정들을 개략적으로 도시하는 사시도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
한편, 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 전자장치 제조방법의 공정들을 개략적으로 도시하는 사시도들이다.
먼저 도 1에 도시된 것과 같이 제1막(20)을 준비한다. 제1막(20)은 도 1에 도시된 것과 같이 지지체(10) 상에 준비될 수 있다. 물론 제1막(20)은 필요에 따라 사전설정된 형태로 가공될 수 있다.
예컨대 제1막(20)은 그래핀일 수 있다. 이 경우 지지체(10) 상에 패터닝되지 않은 그래핀막을 위치시킨 후, 전자빔 리소그래피 및/또는 O2 플라즈마 공정을 통해 도 1에 도시된 것과 같이 x축 방향으로 연장된 리본 형태로 가공할 수 있다. 지지체(10)와 제1막(20)은 추후 분리가 용이하도록 하기 위해, 상호간의 접합력이 크지 않도록 할 필요가 있다. 따라서 필요에 따라 제1막(20)을 형성한 후 이를 지지체(10)로부터 기계적으로 박리하는 과정을 거칠 수 있다.
이와 같이 제1막(20)을 준비한 후, 도 2에 도시된 것과 같이 제1막(20) 상에 제1전극층(22)을 형성한다. 제1전극층(22)은 예컨대 대략 10nm 두께로 형성할 수 있다. 제1전극층(22)을 형성할 시에는, 도 2에 도시된 것과 같이 제1전극층(22)의 가장자리가 제1막(20) 상에 위치하도록 한다. 즉, 제1전극층(22)이 지지체(10)와 컨택하지 않도록 제1전극층(22)을 제1막(20) 상에만 형성한다. 이러한 제1전극층(22)을 형성하기 위한 제1전극물질은 팔라듐, 크롬 또는 티탄을 포함할 수 있다. 이러한 물질로 형성된 제1전극층(22)은 제1막(20)과의 사이에서 컨택저항이 작은 물질인 것으로 이해될 수 있다. 제1전극층(22)은 제1막(20) 상에만 위치하며 지지체(10)와는 컨택하지 않기에, 제1전극층(22)을 형성하기 위한 제1전극물질을 고려할 시 지지체(10)와의 접합력이 높은 물질이더라도 상관없다.
제1전극층(22)을 제1막(20) 상에 형성하는 것은 다양한 방법을 통해 이루어질 수 있는데, 예컨대 전자빔 리소그래피법을 이용해 형성할 수 있다. 구체적으로, 스핀코팅법 등으로 폴리메틸메타크릴레이트(PMMA; polymethylmethacrylate)로 제1막(20)을 덮는 마스크막을 형성한 후, 제1전극층(22)이 형성될 부분에 대응하는 PMMA막의 부분에 100uC/cm2 내지 200uC/cm2의 전자빔을 조사하게 되면 현상액에 의해 PMMA막의 전자빔이 조사된 부분이 제거된다. 전자빔 조사 시, 예컨대 30keV의 빔 에너지와 100uC/cm2의 이온주입량(도즈, dose)의 20pA 전류의 전자빔을 이용할 수 있으며, PMMA막의 전자빔이 조사된 부분의 제거를 위한 현상액으로는 헥실 아세테이트(Hexyl Acetate) 등과 같은 유기용매를 이용할 수 있다.
이와 같이 패터닝된 PMMA막을 마스크로 이용하여, 제1막(20)의 PMMA막에 의해 덮이지 않은 부분에 증착법 등을 통해 제1전극층(22)을 형성하고 PMMA막을 제거하면, 도 2에 도시된 것과 같이 제1막(20) 상의 사전설정된 영역에만 제1전극층(22)이 형성되도록 할 수 있다. 물론 PMMA막 상에도 제1전극층 형성용 물질이 잔존할 수 있지만, PMMA막을 제거할 시 PMMA막과 함께 제거된다. PMMA막의 제거는 통상적인 박리액을 이용해 이루어질 수 있는데, 예컨대 아세톤이나 클로로포름을 이용해 제거할 수 있다. 또한, PMMA 외에 포토리지스트 물질을 이용하여 제1전극층(22)을 형성할 수도 있다.
이후, 도 3에 도시된 것과 같이 제2전극층(24)을 형성한다. 제2전극층(24)을 형성할 시에는, 도 3에 도시된 것과 같이 제1전극층(22)을 덮으면서 제1막(20) 외측으로 연장되도록 한다. 이에 따라 제2전극층(24)은 지지체(10)의 (+z 방향) 상면과 컨택할 수 있다. 제2전극층(24)은 대략 50nm 두께로 증착할 수 있다.
제2전극층(24)은 제1전극층(22)과 상이한 물질로 형성되더라도, 제1전극층(22)과 제2전극층(24)은 기본적으로 전극층이라는 공통적인 물성을 갖기에, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 특히 제1전극층(22)과 제2전극층(24)이 모두 금속으로 형성되도록 할 경우, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 전술한 것과 같이 제1막(20)과 제1전극층(22) 사이의 컨택저항이 낮은 상태에서 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 함으로써, 결과적으로 제1막(20)에서 제2전극층(24)에 이르기까지의 저항이 낮게 유지되도록 할 수 있다.
이때, 제2전극층(24)은 제1막(20) 외측으로 연장되어 지지체(10)와 컨택하기에, 제2전극층(24)을 형성하기 위한 제2전극층용 물질을 고려할 시 지지체(10)와의 접합력이 낮은 물질이어야 한다. 이는 후술하는 것과 같이 추후 제1막(20)과 제2전극층(24)을 지지체(10)로부터 분리할 시 용이하게 분리되도록 하기 위함이다. 이에 따라, 제2전극층(24)을 형성하는 단계에서 사용하는 제2전극물질과 지지체(10) 사이의 접합력이 제1전극층(22)을 형성하는 단계에서 사용하는 제1전극물질과 지지체(10) 사이의 접합력보다 약한 것으로 이해될 수 있다. 이러한 제2전극층(24)을 형성하기 위한 제2전극물질은 금, 은 또는 니켈을 포함할 수 있다.
제1전극층(22)을 덮도록 제2전극층(24)을 형성하는 것은 다양한 방법을 통해 이루어질 수 있는데, 예컨대 전자빔 리소그래피법을 이용해 형성할 수 있다. 구체적으로, 스핀코팅법 등으로 폴리메틸메타크릴레이트(PMMA; polymethylmethacrylate)로 제1전극층(22), 제1막(20) 및 지지체(10)를 덮는 마스크막을 형성한 후, 제2전극층(24)이 형성될 부분에 대응하는 PMMA막의 부분에 100uC/cm2 내지 200uC/cm2의 전자빔을 조사하게 되면 현상액에 의해 PMMA막의 전자빔이 조사된 부분이 제거된다. 전자빔 조사 시, 예컨대 30keV의 빔 에너지와 100uC/cm2의 이온주입량(도즈, dose)의 20pA 전류의 전자빔을 이용할 수 있으며, PMMA막의 전자빔이 조사된 부분의 제거를 위한 현상액으로는 헥실 아세테이트(Hexyl Acetate) 등과 같은 유기용매를 이용할 수 있다.
이와 같이 패터닝된 PMMA막을 마스크로 이용하여, 제1전극층(22), 제1막(20) 및 지지체(10)의 PMMA막에 의해 덮이지 않은 부분에 증착법 등을 통해 제2전극층(24)을 형성하고 PMMA막을 제거하면, 도 3에 도시된 것과 같이 제1전극층(22)을 덮으면서 제1막(20) 외측으로 연장되어 지지체(10)에 컨택하는 제2전극층(24)이 형성되도록 할 수 있다. 물론 PMMA막 상에도 제2전극층 형성용 물질이 잔존할 수 있지만, PMMA막을 제거할 시 PMMA막과 함께 제거된다. PMMA막의 제거는 통상적인 박리액을 이용해 이루어질 수 있는데, 예컨대 아세톤이나 클로로포름을 이용해 제거할 수 있다. 또한, PMMA 외에 포토리지스트 물질을 이용하여 제2전극층(24)을 형성할 수도 있다.
필요에 따라, 제2전극층(24)을 형성하기에 앞서 제1보조전극층을 형성하는 과정을 먼저 거칠 수도 있다. 예컨대 전술한 것과 같이 팔라듐, 크롬 또는 티탄을 이용하여 제1전극층(22)을 형성할 경우, 제1전극층(22)의 (+z 방향) 상면이 쉽게 산화될 수 있다. 이 경우 제1전극층(22)과 제2전극층(24) 사이에 산화막이 존재하게 되어, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 높아질 수 있다. 따라서 이를 방지하기 위해, 제1전극층(22)을 형성한 직후 제1보조전극층을 제1전극층(22) 상에 형성함으로써, 제1전극층(22)의 상면의 산화를 방지할 수 있다. 이 경우 제2전극층(24)을 형성하는 것은 제1보조전극층을 덮으면서 제1막(20) 외측으로 연장되어 지지체(10)와 컨택하도록 제2전극층(24)을 형성하는 것으로 이해될 수 있다. 제1보조전극층은 예컨대 30nm 두께로 형성할 수 있다.
예컨대 제1전극층(22)을 전술한 것과 같이 PMMA나 포토리지스트로 마스크를 형성한 후 제1전극물질을 증착하여 제1전극층(22)을 형성할 경우, 그 마스크를 제거하지 않고 제1전극물질을 증착한 직후 제1보조전극물질을 증착하고, 이후 마스크를 제거할 수 있다. 이에 따라 형성되는 제1보조전극층은 그 가장자리가 제1전극층(22)의 가장자리와 동일하게 된다. 이 경우 제1전극층(22)이 형성된 직후 제1보조전극층이 형성되기에, 제1전극층(22) 표면의 산화를 효과적으로 방지하거나 최소화할 수 있다. 제1보조전극층 형성용의 제1보조전극물질은 금, 은 또는 니켈을 포함할 수 있다. 특히 제1보조전극층을 제2전극층(24) 형성용 물질인 제2전극물질과 동일한 물질로 형성할 경우, 제1보조전극층과 제2전극층(24) 사이에는 전위장벽이 존재하지 않아 컨택저항이 매우 낮아지도록 할 수 있다.
이후, 도 4에 도시된 것과 같이 제1막(20)을 덮도록 제2막(30)을 형성한다. 이와 같은 제2막(30)은 예컨대 스핀코팅법으로 형성할 수 있다. 이러한 제2막(30)은 제1막(20)과 결합되어, 제1막(20)의 전사(transfer)에 이용될 수 있다.
제2막(30)을 형성한 후에는 도 5에 도시된 것과 같이 제1막(20)과 제2막(30)을 지지체(10)로부터 분리할 수 있다. 제1막(20)과 제2막(30)을 지지체(10)로부터 분리하는 것은 다양한 방법을 통해 이루어질 수 있는데, 예컨대 지지체(10)가 산화 실리콘 또는 실리콘을 포함할 경우, 산화 실리콘 또는 실리콘을 용해시킬 수 있는 액체에 지지체(10)를 침지하여 제1막(20)과 제2막(30)을 지지체(10)로부터 분리할 수 있다. 그러한 액체로는 수산화칼륨 수용액, 수산화나트륨 수용액 또는 불산 수용액일 수 있다. 그러한 액체에 지지체(10)를 침지시킬 경우, 제1막(20) 및 제2막(30)이 형성된 상태로 지지체(10)를 해당 액체에 침지시킴으로써, 제1막(20)과 제2막(30)이 지지체(10)로부터 분리되도록 할 수 있다.
이때 산화 실리콘 또는 실리콘을 포함하는 지지체(10)를, 산화 실리콘 또는 실리콘을 용해시킬 수 있는 액체에 침지할 시, 지지체(10)가 모두 완전히 용해되는 것만은 아니다. 예컨대 지지체(10)의 측면에서 지지체(10)와 제2막(30) 사이의 계면으로 액체가 침투하면서, 제2막(30)이 지지체(10)로부터 서서히 분리될 수도 있다.
제1막(20)은 제2막(30)의 (-z 방향) 하면에 고정된 상태가 되어 제2막(30)과 함께 지지체(10)로부터 분리될 수 있다. 물론 필요에 따라 지지체(10)로부터 분리된 제1막(20)과 제2막(30)을 초순수에 침치하여 제1막(20)이나 제2막(30)에 잔존하는 수산화칼륨 수용액 등의 용액을 제거하는 등의 세정단계를 거칠 수도 있다. 이와 같이 분리된 제1막(20)과 제2막(30)의 경우, 제2막(30)의 (-z 방향) 하면에 복수개의 홈들이 형성되어 있고 이 홈들 내에 제1막(20)들이 위치한 것으로 이해될 수 있다.
제1막(20)과 제2막(30)을 지지체(10)로부터 분리할 시, 지지체(10)와 접촉하고 있는 제2전극층(24) 역시 지지체(10)로부터 분리된다. 이때 전술한 바와 같이 제2전극층(24)이 포함하는 제2전극물질의 지지체(10)와의 접합력이 낮기에, 제2전극층(24)이나 제1막(20) 등에 찢어지는 등의 손상이 발생하는 일 없이 제2전극층(24)이나 제1막(20) 등이 지지체(10)로부터 분리될 수 있다.
제1막(20) 및 제2막(30)을 지지체(10)로부터 분리한 후, 도 6에 도시된 것과 같이 제1막(20)과 제2막(30)을 트렌치(40a)가 형성된 기판(40)에 대해 정렬한다. 이때, 제1막(20)이 기판(40)의 트렌치(40a)를 가로질러 기판(40)에 대응하도록 위치시킬 수 있다. 이는 후술하는 것과 같이 제2막(30)의 적어도 일부를 제거하더라도 제1막(20)이 기판(40)의 트렌치(40a) 상부에 떠 있는 상태가 되도록 하기 위함이다. 그리고 제1막(20)과 제2막(30)을 기판(40)에 대해 정렬할 시, 제1막(20)에 전기적으로 연결된 제2전극층(24)이 기판(40) 상의 제3전극층(42)에 대응하도록 위치시킬 수 있다. 도 6에서는 기판(40)의 (+z 방향) 상면에 위치한 제3전극층(42)이 아일랜드 형상을 갖는 것으로 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제3전극층(42)은 기판(40)의 상면에 형성된 배선의 일부일 수 있다. 이러한 제3전극층(42)은 제2전극층(24)과 동일 물질로 형성된 것일 수 있다. 이는 추후 제3전극층(42)이 제2전극층(24)과 접촉하게 될 시 컨택저항이 낮아지도록 하기 위함이다. 또는, 제2전극층(24)과 동일 물질로 기판(40)의 상면에 형성된 제3전극층(42)이, 역시 기판(40)의 상면에 형성된 배선에 전기적으로 연결되도록 할 수도 있다.
이와 같이 제1막(20)과 제2막(30)을 트렌치(40a)가 형성된 기판(40)에 대해 정렬한 후, 도 7에 도시된 것과 같이 제2막(30)을 기판(40)에 부착한다. 여기서 제2막(30)을 기판(40)에 부착한다고 함은, 제2막(30)과 기판(40) 사이에 접착제 등을 추가하는 것이 아니라, 제2막(30)과 기판(40)이 상호 면접촉하도록 위치시킨다는 것으로 이해될 수 있다. 물론 제2막(30)과 기판(40) 사이의 반데르발스 힘 등에 의해 제2막(30)과 기판(40)이 서로 약하게나마 접착되도록 할 수도 있다.
제2막(30)을 기판(40)에 부착함에 따라, x축 방향으로 연장된 제1막(20)은 기판(40)의 트렌치(40a)를 가로지르게 된다. 이에 따라 제1막(20)의 중앙부를 포함한 일부는 기판(40)의 트렌치(40a) 상에 떠 있게 되고, 제1막(20)의 양단은 기판(40)의 (+z 방향) 상면에 컨택하게 된다. 즉, 제1막(20)만을 고려하게 되면, 제1막(20)은 마치 다리처럼 기판(40)의 트렌치(40a)를 가로지르는 것과 같이 배치된다. 그리고 제2막(30)을 기판(40)에 부착함에 따라, 제2전극층(24)이 기판(40) 상의 제3전극층(42)에 컨택하게 된다.
이후, 도 8에 도시된 것과 같이 제2막(30)을 제거하게 된다. 제2막(30)의 제거는 통상적인 박리액을 이용해 이루어질 수 있는데, 예컨대 아세톤이나 클로로포름을 이용해 폴리메틸메타크릴레이트로 형성된 제2막(30)을 제거할 수 있다. 이에 따라 도 8에 도시된 것과 같이 기판(40)의 트렌치(40a)를 가로지르는 제1막(20)이 기판(40)의 상면에 배치된 전자장치를 제조할 수 있다.
이와 같은 본 실시예에 따른 전자장치 제조방법에 따르면, 도 8에 도시된 것과 같은 전자장치에 있어서 각종 층들이나 막들 사이에 있어서 컨택저항이 최소화되도록 할 수 있다.
구체적으로, 제1전극층(22)을 형성할 시 제1전극층(22)과 제1막(20)과의 사이에서 컨택저항이 작은 물질로 제1전극층(22)을 형성하기에, 제1막(20)과 제1전극층(22) 사이의 컨택저항을 낮게 유지할 수 있다. 그리고 제1전극층(22)과 제2전극층(24)은 기본적으로 전극층이라는 공통적인 물성을 갖기에, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 특히 제1전극층(22)과 제2전극층(24)이 모두 금속으로 형성되도록 할 경우, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 필요할 경우 전술한 것과 같이 제1전극층(22)과 제2전극층(24) 사이에 제1보조전극층이 개재되도록 하여, 제1전극층(22)의 상면의 산화를 방지하여 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮은 상태가 되도록 할 수 있다. 그리고 제2전극층(24)과 제3전극층(42)은 기본적으로 전극층이라는 공통적인 물성을 갖기에, 제2전극층(24)과 제3전극층(42) 사이의 컨택저항이 낮도록 할 수 있다. 특히 제2전극층(24)과 제3전극층(42)이 모두 금속으로 형성되도록 하거나 나아가 동일 물질로 형성되도록 할 경우, 제2전극층(24)과 제3전극층(42) 사이의 컨택저항이 낮도록 할 수 있다. 이와 같은 상호관계를 가짐에 따라, 결과적으로 제1막(20)과 제3전극층(42) 사이의 최종적인 컨택저항이 매우 낮도록 함으로써, 전기에너지 효율이 높은 전자장치를 구현할 수 있다.
만일 제1전극층(22)을 형성하지 않고 제2전극층(24)만을 형성한 상태에서 제1막(20) 등을 기판(40) 상으로 전사하는 것을 고려할 수도 있다. 그러나 제2전극층(24)이 지지체(10)와의 접합력이 낮아야 한다는 요건을 만족시켜야 하기 때문에, 제2전극층(24)과 제1막(20) 사이의 컨택저항이 낮은 물질을 선택하여 제2전극층(24)을 형성할 수 없게 된다는 문제점이 발생한다. 그러나 본 실시예에 따른 전자장치 제조방법의 경우, 그러한 문제점의 발생을 방지할 수 있다.
도 8에 도시된 것과 같은 전자장치는 다양한 분야에 이용될 수 있다. 예컨대 제1막(20)이 그래핀으로 형성된 경우, 제1막(20)은 도전성이 우수하면서도 (+z 방향으로의) 두께가 대략 500nm 이하로 매우 얇기에, 도 8에 도시된 것과 같은 전자장치는 매우 민감한 RF 수신장치로 이용될 수 있다.
한편, 도면들에서는 기판(40)이 트렌치(40a)를 갖는 것으로 도시하고 있지만, 기판(40)이 트렌치(40a)를 갖지 않는 경우에도 본 발명이 적용될 수 있음은 물론이다.
지금까지는 제1막(20)이 그래핀으로 형성되는 경우에 대해 주로 설명하였지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제1막(20)은 그래핀 외에도, 유기반도체물질, 탄소나노튜브 또는 전이금속 칼코겐화물(transition metal dichalcogenide)을 포함할 수 있다. 전이금속 칼코겐화물로는 예컨대 WS2, WSe2, WTe2, MoS2, MoTe2 등을 들 수 있다. 제2막(30)의 경우에도 본 발명은 폴리메틸메타크릴레이트로 형성되는 경우에 한정되지 않으며, 제2막(30)이 싸이토프(CYTOP), 에틸락테이트(ethyl lactate), 폴리프로필렌카보네이트(PPC; poly propylene carbonate) 또는 폴리(알파클로로아크릴레이트-코-알파메틸스티렌)(ZEP; poly(α-chloroacrylate-co-α-methyl styrene))를 포함할 수 있다.
예컨대 제1막(20)이 펜타센과 같은 유기반도체물질로 형성될 경우, 이러한 유기반도체물질과 소스전극이나 드레인전극과 같은 전극 사이의 접촉저항을 낮출 필요가 있다. 따라서 상술한 것과 같이 제1막(20)이 제1전극층(22)을 통해 제2전극층(24) 및 제3전극층(42)에 전기적으로 연결되도록 함으로써, 컨택저항을 낮춰 효율 높은 유기박막트랜지스터를 구현할 수 있다. 이 경우, 도 8에 도시된 것과 같은 전자장치는 유기박막트랜지스터의 일부로 이해될 수도 있다.
이러한 유기반도체막으로 형성된 제1막(20)을 기판(40) 상에 전사할 시에는, 싸이토프(CYTOP, 일본 아사히 글래스 사의 비정질 불소고분자(amorphous fluoropolymer) 제품)로 형성된 제2막(30)을 이용할 수 있다. 특히 싸이토프로 형성된 제2막(30)의 경우 아세톤이나 클로로포름과 같은 유기용매에 반응하지 않기에, 유기반도체물질로 형성된 제1막(20)이 손상되는 것을 효과적으로 방지할 수 있다.
지금까지는 전자장치 제조방법에 대해 설명하였지만 본 발명이 이에 한정되는 것은 아니다. 예컨대 이와 같은 제조방법으로 제조된 전자장치 역시 본 발명의 범위에 속한다고 할 수 있다.
본 발명의 일 실시예에 따른 전자장치는, 도 8에 도시된 것과 같이, 기판(40), 제3전극층(42), 제1막(20), 제1전극층(22) 및 제2전극층(24)을 구비할 수 있다.
기판(40)은 다양한 물질로 형성된 것일 수 있는데, 예컨대 글라스 기판이거나, 폴리이미드 등과 같은 수지로 형성된 플라스틱 기판일 수도 있다. 제3전극층(42)은 기판(40) 상에 배치될 수 있다. 이 제3전극층(42)은 도 8에 도시된 것과 같이 기판(40)의 (+z 방향) 상면에 위치하며 아일랜드 형상을 갖는 것으로 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제3전극층(42)은 기판(40)의 상면에 형성된 배선의 일부일 수 있다.
제1막(20)은 기판(40) 상에 위치하는데, 구체적으로 제3전극층(42) 상에 위치할 수 있다. 이때 제1막(20)은 제3전극층(42)의 (+z 방향) 상면을 모두 덮는 것이 아니라 제3전극층(42)의 상면의 적어도 일부가 노출되도록 제3전극층(42) 상에 위치한다. 이러한 제1막(20)은 유기반도체물질, 그래핀, 탄소나노튜브 또는 전이금속 칼코겐화물(transition metal dichalcogenide)을 포함할 수 있다. 전이금속 칼코겐화물로는 예컨대 WS2, WSe2, WTe2, MoS2, MoTe2 등을 들 수 있다.
제1전극층(22)은 제1막(20) 상에 위치한다. 이때 제1전극층(22)의 가장자리는 제1막(20) 내에 위치한다. 이러한 제1전극층(22)은 제1막(20)과의 컨택저항이 낮은 물질로 형성될 수 있는데, 제1전극층(22)은 예컨대 팔라듐, 크롬 또는 티탄을 포함할 수 있다.
제2전극층(24)은 제1전극층(22)을 덮으면서 제1막(20) 외측으로 연장되어 제3전극층(42)의 제1막(20) 외측으로 노출된 부분에 컨택한다. 제2전극층(24)은 제1전극층(22)과 상이한 물질로 형성되더라도, 제1전극층(22)과 제2전극층(24)은 기본적으로 전극층이라는 공통적인 물성을 갖기에, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 특히 제1전극층(22)과 제2전극층(24)이 모두 금속으로 형성되도록 할 경우, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 전술한 것과 같이 제1막(20)과 제1전극층(22) 사이의 컨택저항이 낮은 상태에서 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 함으로써, 결과적으로 제1막(20)에서 제2전극층(24)에 이르기까지의 저항이 낮게 유지되도록 할 수 있다.
한편, 제조 과정에서 제2전극층(24)이 지지체(10, 도 3 또는 도 4 참조)로부터 용이하게 분리되도록 하기 위해, 제2전극층(24)은 지지체와의 접합력이 낮은 물질로 형성될 수 있다. 그러한 제2전극층(24) 형성용 물질로는 금, 은 또는 니켈을 들 수 있다. 물론 제2전극층(24)과 제3전극층(42)이 동일한 물질을 포함하도록 함으로써, 제2전극층(24)과 제3전극층(42) 사이의 컨택저항을 획기적으로 낮출 수 있다.
한편, 필요에 따라 제1전극층(22)의 가장자리와 동일한 가장자리를 갖는 제1보조전극층(미도시)이 제1전극층(22)과 제2전극층(24) 사이에 개재되도록 할 수 있다. 이는 제1막(20)과의 컨택저항이 낮은 물질로 형성된 제1전극층(22)의 경우 전술한 것과 같이 팔라듐, 크롬 또는 티탄을 포함할 수 있는바, 제조과정에서 이러한 제1전극층(22)의 (+z 방향) 상면이 쉽게 산화될 수 있기 때문이다. 따라서 이를 방지하기 위해, 제1전극층(22)을 형성한 직후 제1보조전극층을 형성함으로써, 산화막 생성을 방지할 수 있다. 그러한 제1보조전극층은 금, 은 또는 니켈을 포함할 수 있다. 특히 제1보조전극층을 제2전극층(24) 형성용 물질인 제2전극물질과 동일한 물질로 형성할 경우, 제1보조전극층과 제2전극층(24) 사이에는 전위장벽이 존재하지 않아 컨택저항이 매우 낮아지도록 할 수 있다.
이와 같은 본 실시예에 따른 전자장치의 경우, 각종 층들이나 막들 사이에 있어서 컨택저항이 최소화되도록 할 수 있다. 구체적으로, 제1전극층(22)과 제1막(20)과의 사이에서 컨택저항이 작은 물질로 제1전극층(22)을 형성하기에, 제1막(20)과 제1전극층(22) 사이의 컨택저항을 낮게 유지할 수 있다. 그리고 제1전극층(22)과 제2전극층(24)은 기본적으로 전극층이라는 공통적인 물성을 갖기에, 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮도록 할 수 있다. 필요할 경우 전술한 것과 같이 제1전극층(22)과 제2전극층(24) 사이에 제1보조전극층이 개재되도록 하여, 제1전극층(22)의 상면의 산화를 방지하여 제1전극층(22)과 제2전극층(24) 사이의 컨택저항이 낮은 상태가 되도록 할 수 있다. 그리고 제2전극층(24)과 제3전극층(42)은 기본적으로 전극층이라는 공통적인 물성을 갖기에, 제2전극층(24)과 제3전극층(42) 사이의 컨택저항이 낮도록 할 수 있다. 특히 제2전극층(24)과 제3전극층(42)이 모두 금속으로 형성되도록 하거나 나아가 동일 물질로 형성되도록 할 경우, 제2전극층(24)과 제3전극층(42) 사이의 컨택저항이 낮도록 할 수 있다. 이와 같은 상호관계를 가짐에 따라, 결과적으로 제1막(20)과 제3전극층(42) 사이의 최종적인 컨택저항이 매우 낮도록 함으로써, 전기에너지 효율이 높은 전자장치를 구현할 수 있다.
도 8에 도시된 본 실시예에 따른 전자장치는 다양한 분야에 이용될 수 있다. 예컨대 제1막(20)이 그래핀을 포함할 경우, 제1막(20)은 도전성이 우수하면서도 (+z 방향으로의) 두께가 대략 500nm 이하로 매우 얇기에, 본 실시예에 따른 전자장치는 매우 민감한 RF 수신장치로 이용될 수 있다.
또는, 예컨대 제1막(20)이 펜타센과 같은 유기반도체물질로 형성될 경우, 이러한 유기반도체물질과 소스전극이나 드레인전극과 같은 전극 사이의 접촉저항을 낮출 필요가 있다. 따라서 상술한 것과 같이 제1막(20)이 제1전극층(22)을 통해 제2전극층(24) 및 제3전극층(42)에 전기적으로 연결되도록 함으로써, 컨택저항을 낮춰 효율 높은 유기박막트랜지스터를 구현할 수 있다. 이 경우, 본 실시예에 따른 전자장치는 유기박막트랜지스터의 일부로 이해될 수도 있다.
한편, 도면들에서는 기판(40)이 트렌치(40a)를 갖는 것으로 도시하고 있지만, 기판(40)이 트렌치(40a)를 갖지 않는 경우에도 본 발명이 적용될 수 있음은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 지지체 20: 제1막
22: 제1전극층 24: 제2전극층
30: 제2막 40: 기판
40a: 트렌치 42: 제3전극층
22: 제1전극층 24: 제2전극층
30: 제2막 40: 기판
40a: 트렌치 42: 제3전극층
Claims (20)
- 지지체 상에 제1막을 준비하는 단계;
모든 가장자리 제1막 내에 위치하도록 제1막 상에 제1전극층을 형성하는 단계;
제1전극층을 덮으면서 제1막 외측으로 연장되어 지지체와 컨택하도록 제2전극층을 형성하는 단계;
제1막을 덮도록 제2막을 형성하는 단계;
제1막과 제2막을 기판 상에 위치시키는 단계; 및
제2막을 제거하는 단계;
를 포함하며,
상기 제2전극층을 형성하는 단계에서 사용하는 제2전극물질과 지지체 사이의 접합력은 상기 제1전극층을 형성하는 단계에서 사용하는 제1전극물질과 지지체 사이의 접합력보다 약한, 전자장치 제조방법. - 삭제
- 삭제
- 제1항에 있어서,
제1전극층 상에 제1전극층의 가장자리와 동일한 가장자리를 갖는 제1보조전극층을 형성하는 단계를 더 포함하고, 상기 제2전극층을 형성하는 단계는, 제1보조전극층을 덮으면서 제1막 외측으로 연장되는 제2전극층을 형성하는 단계인, 전자장치 제조방법. - 제4항에 있어서,
제1보조전극층과 제2전극층은 동일 물질로 형성된, 전자장치 제조방법. - 삭제
- 제1항에 있어서,
제1전극물질은 팔라듐, 크롬 또는 티탄을 포함하고, 제2전극물질은 금, 은 또는 니켈을 포함하는, 전자장치 제조방법. - 제1항에 있어서,
상기 제2막을 형성하는 단계와 상기 제1막과 제2막을 기판 상에 위치시키는 단계 사이에, 제1막과 제2막을 지지체로부터 분리하는 단계를 더 포함하는, 전자장치 제조방법. - 제8항에 있어서,
상기 제1막과 제2막을 기판 상에 위치시키는 단계는, 제2전극층이 기판 상의 제3전극층에 대응하도록 위치시키는 단계인, 전자장치 제조방법. - 제8항에 있어서,
상기 제1막과 제2막을 기판 상에 위치시키는 단계는, 제2전극층이 기판 상의 제3전극층에 컨택하도록 위치시키는 단계인, 전자장치 제조방법. - 제9항 또는 제10항에 있어서,
제3전극층은 제2전극층과 동일 물질로 형성된, 전자장치 제조방법. - 제1항에 있어서,
제1막은 유기반도체물질, 그래핀, 탄소나노튜브 또는 전이금속 칼코겐화물(transition metal dichalcogenide)을 포함하는, 전자장치 제조방법. - 제1항에 있어서,
제2막은 폴리메틸메타크릴레이트(PMMA; polymethylmethacrylate), 싸이토프(CYTOP), 에틸락테이트(ethyl lactate), 폴리프로필렌카보네이트(PPC; poly propylene carbonate) 또는 폴리(알파클로로아크릴레이트-코-알파메틸스티렌)(ZEP; poly(α-chloroacrylate-co-α-methyl styrene))을 포함하는, 전자장치 제조방법. - 기판;
상기 기판 상에 배치된 제3전극층;
일단이 상기 제3전극층 상에 위치하되 상기 제3전극층의 상면의 일부가 노출되도록 상기 제3전극층 상에 위치하는 제1막;
모든 가장자리가 상기 제1막 내에 위치하도록 상기 제1막 상에 위치한 제1전극층; 및
상기 제1전극층을 덮으면서 제1막 외측으로 연장되어 상기 제3전극층의 상기 제1막 외측으로 노출된 부분에 컨택하는 제2전극층;
을 구비하는, 전자장치. - 삭제
- 제14항에 있어서,
상기 제1전극층과 상기 제2전극층 사이에 개재되며 상기 제1전극층의 가장자리와 동일한 가장자리를 갖는 제1보조전극층을 더 구비하는, 전자장치. - 제16항에 있어서,
상기 제1보조전극층과 상기 제2전극층은 동일 물질을 포함하는, 전자장치. - 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,
제1전극층은 팔라듐, 크롬 또는 티탄을 포함하고, 상기 제2전극층은 금, 은 또는 니켈을 포함하는, 전자장치. - 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,
상기 제3전극층과 상기 제2전극층은 동일 물질을 포함하는, 전자장치. - 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,
상기 제1막은 유기반도체물질, 그래핀, 탄소나노튜브 또는 전이금속 칼코겐화물(transition metal dichalcogenide)을 포함하는, 전자장치.
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| KR1020150098416A KR101706753B1 (ko) | 2015-07-10 | 2015-07-10 | 전자장치 제조방법 및 이를 이용해 제조된 전자장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150098416A KR101706753B1 (ko) | 2015-07-10 | 2015-07-10 | 전자장치 제조방법 및 이를 이용해 제조된 전자장치 |
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| KR20170006948A KR20170006948A (ko) | 2017-01-18 |
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-
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