KR101703657B1 - 전계 강화 터널 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 추가적인 전계를 이용하여 터널 전계 효과 트랜지스터의 구동 전류를 증가시킬 수 있고 서브-스레숄드 슬로프를 개선할 수 있는 전계 강화 터널 전계 효과 트랜지스터에 관한 것이다.
제1 게이트 전극; 상기 제1 게이트의 일측에 구비되는 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역; 상기 채널 영역의 하부 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 하부까지 연장되는 소스 영역; 상기 채널 영역의 상부에 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상면보다 높은 위치에 구비되는 드레인 영역; 상기 드레인 영역을 제외한 부분인, 상기 채널 영역의 노출된 부분과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 전면 및 후면과, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 구비된 상기 소스 영역의 노출된 부분을 도포하는 전계 강화막; 및 상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면 및 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면에 구비되는 게이트 절연막;을 포함하는 전계 강화 터널 전계 효과 트랜지스터가 제공된다.
제1 게이트 전극; 상기 제1 게이트의 일측에 구비되는 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역; 상기 채널 영역의 하부 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 하부까지 연장되는 소스 영역; 상기 채널 영역의 상부에 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상면보다 높은 위치에 구비되는 드레인 영역; 상기 드레인 영역을 제외한 부분인, 상기 채널 영역의 노출된 부분과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 전면 및 후면과, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 구비된 상기 소스 영역의 노출된 부분을 도포하는 전계 강화막; 및 상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면 및 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면에 구비되는 게이트 절연막;을 포함하는 전계 강화 터널 전계 효과 트랜지스터가 제공된다.
Description
본 발명은 전계 강화 터널 전계 효과 트랜지스터에 관한 것으로, 더욱 구체적으로는 추가적인 전계를 이용하여 터널 전계 효과 트랜지스터의 구동 전류를 증가시킬 수 있고 서브-스레숄드 슬로프(sub-threshold slope)를 개선할 수 있는 전계 강화 터널 전계 효과 트랜지스터에 관한 것이다.
반도체 소자 설계 기술 및 공정 기술의 발전에 따라서, 반도체 칩 내부에 배치되는 트랜지스터의 개수는 급격히 증가하고 있다. 예컨대 최근 듀얼 코어 이상의 마이크로프로세서에는 칩 당 10억개 이상의 다수의 트랜지스터가 배치된다.
다양한 트랜지스터 중에서 특히 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은 현재 가장 많이 사용되고 있는 반도체 소자이다.
MOSFET은 실리콘 기판 위에 소스, 드레인 및 게이트의 3개의 단자가 배치되는 구성을 가진다. 게이트에 인가되는 전압으로 인하여 발생되는 전기장에 의해서 전류를 흐르게 하는 캐리어가 이동할 수 있는 채널 또는 반전층을 형성하는 것에 의해서 MOSFET은 동작한다.
한편 차세대 반도체 소자 구조로서 예컨대 멀티게이트 형태인 FinFET 등의 3차원 구조 트랜지스터가 제시되고 있다. FinFET은 기존 MOSFET과는 달리 3차원 구조를 가지는 복수 개의 게이트를 사용하며, 이에 따라 숏채널 효과(short-channel effect)를 억제할 수 있다. 또한 숏채널 효과에 대한 염려없이 상대적으로 낮은 수준의 불순물을 채널 영역에 주입하기 때문에, FinFET 등의 3차원 구조 트랜지스터는 문턱 전압 변화를 상당히 감소시킬 수 있다고 알려져 있다.
그러나 FinFET은 300K에서 60mv/decade의 서브-스레숄드 슬로프를 가지는 물리적인 한계를 가지고 있다. 즉 반도체 소자의 집적도 증가와 빨라진 동작 속도에 따라서 전력 소모가 급격하게 증가되나, FinFET은 서브-스레숄드 슬로프의 한계로 인하여 저전력 반도체 소자를 적용시켜야 하는 모바일 어플리케이션 등에는 적합하지 않다.
이를 개선하기 위해서 특히 서브-스레숄드 슬로프의 물리적 한계를 극복할 수 있는 터널 전계 효과 트랜지스터가 주목받고 있다. 예컨대 인텔 코포레이션에 의해서 출원되고 2015년 1월 22일자로 한국등록특허 제10-1487634호(특허문헌 1)는 종래 기술에 따른 터널 전계 효과 트랜지스터를 개시하고 있다.
터널 전계 효과 트랜지스터는 특히 전력 공급 전압(VDD)을 0.5V 또는 그 이하로 할 수 있다는 장점이 있다. 그러나 종래의 MOSFET이나 FinFET 등과는 다르게, 터널 전계 효과 트랜지스터는 온스테이트(on-state)에서의 구동 전류가 낮다는 단점을 가진다.
본 발명의 목적은 추가적인 전계를 이용하여 터널 전계 효과 트랜지스터의 구동 전류를 증가시킬 수 있고 서브-스레숄드 슬로프를 개선할 수 있는 전계 강화 터널 전계 효과 트랜지스터를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 게이트 전극; 상기 제1 게이트의 일측에 구비되는 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역; 상기 채널 영역의 하부 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 하부까지 연장되는 소스 영역; 상기 채널 영역의 상부에 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상면보다 높은 위치에 구비되는 드레인 영역; 상기 드레인 영역을 제외한 부분인, 상기 채널 영역의 노출된 부분과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 전면 및 후면과, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 구비된 상기 소스 영역의 노출된 부분을 도포하는 전계 강화막; 및 상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면 및 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면에 구비되는 게이트 절연막;을 포함하는 전계 강화 터널 전계 효과 트랜지스터를 제공한다.
본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 소스 영역은 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상기 하부의 양 측면까지 연장되어 배치될 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 게이트 절연막은 상기 드레인 영역 중 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 대향하는 부분까지 연장될 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 소스 영역이 배치되는 기판;을 더 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판, III-V족 화합물을 포함하는 기판, SOI(Silicon-on-insulator) 기판, GOI(Germanium-on-insulator) 기판 및 SGOI(Silicon-Germanium-on-insulator) 기판 중 어느 하나일 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 소스 영역은 n-타입 불순물 및 p-타입 불순물 중 어느 하나로 도핑되고, 상기 드레인 영역은 상기 n-타입 불순물 및 상기 p-타입 불순물 중 상기 소스 영역에 도핑된 불순물과는 다른 타입의 불순물로 도핑될 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고, 상기 n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것일 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고, 상기 p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것일 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서,상기 소스 영역은 게르마늄 및 실리콘 중 어느 하나를 포함하는 것이고, 상기 드레인 영역은 상기 게르마늄 및 상기 실리콘 중 상기 소스 영역에 포함된 물질과 같거나 또는 다른 물질을 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 채널 영역은 상기 게르마늄 및 상기 실리콘 중 상기 드레인 영역에 포함된 물질을 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 채널 영역은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb), 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중에서 적어도 하나를 포함하는 불순물로 도핑되고, 상기 불순물의 도핑 농도는 1×1015/cm3 내지 1×1016/cm3인 것일 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 상기 n-타입 불순물 및 상기 p-타입 불순물 중 상기 드레인 영역에 도핑된 불순물과 동일한 타입의 불순물로 도핑된 폴리실리콘을 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 폴리실리콘에 도핑된 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것일 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 게이트 절연막은 SiO2, Si3N4, Al2O3, HfO2 및 ZrO2 중에서 적어도 어느 하나를 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 전계 강화막은 하이-k(high-k) 물질을 포함할 수 있다.
또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 상기 전계 강화막은 SiO2, Si3N4, HfO2, ZrO2, La2O3, Al2O3 및 TiO2 중에서 적어도 하나를 포함할 수 있다.
본 발명에 따르면 추가적인 전계를 이용하여 터널 전계 효과 트랜지스터의 구동 전류를 증가시킬 수 있고 서브-스레숄드 슬로프를 개선할 수 있는 전계 강화 터널 전계 효과 트랜지스터를 제공할 수 있다.
도 1은 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면.
도 2는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면으로서, 도 1의 전계 강화 터널 전계 효과 트랜지스터의 A-A선 단면도.
도 3은 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막에 사용되는 물질에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 곡선을 나타내는 도면.
도 4는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막에 사용되는 물질에 따른 VGS(게이트 소스 전압)와 서브-스레숄드 슬로프(SS) 곡선을 나타내는 도면.
도 5는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막에 사용되는 물질의 k값에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 곡선을 나타내는 도면.
도 2는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면으로서, 도 1의 전계 강화 터널 전계 효과 트랜지스터의 A-A선 단면도.
도 3은 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막에 사용되는 물질에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 곡선을 나타내는 도면.
도 4는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막에 사용되는 물질에 따른 VGS(게이트 소스 전압)와 서브-스레숄드 슬로프(SS) 곡선을 나타내는 도면.
도 5는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막에 사용되는 물질의 k값에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 곡선을 나타내는 도면.
이하, 본 발명의 전계 강화 터널 전계 효과 트랜지스터의 실시예를 첨부한 도면을 참조로 보다 구체적으로 설명한다.
도 1은 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면이다. 또한 도 2는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면으로서, 도 1의 전계 강화 터널 전계 효과 트랜지스터의 A-A선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터는, 제1 게이트 전극(110)과, 제2 게이트 전극(120)과, 채널 영역(130)과, 소스 영역(140)과, 드레인 영역(150)과, 전계 강화막(160)과, 게이트 절연막(170)을 포함한다. 또한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터는 기판(180)을 더 포함할 수 있다.
제1 게이트 전극(110)과 제2 게이트 전극(120)은 도 1에 도시되듯이 소스 영역(140) 상에 이격하여 배치된다. 구체적으로 제2 게이트 전극(120)은 제1 게이트 전극(110)의 일측에 구비된다.
제1 게이트 전극(110) 및 제2 게이트 전극(120) 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함할 수 있다. 바람직하게는 제1 게이트 전극(110) 및 제2 게이트 전극(120)은 동일한 물질을 이용하여 제조될 수 있다.
채널 영역(130)은 제1 게이트 전극(110)과 제2 게이트 전극(120)의 사이에 구비된다.
소스 영역(140)은 채널 영역(130)의 하부 및 제1 게이트 전극(110)과 제2 게이트 전극(120)의 사이에 구비되며, 소스 영역(140)은 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 하부까지 연장된다. 보다 구체적으로는 도 1 및 도 2에 도시되듯이 소스 영역(140)은 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 하부의 양 측면까지 연장되어 배치될 수 있다.
드레인 영역(150)은 채널 영역(130)의 상부에 구비된다. 도 1을 참조하면, 드레인 영역(150)은 채널 영역(130)의 상부이면서 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 상면보다 높은 위치에 구비된다.
소스 영역(140)은 게르마늄 및 실리콘 중 어느 하나를 포함하는 것이고, 드레인 영역(150)은 게르마늄 및 실리콘 중 소스 영역에 포함된 물질(140)과 같거나 또는 다른 물질을 포함한다.
예컨대 소스 영역(140)은 게르마늄을 포함하고, 드레인 영역(150)은 실리콘을 포함할 수 있다.
또한 채널 영역(130)은 드레인 영역(150)에 포함된 물질을 포함할 수 있다. 예컨대 드레인 영역(150)이 실리콘을 포함하는 경우, 채널 영역(130)은 실리콘을 포함한다.
한편 소스 영역(140)과 드레인 영역(150)과 채널 영역(130)은 불순물을 이용하여 도핑될 수 있다.
소스 영역(140)은 n-타입 불순물 및 p-타입 불순물 중 어느 하나로 도핑된다. 드레인 영역(150)은 n-타입 불순물 및 p-타입 불순물 중 소스 영역(140)에 도핑된 불순물과는 다른 타입의 불순물로 도핑된다.
예컨대 소스 영역(140)은 p-타입 불순물로 도핑되고, 드레인 영역(150)은 n-타입 불순물로 도핑될 수 있다.
n-타입 불순물은 예컨대 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고, 소스 영역(140) 또는 드레인 영역(150)에 도핑되는 n-타입 불순물의 도핑 농도는 예컨대 1×1018/cm3 내지 1×1020/cm3이다.
p-타입 불순물은 예컨대 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고, 소스 영역(140) 또는 드레인 영역(150)에 도핑되는 p-타입 불순물의 도핑 농도는 예컨대 1×1018/cm3 내지 1×1020/cm3이다.
소스 영역(140)과 드레인 영역(150)은 상기와 같이 고농도 도핑(heavily doped)된 것이다. 예컨대 소스 영역(140)은 게르마늄에 예컨대 1×1019/cm3의 도핑 농도로 p-타입 불순물로 고농도 도핑된 것이고, 드레인 영역(150)은 실리콘에 예컨대 1×1019/cm3의 도핑 농도로 n-타입 불순물로 고농도 도핑된 것이다.
한편 채널 영역(130)은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb), 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중에서 적어도 하나를 포함하는 불순물로 도핑되고, 채널 영역(130)에 도핑되는 불순물의 도핑 농도는 예컨대 1×1015/cm3 내지 1×1016/cm3이다.
소스 영역(140)과 드레인 영역(150)이 고농도 도핑된 것과는 달리, 채널 영역(130)은 실리콘에 예컨대 1×1015/cm3의 도핑 농도로 불순물이 진성 도핑(intrinsic doped)된 것이다.
제1 게이트 전극(110) 및 제2 게이트 전극(120) 중 적어도 하나는 n-타입 불순물 및 p-타입 불순물 중 드레인 영역(150)에 도핑된 불순물과 동일한 타입의 불순물로 도핑된 폴리실리콘을 포함할 수 있다.
예컨대 드레인 영역(150)이 n-타입 불순물로 도핑된 경우, 제1 게이트 전극(110) 및 제2 게이트 전극(120) 중 적어도 하나는 n-타입 불순물로 도핑된 폴리실리콘을 포함할 수 있다.
제1 게이트 전극(110) 및 제2 게이트 전극(120) 중 적어도 하나에 포함되는 폴리실리콘에 도핑된 불순물의 도핑 농도는 예컨대 1×1018/cm3 내지 1×1020/cm3이다.
바람직하게는 제1 게이트 전극(110) 및 제2 게이트 전극(120) 모두가 동일한 물질로 구성되고, 또한 보다 바람직하게는 동일한 도핑 농도를 가지는 폴리실리콘으로 구성될 수 있다.
전계 강화막(160)은 채널 영역(130)의 노출된 부분과, 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 전면 및 후면과, 제1 게이트 전극(110) 및 제2 게이트 전극(120) 사이에 구비된 소스 영역(140)의 노출된 부분을 도포한다. 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 전면 및 후면은 도 1을 기준으로 각각 식별된다.
전계 강화막(160)은 하이-k(high-k) 물질을 포함할 수 있다. 보다 구체적으로 전계 강화막(160)은 SiO2, Si3N4, HfO2, ZrO2, La2O3, Al2O3 및 TiO2 중에서 적어도 하나를 포함할 수 있다.
전계 강화막(160)을 통하여 추가적인 전계를 인가할 수 있다.
보다 구체적으로 제1 게이트 전극(110) 및 제2 게이트 전극(120)에서 방출되는 프린징 필드(fringing field)는 전계 강화막(160)을 통과하면서 전계 강화막(160)의 하부에 유도된다. 따라서 추가적인 전계, 즉 프린징 필드를 이용하여 터널 전계 효과 트랜지스터의 구동 전류를 증가시킬 수 있고 서브-스레숄드 슬로프를 개선할 수 있다.
게이트 절연막(170)은 소스 영역(140)과 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 경계면 및 상기 소스 영역과 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 경계면에 구비된다. 게이트 절연막(170)은 드레인 영역(150) 중 제1 게이트 전극(110) 및 제2 게이트 전극(120)과 대향하는 부분까지 연장될 수 있으며, 도 1 및 도 2에서는 게이트 절연막(170)이 드레인 영역(150) 중 제1 게이트 전극(110) 및 제2 게이트 전극(120)과 대향하는 부분까지 연장되는 경우를 도시한다.
게이트 절연막(170)은 예컨대 SiO2, Si3N4, Al2O3, HfO2 및 ZrO2 중에서 적어도 어느 하나를 포함할 수 있다.
한편 도 2를 참조하면 소스 영역(140)이 배치되는 기판(180)을 더 포함할 수 있다. 도 2에서는 도 1의 전계 강화 터널 전계 효과 트랜지스터의 A-A선 단면도를 나타내지만, 설명을 위하여 기판(180)을 추가로 도시하였다.
기판(180) 상에, 제1 게이트 전극(110)과, 제2 게이트 전극(120)과, 채널 영역(130)과, 소스 영역(140)과, 드레인 영역(150)과, 전계 강화막(160)과, 게이트 절연막(170)을 포함하는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터가 배치된다.
기판(180)은 예컨대 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판, III-V족 화합물을 포함하는 기판, SOI(Silicon-on-insulator) 기판, GOI(Germanium-on-insulator) 기판 및 SGOI(Silicon-Germanium-on-insulator) 기판 중에서 어느 하나일 수 있다.
도 1 및 도 2를 참조로 설명한 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터는 특히 채널 영역(130)의 노출된 부분과, 제1 게이트 전극(110) 및 제2 게이트 전극(120)의 전면 및 후면과, 제1 게이트 전극(110) 및 제2 게이트 전극(120) 사이에 구비된 소스 영역(140)의 노출된 부분을 도포하는 전계 강화막(160)을 구비하는 것이다. 즉 하이-k 물질을 포함하는 전계 강화막(160)을 구비하는 것에 의해서 프린징 필드를 통하여 구동 전류를 증가시킬 수 있다는 점이다.
종래의 경우 밴드갭이 작은 물질을 소스 영역에 사용하거나 델타 레이어(delta layer)를 이용하여 구동 전류를 증가시키는 방식을 사용한다. 그러나 밴드갭을 이용하는 방식은 물질에 맞게 제조 공정을 변경해야 하는 단점을 가진다. 또한 다양한 이종 물질을 접합해야 하므로 계면에 결함이 생기고 따라서 소자의 신뢰성을 악화시킨다는 단점이 있다.
그러나 본원 발명에 따르면, 하이-k 물질을 포함하는 전계 강화막(160)에 의해서 발생하는 추가적인 전계, 즉 프린징 필드를 통하여 구동 전류를 종래보다 6배 이상 향상시킬 수 있다는 점에서 특징이 있다. 이와 같은 특징은 제1 게이트 전극(110) 및 제2 게이트 전극(120)과 소스 영역(140)이 중첩된 영역(이하, 게이트-소스 중첩 영역으로 기재함), 보다 상세히는 도 2에 그 두께가 TSOV로 표시된 영역에 의해서 추가적인 전계를 통하여 더 강하게 에너지 대역 벤딩(energy band bending)이 발생하면서 BTBT(band-to-band tunneling) 생성률이 더 높아지고 따라서 구동 전류를 더 크게 할 수 있기 때문으로 판단된다.
한편 본원 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 동작을 시뮬레이션을 통하여 검증하였다.
도 3 내지 도 5는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터의 특성을 나타내는 도면으로서, 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터를 시뮬레이션한 결과이며, 시뮬레이션에 사용된 파라미터는 예컨대 다음 [표 1]과 같다.
| 파라미터(단위) | 값 | 설명 |
| LGate (nm) | 45 | 채널 길이 |
| EOT (nm) | 0.7 | 등가 산화막 두께(equivalent oxide thikness) |
| WGate (nm) | 30 | 채널 폭 |
| WFEHL (nm) | 5 | FEHL 길이 |
| ΦM (eV) | 4.1 | 게이트 일함수 |
| VDD (V) | 0.5 | 공급 전압 |
| NGE (cm-3) | 1×1019 | 소스/드레인의 도핑 농도 |
| TSOV (nm) | 40 | 게이트-소스 중첩 영역의 두께 |
[표 1]에서, LGate, WFEHL, WGate , TSOV는 도 2에 도시되어 있다. 또한 FEHL(field enhanced high-k layer)은 본원의 전계 강화막(160)으로서 특히 하이-k 물질을 포함하는 전계 강화막(160)을 나타낸다.
예컨대 [표 1]에 나타낸 파라미터를 이용하여, 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터를 시뮬레이션하였다. 시뮬레이션 시에는 동적 비국부 경로(dynamic nonlocal path) BTBT 모델을 이용하였다.
도 3은 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막(160)에 사용되는 물질에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 곡선을 나타낸다.
도 3을 참조하면, VGS(게이트 소스 전압)이 0.5V일 때, SiO2를 전계 강화막(160)으로 이용한 경우의 온스테이트 구동 전류(ION)는 21 μA/μm이고, HfO2를 전계 강화막(160)으로 이용한 경우의 온스테이트 구동 전류(ION)는 134μA/μm이다.
따라서 SiO2를 전계 강화막(160)으로 이용한 경우보다 HfO2를 전계 강화막(160)으로 이용한 경우에 온스테이트 구동 전류(ION)가 대략 6배 증가하는 것을 확인할 수 있다.
도 4는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막(160)에 사용되는 물질에 따른 VGS(게이트 소스 전압)와 서브-스레숄드 슬로프(SS) 곡선을 나타낸다.
도 4를 참조하면, VGS(게이트 소스 전압)이 0.5V일 때, SiO2를 전계 강화막(160)으로 이용한 경우의 서브-스레숄드 슬로프(SS)는 52 mV/dec이고, HfO2를 전계 강화막(160)으로 이용한 경우의 서브-스레숄드 슬로프(SS)는 40.1 mV/dec이다.
어느 경우이던 기존의 서브-스레숄드 슬로프의 한계인 60 mV/dec보다 더 가파른(steep) 것을 확인할 수 있지만, SiO2를 전계 강화막(160)으로 이용한 경우보다 HfO2를 전계 강화막(160)으로 이용한 경우에 서브-스레숄드 슬로프(SS)가 더 가파른 것을 확인할 수 있다. 따라서 기존의 서브-스레숄드 슬로프의 한계를 개선할 수 있다.
도 5는 본 발명에 따른 전계 강화 터널 전계 효과 트랜지스터에 있어서, 전계 강화막(160)에 사용되는 물질의 k값에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 곡선을 나타낸다.
도 5를 참조하면, VGS(게이트 소스 전압)이 0.5V일 때, k값을 22, 50 및 100으로 한 경우에 대해서 온스테이트 구동 전류(ION)는, k가 22일 때는 134 μA/μm이고, k가 100일 때는 303 μA/μm이다.
따라서 k값이 클수록 온스테이트 구동 전류(ION)가 커지게 되며, 또한 서브-스레숄드 슬로프(SS)도 더 가파르게 되는 것을 확인할 수 있다.
이를 참조하면, 전계 강화막(160)은 k값이 큰 하이-k 물질을 사용하는 것이 바람직하다는 것을 확인할 수 있다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따르면 추가적인 전계를 이용하여 터널 전계 효과 트랜지스터의 구동 전류를 증가시킬 수 있고 서브-스레숄드 슬로프를 개선할 수 있는 전계 강화 터널 전계 효과 트랜지스터를 제공할 수 있다.
110: 제1 게이트 전극 120: 제2 게이트 전극
130: 채널 영역 140: 소스 영역
150: 드레인 영역 160: 전계 강화막
170: 게이트 절연막 180: 기판
130: 채널 영역 140: 소스 영역
150: 드레인 영역 160: 전계 강화막
170: 게이트 절연막 180: 기판
Claims (17)
- 제1 게이트 전극;
상기 제1 게이트의 일측에 구비되는 제2 게이트 전극;
상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역;
상기 채널 영역의 하부 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되며, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 하부까지 연장되는 소스 영역;
상기 채널 영역의 상부에 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상면보다 높은 위치에 구비되는 드레인 영역;
상기 드레인 영역을 제외한 부분인, 상기 채널 영역의 노출된 부분과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 전면 및 후면과, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 구비된 상기 소스 영역의 노출된 부분을 도포하는 전계 강화막; 및
상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면 및 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면에 구비되는 게이트 절연막;
을 포함하는 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역은 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 상기 하부의 양 측면까지 연장되어 배치되는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은 상기 드레인 영역 중 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 대향하는 부분까지 연장되는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역이 배치되는 기판;
을 더 포함하는 전계 강화 터널 전계 효과 트랜지스터. - 제4항에 있어서,
상기 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판, III-V족 화합물을 포함하는 기판, SOI(Silicon-on-insulator) 기판, GOI(Germanium-on-insulator) 기판 및 SGOI(Silicon-Germanium-on-insulator) 기판 중 어느 하나인 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역은 n-타입 불순물 및 p-타입 불순물 중 어느 하나로 도핑되고,
상기 드레인 영역은 상기 n-타입 불순물 및 상기 p-타입 불순물 중 상기 소스 영역에 도핑된 불순물과는 다른 타입의 불순물로 도핑된 것인 전계 강화 터널 전계 효과 트랜지스터. - 제7항에 있어서,
상기 n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고,
상기 n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 전계 강화 터널 전계 효과 트랜지스터. - 제7항에 있어서,
상기 p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고,
상기 p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역은 게르마늄 및 실리콘 중 어느 하나를 포함하는 것이고,
상기 드레인 영역은 상기 게르마늄 및 상기 실리콘 중 상기 소스 영역에 포함된 물질과 같거나 또는 다른 물질을 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제10항에 있어서,
상기 채널 영역은 상기 게르마늄 및 상기 실리콘 중 상기 드레인 영역에 포함된 물질을 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 채널 영역은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb), 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중에서 적어도 하나를 포함하는 불순물로 도핑되고, 상기 불순물의 도핑 농도는 1×1015/cm3 내지 1×1016/cm3인 것인 전계 강화 터널 전계 효과 트랜지스터. - 제7항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 상기 n-타입 불순물 및 상기 p-타입 불순물 중 상기 드레인 영역에 도핑된 불순물과 동일한 타입의 불순물로 도핑된 폴리실리콘을 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제13항에 있어서,
상기 폴리실리콘에 도핑된 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은 SiO2, Si3N4, Al2O3, HfO2 및 ZrO2 중에서 적어도 어느 하나를 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 전계 강화막은 하이-k(high-k) 물질을 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 전계 강화막은 SiO2, Si3N4, HfO2, ZrO2, La2O3, Al2O3 및 TiO2 중에서 적어도 하나를 포함하는 것인 전계 강화 터널 전계 효과 트랜지스터.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150054211A KR101703657B1 (ko) | 2015-04-17 | 2015-04-17 | 전계 강화 터널 전계 효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150054211A KR101703657B1 (ko) | 2015-04-17 | 2015-04-17 | 전계 강화 터널 전계 효과 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160123711A KR20160123711A (ko) | 2016-10-26 |
| KR101703657B1 true KR101703657B1 (ko) | 2017-02-08 |
Family
ID=57251438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150054211A KR101703657B1 (ko) | 2015-04-17 | 2015-04-17 | 전계 강화 터널 전계 효과 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101703657B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8890118B2 (en) | 2010-12-17 | 2014-11-18 | Intel Corporation | Tunnel field effect transistor |
-
2015
- 2015-04-17 KR KR1020150054211A patent/KR101703657B1/ko active IP Right Grant
Non-Patent Citations (3)
| Title |
|---|
| Martin schlosser 외 5인, "Fringing-Induced Drain Current Improvement in the Tunnel Field-Effect Transistor With High-k Gate Dielectrics", IEEE Transaction on Electron Devices, Vol.56, 페이지 100-108 (2009)* |
| R. Bijesh 외 15인, "Demonstration of In0.9Ga0.1As/GaAs0.18Sb0.82 Near Broken-gap Tunnel FET with ION=740μA/μm, GM=700μS/μm and Gigahertz Switching Performance at VDS=0.5V", Electron Devices Meeting (IED* |
| Sung Hwan Kim 외 3인, "Germanium-Source Tunnel Field Effect Transistors with Record High ION/IOFF", 2009 Symposium on VLSI Technology, 페이지 178-179 (2009)* |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160123711A (ko) | 2016-10-26 |
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