KR101688076B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 패키지는, 하부 기판과, 상기 하부 기판 상의 일측 영역에 부착된 제 1 전자 소자와, 상기 하부 기판 상의 타측 영역에 부착된 제 2 전자 소자와, 상단 개방형의 제 1 캐비티를 통해 상기 제 1 전자 소자가 수납되고, 상단 개방형의 제 2 캐비티를 통해 상기 제 2 전자 소자가 수납되는 형태로 상기 하부 기판 상에 접착된 상부 기판을 포함할 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 LED 다이 등과 같은 다양한 반도체 칩과 능동 소자 등을 캐비티(cavity) 영역에 실장하여 하나의 패키지로서 제작하는데 적합한 반도체 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 휴대폰, 스마트폰, 스마트패드 등과 같은 휴대 기기들에는 위치적으로 근접하면서도 물리적으로 격리가 필요한 반도체 디바이스들이 존재할 수 있다. 예컨대, LED 다이와 포토다이오드를 하나의 반도체 패키지로서 제작하고자 할 때, 두 소자 간을 광학적으로 분리(격리)하는 것이 필요하다.
이를 위해, 종래에는 세라믹 기판 상에 두 개의 캐비티를 형성한 후 하나의 캐비티에 LED 다이를 부착하고, 다른 하나의 캐비티에 포토다이오드를 부착하고, 그 상부에 메탈 리드를 접착하는 방식으로 반도체 패키지를 제작하였다.
그러나, 종래의 반도체 패키지는 세라믹 기판의 특성으로 인해 제작이 어렵다는 문제와 저가격화가 곤란하다는 문제가 있으며, 또한 메탈리드에 신호라인(예컨대, 비아 등)을 형성할 수 없다는 단점을 갖는다.
대한민국 공개특허 제2013-00122263호(공개일 : 2013. 11. 07.)
본 발명은, 캐비티를 갖는 다층 기판 구조를 이용하여 두 전자 소자 간을 광학적으로 격리시키는 반도체 패키지를 제공함으로써, 제작의 간소화 및 저가격화를 실현할 수 있는 새로운 반도체 패키지 및 그 제법을 제안하고자 한다.
본 발명이 해결하고자 하는 과제는 상기에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재들로부터 본 발명이 속하는 통상의 지식을 가진 자에 의해 명확하게 이해될 수 있을 것이다.
본 발명은, 일 관점에 따라, 하부 기판과, 상기 하부 기판 상의 일측 영역에 부착된 제 1 전자 소자와, 상기 하부 기판 상의 타측 영역에 부착된 제 2 전자 소자와, 상단 개방형의 제 1 캐비티를 통해 상기 제 1 전자 소자가 수납되고, 상단 개방형의 제 2 캐비티를 통해 상기 제 2 전자 소자가 수납되는 형태로 상기 하부 기판 상에 접착된 상부 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 다른 관점에 따라, 하부 기판의 일측 영역과 타측 영역에 제 1 전자 소자와 제 2 전자 소자를 각각 부착하는 과정과, 상기 제 1 전자 소자를 수납하기 위한 양단 개방형의 제 1 캐비티와 상기 제 2 전자 소자를 수납하기 위한 양단 개방형의 제 2 캐비티가 격리 형태로 형성된 상부 기판을 준비하는 과정과, 상기 하부 기판의 접착 영역에 접착제를 도포하는 과정과, 상기 제 1 전자 소자가 상기 제 1 캐비티에 수납되고, 상기 제 2 전자 소자가 상기 제 2 캐비티에 수납되도록 위치 정렬시켜 상기 상부 기판을 상기 접착 영역에 접착시키는 과정을 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 하부 기판과, 제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 상기 하부 기판 상에 접착된 하부 수납 기판과, 하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 중간 기판과, 상기 중간 기판의 상부에 부착된 제 2 전자 소자와, 제 2 캐비티를 통해 상기 제 2 전자 소자를 수납하는 형태로 상기 중간 기판 상에 접착된 상부 수납 기판과, 상기 상부 수납 기판 상에 접착된 상부 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 전자 소자를 수납하기 위한 양단 개방형의 제 1 캐비티가 형성되어 있는 하부 수납 기판을 준비하는 과정과, 하부에 상기 제 1 전자 소자가 부착된 중간 기판을 준비하는 과정과, 상기 제 1 전자 소자가 상기 제 1 캐비티에 수납되도록 위치 정렬시켜 상기 하부 수납 기판 상에 상기 중간 기판을 접착하여 1층 구조물을 제작하는 과정과, 제작된 상기 1층 구조물을 준비된 하부 기판에 접착하는 과정과, 상기 중간 기판의 상부에 제 2 전자 소자를 부착하는 과정과, 제 2 전자 소자를 수납하기 위한 양단 개방형의 제 2 캐비티가 형성되어 있는 상부 수납 기판을 준비하는 과정과, 상기 상부 수납 기판의 상부에 상부 기판을 접착하여 2층 구조물을 제작하는 과정과, 상기 제 2 전자 소자가 상기 제 2 캐비티에 수납되도록 위치 정렬시켜 상기 2층 구조물을 상기 중간 기판 상에 접착하는 과정을 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 있는 하부 수납 기판과, 하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 하부 기판과, 상기 하부 기판의 상부에 각각 부착된 제 2 및 제 3 전자 소자와, 제 2 캐비티를 통해 상기 제 2 전자 소자를 격리 수납하고, 제 3 캐비티를 통해 상기 제 3 전자 소자를 격리 수납하는 형태로 상기 하부 기판 상에 접착된 상부 수납 기판과, 상기 상부 수납 기판 상에 접착된 상부 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 전자 소자를 수납하기 위한 양단 개방형의 제 1 캐비티가 형성되어 있는 하부 수납 기판을 준비하는 과정과, 하부에 상기 제 1 전자 소자가 부착된 하부 기판을 준비하는 과정과, 상기 제 1 전자 소자가 상기 제 1 캐비티에 수납되도록 위치 정렬시켜 상기 하부 기판 상에 상기 하부 수납 기판을 접착하여 1층 구조물을 제작하는 과정과, 상기 하부 기판의 상부에 제 2 전자 소자와 제 3 전자 소자를 각각 부착하는 과정과, 상기 제 2 전자 소자를 수납하기 위한 양단 개방형의 제 2 캐비티와 상기 제 3 전자 소자를 수납하기 위한 양단 개방형의 제 3 캐비티가 격리 형태로 형성된 상부 수납 기판을 준비하는 과정과, 상기 상부 수납 기판의 상부에 상부 기판을 접착하여 2층 구조물을 제작하는 과정과, 상기 제 2 전자 소자가 상기 제 2 캐비티에 수납되고 상기 제 3 전자 소자가 상기 제 3 캐비티에 수납되도록 위치 정렬시켜 상기 2층 구조물을 상기 하부 기판 상에 접착하는 과정을 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명은, 캐비티를 갖는 다층 기판 구조를 이용하여 두 전자 소자 간을 광학적으로 격리시킴으로써, 반도체 패키지의 제작 공정을 간소화할 수 있을 뿐만 아니라 반도체 패키지의 저가격화를 실현할 수 있다.
또한, 본 발명은, 캐비티의 측벽에 비아를 형성함으로써, 반도체 패키지의 기능적 신뢰도를 증진시킬 수 있을 뿐만 아니라 반도체 패키지의 적용 확장성을 확보할 수 있다.
도 1a는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 단면도이다.
도 1b는 본 발명의 제 1 실시 예의 변형 실시 예에 따른 반도체 패키지의 단면도이다.
도 2a 내지 2d는 본 발명의 제 1 실시 예에 따라 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 패키지의 단면도이다.
도 4a 내지 4g는 본 발명의 제 2 실시 예에 따라 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 5는 본 발명의 제 3 실시 예에 따른 반도체 패키지의 단면도이다.
도 6a 내지 6f는 본 발명의 제 3 실시 예에 따라 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1a는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 단면도이다.
도 1a를 참조하면, 본 실시 예의 반도체 패키지는, 예컨대 휴대폰, 스마트폰, 스마트패드 등과 같은 휴대 기기(휴대 단말)에 적용할 수 있는 패키지 디바이스로서, 하부 기판(102)과 상부 기판(110) 등을 포함할 수 있다. 여기에서, 각 기판들은, 예컨대 PCB 기판을 의미할 수 있다.
먼저, 하부 기판(102)의 일측 영역에는 제 1 전자 소자(104)가 부착되어 있고, 타측 영역에는 제 2 전자 소자(106)가 부착되어 있으며, 각 전자 소자의 전극 패드들과 하부 기판(102)에 형성된 기판 패드들은 도전성 와이어를 통해 물리적(전기적)으로 연결될 수 있다. 여기에서, 제 1 전자 소자(104)는, 예컨대 LED 등과 같은 광소자가 될 수 있으며, 제 2 전자 소자(106)는, 예컨대 압력 센서, 자이로 센서, 가속도 센서, 포토다이오드 등과 같은 소자일 수 있다,
그리고, 접착제(108)를 통해 하부 기판(102) 상에 접착되는 상부 기판(110)에는 제 1 전자 소자(104)가 수납되는 상단 개방형의 제 1 캐비티(111a)와 제 2 전자 소자(106)가 수납되는 상단 개방형의 제 2 캐비티(111b)가 형성되어 있다. 여기에서, 접착제(108)로서는, 예컨대 솔더 페이스트 또는 에폭시 페이스트 등이 이용될 수 있다.
여기에서, 상부 기판(110)에 격리 형태로 형성되는 제 1 및 제 2 캐비티(111a, 111b)는, 예컨대 레이저를 이용한 드릴링 공정을 통해 형성하거나 혹은 라우터를 이용한 드릴링 공정을 통해 형성할 수 있다.
또한, 상부 기판(110)의 측벽, 즉 제 1 및 제 2 캐비티(111a, 111b)의 각 측벽에는 그 하부와 상부 간을 전기적으로 연결시키기 위한 비아(112)들이 형성되어 있으며, 상부 기판(120)의 상부에는 비아(112)와 연결되는 LGA(land grid array)(114) 등의 전극 어레이들이 형성되어 있다. 여기에서, LGA(114)는 도시 생략된 메인 기판과의 접속을 위한 I/O로서 기능할 수 있다.
한편, 본 실시 예에서는 하부 기판(102)과 상부 기판(110)을 모두 PCB 기판으로 하는 것으로 하여 설명하였으나, 본 실시 예가 반드시 이에 한정되는 것은 아니며, 하부 기판(102)만을 PCB 기판으로 하고, 상부 기판(110)을 세라믹 기판으로 적용할 수도 있음은 물론이다.
도 1b는 본 발명의 제 1 실시 예의 변형 실시 예에 따른 반도체 패키지의 단면도이다.
도 1b를 참조하면, 본 변형 실시 예의 반도체 패키지는, 상부 기판(110)의 상부에 LGA를 형성하는 도 1a의 실시 예와는 달리, LGA를 형성함이 없이 상부 기판(110) 위에 글라스 기판(116)을 접착한 점에 구조적인 차이를 갖는다.
즉, 본 변형 실시 예의 반도체 패키지는 상부 기판(110) 위에 글라스 기판(116)을 접착한 구조를 제외한 나머지 구조들을 도 1a에 도시된 대응하는 구조들과 실질적으로 동일하다.
또한, 본 변형 실시 예의 반도체 패키지는, 도 1a에 도시된 실시 예에서와 동일하게, 하부 기판(102)과 상부 기판(110) 모두를 PCB 기판으로 하거나 혹은 하부 기판(102)만을 PCB 기판으로 하고, 상부 기판(110)을 세라믹 기판으로 적용할 수도 있음은 물론이다.
한편, 도 1a 및 1b의 각 실시 예에서는 와이어 본딩을 이용하여 각 전자 소자를 하부 기판 상에 부착하는 것으로 하여 설명하였으나, 본 실시 예가 반드시 이에 한정되는 것은 아니며, 필요 또는 용도에 따라 플립칩 본딩을 적용할 수도 있음은 물론이다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예에 따른 반도체 패키지를 제작하는 일련의 과정들에 대하여 상세하게 설명한다.
도 2a 내지 2d는 본 발명의 제 1 실시 예에 따라 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 기판 패드와 도전선 등이 형성된 하부 기판(102)을 준비하고, 다이 부착 공정, 와이어 본딩 공정 등을 진행함으로써, 하부 기판(102)의 목표 위치, 즉 일측 영역에 제 1 전자 소자(104)를 부착하고, 타측 영역에 제 2 전자 소자(106)를 부착한다.
이어서, 하부 기판(102)의 일측 영역에 부착된 제 1 전자 소자(104)를 수납하기 위한 양단 개방형의 제 1 캐비티(111a)와 하부 기판(102)의 타측 영역에 부착된 제 2 전자 소자(106)를 수납하기 위한 양단 개방형의 제 2 캐비티(111b)가 격리 형태로 형성된 상부 기판(110)을 준비한다. 여기에서, 양단 개방형이라 함은, 제 1 및 제 2 캐비티(111a, 111b)가 상부 기판(110)의 상하부를 관통하는 형태로 개방되어 있음을 의미할 수 있다.
다시, 접착제 도포 공정을 진행하여 하부 기판(102)의 각 접착 영역에 접착제(108)를 도포, 예컨대 솔더 페이스트 또는 에폭시 페이스트 등과 같은 접착제(108)를 도포한다. 여기에서, 접착제(108)는, 예컨대 스크린 프린팅 공정 등을 통해 원하는 위치에만 선택적으로 도포할 수 있다.
이어서, 제 1 전자 소자(104)가 제 1 캐비티(111a)에 수납되고, 제 2 전자 소자(106)가 제 2 캐비티(111b)에 수납되도록 위치 정렬시킨 후 기판 접착 공정을 진행함으로써, 일례로서 도 2b에 도시된 바와 같이, 하부 기판(102)의 상부에 상부 기판(110)을 접착시킨다.
그리고, 랜드 형성 공정을 진행함으로써, 일례로서 도 2c에 도시된 바와 같이, 상부 기판(110)의 상부에 LGA(114), 즉 비아(112)와 연결되는 LGA(114)를 형성한다. 여기에서, LGA(114)는 도시 생략된 메인 기판과의 접속을 위한 I/O로서 기능할 수 있으며, 이러한 LGA(114)를 통해 반도체 패키지가 메인 기판에 접착됨으로써 두 전자 소자와 도전성 와이어 등이 외부 노출로부터 보호될 수 있다.
한편, 본 실시 예의 반도체 패키지 제조 방법은, 상부 기판(110)의 상부에 LGA를 형성함이 없이 글라스 기판을 접착할 수도 있다. 즉, 기판 접착 공정을 진행함으로써, 일례로서 도 2d에 도시된 바와 같이, 상부 기판(110) 위에 글라스 기판(116)을 접착하는 구조로 제작될 수 있다.
[실시 예2]
도 3은 본 발명의 제 2 실시 예에 따른 반도체 패키지의 단면도이다.
도 3을 참조하면, 본 실시 예의 반도체 패키지는, 예컨대 휴대폰, 스마트폰, 스마트패드 등과 같은 휴대 기기(휴대 단말)에 적용할 수 있는 패키지 디바이스로서, 수직하게 순차 적층되는 하부 기판(302), 하부 수납 기판(306), 중간 기판(310), 상부 수납 기판(318) 및 상부 기판(322) 등을 포함할 수 있다. 여기에서, 각 기판들은, 예컨대 PCB 기판을 의미할 수 있다.
먼저, 하부 기판(302)의 일측에는 하부 수납 기판(306)에 형성된 제 1 캐비티(307)와 외부간의 통기를 위한 제 1 홀(304)이 형성되어 있는데, 이러한 제 1 홀(304)은 제 1 캐비티(307)에 수납되는 제 1 전자 소자(312)의 종류에 따라 음향 홀로서 기능하거나 혹은 통풍 홀로서 기능할 수 있다.
또한, 접착제(도시 생략)를 통해 하부 기판(302) 상에 접착되는 하부 수납 기판(306)에는 제 1 전자 소자(312)를 수납하기 위한 제 1 캐비티(307)가 형성되어 있으며, 제 1 캐비티(307)의 측벽에는 하부 수납 기판(306)의 하부와 상부 간을 전기적으로 연결시키기 위한 비아(308)들이 형성되어 있다.
여기에서, 하부 수납 기판(306)에 형성되는 제 1 캐비티(307)는, 예컨대 레이저를 이용한 드릴링 공정을 통해 형성하거나 혹은 라우터를 이용한 드릴링 공정을 통해 형성할 수 있다.
그리고, 접착제(도시 생략)를 통해 하부 수납 기판(306) 상에 접착되는 중간 기판(310)의 하부에는 하부 수납 기판(306)에 형성된 제 1 캐비티(307)에 수납되는 제 1 전자 소자(312)가 부착되어 있고, 중간 기판(310)의 상부에는 제 2 캐비티(319)에 함께 수납되는 제 2 전자 소자(314)와 제 3 전자 소자(316)가 각각 부착되어 있다. 여기에서, 제 1 전자 소자(312)는, 예컨대 ASIC 다이 등이 될 수 있으며, 제 2 및 제 3 전자 소자(314, 316)는, 예컨대 각종 센서류(예컨대, LED, 압력 센서, 자이로 센서, 가속도 센서 등) 등이 될 수 있다.
여기에서, 제 1 캐비티(307)에 하나의 전자 소자를 수납하고, 제 2 캐비티(319)에 두 개의 전자 소자를 수납하는 것으로 하여 설명하였으나, 이것은 예시적인 제시일 뿐 본 실시 예가 반드시 이에 한정되는 것은 아니며, 제 1 캐비티 및 제 2 캐비티에 수납되는 전자 소자의 개수는 필요 또는 용도에 따라 하나 또는 다수개로 변경할 수 있음은 물론이다.
또한, 접착제(도시 생략)를 통해 중간 기판(310) 상에 접착되는 상부 수납 기판(318)에는 제 2 및 제 3 전자 소자(314, 316)를 수납하기 위한 제 2 캐비티(319)가 형성되어 있으며, 제 2 캐비티(319)의 측벽에는 상부 수납 기판(318)의 하부와 상부 간을 전기적으로 연결시키기 위한 비아(320)들이 형성되어 있다.
여기에서, 상부 수납 기판(318)에 형성되는 제 2 캐비티(319)는, 예컨대 레이저를 이용한 드릴링 공정을 통해 형성하거나 혹은 라우터를 이용한 드릴링 공정을 통해 형성할 수 있다.
그리고, 상부 수납 기판(318) 상에는 상부 기판(322)이 접착되는데, 이러한 상부 기판(322)의 일측에는 상부 수납 기판(318)에 형성된 제 2 캐비티(319)와 외부간의 통기를 위한 제 2 홀(324)이 형성되어 있으며, 이러한 제 2 홀(324)은 제 2 캐비티(319)에 수납되는 제 2 및 제 2 전자 소자(314, 316)의 종류에 따라 음향 홀로서 기능하거나 혹은 통풍 홀로서 기능할 수 있다.
한편, 본 실시 예에서는 수직하게 적층되는 기판들을 모두 PCB 기판으로 하는 것으로 하여 설명하였으나, 본 실시 예가 반드시 이에 한정되는 것은 아니며, 하부 기판, 중간 기판 및 상부 기판만을 PCB 기판으로 하고, 하부 수납 기판과 상부 수납 기판을 세라믹 기판으로 적용할 수도 있음은 물론이다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예에 따른 반도체 패키지를 제작하는 일련의 과정들에 대하여 상세하게 설명한다.
도 4a 내지 4g는 본 발명의 제 2 실시 예에 따라 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 4a를 참조하면, 기판 패드와 도전선 등이 형성되며 일측에 제 1 홀(304)이 형성된 하부 기판(302)을 준비하고, 중간 기판(310)의 하부에 부착될 제 1 전자 소자(312)를 수납하기 위한 양단 개방형의 제 1 캐비티(307)와 제 1 캐비티(307)의 측벽에 비아(308)가 형성된 하부 수납 기판(306)을 준비한다. 여기에서, 양단 개방형이라 함은, 제 1 캐비티(307)가 하부 수납 기판(306)의 상하부를 관통하는 형태로 개방되어 있음을 의미할 수 있다.
다시, 도전성 범프 등을 통해 제 1 전자 소자(312)가 그 하부에 부착된 중간 기판(310)을 준비한다.
이어서, 중간 기판(310)의 하부에 부착된 제 1 전자 소자(312)가 하부 수납 기판(306)의 제 1 캐비티(307)에 수납되도록 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 4b에 도시된 바와 같이, 하부 수납 기판(306) 상에 중간 기판(310)이 접착되는 형상의 1층 구조물을 제작한다.
또한, 하부 수납 기판(306)과 중간 기판(310)으로 된 1층 구조물을 하부 기판(302)의 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 4c에 도시된 바와 같이, 하부 기판(302) 상에 1층 구조물을 접착시킨다.
다음에, 도전성 범프 등을 이용하는 다이 부착 공정을 진행함으로써, 일례로서 도 4d에 도시된 바와 같이, 중간 기판(310) 상의 소정 위치에 제 2 전자 소자(314)와 제 3 전자 소자(316)를 각각 부착한다.
도 4e를 참조하면, 중간 기판(310) 상에 부착된 제 2 전자 소자(314)와 제 3 전자 소자(316)를 수납하기 위한 양단 개방형의 제 2 캐비티(319)와 제 2 캐비티(319)의 측벽에 비아(320)가 형성된 상부 수납 기판(318)을 준비하고, 기판 패드와 도전선 등이 형성되며 일측에 제 2 홀(324)이 형성된 상부 기판(322)을 준비한다. 여기에서, 양단 개방형이라 함은, 제 2 캐비티(319)가 상부 수납 기판(318)의 상하부를 관통하는 형태로 개방되어 있음을 의미할 수 있다.
이어서, 상부 기판(322)을 상부 수납 기판(318)의 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 4f에 도시된 바와 같이, 상부 수납 기판(318) 상에 상부 기판(322)이 접착되는 형상의 2층 구조물을 제작한다.
다시, 중간 기판(310)의 상부에 부착된 제 2 및 제 3 전자 소자(314, 316)가 상부 수납 기판(318)의 제 2 캐비티(319)에 수납되도록 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 4g에 도시된 바와 같이, 중간 기판(310) 상에 2층 구조물을 접착시킴으로써 패키지 제작을 완료한다.
[실시 예3]
도 5는 본 발명의 제 3 실시 예에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 본 실시 예의 반도체 패키지는, 예컨대 휴대폰, 스마트폰, 스마트패드 등과 같은 휴대 기기(휴대 단말)에 적용할 수 있는 패키지 디바이스로서, 수직하게 순차 적층되는 하부 수납 기판(502), 하부 기판(508), 상부 수납 기판(516) 및 상부 기판(520) 등을 포함할 수 있다. 여기에서, 각 기판들은, 예컨대 PCB 기판을 의미할 수 있다.
먼저, 하부 수납 기판(502)에는 제 1 전자 소자(510)를 수납하기 위한 제 1 캐비티(503)가 형성되어 있으며, 제 1 캐비티(503)의 측벽에는 하부 수납 기판(502)의 하부와 상부 간을 전기적으로 연결시키기 위한 비아(504)들이 형성되어 있다.
여기에서, 하부 수납 기판(502)에 형성되는 제 1 캐비티(503)는, 예컨대 레이저를 이용한 드릴링 공정을 통해 형성하거나 혹은 라우터를 이용한 드릴링 공정을 통해 형성할 수 있다.
또한, 하부 수납 기판(502)의 하부에는 비아(504)와 연결되는 LGA(506) 등의 전극 어레이들이 형성되어 있다. 여기에서, LGA(506)는 도시 생략된 메인 기판과의 접속을 위한 I/O로서 기능할 수 있다.
그리고, 접착제(도시 생략)를 통해 하부 수납 기판(502) 상에 접착되는 하부 기판(508)의 하부에는 하부 수납 기판(502)에 형성된 제 1 캐비티(503)에 수납되는 제 1 전자 소자(510)가 부착되어 있고, 하부 기판(508)의 상부에는 제 2 캐비티(517a)에 수납되는 제 2 전자 소자(512)와 제 3 캐비티(517b)에 수납되는 제 3 전자 소자(514)가 각각 부착되어 있다. 여기에서, 제 1 전자 소자(510)는, 예컨대 ASIC 다이 등이 될 수 있으며, 제 2 및 제 3 전자 소자(512, 514)는, 예컨대 각종 센서류(예컨대, LED, 압력 센서, 자이로 센서, 가속도 센서 등) 등이 될 수 있다.
여기에서, 각 캐비티에 하나의 전자 소자만을 수납하는 것으로 하여 설명하였으나, 이것은 예시적인 제시일 뿐 본 실시 예가 반드시 이에 한정되는 것은 아니며, 각 캐비티에 수납되는 전자 소자의 개수는 필요 또는 용도에 따라 하나 이상의 다수개로 변경할 수 있음은 물론이다.
또한, 접착제(도시 생략)를 통해 하부 기판(508) 상에 접착되는 상부 수납 기판(516)에는 제 2 전자 소자(512)를 수납하기 위한 제 2 캐비티(517a)와 제 3 전자 소자(514)를 수납하기 위한 제 3 캐비티(517b)가 격리 형태로 형성되어 있으며, 제 2 및 제 3 캐비티(517a, 517b)의 측벽에는 상부 수납 기판(516)의 하부와 상부 간을 전기적으로 연결시키기 위한 비아(518)들이 형성되어 있다.
여기에서, 상부 수납 기판(516)에 형성되는 제 2 및 제 2 캐비티(517a, 517b)는, 예컨대 레이저를 이용한 드릴링 공정을 통해 형성하거나 혹은 라우터를 이용한 드릴링 공정을 통해 형성할 수 있다.
그리고, 상부 수납 기판(516) 상에는 상부 기판(520)이 접착되는데, 이러한 상부 기판(520)의 일측에는 상부 수납 기판(516)에 형성된 제 2 캐비티(517a)와 외부간의 통기를 위한 제 2 홀(522)이 형성되어 있으며, 상부 기판(520)의 타측에는 상부 수납 기판(516)에 형성된 제 3 캐비티(517b)와 외부간의 통기를 위한 제 3 홀(524)이 형성되어 있다. 이러한 제 2 및 제 3 홀(522, 524) 각각은 대응하는 각 캐비티에 수납되는 제 2 및 제 2 전자 소자(512, 514)의 종류에 따라 음향 홀로서 기능하거나 혹은 통풍 홀로서 기능할 수 있다.
한편, 본 실시 예에서는 수직하게 적층되는 기판들을 모두 PCB 기판으로 하는 것으로 하여 설명하였으나, 본 실시 예가 반드시 이에 한정되는 것은 아니며, 하부 기판과 상부 기판만을 PCB 기판으로 하고, 하부 수납 기판과 상부 수납 기판을 세라믹 기판으로 적용할 수도 있음은 물론이다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예에 따른 반도체 패키지를 제작하는 일련의 과정들에 대하여 상세하게 설명한다.
도 6a 내지 6f는 본 발명의 제 3 실시 예에 따라 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 6a를 참조하면, 하부 기판(508)의 하부에 부착될 제 1 전자 소자(510)를 수납하기 위한 양단 개방형의 제 1 캐비티(503)와 제 1 캐비티(503)의 측벽에 비아(504)가 형성되며, 하부 측에 LGA(506)가 형성된 하부 수납 기판(502)을 준비한다. 여기에서, 양단 개방형이라 함은, 제 1 캐비티(503)가 하부 수납 기판(502)의 상하부를 관통하는 형태로 개방되어 있음을 의미할 수 있다.
다시, 도전성 범프 등을 통해 제 1 전자 소자(510)가 그 하부에 부착된 하부 기판(508)을 준비한다.
다음에, 하부 기판(508)의 하부에 부착된 제 1 전자 소자(510)가 하부 수납 기판(502)의 제 1 캐비티(503)에 수납되도록 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 6b에 도시된 바와 같이, 하부 수납 기판(502) 상에 하부 기판(508)이 접착되는 형상의 1층 구조물을 제작한다.
그리고, 도전성 범프 등을 이용하는 다이 부착 공정을 진행함으로써, 일례로서 도 6c에 도시된 바와 같이, 하부 기판(508) 상의 일측 위치와 타측 위치에 제 2 전자 소자(512)와 제 3 전자 소자(514)를 각각 부착한다.
도 6d를 참조하면, 하부 기판(508) 상에 부착된 제 2 전자 소자(512)와 제 3 전자 소자(514)를 각각 격리 수납하기 위한 양단 개방형의 제 2 및 제 3 캐비티(517a, 517b)와 제 2 및 제 3 캐비티(517a, 517b)의 각 측벽에 비아(518)가 형성된 상부 수납 기판(516)을 준비하고, 기판 패드와 도전선 등이 형성되며 일측에 제 2 홀(522)이 형성되고 타측에 제 3 홀(524)이 형성된 상부 기판(520)을 준비한다. 여기에서, 양단 개방형이라 함은, 제 2 및 제 3 캐비티(517a, 517b)가 상부 수납 기판(516)의 상하부를 관통하는 형태로 개방되어 있음을 의미할 수 있다.
이어서, 상부 기판(520)을 상부 수납 기판(516)의 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 6e에 도시된 바와 같이, 상부 수납 기판(516) 상에 상부 기판(520)이 접착되는 형상의 2층 구조물을 제작한다.
다음에, 하부 기판(508)의 상부에 부착된 제 2 전자 소자(512)가 상부 수납 기판(516)의 제 2 캐비티(517a)에 수납되고, 제 3 전자 소자(514)가 상부 수납 기판(516)의 제 3 캐비티(517b)에 수납되도록 목표 위치에 정렬시킨 후 접착제(예컨대, 솔더 페이스트, 에폭시 페이스트 등) 등을 이용하는 접착 공정을 진행함으로써, 일례로서 도 6f에 도시된 바와 같이, 하부 기판(508) 상에 2층 구조물을 접착시킴으로써 패키지 제작을 완료한다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

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  14. 하부 기판과,
    제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 상기 하부 기판 상에 접착된 하부 수납 기판과,
    하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 중간 기판과,
    상기 중간 기판의 상부에 부착된 제 2 전자 소자와,
    제 2 캐비티를 통해 상기 제 2 전자 소자를 수납하는 형태로 상기 중간 기판 상에 접착된 상부 수납 기판과,
    상기 상부 수납 기판 상에 접착된 상부 기판
    을 포함하고,
    상기 하부 기판은,
    상기 제 1 캐비티와 외부간의 통기를 위한 홀이 형성된
    반도체 패키지.
  15. 하부 기판과,
    제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 상기 하부 기판 상에 접착된 하부 수납 기판과,
    하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 중간 기판과,
    상기 중간 기판의 상부에 부착된 제 2 전자 소자와,
    제 2 캐비티를 통해 상기 제 2 전자 소자를 수납하는 형태로 상기 중간 기판 상에 접착된 상부 수납 기판과,
    상기 상부 수납 기판 상에 접착된 상부 기판
    을 포함하고,
    상기 상부 기판은,
    상기 제 2 캐비티와 외부간의 통기를 위한 홀이 형성된
    반도체 패키지.
  16. 제 14 항 또는 제 15항에 있어서,
    상기 홀은,
    음향 홀 또는 통풍 홀인
    반도체 패키지.
  17. 하부 기판과,
    제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 상기 하부 기판 상에 접착된 하부 수납 기판과,
    하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 중간 기판과,
    상기 중간 기판의 상부에 부착된 제 2 전자 소자와,
    제 2 캐비티를 통해 상기 제 2 전자 소자를 수납하는 형태로 상기 중간 기판 상에 접착된 상부 수납 기판과,
    상기 상부 수납 기판 상에 접착된 상부 기판
    을 포함하고,
    상기 하부 수납 기판 및 상부 수납 기판은,
    상기 제 1 및 제 2 캐비티의 각 측벽에 비아가 형성된
    반도체 패키지.
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  19. 삭제
  20. 제 1 전자 소자를 수납하기 위한 양단 개방형의 제 1 캐비티가 형성되어 있는 하부 수납 기판을 준비하는 과정과,
    하부에 상기 제 1 전자 소자가 부착된 중간 기판을 준비하는 과정과,
    상기 제 1 전자 소자가 상기 제 1 캐비티에 수납되도록 위치 정렬시켜 상기 하부 수납 기판 상에 상기 중간 기판을 접착하여 1층 구조물을 제작하는 과정과,
    제작된 상기 1층 구조물을 준비된 하부 기판에 접착하는 과정과,
    상기 중간 기판의 상부에 제 2 전자 소자를 부착하는 과정과,
    제 2 전자 소자를 수납하기 위한 양단 개방형의 제 2 캐비티가 형성되어 있는 상부 수납 기판을 준비하는 과정과,
    상기 상부 수납 기판의 상부에 상부 기판을 접착하여 2층 구조물을 제작하는 과정과,
    상기 제 2 전자 소자가 상기 제 2 캐비티에 수납되도록 위치 정렬시켜 상기 2층 구조물을 상기 중간 기판 상에 접착하는 과정
    을 포함하는 반도체 패키지 제조 방법.
  21. 삭제
  22. 제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 있는 하부 수납 기판과,
    하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 하부 기판과,
    상기 하부 기판의 상부에 각각 부착된 제 2 및 제 3 전자 소자와,
    제 2 캐비티를 통해 상기 제 2 전자 소자를 격리 수납하고, 제 3 캐비티를 통해 상기 제 3 전자 소자를 격리 수납하는 형태로 상기 하부 기판 상에 접착된 상부 수납 기판과,
    상기 상부 수납 기판 상에 접착된 상부 기판
    을 포함하고,
    상기 상부 기판은,
    상기 제 2 캐비티와 외부간의 통기를 위한 제 1 홀과 상기 제 3 캐비티와 외부간의 통기를 위한 제 2 홀이 형성된
    반도체 패키지.
  23. 제 22항에 있어서,
    상기 제 1 및 제 2 홀은,
    음향 홀 또는 통풍 홀인
    반도체 패키지.
  24. 제 1 전자 소자를 수납하기 위한 제 1 캐비티가 형성되어 있는 하부 수납 기판과,
    하부에 상기 제 1 전자 소자가 부착되어 상기 제 1 캐비티에 수납되는 형태로 상기 하부 수납 기판 상에 접착된 하부 기판과,
    상기 하부 기판의 상부에 각각 부착된 제 2 및 제 3 전자 소자와,
    제 2 캐비티를 통해 상기 제 2 전자 소자를 격리 수납하고, 제 3 캐비티를 통해 상기 제 3 전자 소자를 격리 수납하는 형태로 상기 하부 기판 상에 접착된 상부 수납 기판과,
    상기 상부 수납 기판 상에 접착된 상부 기판
    을 포함하고,
    상기 하부 수납 기판 및 상부 수납 기판은,
    상기 제 1, 제 2 및 제 3 캐비티의 각 측벽에 비아가 형성된
    반도체 패키지.
  25. 제 24 항에 있어서,
    상기 하부 기판은,
    메인 기판과의 접속을 위한 I/O로서 기능하며, 상기 비아와 연결되는 LGA(land grid array)가 하부에 형성된
    반도체 패키지.
  26. 삭제
  27. 삭제
  28. 제 1 전자 소자를 수납하기 위한 양단 개방형의 제 1 캐비티가 형성되어 있는 하부 수납 기판을 준비하는 과정과,
    하부에 상기 제 1 전자 소자가 부착된 하부 기판을 준비하는 과정과,
    상기 제 1 전자 소자가 상기 제 1 캐비티에 수납되도록 위치 정렬시켜 상기 하부 기판 상에 상기 하부 수납 기판을 접착하여 1층 구조물을 제작하는 과정과,
    상기 하부 기판의 상부에 제 2 전자 소자와 제 3 전자 소자를 각각 부착하는 과정과,
    상기 제 2 전자 소자를 수납하기 위한 양단 개방형의 제 2 캐비티와 상기 제 3 전자 소자를 수납하기 위한 양단 개방형의 제 3 캐비티가 격리 형태로 형성된 상부 수납 기판을 준비하는 과정과,
    상기 상부 수납 기판의 상부에 상부 기판을 접착하여 2층 구조물을 제작하는 과정과,
    상기 제 2 전자 소자가 상기 제 2 캐비티에 수납되고 상기 제 3 전자 소자가 상기 제 3 캐비티에 수납되도록 위치 정렬시켜 상기 2층 구조물을 상기 하부 기판 상에 접착하는 과정
    을 포함하는 반도체 패키지 제조 방법.
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