KR101687772B1 - Semiconductor device - Google Patents

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Abstract

본 발명은 기판의 웰영역 상에 형성된 게이트전극과 상기 게이트전극의 양측에 노출된 상기 기판에 형성된 소스 및 드레인영역, 상기 게이트전극상에 형성되고, 상기 게이트전극과 연결된 제1 배선, 상기 소스영역과 연결되고, 상기 게이트전극과 일부가 중첩되는 제2 배선 및 상기 드레인영역과 연결되고, 상기 게이트전극과 일부가 중첩되는 제3 배선를 포함하는 반도체 소자를 제공한다.The present invention relates to a semiconductor device comprising: a gate electrode formed on a well region of a substrate; a source and drain region formed on the substrate exposed on both sides of the gate electrode; a first wiring formed on the gate electrode and connected to the gate electrode; And a third wiring connected to the drain region and partially overlapped with the gate electrode, the second wiring being partially overlapped with the gate electrode.

Figure R1020100140460
Figure R1020100140460

Description

반도체 소자{SEMICONDUCTOR DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 반도체 소자에 관한 것으로, 구체적으로 설명하면 내부전압 생성시 펌핑능력을 향상시켜 긴 로딩에 따른 전압의 레벨 강하를 방지하는 반도체 소자에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device which improves a pumping ability during internal voltage generation and prevents a voltage drop due to long loading.

반도체 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분되며, 휘발성 메모리 장치와 비휘발성 메모리 장치 각각을 대표하는 것은 DRAM과 플래시 메모리 장치이다. DRAM은 하나의 캐패시터와 하나의 트랜지스터로 이루어진 메모리셀을 포함하며, 데이터의 접근성이 우수하여 데이터 처리 속도가 빠르다. 플래시 메모리 장치는 플로팅게이트(floating gate)에 전자를 축적하거나 소거하는 방식으로 데이터를 저장하며, 좁은 면적에도 많은 저장매체를 수용할 수 있기 때문에 많은 데이터를 저장할 수 있다.Semiconductor devices are roughly divided into volatile memory devices and nonvolatile memory devices. DRAM and flash memory devices are representative of volatile memory devices and nonvolatile memory devices, respectively. The DRAM includes a memory cell made up of one capacitor and one transistor, and has excellent data accessibility and data processing speed. A flash memory device stores data in a floating gate by accumulating or erasing electrons, and can store a large amount of data because it can accommodate many storage media in a small area.

현재, DRAM과 플래시 메모리 장치의 개량에 있어서 가장 큰 주안점은 각 장치에 대한 집적도의 향상이다. DRAM과 플래시 메모리 장치 모두 메모리셀들이 군집되어 있는 영역의 크기를 축소시키는 것은 데이터를 저장할 수 있는 용량과 직결되는 문제이기 때문에, 메모리셀들이 군집되어 있는 영역을 축소시킬 수는 없다. 하지만, 데이터의 전송을 제어하거나, 데이터를 처리하기 위해 구비된 장치들은 반도체 장치의 동작 안정성만 보장된다면 그 크기를 감소시켜도 무방하다. 즉, 데이터의 전송 및 처리를 위해 구비된 회로들을 보다 효율적인 회로들로 교체하면 DRAM과 플래시 메모리 장치의 집적도를 향상시킬 수 있다. 그러나, 데이터의 전송 및 처리를 위해 구비된 회로들도 무한정 집적할 수 있는 것은 아니다. 예를 들어, 각 회로들을 제어하기 위한 배선들의 간격이 좁을 경우, 기생 캐패시턴스에 의해 신호의 왜곡이 발생할 수 있다. 특히, 내부전압 생성회로의 펌핑능력이 약하면 신호의 왜곡이 발생할 경우의 수가 더욱 증가할 수 있다.
At present, the most important point in the improvement of DRAM and flash memory devices is the improvement of the degree of integration for each device. Since both the DRAM and the flash memory device have a problem of reducing the size of the region where the memory cells are clustered, the region where the memory cells are clustered can not be reduced because it is directly related to the capacity for storing data. However, devices provided for controlling the transmission of data or for processing data may be reduced in size only if the operational stability of the semiconductor device is ensured. That is, replacing circuits provided for data transmission and processing with more efficient circuits can improve the integration of DRAM and flash memory devices. However, the circuits provided for transmission and processing of data can not be integrated indefinitely. For example, when the interval between the wirings for controlling each of the circuits is narrow, the distortion of the signal may be caused by the parasitic capacitance. Particularly, when the internal voltage generating circuit has a low pumping ability, the number of cases where signal distortion occurs can be further increased.

본 발명은 내부전압 생성시 펌핑능력을 향상시켜 긴 로딩에 따른 전압의 레벨 강하를 방지하는 반도체 소자를 제공한다.
The present invention provides a semiconductor device that improves the pumping ability during internal voltage generation to prevent a level drop of voltage due to long loading.

본 발명은 기판의 웰영역 상에 형성된 게이트전극과 상기 게이트전극의 양측에 노출된 상기 기판에 형성된 소스 및 드레인영역, 상기 게이트전극상에 형성되고, 상기 게이트전극과 연결된 제1 배선, 상기 소스영역과 연결되고, 상기 게이트전극과 일부가 중첩되는 제2 배선 및 상기 드레인영역과 연결되고, 상기 게이트전극과 일부가 중첩되는 제3 배선를 포함하는 반도체 소자를 포함한다.
The present invention relates to a semiconductor device comprising: a gate electrode formed on a well region of a substrate; a source and drain region formed on the substrate exposed on both sides of the gate electrode; a first wiring formed on the gate electrode and connected to the gate electrode; And a third wiring connected to the drain region and partially overlapping the gate electrode, the second wiring being partially overlapped with the gate electrode, and the third wiring being partially overlapped with the gate electrode.

본 발명은 펌프회로의 부스팅 캐패시턴스를 향상시켜 펌핑능력을 향상시키며, 이에 따라 내부전압 생성시 긴 로딩에 따른 내부전압의 레벨강하를 방지한다. 따라서, 내부전압이 인가되는 목표 장치의 동작 안정성 및 신뢰성을 충분히 확보할 수 있다.
The present invention improves the boosting capacitance of the pump circuit to improve the pumping ability, thereby preventing a level drop of the internal voltage due to long loading during internal voltage generation. Therefore, the operation stability and reliability of the target device to which the internal voltage is applied can be sufficiently secured.

도 1은 본 발명을 설명하기 위해 도시한 반도체 장치의 내부전압 생성회로를 나타낸 블록도이다.
도 2는 도 1에 도시된 각 펌프회로(1~3) 중 제1 펌프회로를 나타낸 회로도이다.
도 3은 도 2의 제1 캐패시터를 나타낸 회로도이다.
도 4a 및 도 4b는 도 3과 같은 제1 캐패시터 및 제1 캐패시터와 연결되는 배선들을 나타낸 소자 레이아웃이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 캐패시터 및 캐패시터와 연결되는 배선들을 나타낸 소자 레이아웃이다. 1 is a block diagram showing an internal voltage generating circuit of a semiconductor device shown for explaining the present invention.
2 is a circuit diagram showing a first pump circuit among the pump circuits 1 to 3 shown in Fig.
3 is a circuit diagram showing the first capacitor of FIG.
4A and 4B are device layouts illustrating the wirings connected to the first capacitor and the first capacitor as shown in FIG.
5A and 5B are device layouts illustrating capacitors and wirings connected to a capacitor according to an embodiment of the present invention.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명을 설명하기 위해 도시한 반도체 장치의 내부전압 생성회로를 나타낸 블록도이다.1 is a block diagram showing an internal voltage generating circuit of a semiconductor device shown for explaining the present invention.

도 1에 도시된 바와 같이, 내부전압 생성회로는 제1 펌프회로(1), 제2 펌프회로(2) 및 제3 펌프회로(3)를 포함한다.As shown in Fig. 1, the internal voltage generating circuit includes a first pump circuit 1, a second pump circuit 2 and a third pump circuit 3.

제1 펌프회로(1)는 일정한 주기로 토글링하는 클록(CLK)에 응답하여 전원전압(VDD)을 제1 승압전압(2VDD)으로 출력한다. 이때, 클록(CLK)의 전압레벨은 전원전압(VDD)의 레벨과 같으며, 제1 승압전압(2VDD)의 레벨은 전원전압(VDD)과 클록(CLK)의 레벨이 더해진 것과 같다. 즉, 전원전압(VDD)의 레벨이 2V이면, 제1 승압전압(2VDD)은 4V가 된다.The first pump circuit 1 outputs the power supply voltage VDD as a first boosted voltage 2VDD in response to a clock CLK toggling at a constant cycle. At this time, the voltage level of the clock CLK is equal to the level of the power source voltage VDD, and the level of the first boosted voltage 2VDD is equal to the level of the power source voltage VDD plus the clock CLK. That is, when the level of the power source voltage VDD is 2V, the first boosted voltage 2VDD becomes 4V.

제2 펌프회로(2)는 클록(CLK)에 응답하여 제1 승압전압(2VDD)을 제2 승압전압(3VDD)으로 출력한다. 이때, 제2 승압전압(3VDD)의 레벨은 제1 승압전압(2VDD)에 클록(CLK)의 레벨이 더해진 것과 같다. 즉, 제1 승압전압(2VDD)이 4V이면, 제2 승압전압(3VDD)은 6V가 된다.The second pump circuit 2 outputs the first boosted voltage 2VDD to the second boosted voltage 3VDD in response to the clock CLK. At this time, the level of the second boosted voltage 3VDD is equal to the level of the clock CLK added to the first boosted voltage 2VDD. That is, when the first boosted voltage 2VDD is 4V, the second boosted voltage 3VDD is 6V.

제3 펌프회로(3)는 클록(CLK)에 응답하여 제2 승압전압(3VDD)을 제3 승압전압(4VDD)으로 출력한다. 이때, 제3 승압전압(4VDD)의 레벨은 제2 승압전압(3VDD)에 클록(CLK)의 레벨이 더해진 것과 같다. 따라서, 제3 승압전압(4VDD)은 8V가 된다.The third pump circuit 3 outputs the second boosted voltage 3VDD to the third boosted voltage 4VDD in response to the clock CLK. At this time, the level of the third boosted voltage 4VDD is equal to the level of the clock CLK added to the second boosted voltage 3VDD. Therefore, the third boosted voltage 4VDD becomes 8V.

이와 같은 동작을 수행하기 위해, 각 펌프회로(1~3)는 다음과 같은 구조로 설계된다.In order to perform such an operation, each of the pump circuits 1 to 3 is designed in the following structure.

도 2는 도 1에 도시된 각 펌프회로(1~3) 중 제1 펌프회로(1)를 나타낸 회로도이다. 나머지 펌프회로(2, 3)도 입력전압과 출력전압만이 다를 뿐, 동일한 회로로 설계된다.2 is a circuit diagram showing the first pump circuit 1 among the pump circuits 1 to 3 shown in Fig. The remaining pump circuits (2, 3) are designed with the same circuit, only the input voltage and the output voltage are different.

도 2에 도시된 바와 같이, 제1 펌프회로(1)는 프리차지부(11), 차지부(12) 및 전압출력부(13)를 포함한다.As shown in Fig. 2, the first pump circuit 1 includes a precharge section 11, a storage section 12, and a voltage output section 13.

프리차지부(11)는 클록(CLK)의 레벨에 따라 제1노드(nd1)와 제2 노드(nd2)를 프리차지한다. 이를 위해, 프리차지부(11)는 제1 노드(nd1)와 클록(CLK)이 전달되는 배선 사이에 배치된 제1 캐패시터(C1)와, 제2 노드(nd2)와 클록바(CLKB)가 전달되는 배선 사이에 배치된 제2 캐패시터(C2)를 포함한다. 여기서, 클록바(CLKB)는 클록(CLK)을 반전시켜 형성된 신호로서, 클록(CLK)과 위상이 반대인 신호이다.The precharge section 11 precharges the first node nd1 and the second node nd2 according to the level of the clock CLK. The precharge section 11 includes a first capacitor C1 arranged between the first node nd1 and the wiring through which the clock CLK is transferred and a second capacitor connected between the second node nd2 and the clock bar CLKB And a second capacitor C2 disposed between the wirings to be transferred. Here, the clock bar CLKB is a signal formed by inverting the clock CLK, and is a signal whose phase is opposite to that of the clock CLK.

차지부(12)는 프리차지된 제1 노드(nd1) 또는 제2 노드(nd2)의 레벨에 응답하여 프리차지된 노드(nd1, nd2)를 차지한다. 이를 위해, 차지부(12)는 제2 노드(nd2)와 게이트가 연결되고 전원전압(VDD)이 인가되는 제3 노드(nd3)와 제1 노드(nd1) 사이에 배치된 제1 NMOS트랜지스터(N1)와, 제1 노드(nd2)와 게이트가 연결되고 제3 노드(nd3)와 제2 노드(nd2) 사이에 배치된 제2 NMOS트랜지스터(N2)를 포함한다.The charge section 12 occupies the precharged node (nd1, nd2) in response to the level of the precharged first node (nd1) or the second node (nd2). The storage section 12 includes a first NMOS transistor Nd2 disposed between the second node ND2 and a third node ND3 to which a gate is connected and a power supply voltage VDD is applied, And a second NMOS transistor N2 having a gate connected to the first node nd2 and disposed between the third node nd3 and the second node nd2.

전압출력부(13)는 제1 노드(nd1)와 제2 노드(nd2)의 레벨에 응답하여 차지된 노드(nd1, nd2)의 전압을 제1 승압전압(2VDD)으로 출력한다. 이를 위해, 전압출력부(13)는 제2 노드(nd2)와 게이트가 연결되고 제1 노드(nd1)와 제1 승압전압(2VDD)가 출력되는 제4 노드(nd4) 사이에 배치된 제1 PMOS트랜지스터(P1)와, 제1 노드(nd1)와 게이트가 연결되고 제2 노드(nd2)와 제4 노드(nd4) 사이에 배치된 제2 PMOS트랜지스터(P1)를 포함한다.The voltage output unit 13 outputs the voltages of the nodes nd1 and nd2 charged in response to the levels of the first node nd1 and the second node nd2 to the first boosted voltage 2VDD. To this end, the voltage output unit 13 is connected between the second node nd2 and the first node nd1 and a fourth node nd4, which is connected between the first node nd1 and the first boosted voltage 2VDD, A PMOS transistor P1 and a second PMOS transistor P1 having a gate connected to the first node nd1 and disposed between the second node nd2 and the fourth node nd4.

이와 같은 제1 펌프회로(1)의 동작을 설명하면 다음과 같다.The operation of the first pump circuit 1 will now be described.

먼저, 클록(CLK)이 하이레벨일 경우, 제1 캐패시터(C1)에 의해 제1 노드(nd1)만이 전원전압(VDD)의 레벨로 프리차지된다. 제1 노드(nd1)의 레벨이 전원전압(VDD)이 되면, 제2 NMOS트랜지스터(N2)가 턴온(turn-on)하여 제2 노드(nd2)의 레벨을 전원전압(VDD)으로 승압시킨다. 제2 노드(nd2)의 레벨이 전원전압(VDD)이 되면, 제1 NMOS트랜지스터(N1)가 턴온하여 제1 노드(nd1)의 레벨을 승압시킨다. 이때, 제1 노드(nd1)의 레벨은 전원전압(VDD)으로 승압되어 있었기 때문에, 제1 노드(nd1)의 레벨은 전원전압(VDD)+전원전압(VDD)의 레벨, 즉 제1 승압전압(2VDD)의 레벨을 갖는다. 이후, 전원전압(VDD) 레벨의 제2 노드(nd2)에 게이트가 연결되고 전원전압(VDD)+전원전압(VDD) 레벨의 제1 노드(nd1)에 소스가 연결된 제1 PMOS트랜지스터(P1)가 턴온하여 제1 승압전압(VDD2)을 출력한다. 이때, 제2 PMOS트랜지스터(P2)는 턴온하지 않는다. 이와 같은 동작을 통해 제1 펌프회로(1)는 제1 승압전압(2VDD)을 발생한다. First, when the clock CLK is at the high level, only the first node? 1 is precharged to the level of the power supply voltage VDD by the first capacitor C1. When the level of the first node nd1 reaches the power supply voltage VDD, the second NMOS transistor N2 turns on and boosts the level of the second node nd2 to the power supply voltage VDD. When the level of the second node nd2 reaches the power supply voltage VDD, the first NMOS transistor N1 is turned on to boost the level of the first node nd1. At this time, since the level of the first node nd1 is raised to the power supply voltage VDD, the level of the first node nd1 becomes the level of the power supply voltage VDD + the power supply voltage VDD, (2VDD). A first PMOS transistor P1 having a gate connected to the second node nd2 of the power supply voltage VDD level and a source connected to the first node nd1 of the power supply voltage VDD + And outputs the first boost voltage VDD2. At this time, the second PMOS transistor P2 is not turned on. Through this operation, the first pump circuit 1 generates the first boosted voltage 2VDD.

도 3은 도 2의 제1 캐패시터(C1)를 나타낸 회로도이다.3 is a circuit diagram showing the first capacitor C1 of FIG.

도 3에 도시된 바와 같이, 제1 캐패시터(C1)은 모스(MOS) 캐패시터로 설계되며, 소스 및 드레인영역에 클록(CLK)이 인가되고, 게이트전극에는 제1 노드(nd1)의 전압(CKBST)이 인가된다. 기판에는 기판바이어스전압(VSSI)이 인가되며, 기판바이어스전압(VSSI)은 접지전압(VSS)의 레벨을 갖거나 더 낮을 수 있다.3, the first capacitor C1 is designed as a MOS capacitor, a clock CLK is applied to the source and drain regions, and a voltage (CKBST) of the first node nd1 is applied to the gate electrode. Is applied. The substrate bias voltage VSSI is applied to the substrate, and the substrate bias voltage VSSI may have a level of the ground voltage VSS or lower.

도 4a 및 도 4b는 도 3과 같은 제1 캐패시터(C1) 및 제1 캐패시터(C1)와 연결되는 배선들을 나타낸 소자 레이아웃(layout)이다.4A and 4B are device layouts showing wirings connected to the first capacitor C1 and the first capacitor C1 as shown in FIG.

도 4a 및 도 4b에 도시된 바와 같이, P웰영역(101)이 형성된 기판상에 게이트전극(102)이 배치되고, 게이트전극(102)의 양측에 노출된 기판에 소스 및 드레인영역(103A, 103B)이 배치된다. P웰영역(101)은 P형 불순물이 도핑된 영역이고, 소스 및 드레인영역(103A, 103B)은 N형 불순물이 도핑된 영역이다.4A and 4B, a gate electrode 102 is disposed on a substrate on which a P well region 101 is formed, and source and drain regions 103A and 103B are formed on a substrate exposed on both sides of the gate electrode 102, 103B. The P well region 101 is a region doped with a P type impurity, and the source and drain regions 103A and 103B are regions doped with an N type impurity.

게이트전극(102) 상에는 게이트전극(102)과 중첩되게 제1 배선(104)이 배치된다. 특히, 게이트전극(102)과 제1 배선(104)의 폭은 동일하다. 게이트전극(102)과 제1 배선(104)은 두 개의 제1 및 제2 콘택플러그(105A, 105B)에 의해 연결된다. 제1 배선(104)에는 도 3의 제1 노드(nd1)의 전압(CKBST)이 인가된다.On the gate electrode 102, the first wiring 104 is disposed so as to overlap with the gate electrode 102. In particular, the widths of the gate electrode 102 and the first wiring 104 are the same. The gate electrode 102 and the first wiring 104 are connected by two first and second contact plugs 105A and 105B. The voltage (CKBST) of the first node (nd1) of Fig. 3 is applied to the first wiring 104. [

제1 배선(104)의 좌, 우측에는 제2 및 제3 배선(106, 107)이 배치되며, 제2 및 제3 배선(106, 107)은 소스영역(103A)과 드레인영역(103B)에 각각 제3 및 제4 콘택플러그(105C, 105D)에 의해 연결된다. 제2 및 제3 배선(106, 107)에는 클록(CLK)이 인가된다.The second and third wirings 106 and 107 are disposed on the left and right sides of the first wiring 104 and the second and third wirings 106 and 107 are disposed on the source region 103A and the drain region 103B Are connected by third and fourth contact plugs 105C and 105D, respectively. The clock (CLK) is applied to the second and third wirings (106, 107).

P웰영역(101)에는 P웰영역(101)에 기판전압(VSSI)을 인가하기 위해 픽업영역(108)이 배치되고, 픽업영역(108)은 제5 콘택플러그(105E)에 의해 제4 배선(109)에 연결된다. 제4 배선(109)에는 기판전압(VSSI)이 인가된다.The pickup region 108 is arranged in the P well region 101 for applying the substrate voltage VSSI to the P well region 101 and the pickup region 108 is connected to the fourth wiring Lt; / RTI > The substrate voltage VSSI is applied to the fourth wiring 109.

제1 내지 제4 배선(104, 105~107, 109) 상에는 제5 배선(110)이 배치되며, 제5 배선(110)에는 전원전압(VDD) 또는 접지전압(VSS)이 인가된다.A fifth wiring 110 is disposed on the first to fourth wirings 104 and 105 to 107 and 109 and a power supply voltage VDD or a ground voltage VSS is applied to the fifth wiring 110.

그리고, 각 배선과 소자들 사이에는 절연막(111)이 형성되어, 소자 간을 절연한다.An insulating film 111 is formed between each of the wirings and the elements to insulate the elements.

이상이 도 3에 도시된 제1 캐패시터(C1)의 소자 레이아웃이다. 이와 같이 제1 캐패시터(C1)를 제조할 경우, P웰영역(101)과 게이트전극(102) 사이에 제1 부스팅 캐패시턴스(BC1, boosting capacitance)가 생성되고, 제1 배선(104)과 제2 배선(106) 사이에 제2 부스팅 캐패시턴스(BC2)가 생성되며, 제1 배선(104)과 제3 배선(107) 사이에 제3 부스팅 캐패시턴스(BC3)가 생성된다. 그리고, 제1 배선(104)과 제5 배선(110) 사이에는 기생 캐패시턴스(PC1)가 생성된다.The above is the element layout of the first capacitor C1 shown in Fig. When the first capacitor C1 is fabricated as described above, a first boosting capacitance BC1 is generated between the P well region 101 and the gate electrode 102, and the first wiring 104 and the second A second boosting capacitance BC2 is generated between the wirings 106 and a third boosting capacitance BC3 is generated between the first wirings 104 and the third wirings 107. [ A parasitic capacitance PC1 is generated between the first wiring 104 and the fifth wiring 110. [

한편, 반도체 장치가 고집적화될수록 신호의 전달 로딩(loading)은 증가하게 된다. 여기서, 신호의 전달 로딩이 증가한다는 것은 반도체 장치가 고집적화됨에 따라 배선의 길이가 증가하고, 이에 따라 배선의 로딩이 증가한다는 것을 의미한다. 이와 같은 신호 전달 로딩의 증가는 고전압을 요구하는 플래시 메모리 장치에서 큰 결함으로 작용하는데, 로딩의 증가로 인해 고전압이 목표 장치에 전달하기 전 이미 레벨이 하강되기 때문이다. 따라서, 신호 전달 로딩이 증가하여도 고전압이 충분한 레벨로 목표 장치에 전달될 수 있도록 내부전압 생성장치는 펌핑능력(pump drivability)을 갖추고 있어야 한다. 즉, 내부전압 생성장치 내 펌핑회로의 펌핑능력을 향상시켜야 한다.On the other hand, as the semiconductor device is highly integrated, the signal transmission load increases. Here, the increase in signal transfer load means that as the semiconductor device is highly integrated, the length of the wiring increases, thereby increasing the loading of the wiring. This increase in signal transfer loading is a major drawback in flash memory devices requiring high voltage because the level is already lowered before the high voltage is delivered to the target device due to the increased loading. Thus, the internal voltage generator must be equipped with pump drivability so that the high voltage can be delivered to the target device at a sufficient level even with increased signaling loading. That is, the pumping ability of the pumping circuit in the internal voltage generator must be improved.

일반적으로 펌핑회로의 펌핑능력은 다음과 같은 수식으로 나타낸다.Generally, the pumping ability of the pumping circuit is expressed by the following equation.

Figure 112010088081291-pat00001
Figure 112010088081291-pat00001

여기서, BC는 부스팅 캐패시턴스를 의미하고, PC는 기생 캐패시턴스를 의미한다.Here, BC denotes boosting capacitance, and PC denotes parasitic capacitance.

[수학식 1]과 같이 펌핑능력은 부스팅 캐패시턴스가 크면 클수록 증가하고, 기생 캐패시턴스가 작으면 작을수록 증가한다. 즉, 펌핑회로의 펌핑능력을 향상시키기 위해서는 부스팅 캐패시턴스를 증가시키고, 기생 캐패시턴스를 감소시켜야 한다.As shown in Equation (1), the pumping ability increases as the boosting capacitance increases, and decreases as the parasitic capacitance decreases. That is, to improve the pumping ability of the pumping circuit, boosting capacitance and parasitic capacitance must be reduced.

도 5a 및 도 5b는 본 발명의 일실시예에 따른 캐패시터 및 캐패시터와 연결되는 배선들을 나타낸 소자 레이아웃이다. 5A and 5B are device layouts illustrating capacitors and wirings connected to a capacitor according to an embodiment of the present invention.

도 5a 및 도 5b에 도시된 바와 같이, P웰영역(201)이 형성된 기판상에 게이트전극(202)이 배치되고, 게이트전극(202)의 양측에 노출된 기판에 소스 및 드레인영역(203A, 203B)이 배치된다. P웰영역(201)은 P형 불순물이 도핑된 영역이고, 소스 및 드레인영역(203A, 203B)은 N형 불순물이 도핑된 영역이다.5A and 5B, a gate electrode 202 is disposed on a substrate on which a P well region 201 is formed, and source and drain regions 203A and 203B are formed on a substrate exposed on both sides of the gate electrode 202, 203B. The P well region 201 is a region doped with a P type impurity, and the source and drain regions 203A and 203B are regions doped with an N type impurity.

게이트전극(202) 상에는 게이트전극(202)과 중첩되게 제1 배선(204)이 배치된다. 이때, 제1 배선(204)은 게이트전극(202) 보다 폭이 좁으며, 이에 따라 제1 배선(204)의 양측으로 게이트 전극(202)이 노출된다. 게이트전극(202)과 제1 배선(204)은 두 개의 제1 및 제2 콘택플러그(205A, 205B)에 의해 연결된다. 제1 배선(204)에는 도 3의 제1 노드(nd1)의 전압(CKBST)이 인가된다. 그리고, 게이트전극(202)은 폴리실리콘막일 수 있다.A first wiring 204 is disposed on the gate electrode 202 so as to overlap with the gate electrode 202. At this time, the first wiring 204 is narrower than the gate electrode 202, so that the gate electrode 202 is exposed to both sides of the first wiring 204. The gate electrode 202 and the first wiring 204 are connected by two first and second contact plugs 205A and 205B. The voltage (CKBST) of the first node (ndl) of FIG. 3 is applied to the first wiring 204. The gate electrode 202 may be a polysilicon film.

제1 배선(204)의 좌, 우측에는 제2 및 제3 배선(206, 207)이 배치되며, 제2 및 제3 배선(206, 207)은 소스영역(203A)과 드레인영역(203B)에 각각 제3 및 제4 콘택플러그(205C, 205D)에 의해 연결된다. 이때, 제2 배선(206)은 게이트전극(202)과 일부가 중첩되고, 제3 배선(206, 207)도 게이트전극(202)과 일부가 중첩된다. 제2 및 제3 배선(206, 207)에는 클록(CLK)이 인가된다.The second and third wirings 206 and 207 are disposed on the left and right sides of the first wiring 204 and the second and third wirings 206 and 207 are disposed on the source region 203A and the drain region 203B. Are connected by third and fourth contact plugs 205C and 205D, respectively. At this time, the second wiring 206 partially overlaps with the gate electrode 202, and the third wirings 206 and 207 partially overlap with the gate electrode 202 as well. The clock (CLK) is applied to the second and third wirings (206, 207).

P웰영역(201)에는 P웰영역(201)에 기판전압(VSSI)을 인가하기 위해 픽업영역(208)이 배치되고, 픽업영역(208)은 제5 콘택플러그(205E)에 의해 제4 배선(209)에 연결된다. 제4 배선(209)에는 기판전압(VSSI)이 인가된다.The pickup region 208 is arranged in the P well region 201 for applying the substrate voltage VSSI to the P well region 201 and the pickup region 208 is connected to the fourth wiring (Not shown). The substrate voltage VSSI is applied to the fourth wiring 209.

제1 내지 제4 배선(204, 205~207, 209) 상에는 제5 배선(210)이 배치되며, 제5 배선(210)에는 전원전압(VDD) 또는 접지전압(VSS)이 인가된다.A fifth wiring 210 is disposed on the first to fourth wirings 204 and 205 to 207 and 209 and a power supply voltage VDD or a ground voltage VSS is applied to the fifth wiring 210.

그리고, 각 배선과 소자들 사이에는 절연막(211)이 형성되어, 소자 간을 절연한다.An insulating film 211 is formed between the wirings and the elements to insulate the elements.

이상이 본 발명의 일실시예에 따른 캐패시터의 소자 레이아웃이다. 이와 같이 캐패시터를 제조할 경우, P웰영역(201)과 게이트전극(202) 사이에 제1 부스팅 캐패시턴스(BC11)가 생성되고, 제1 배선(204)과 제2 배선(206) 사이에 제2 부스팅 캐패시턴스(BC12)가 생성되며, 제1 배선(204)과 제3 배선(207) 사이에 제3 부스팅 캐패시턴스(BC13)가 생성된다. 또한, 제2 배선(206)과 게이트전극(202) 사이에 제4 부스팅 캐패시턴스(BC14)가 생성되고, 제3 배선(207)과 게이트전극(202) 사이에 제5 부스팅 캐패시턴스(BC15)가 생성된다. 이는, 제2 배선(206)과 게이트전극(202)의 일부가 중첩되고, 제3 배선(207)과 게이트전극(202)의 일부가 중첩되어 있기 때문이다. 도 4a 및 도 4b의 캐패시터와 비교해 보면, 본 발명의 일실시예에 따른 캐패시터가 두 개의 부스팅 캐패시턴스(BC14, BC15)를 더 확보하고 있기 때문에 도 4a 및 도 4b의 캐패시터보다 펌핑능력이 더 우수하다.The above is the element layout of the capacitor according to the embodiment of the present invention. When a capacitor is manufactured as described above, a first boosting capacitance BC11 is generated between the P well region 201 and the gate electrode 202, and a second boosting capacitance BC11 is formed between the first wiring 204 and the second wiring 206 A boosting capacitance BC12 is generated and a third boosting capacitance BC13 is generated between the first wiring 204 and the third wiring 207. [ A fourth boosting capacitance BC14 is generated between the second wiring 206 and the gate electrode 202 and a fifth boosting capacitance BC15 is generated between the third wiring 207 and the gate electrode 202 do. This is because the second wiring 206 and a portion of the gate electrode 202 are overlapped with each other and the third wiring 207 and the gate electrode 202 are partially overlapped. Compared to the capacitors of Figures 4a and 4b, the capacitor according to an embodiment of the present invention has better pumping ability than the capacitors of Figures 4a and 4b because it further reserves two boosting capacitances BC14 and BC15 .

한편, 제1 배선(204)과 제5 배선(210) 사이에는 기생 캐패시턴스(PC11)가 생성된다. 이 또한, 도 4a 및 도 4b의 캐패시터와 비교해 보면, 본 발명의 일실시예에 따른 캐패시터가 게이트전극(202)과 제1 배선(204)간의 중첩 면적이 작기 때문에 기생 캐패시턴스(PC11)의 영향이 더 적다. 즉, 본 발명의 일실시예에 따른 캐패시터가 도 4a 및 도 4b의 캐패시터보다 펌핑능력이 더 우수하다.On the other hand, a parasitic capacitance PC11 is generated between the first wiring 204 and the fifth wiring 210. 4A and 4B, since the capacitor according to the embodiment of the present invention has a small overlapping area between the gate electrode 202 and the first wiring 204, the influence of the parasitic capacitance PC11 Less. That is, the capacitor according to an embodiment of the present invention has a better pumping ability than the capacitors of FIGS. 4A and 4B.

이와 같이 펌핑능력이 우수한 본 발명의 일실시예에 따른 캐패시터를 도 1과 같은 내부전압 생성회로에 적용할 경우, 내부전압 생성회로의 펌핑능력이 우수하여 내부전압 생성회로의 출력이 긴 로딩을 거쳐 목표 장치에 도달하더라도 레벨의 하강은 발생하지 않는다. 따라서, 목표 장치의 안정적이고 신뢰성 있는 동작을 보장할 수 있다.When the capacitor according to an embodiment of the present invention having excellent pumping ability is applied to the internal voltage generating circuit as shown in FIG. 1, the internal voltage generating circuit has an excellent pumping ability, and the output of the internal voltage generating circuit is subjected to long loading Even if the target device is reached, the level does not fall. Thus, a stable and reliable operation of the target apparatus can be ensured.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

201: P웰영역 202: 게이트전극
203A, 203B: 소스 및 드레인영역 204: 제1 배선
205A~205E: 콘택플러그 206: 제2 배선
207; 제3 배선 208: 픽업영역
209: 제4 배선 210: 제5 배선
211: 절연막201: P well region 202: gate electrode
203A and 203B: source and drain regions 204: first wiring
205A to 205E: contact plug 206: second wiring
207; Third wiring 208: Pickup area
209: fourth wiring 210: fifth wiring
211: insulating film

Claims (4)

기판의 웰영역 상에 형성된 게이트전극과 상기 게이트전극의 양측에 노출된 상기 기판에 형성된 소스 및 드레인영역;
상기 게이트전극상에 형성되고, 상기 게이트전극과 연결된 제1 배선;
상기 소스영역과 연결되고, 상기 게이트전극과 일부가 중첩되는 제2 배선; 및
상기 드레인영역과 연결되고, 상기 게이트전극과 일부가 중첩되는 제3 배선
를 포함하는 반도체 소자.
A gate electrode formed on a well region of the substrate and source and drain regions formed on the substrate exposed on both sides of the gate electrode;
A first wiring formed on the gate electrode and connected to the gate electrode;
A second wiring connected to the source region and partially overlapping the gate electrode; And
A third wiring connected to the drain region and partially overlapping the gate electrode,
≪ / RTI >
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 게이트전극과 상기 제1 배선 사이와, 상기 게이트전극과 상기 제2 배선 사이 및 상기 게이트전극과 상기 제3 배선 사이에는 절연막이 개재된 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein an insulating film is interposed between the gate electrode and the first wiring, between the gate electrode and the second wiring, and between the gate electrode and the third wiring.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 웰영역과 상기 게이트전극 사이와, 상기 게이트전극과 상기 제2 배선 사이와 상기 게이트전극과 상기 제3 배선 사이에 부스팅 캐패시턴스가 형성되는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein a boosting capacitance is formed between the well region and the gate electrode, between the gate electrode and the second wiring, and between the gate electrode and the third wiring.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 3 항에 있어서,
상기 제1 배선과 상기 제2 배선 사이와 상기 제1 배선과 제3 배선 사이에 상기 부스팅 캐패시턴스가 형성되는 것을 특징으로 하는 반도체 소자.
The method of claim 3,
And the boosting capacitance is formed between the first wiring and the second wiring and between the first wiring and the third wiring.
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