KR101713036B1 - High voltage generation device - Google Patents

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Abstract

본 발명은 입력전압에 제1 제어신호의 전압레벨을 더하여 제1 승압전압으로 출력하는 제1 펌프회로, 상기 제1 제어신호의 전압레벨을 상기 제1 승압전압의 레벨만큼 승압하여 제2 제어신호로 출력하는 제1 레벨시프트회로 및 상기 제1 승압전압에 상기 제2 제어신호의 전압레벨을 더하여 제2 승압전압으로 출력하는 제2 펌프회로를 포함하는 고전압 발생장치를 제공한다.The first pump circuit boosts the voltage level of the first control signal by the level of the first boosted voltage and outputs the second control signal, And a second pump circuit for adding the voltage level of the second control signal to the first boosted voltage and outputting the second boosted voltage as a second boosted voltage.

Figure R1020100115588
Figure R1020100115588

Description

고전압 발생장치{HIGH VOLTAGE GENERATION DEVICE}{HIGH VOLTAGE GENERATION DEVICE}

본 발명은 고전압 발생장치에 관한 것으로, 구체적으로 설명하면 집적도가 우수한 고전압 발생장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage generating apparatus, and more particularly, to a high voltage generating apparatus having an excellent integration degree.

반도체 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분되며, 휘발성 메모리 장치와 비휘발성 메모리 장치를 대표하는 것은 DRAM과 플래시 메모리 장치이다. DRAM은 하나의 캐패시터와 하나의 트랜지스터로 이루어진 메모리셀을 포함하며, 데이터의 접근성이 우수하여 데이터 처리 속도가 빠르다. 플래시 메모리 장치는 플로팅게이트(floating gate)에 전자를 축적하거나 소거하는 방식으로 데이터를 저장하며, 좁은 면적에도 많은 저장매체를 수용할 수 있기 때문에 많은 데이터를 저장할 수 있다.Semiconductor devices are roughly divided into volatile memory devices and nonvolatile memory devices, and representative of volatile memory devices and nonvolatile memory devices are DRAM and flash memory devices. The DRAM includes a memory cell made up of one capacitor and one transistor, and has excellent data accessibility and data processing speed. A flash memory device stores data in a floating gate by accumulating or erasing electrons, and can store a large amount of data because it can accommodate many storage media in a small area.

현재, DRAM과 플래시 메모리 장치의 개량에 있어서 가장 큰 주안점은 각 장치에 대한 집적도의 향상이다. DRAM과 플래시 메모리 장치 모두 메모리셀들이 군집되어 있는 영역의 크기를 축소시키는 것은 데이터를 저장할 수 있는 용량과 직결되는 문제이기 때문에, 메모리셀들이 군집되어 있는 영역을 축소시킬 수는 없다. 하지만, 데이터의 전송을 제어하거나, 데이터를 처리하기 위해 구비된 장치들은 반도체 장치의 동작 안정성만 보장된다면 그 크기를 감소시켜도 무방하다. 즉, 데이터의 전송 및 처리를 위해 구비된 회로들을 보다 효율적인 회로들로 교체하면 DRAM과 플래시 메모리 장치의 집적도를 향상시킬 수 있다.
At present, the most important point in the improvement of DRAM and flash memory devices is the improvement of the degree of integration for each device. Since both the DRAM and the flash memory device have a problem of reducing the size of the region where the memory cells are clustered, the region where the memory cells are clustered can not be reduced because it is directly related to the capacity for storing data. However, devices provided for controlling the transmission of data or for processing data may be reduced in size only if the operational stability of the semiconductor device is ensured. That is, replacing circuits provided for data transmission and processing with more efficient circuits can improve the integration of DRAM and flash memory devices.

본 발명은 집적도가 우수한 고전압 발생장치를 제안한다.
The present invention proposes a high-voltage generating device having a high degree of integration.

본 발명은 입력전압에 제1 제어신호의 전압레벨을 더하여 제1 승압전압으로 출력하는 제1 펌프회로, 상기 제1 제어신호의 전압레벨을 상기 제1 승압전압의 레벨만큼 승압하여 제2 제어신호로 출력하는 제1 레벨시프트회로 및 상기 제1 승압전압에 상기 제2 제어신호의 전압레벨을 더하여 고전압으로 출력하는 제2 펌프회로를 포함하는 고전압 발생장치를 제공한다.
The first pump circuit boosts the voltage level of the first control signal by the level of the first boosted voltage and outputs the second control signal, And a second pump circuit for adding a voltage level of the second control signal to the first boosted voltage and outputting the voltage at a high voltage.

본 발명에 따른 고전압 발생장치는 펌프회로로 입력되는 제어신호의 전압레벨을 하나의 레벨로 고정시키지 않고 상승시킴으로서 고전압(VPP)을 발생하기 위한 단계를 감소시킨다. 즉, 펌프회로의 개수를 감소시킨다. 따라서, 고전압 발생장치 내 펌프회로의 개수를 감소시킬 수 있기 때문에, 고전압 발생장치의 면적 나아가 반도체 장치의 집적도를 향상시킬 수 있는 효과를 갖는다.
The high voltage generating apparatus according to the present invention reduces the step for generating the high voltage VPP by raising the voltage level of the control signal input to the pump circuit without fixing it to one level. That is, the number of pump circuits is reduced. Therefore, the number of the pump circuits in the high-voltage generating apparatus can be reduced, so that the area of the high-voltage generating apparatus and the degree of integration of the semiconductor device can be improved.

도 1은 본 발명의 설명을 뒷받침하기 위해 참고적으로 도시한 반도체 장치의 고전압 발생장치이다.
도 2는 본 발명의 일실시예에 따른 고전압 발생장치를 나타낸 블록도이다.
도 3은 도 2의 제1 펌프회로를 나타낸 회로도이다.
도 4는 도 2의 제1 레벨시프트회로를 나타낸 회로도이다.1 is a high voltage generating apparatus of a semiconductor device as a reference for supporting the explanation of the present invention.
2 is a block diagram illustrating a high voltage generator according to an embodiment of the present invention.
3 is a circuit diagram showing the first pump circuit of Fig.
4 is a circuit diagram showing the first level shift circuit of Fig.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 설명을 뒷받침하기 위해 참고적으로 도시한 반도체 장치의 고전압 발생장치이다. 이때, 고전압 발생장치는 2V의 전원전압(VDD)을 인가받아 32V의 고전압(VPP)을 발생하는 것으로 가정한다.1 is a high voltage generating apparatus of a semiconductor device as a reference for supporting the explanation of the present invention. At this time, it is assumed that the high voltage generator generates a high voltage (VPP) of 32V by receiving a power supply voltage (VDD) of 2V.

도 1을 참조하면, 고전압 발생장치는 32V의 고전압(VPP)을 발생하기 위해 직렬로 연결된 제1 내지 제15 펌프회로(1~15)를 포함한다. 일례로서 제1 펌프회로(1)의 동작을 설명하면, 제1 펌프회로(1)는 전원전압(VDD)에 클록신호(CLK)의 전압레벨을 더하여 제1 승압전압(VDD1)으로 출력한다. 클록신호(CLK)의 전압레벨은 전원전압(VDD)의 레벨과 같다. 여기서, 클록신호(CLK)의 전압레벨이란 클록신호(CLK)의 진폭에 대응하는 전압레벨을 의미한다. 즉, 클록신호(CLK)의 진폭이 OV~전원전압(VDD)이면 클록신호(CLK)의 전압레벨은 전원전압(VDD)이 된다. 나머지 펌프회로(2~15)도 동일하게 클록신호(CLK)에 응답하여 입력되는 전압의 레벨을 승압한다. 결과적으로, 각 펌프회로(1~15)는 입력되는 전압에 전원전압(VDD)의 레벨만큼을 승압하여 출력한다. 따라서, 고전압 발생장치는 32V의 고전압(VPP)을 발생하기 위해서는 총 15개의 펌프회로(1~15)가 필요하다. Referring to FIG. 1, the high voltage generating apparatus includes first to fifteenth pump circuits (1-15) connected in series to generate a high voltage (VPP) of 32V. Describing the operation of the first pump circuit 1 as an example, the first pump circuit 1 adds the voltage level of the clock signal CLK to the power supply voltage VDD and outputs it as the first boosted voltage VDD1. The voltage level of the clock signal CLK is equal to the level of the power source voltage VDD. Here, the voltage level of the clock signal CLK means a voltage level corresponding to the amplitude of the clock signal CLK. That is, when the amplitude of the clock signal CLK is from OV to the power supply voltage VDD, the voltage level of the clock signal CLK becomes the power supply voltage VDD. Likewise, the remaining pump circuits 2 to 15 boost the level of the voltage input in response to the clock signal CLK. As a result, each of the pump circuits 1 to 15 boosts the input voltage by the level of the power supply voltage VDD. Therefore, in order to generate a high voltage (VPP) of 32 V, the high voltage generating apparatus requires a total of 15 pump circuits (1 to 15).

이상의 내용을 종합하여 펌프회로의 개수와 고전압(VPP)간의 관계를 수식화하면 다음과 같다.The relationship between the number of pump circuits and the high voltage (VPP) is summarized as follows.

Figure 112010075760820-pat00001
Figure 112010075760820-pat00001

즉, 고전압(VPP)은 펌프회로의 개수+1과 클록신호(CLK)의 전압레벨인 전원전압(VDD)을 곱한 수치를 갖는다. 여기서, 펌프회로의 개수에 더해진 숫자 1은 제1 펌프회로(1)에 전원전압(VDD)이 인가되기 때문에 정해진 숫자이다.That is, the high voltage VPP has a value obtained by multiplying the number of pump circuits + 1 by the power supply voltage VDD, which is the voltage level of the clock signal CLK. Here, the numeral 1 added to the number of the pump circuits is a predetermined number since the power supply voltage VDD is applied to the first pump circuit 1.

도 2는 본 발명의 일실시예에 따른 고전압 발생장치를 나타낸 블록도이다. 이때, 전원전압(VDD)의 레벨은 2V이고, 고전압(VPP)의 레벨은 32V인 것으로 가정한다.2 is a block diagram illustrating a high voltage generator according to an embodiment of the present invention. At this time, it is assumed that the level of the power supply voltage VDD is 2V and the level of the high voltage VPP is 32V.

도 2를 참조하면, 고전압 발생장치는 전원전압(VDD)에 제1 제어신호인 클록신호(CLK)의 전압레벨을 더하여 제1 승압전압(VDD2)으로 출력하는 제1 펌프회로(101), 클록신호(CLK)의 전압레벨을 제1 승압전압(VDD2)의 레벨만큼 승압하여 제2 제어신호인 제1 승압클록신호(PCLK1)로 출력하는 제1 레벨시프트회로(105), 제1 승압전압(VDD2)에 제1 승압클록신호(PCLK1)의 전압레벨을 더하여 제2 승압전압(VDD3)으로 출력하는 제2 펌프회로(102), 클록신호(CLK)의 전압레벨을 제2 승압전압(VDD3)의 레벨만큼 승압하여 제3 제어신호인 제2 승압클록신호(PCLK2)로 출력하는 제2 레벨시프트회로(106), 제2 승압전압(VDD3)에 제2 승압클록신호(PCLK2)의 전압레벨을 더하여 제3 승압전압(VDD4)으로 출력하는 제3 펌프회로(103), 클록신호(CLK)의 전압레벨을 제3 승압전압(VDD4)의 레벨만큼 승압하여 제4 제어신호인 제3 승압클록신호(PCLK3)로 출력하는 제3 레벨시프트회로(107), 제3 승압전압(VDD4)에 제3 승압클록신호(PCLK3)의 전압레벨을 더하여 고전압(VPP)으로 출력하는 제4 펌프회로(104)를 포함한다. 또한, 고전압 발생장치는 제4 펌프회로(104)의 출력단에 연결된 캐패시터를 더 구비하여, 제4 펌프회로(104)의 출력단의 전압레벨을 안정화시킬 수도 있다.2, the high voltage generating apparatus includes a first pump circuit 101 for adding a voltage level of a clock signal CLK, which is a first control signal, to a power supply voltage VDD and outputting it as a first boost voltage VDD2, A first level shift circuit 105 for stepping up the voltage level of the signal CLK by the level of the first boost voltage VDD2 and outputting it as the first boosted clock signal PCLK1 as the second control signal, A second pump circuit 102 for adding the voltage level of the first boosted clock signal PCLK1 to the first boosted voltage VDD2 and outputting the second boosted voltage VDD3 as a second boosted voltage VDD3; A second level shift circuit 106 for boosting the level of the second boosted clock signal PCLK2 by a level of the second boosted voltage VDD3 to output a second boosted clock signal PCLK2 as a third control signal, A third pump circuit 103 for outputting a third boost voltage VDD4 as the third boost voltage VDD4 and a third boost circuit for boosting the voltage level of the clock signal CLK by the level of the third boost voltage VDD4, A third level shift circuit 107 for outputting a third boosted clock signal PCLK3 as a third boosted clock signal PCLK3 and a third boosted voltage signal VDD4 for adding a voltage level of a third boosted clock signal PCLK3 to a high voltage VPP, 4 pump circuit < RTI ID = 0.0 > 104 < / RTI & The high voltage generating apparatus may further include a capacitor connected to the output terminal of the fourth pump circuit 104 to stabilize the voltage level of the output terminal of the fourth pump circuit 104.

도 3은 도 2의 제1 펌프회로(101)를 나타낸 회로도이다.3 is a circuit diagram showing the first pump circuit 101 of Fig.

도 3을 참조하면, 제1 펌프회로(101)는 전원전압(VDD)에 클록신호(CLK)의 전압레벨을 더하여 제1 노드(nd1)를 충전하는 차지부(1011)와 충전된 제1 노드(nd1)의 전압을 제1 승압전압(VDD2)으로 출력하는 전압출력부(1012)를 포함한다.3, the first pump circuit 101 includes a charge section 1011 for charging the first node nd1 by adding the voltage level of the clock signal CLK to the power supply voltage VDD, and a voltage output unit 1012 for outputting the voltage of the first rising voltage (nd1) to the first boosted voltage (VDD2).

차지부(1011)는 전원전압(VDD)이 인가되는 제3 노드(nd3)와 일측에 클록신호(CLK)가 입력되고 타측이 제2 노드(nd1)와 연결된 제1 캐패시터(C1)와 일측에 클록바신호(CLKB)가 입력되고 타측이 제2 노드(nd2)와 연결된 제2 캐패시터(C2)와 제3 노드(nd3)와 제1 노드(nd1)에 배치되고 게이트가 제32노드(nd2)에 연결된 제1 NMOS트랜지스터(N1)와 제3 노드(nd3)와 제2 노드(nd2)에 배치되고 게이트가 제1 노드(nd1)에 연결된 제2 NMOS트랜지스터(N2)를 포함한다. The storage unit 1011 includes a third node nd3 to which a power supply voltage VDD is applied, a first capacitor C1 to which a clock signal CLK is input on one side and the other side is connected to a second node nd1, The clock signal CLKB is input and the other end is connected to the second capacitor C2 connected to the second node nd2 and the third node nd3 and the first node nd1 and the gate is connected to the 32nd node nd2, And a second NMOS transistor N2 which is connected to the third node nd3 and the second node nd2 and whose gate is connected to the first node nd1.

전압출력부(1012)는 제1 노드(nd1)와 제4 노드(nd4)에 배치되고 게이트가 제2 노드(nd2)에 연결된 제1 PMOS트랜지스터(P1) 및 제2 노드(nd2)와 제4 노드(nd4)에 배치되고 게이트가 제1 노드(nd1)에 연결된 제2 PMOS트랜지스터(P2)와 제1 승압전압(VDD2)이 인가되는 제4 노드(nd4)를 포함한다. The voltage output unit 1012 includes a first PMOS transistor P1 and a second node nd2 which are disposed at the first node nd1 and the fourth node nd4 and whose gate is connected to the second node nd2, A second PMOS transistor P2 disposed at the node nd4 and having a gate connected to the first node nd1 and a fourth node nd4 to which the first boost voltage VDD2 is applied.

이와 같은 제1 펌프회로(101)의 동작을 설명하면 다음과 같다. 이때, 클록신호(CLK)의 전압레벨이 전원전압(VDD)이고, 클록바신호(CLKB)의 전압레벨은 0V인 것으로 가정하며, 클록신호(CLK)와 클록바신호(CLKB)의 위상은 반대이다. 클록신호(CLK)의 전압레벨이 전원전압(VDD)이기 때문에 제1 캐패시터(C1)에 의해 제1 노드(nd1)의 레벨은 전원전압(VDD)이 된다. 제1 노드(nd1)의 레벨이 전원전압(VDD)이 되면, 제2 NMOS트랜지스터(N2)가 턴온(turn-on)하여 제2 노드(nd2)의 레벨을 전원전압(VDD)으로 승압시킨다. 제2 노드(nd2)의 레벨이 전원전압(VDD)이 되면, 제1 NMOS트랜지스터(N1)가 턴온하여 제1 노드(nd1)의 레벨을 승압시킨다. 이때, 제1 노드(nd1)의 레벨은 전원전압(VDD)으로 승압되어있었기 때문에, 제1 노드(nd1)의 레벨은 전원전압(VDD)+전원전압(VDD)의 레벨, 즉 제1 승압전압(VDD2)의 레벨을 갖는다. 이후, 전원전압(VDD) 레벨의 제2 노드(nd2)에 게이트가 연결되고 전원전압(VDD)+전원전압(VDD) 레벨의 제1 노드(nd1)에 소스가 연결된 제1 PMOS트랜지스터(P1)가 턴온하여 제1 승압전압(VDD2)을 출력한다. 이때, 제2 PMOS트랜지스터(P2)는 턴온하지 않는다. 이와 같은 동작을 통해 제1 펌프회로(101)는 제1 승압전압(VDD2)을 발생한다. 나머지 펌프회로(2~5)도 동일한 구조로 설계되되, 제1 및 제2 캐패시터(C1, C2)에 인가되는 제어신호(PCLK1~PCLK4)의 전압레벨만이 다르다.The operation of the first pump circuit 101 will now be described. At this time, it is assumed that the voltage level of the clock signal CLK is the power supply voltage VDD and the voltage level of the clock bar signal CLKB is 0V, and the phases of the clock signal CLK and the clock bar signal CLKB are opposite to be. Since the voltage level of the clock signal CLK is the power supply voltage VDD, the level of the first node? 1 becomes the power supply voltage VDD by the first capacitor C1. When the level of the first node nd1 reaches the power supply voltage VDD, the second NMOS transistor N2 turns on and boosts the level of the second node nd2 to the power supply voltage VDD. When the level of the second node nd2 reaches the power supply voltage VDD, the first NMOS transistor N1 is turned on to boost the level of the first node nd1. At this time, since the level of the first node nd1 is raised to the power supply voltage VDD, the level of the first node nd1 becomes the level of the power supply voltage VDD + the power supply voltage VDD, (VDD2). A first PMOS transistor P1 having a gate connected to the second node nd2 of the power supply voltage VDD level and a source connected to the first node nd1 of the power supply voltage VDD + And outputs the first boost voltage VDD2. At this time, the second PMOS transistor P2 is not turned on. Through such operation, the first pump circuit 101 generates the first boosted voltage VDD2. The remaining pump circuits 2 to 5 are designed to have the same structure but differ only in the voltage levels of the control signals PCLK1 to PCLK4 applied to the first and second capacitors C1 and C2.

도 4는 도 2의 제1 레벨시프트회로(105)를 나타낸 회로도이다.4 is a circuit diagram showing the first level shift circuit 105 of FIG.

도 4를 참조하면, 제1 레벨시프트회로(105)는 클록신호(CLK)의 논리레벨에 응답하여 제1 승압전압(VDD2) 레벨의 제1 승압클록신호(PCLK1)을 생성하는 차동증폭기를 포함한다. 즉, 제1 레벨시프트회로(105)는 클록신호(CLK)의 논리레벨이 하이이면 제3 NMOS트랜지스터(N3)와 제4 PMOS트랜지스터(P4)를 순차적으로 턴온시켜 제1 승압전압(VDD2) 레벨의 제1 승압클록신호(PCLK1)을 생성하고, 클록신호(CLK)의 논리레벨이 로우이면 제4 NMOS트랜지스터(N4)을 턴온시켜 접지전압 레벨의 제1 승압클록신호(PCLK1)를 생성한다. 나머지 레벨시프트회로(106~107)도 제1 레벨시프트회로(105)와 동일하게 설계되되, 제5 노드(nd5)에 인가되는 전압의 레벨만이 다르다.4, the first level shift circuit 105 includes a differential amplifier which generates a first boosted clock signal PCLK1 having a first boosted voltage VDD2 level in response to a logic level of the clock signal CLK do. That is, when the logic level of the clock signal CLK is high, the first level shift circuit 105 sequentially turns on the third NMOS transistor N3 and the fourth PMOS transistor P4 to generate the first boosted voltage VDD2 level And when the logic level of the clock signal CLK is low, the fourth NMOS transistor N4 is turned on to generate the first boosted clock signal PCLK1 having the ground voltage level. The other level shift circuits 106 to 107 are also designed in the same manner as the first level shift circuit 105, but differ only in the level of the voltage applied to the fifth node (nd5).

전술한 내용들을 바탕으로 본 발명의 일실시예 따른 고전압 발생장치의 동작을 설명하면 다음과 같다. 먼저, 제1 펌프회로(101)는 입력되는 전원전압(VDD)에 클록신호(CLK)의 전압레벨을 더하여 제1 승압전압(VDD2)으로 출력한다. 이때, 클록신호(CLK)의 전압레벨이 전원전압(VDD)이기 때문에 제1 승압전압(VDD2)의 레벨은 4V가 된다. 제1 레벨시프트회로(105)는 클록신호(CLK)의 전압레벨을 제1 승압전압(VDD2)의 레벨만큼 승압하여 제1 승압클록신호(PCLK1)로 출력한다. 이때, 제1 승압전압(VDD2)의 레벨이 4V이기 때문에 제1 승압클록신호(PCLK1)의 전압레벨은 4V가 된다. 제2 펌프회로(102)는 제1 승압전압(VDD2)에 제1 승압클록신호(PCLK1)의 전압레벨을 더하여 제2 승압전압(VDD3)으로 출력한다. 이때, 제1 승압클록신호(PCLK1)의 전압레벨이 4V이기 때문에 제2 승압전압(VDD3)의 레벨은 8V가 된다. 제2 레벨시프트회로(106)는 클록신호(CLK)의 전압레벨을 제2 승압전압(VDD3)의 레벨만큼 승압하여 제2 승압클록신호(PCLK2)로 출력한다. 이때, 제2 승압전압(VDD3)의 레벨이 8V이기 때문에 제2 승압클록신호(PCLK2)의 전압레벨은 8V가 된다. 제3 펌프회로(103)는 제2 승압전압(VDD2)에 제2 승압클록신호(PCLK2)의 전압레벨을 더하여 제3 승압전압(VDD4)으로 출력한다. 이때, 제2 승압클록신호(PCLK2)의 전압레벨이 8V이기 때문에 제3 승압전압(VDD4)의 레벨은 16V가 된다. 제3 레벨시프트회로(107)는 클록신호(CLK)의 전압레벨을 제3 승압전압(VDD4)의 레벨만큼 승압하여 제4 제어신호인 제3 승압클록신호(PCLK3)로 출력한다. 이때, 제3 승압전압(VDD4)의 레벨이 16V이기 때문에 제3 승압클록신호(PCLK3)의 전압레벨은 16V가 된다. 제4 펌프회로(104)는 제3 승압전압(VDD4)에 제3 승압클록신호(PCLK3)의 전압레벨을 더하여 고전압(VPP)으로 출력한다. 이때, 제3 승압클록신호(PCLK3)의 전압레벨이 16V이기 때문에 고전압(VPP)의 레벨은 32V가 된다. 이상의 내용을 종합하여 펌프회로의 개수와 고전압(VPP)간의 관계를 수식화하면 다음과 같다.The operation of the high voltage generator according to one embodiment of the present invention will be described with reference to the above description. First, the first pump circuit 101 adds the voltage level of the clock signal CLK to the input power supply voltage VDD and outputs it as the first boosted voltage VDD2. At this time, since the voltage level of the clock signal CLK is the power supply voltage VDD, the level of the first boosted voltage VDD2 becomes 4V. The first level shift circuit 105 boosts the voltage level of the clock signal CLK by the level of the first boost voltage VDD2 and outputs it as the first boost clock signal PCLK1. At this time, since the level of the first boost voltage VDD2 is 4V, the voltage level of the first boost clock signal PCLK1 becomes 4V. The second pump circuit 102 adds the voltage level of the first boosted clock signal PCLK1 to the first boosted voltage VDD2 and outputs it as the second boosted voltage VDD3. At this time, since the voltage level of the first boosting clock signal PCLK1 is 4V, the level of the second boosting voltage VDD3 becomes 8V. The second level shift circuit 106 boosts the voltage level of the clock signal CLK by the level of the second boost voltage VDD3 and outputs it as the second boost clock signal PCLK2. At this time, since the level of the second boost voltage VDD3 is 8V, the voltage level of the second boost clock signal PCLK2 becomes 8V. The third pump circuit 103 adds the voltage level of the second boosted clock signal PCLK2 to the second boosted voltage VDD2 and outputs it as the third boosted voltage VDD4. At this time, since the voltage level of the second boosting clock signal PCLK2 is 8V, the level of the third boosting voltage VDD4 becomes 16V. The third level shift circuit 107 boosts the voltage level of the clock signal CLK by the level of the third boost voltage VDD4 and outputs the third boost clock signal PCLK3 as the fourth control signal. At this time, since the level of the third boost voltage VDD4 is 16V, the voltage level of the third boost clock signal PCLK3 becomes 16V. The fourth pump circuit 104 adds the voltage level of the third boosted clock signal PCLK3 to the third boosted voltage VDD4 and outputs it by the high voltage VPP. At this time, since the voltage level of the third boosting clock signal PCLK3 is 16V, the level of the high voltage VPP becomes 32V. The relationship between the number of pump circuits and the high voltage (VPP) is summarized as follows.

Figure 112010075760820-pat00002
Figure 112010075760820-pat00002

즉, 펌프회로의 개수가 증가하면 증가할수록 고전압(VPP)의 레벨은 2의 배수로 증가한다. That is, as the number of pump circuits increases, the level of the high voltage (VPP) increases by a factor of two.

이상과 같은 내용에서 알 수 있듯이, 본 실시예의 고전압 발생장치는 2V의 전원전압(VDD)을 인가받아 32V의 고전압(VPP)을 안정적으로 발생한다. 이때, 중요한 것은 본 실시예의 고전압 발생장치는 32V의 고전압(VPP)을 발생함에 있어서, 4개의 펌프회로(101~104)와 3개의 레벨시프트회로(105~107)만을 구비한다는 것이다. 참고도면인 도 1과 비교하면, 도 1의 고전압 발생장치는 14개의 펌프회로를 구비해야만 32V의 고전압(VPP)을 발생할 수 있는데 반해, 본 실시예의 고전압 발생장치는 4개의 펌프회로(101~104)와 3개의 레벨시프트회로(105~107)만을 구비해도 32V의 고전압(VPP)을 발생할 수 있다. 만약 고전압(VPP)의 레벨을 32V보다 더 높은 64V로 발생한다고 가정하면, 도 1의 고전압 발생장치는 62개의 펌프회로가 필요하지만, 본 실시예의 고전압 발생기는 5개의 펌프회로와 4개의 레벨시프트회로만 구비하면 가능하다. 물론, 본 실시예의 고전압 발생장치는 전원전압(VDD) 레벨의 클록신호(CLK)를 32V의 전압레벨로 승압하기 위해서 레벨시프트회로 내 트랜지스터와 캐패시터의 크기 증가시켜야 하는 점은 있으나, 펌프회로의 개수가 현저하게 적어지기 때문에 레벨시프트회로 내 트랜지스터와 캐패시터의 크기를 증가시키더라도 도 1의 고전압 발생장치보다 훨씬 적은 면적으로 설계할 수 있다.As can be seen from the above description, the high voltage generator of the present embodiment receives the power supply voltage VDD of 2V and stably generates the high voltage VPP of 32V. It is important to note that the high voltage generator of the present embodiment includes only four pump circuits 101 to 104 and three level shift circuits 105 to 107 in generating a high voltage VPP of 32V. Compared with FIG. 1, the high voltage generator of FIG. 1 can generate a high voltage (VPP) of 32 V only when 14 pump circuits are provided, whereas the high voltage generator of this embodiment includes four pump circuits 101 to 104 And the three level shift circuits 105 to 107, it is possible to generate the high voltage VPP of 32V. Assuming that the level of the high voltage VPP occurs at 64 V, which is higher than 32 V, the high voltage generator of FIG. 1 requires 62 pump circuits, but the high voltage generator of this embodiment has five pump circuits and four level shift circuits It is possible to have only. Of course, the high voltage generator of the present embodiment is required to increase the size of the transistors and capacitors in the level shift circuit in order to boost the clock signal CLK of the power supply voltage (VDD) level to the voltage level of 32 V, The size of the transistor and the capacitor in the level shift circuit can be increased, and the area can be designed to be much smaller than that of the high voltage generating apparatus shown in Fig.

전술한 내용들을 정리해 보면, 본 실시예에 따른 고전압 발생장치는 펌프회로를 입력되는 제어신호의 전압레벨을 하나의 레벨로 고정시키지 않고, 제어신호의 전압레벨을 상승시킴으로서 고전압(VPP)을 발생하기 위한 단계를 감소시킨다. 즉, 펌프회로의 개수를 감소시킨다. 이때, 고전압(VPP)의 레벨은 2의 배수로 증가한다. 만약, 고전압(VPP)을 2의 배수가 아닌 전압레벨을 원한다면, 레벨시프트회로에 인가되는 전압의 레벨을 변경하여 발생할 수 있다. 예를 들어, 18V의 고전압(VPP)을 발생하고 싶다면, 제3 레벨시프트회로(107)를 제거하고 클록신호(CLK)를 제4 펌프회로(104)에 전달하면 16V의 제3 승압전압(VDD4)과 2V의 클록신호(CLK)이 더해져 18V의 고전압(VPP)을 발생할 수 있다. 또는, 17V의 고전압(VPP)을 발생하고 싶다면, 일반적으로 전원전압(VDD)의 하프(half)레벨로 발생되는 프리차지전압(VBLP)을 제4 펌프회로(104)에 전달하면 16V의 제3 승압전압(VDD4)과 1V의 프리차지전압(VBLP)이 더해져 17V의 고전압(VPP)을 발생할 수 있다. 즉, 본 실시예는 펌프회로(101~104)를 제어하는 제어신호가 전원전압(VDD) 레벨의 클록신호(CLK)만인 것으로 한정하는 것이 아닌, 반도체 장치에서 사용하는 코어전압(VCORE), 접지전압(VSS), 기판전압(VBB), 프리차지전압(VBLP) 및 셀전압(VCP)와 같은 내, 외부전압들로도 사용가능하다는 것을 의미한다.In summary, the high voltage generating apparatus according to the present embodiment generates the high voltage VPP by increasing the voltage level of the control signal without fixing the voltage level of the control signal to be inputted to the pump circuit to one level, . ≪ / RTI > That is, the number of pump circuits is reduced. At this time, the level of the high voltage VPP increases by a multiple of two. If the high voltage VPP is desired to be a voltage level other than a multiple of 2, it may occur by changing the level of the voltage applied to the level shift circuit. For example, if it is desired to generate a high voltage VPP of 18V, if the third level shift circuit 107 is removed and the clock signal CLK is transmitted to the fourth pump circuit 104, the third boosted voltage VDD4 ) And a clock signal CLK of 2V are added to generate a high voltage VPP of 18V. Alternatively, if it is desired to generate a high voltage VPP of 17V, if the pre-charge voltage VBLP generated at the half level of the power supply voltage VDD is transmitted to the fourth pump circuit 104, The boost voltage VDD4 and the precharge voltage VBLP of 1V are added to generate a high voltage VPP of 17V. That is, the present embodiment is not limited to the case where the control signal for controlling the pump circuits 101 to 104 is limited to only the clock signal CLK of the power supply voltage (VDD) level, but the core voltage VCORE used in the semiconductor device, It is also possible to use internal and external voltages such as the voltage VSS, the substrate voltage VBB, the precharge voltage VBLP and the cell voltage VCP.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다. 예컨대, 전술한 일실시예에서 설명한 레벨시프터와 펌프회로는 본 발명과 부합되는 동작만 보장된다면 다른 형태로 설계될 수 있다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art. For example, the level shifter and the pump circuit described in the above-described embodiment may be designed in different forms, provided that only the operation consistent with the present invention is ensured.

101: 제1 펌프회로 102: 제2 펌프회로
103: 제3 펌프회로 104: 제4 펌프회로
105: 제1 레벨시프트회로 106: 제2 레벨시프트회로
107: 제3 레벨시프트회로101: first pump circuit 102: second pump circuit
103: third pump circuit 104: fourth pump circuit
105: first level shift circuit 106: second level shift circuit
107: Third-level shift circuit

Claims (6)

입력전압에 제1 제어신호의 전압레벨을 더하여 제1 승압전압으로 출력하는 제1 펌프회로;
상기 제1 제어신호의 전압레벨을 상기 제1 승압전압의 레벨과 동일해지도록 승압하여 제2 제어신호로 출력하는 제1 레벨시프트회로; 및
상기 제1 승압전압에 상기 제2 제어신호의 전압레벨을 더하여 제2 승압전압으로 출력하는 제2 펌프회로
를 포함하는 고전압 발생장치.
A first pump circuit for adding a voltage level of a first control signal to an input voltage and outputting the voltage as a first boosted voltage;
A first level shift circuit for boosting the voltage level of the first control signal to be equal to the level of the first boosted voltage and outputting the boosted voltage as a second control signal; And
A second pump circuit for adding the voltage level of the second control signal to the first boosted voltage and outputting the second boosted voltage as a second boosted voltage,
Voltage generator.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 제1 펌프회로는
상기 입력전압에 상기 제1 제어신호의 전압레벨을 더하여 제1 노드를 충전하는 제1 차지부; 및
충전된 상기 제1 노드의 전압을 상기 제1 승압전압으로 출력하는 제1 전압출력부
를 포함하는 고전압 발생장치.
The method according to claim 1,
The first pump circuit
A first choke for charging the first node by adding the voltage level of the first control signal to the input voltage; And
A first voltage output unit for outputting the charged voltage of the first node to the first boosted voltage,
Voltage generator.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 제1 레벨시프트회로는 상기 제1 제어신호의 논리레벨에 응답하여 상기 제1 승압전압 레벨의 상기 제2 제어신호를 생성하는 차동증폭기인 고전압 발생장치.
The method according to claim 1,
Wherein the first level shift circuit is a differential amplifier that generates the second control signal of the first boosted voltage level in response to the logic level of the first control signal.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 제2 펌프회로는
상기 제1 승압전압에 상기 제2 제어신호의 전압레벨을 더하여 제2 노드를 충전하는 제2 차지부; 및
충전된 상기 제2 노드의 전압을 상기 제2 승압전압으로 출력하는 제2 전압출력부
를 포함하는 고전압 발생장치.
The method according to claim 1,
The second pump circuit
A second choke for charging the second node by adding the voltage level of the second control signal to the first boosted voltage; And
A second voltage output unit for outputting the charged voltage of the second node to the second boosted voltage,
Voltage generator.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 제1 제어신호의 전압레벨을 상기 제2 승압전압의 레벨만큼 승압하여 제3 제어신호로 출력하는 제3 레벨시프트회로; 및
상기 제2 승압전압에 상기 제3 제어신호의 전압레벨을 더하여 제3 승압전압으로 출력하는 제3 펌프회로
를 더 포함하는 고전압 발생장치.
The method according to claim 1,
A third level shift circuit for boosting the voltage level of the first control signal by the level of the second boosted voltage and outputting it as a third control signal; And
A third pump circuit for adding the voltage level of the third control signal to the second boosted voltage and outputting the third boosted voltage as a third boosted voltage,
Voltage generator.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 5 항에 있어서,
상기 제3 펌프회로에서 상기 제3 승압전압이 출력되는 노드에 연결된 캐패시터를 더 포함하는 고전압 발생장치.
6. The method of claim 5,
And a capacitor connected to a node where the third boosted voltage is output from the third pump circuit.
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