JP3190940B2 - Boost circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体集積回路内で用
いられる昇圧回路および電位制御昇圧回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a booster circuit and a potential control booster circuit used in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来、半導体記憶装置等には動作マージ
ンの拡大を図る目的で、電源電位以上の電圧レベルを持
った出力を発生させる昇圧回路が用いられる。以下、図
面を参照しながら、従来の昇圧回路の一例について説明
する。図９は従来の昇圧回路の第１の例を示すものであ
る。図９において、１は電源、２は接地、３はＮチャン
ネルＭＩＳ型電界効果トランジスタ、４はポンプ回路
で、遅延回路５とキャパシタ６とで構成される。遅延回
路５はインバータ７，８，９で構成される。１０は出力
制御回路で、ＰチャンネルＭＩＳ型電界効果トランジス
タ１１とＮチャンネルＭＩＳ型電界効果トランジスタ１
２とで構成される。2. Description of the Related Art Conventionally, a booster circuit for generating an output having a voltage level equal to or higher than a power supply potential is used in a semiconductor memory device or the like for the purpose of expanding an operation margin. Hereinafter, an example of a conventional booster circuit will be described with reference to the drawings. FIG. 9 shows a first example of a conventional booster circuit. 9, reference numeral 1 denotes a power supply, 2 denotes a ground, 3 denotes an N-channel MIS field-effect transistor, 4 denotes a pump circuit, and includes a delay circuit 5 and a capacitor 6. The delay circuit 5 includes inverters 7, 8, and 9. Reference numeral 10 denotes an output control circuit, which is a P-channel MIS field-effect transistor 11 and an N-channel MIS field-effect transistor 1
And 2.
【０００３】ＮチャンネルＭＩＳ型電界効果トランジス
タ３は、ノードＢをプリチャージするための素子で、第
１電極（ソース；以下同じ）を電源１に接続し、第２電
極（ドレイン；以下同じ）をノードＢに接続し、ゲート
を電源１に接続している。インバータ７とインバータ８
とインバータ９は入力が電源１の電位の時には接地２の
電位を、入力が接地２の電位の時には電源１の電位を出
力する。An N-channel MIS field effect transistor 3 is an element for precharging a node B. A first electrode (source; the same applies hereinafter) is connected to a power supply 1 and a second electrode (drain; the same applies hereinafter). It is connected to node B and its gate is connected to power supply 1. Inverter 7 and inverter 8
The inverter 9 outputs the potential of the ground 2 when the input is at the potential of the power supply 1, and outputs the potential of the power supply 1 when the input is at the potential of the ground 2.
【０００４】遅延回路５はインバータ７とインバータ８
とインバータ９を直列に接続したもので、入力端子をノ
ードＡに接続し、出力端子をキャパシタ６の第１電極に
接続し、入力が電源１の電位の時には接地２の電位を、
入力が接地２の電位の時には電源１の電位を時間遅延を
持って出力する。キャパシタ６は第１電極を遅延回路５
の出力端子に、第２電極をノードＢに接続している。ポ
ンプ回路４は遅延回路５とキャパシタ６を直列に接続し
たもので、入力端子をノードＡに接続し、出力端子をノ
ードＢに接続している。出力制御回路１０は入力端子を
ノードＢに接続し、制御端子をノードＣに接続し、出力
端子をノードＤに接続している。The delay circuit 5 includes an inverter 7 and an inverter 8
And an inverter 9 connected in series. The input terminal is connected to the node A, the output terminal is connected to the first electrode of the capacitor 6, and when the input is at the potential of the power supply 1, the potential of the ground 2 is
When the input is at the potential of the ground 2, the potential of the power supply 1 is output with a time delay. The capacitor 6 connects the first electrode to the delay circuit 5
, The second electrode is connected to the node B. The pump circuit 4 has a delay circuit 5 and a capacitor 6 connected in series. The input terminal is connected to the node A, and the output terminal is connected to the node B. The output control circuit 10 has an input terminal connected to the node B, a control terminal connected to the node C, and an output terminal connected to the node D.
【０００５】ＰチャンネルＭＩＳ型電界効果トランジス
タ１１は第１電極をノードＢに接続し、第２電極をノー
ドＤに接続し、ゲートをノードＣに接続し、基板電極を
ノードＢに接続している。ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は第１電極を接地２に接続し、第２
電極をノードＤに接続し、ゲートをノードＣに接続して
いる。ＰチャンネルＭＩＳ型電界効果トランジスタ１１
の基板電極をノードＢに接続したのは、昇圧時における
ノードＢから電源１への電流を防止するためである。The P-channel MIS field-effect transistor 11 has a first electrode connected to the node B, a second electrode connected to the node D, a gate connected to the node C, and a substrate electrode connected to the node B. . The N-channel MIS field-effect transistor 12 has a first electrode connected to the ground 2,
The electrode is connected to node D, and the gate is connected to node C. P-channel MIS field-effect transistor 11
The reason why the substrate electrode is connected to the node B is to prevent a current from the node B to the power supply 1 during boosting.
【０００６】図１０は、図９の回路動作を示すタイムチ
ャートである。以下に図９の回路動作を図１０を参照し
て説明する。まず初期状態として、ノードＡとノードＣ
には電源１の電位ＶＤＤが与えられている。このときＰ
チャンネルＭＩＳ型電界効果トランジスタ１１は非導通
状態であり、ＮチャンネルＭＩＳ型電界効果トランジス
タ１２は導通状態である。このため、ノードＤはＮチャ
ンネルＭＩＳ型電界効果トランジスタ１２を通じて接地
２の電位ＶＳＳになっている。ＮチャンネルＭＩＳ型電
界効果トランジスタ３は、ノードＢの電位が電源１の電
位ＶＤＤよりもＮチャンネルＭＩＳ型電界効果トランジ
スタ３のしきい値電圧ＶＴ１以上に低い電位 （ノードＢの電位）＜ＶＤＤ−ＶＴ１ の時に導通状態となり、ノードＢを電源１の電位ＶＤＤ
よりもＮチャンネルＭＩＳ型電界効果トランジスタ３の
しきい値電圧ＶＴ１分だけ低い電位 （ノードＢの電位）＝ＶＤＤ−ＶＴ１ までプリチャージし、その後に非導通状態となる。遅延
回路５は、入力が電源１の電位ＶＤＤであるので、接地
２の電位ＶＳＳをキャパシタ６の第１電極に出力する。
この結果キャパシタ６にはＶＤＤ−ＶＴ１−ＶＳＳの電
位差が発生する。FIG. 10 is a time chart showing the operation of the circuit of FIG. Hereinafter, the circuit operation of FIG. 9 will be described with reference to FIG. First, as an initial state, a node A and a node C
Is supplied with the potential VDD of the power supply 1. Then P
The channel MIS field effect transistor 11 is off, and the N channel MIS field effect transistor 12 is on. Therefore, the node D is at the ground potential VSS through the N-channel MIS field effect transistor 12. In the N-channel MIS field-effect transistor 3, the potential of the node B is lower than the potential VDD of the power supply 1 by more than the threshold voltage VT1 of the N-channel MIS field-effect transistor 3 (potential of the node B) <VDD-VT1 And the node B is connected to the potential VDD of the power supply 1
Than the N-channel MIS field-effect transistor 3 by the threshold voltage VT1 (potential of the node B) = VDD-VT1, and then becomes non-conductive. The delay circuit 5 outputs the potential VSS of the ground 2 to the first electrode of the capacitor 6 because the input is the potential VDD of the power supply 1.
As a result, a potential difference of VDD-VT1-VSS is generated in the capacitor 6.
【０００７】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１１を通じてＶＤＤ−ＶＴ１になる。In this state, the potential of the node C is changed from the potential VDD of the power supply 1 to the potential VSS of the ground 2. Then P
The channel MIS field-effect transistor 11 changes from a non-conductive state to a conductive state, and the N-channel MIS field-effect transistor 12 changes from a conductive state to a non-conductive state. As a result, the node D becomes VDD-VT1 through the P-channel MIS field effect transistor 11.
【０００８】つぎに、ノードＡの電位を電源１の電位Ｖ
ＤＤから接地２の電位ＶＳＳに変化させる。遅延回路５
の出力は、ノードＡの変化から時間遅延を持って、接地
２の電位ＶＳＳから電源１の電位ＶＤＤに変化する。そ
の結果キャパシタ６を介してノードＢの電位が上昇し、
さらに導通状態にあるＰチャンネルＭＩＳ型電界効果ト
ランジスタ１１を通じてノードＤに上昇した電位が伝わ
る。Next, the potential of the node A is changed to the potential V of the power supply 1.
The potential is changed from DD to the potential VSS of the ground 2. Delay circuit 5
Changes from the potential VSS of the ground 2 to the potential VDD of the power supply 1 with a time delay from the change of the node A. As a result, the potential of the node B rises via the capacitor 6,
Further, the increased potential is transmitted to the node D through the P-channel MIS field-effect transistor 11 in a conductive state.
【０００９】この時の電位は、キャパシタ６の容量Ｃ６
と、ＰチャンネルＭＩＳ型電界効果トランジスタ１１の
導通時におけるノードＢの寄生容量ＣＢとの比によって
決まる。すなわち、 （ノードＤの電位）＝ＶＤＤ−ＶＴ１＋（Ｃ６／（Ｃ６
＋ＣＢ））×ＶＤＤ となる。以上のようにして電源１の電位ＶＤＤ以上の電
位をノードＤに得ることができる。At this time, the potential is equal to the capacitance C6 of the capacitor 6.
And the parasitic capacitance CB of the node B when the P-channel MIS field effect transistor 11 is conducting. That is, (potential of node D) = VDD−VT1 + (C6 / (C6
+ CB)) × VDD. As described above, a potential equal to or higher than the potential VDD of the power supply 1 can be obtained at the node D.
【００１０】つぎに、従来の昇圧回路の第２の例につい
て説明する。図１１は従来の昇圧回路を示すものであ
る。図１１において、３１は電源、３２は接地、３３は
ＮチャンネルＭＩＳ型電界効果トランジスタ、３４はポ
ンプ回路、３５はインバータ回路、３６はキャパシタ、
３７は出力制御回路、３８はＰチャンネルＭＩＳ型電界
効果トランジスタ、３９はＮチャンネルＭＩＳ型電界効
果トランジスタ、ＶCCは電源電位、ＶSSは接地電位であ
る。Next, a second example of the conventional booster circuit will be described. FIG. 11 shows a conventional booster circuit. In FIG. 11, 31 is a power supply, 32 is ground, 33 is an N-channel MIS field effect transistor, 34 is a pump circuit, 35 is an inverter circuit, 36 is a capacitor,
37 is an output control circuit, 38 is a P-channel MIS field-effect transistor, 39 is an N-channel MIS field-effect transistor, V CC is a power supply potential, and V SS is a ground potential.
【００１１】ＮチャンネルＭＩＳ型電界効果トランジス
タ３３は、第１電極を電源３１に接続し、第２電極をノ
ードＡ’に接続し、ゲートを電源３１に接続している。
ポンプ回路３４は電位を電源電位ＶCC以上に上昇させ
る。インバータ回路３５は入力信号ＩＮを反転させて時
間遅延を持ってノードＢ’に出力する。キャパシタ３６
は第１電極をノードＢ’に接続し第２電極をノードＡ’
に接続している。出力制御回路３７は昇圧されるノード
Ａ’と出力信号ＯＵＴとを接続している。The N-channel MIS field effect transistor 33 has a first electrode connected to the power supply 31, a second electrode connected to the node A ', and a gate connected to the power supply 31.
The pump circuit 34 raises the potential to the power supply potential V CC or higher. Inverter circuit 35 inverts input signal IN and outputs it to node B 'with a time delay. Capacitor 36
Connects the first electrode to node B 'and connects the second electrode to node A'.
Connected to The output control circuit 37 connects the boosted node A ′ to the output signal OUT.
【００１２】ＰチャンネルＭＩＳ型電界効果トランジス
タ３８は第１電極をノードＡ’に接続し、第２電極を出
力信号ＯＵＴに接続し、ゲートを入力信号ＩＮに接続し
ている。ＮチャンネルＭＩＳ型電界効果トランジスタ３
９は第１電極を出力信号ＯＵＴに接続し、第２電極を接
地電位３２に接続し、ゲートを入力信号ＩＮに接続して
いる。The P-channel MIS field-effect transistor 38 has a first electrode connected to the node A ', a second electrode connected to the output signal OUT, and a gate connected to the input signal IN. N channel MIS field effect transistor 3
Numeral 9 connects the first electrode to the output signal OUT, connects the second electrode to the ground potential 32, and connects the gate to the input signal IN.
【００１３】図１２は、図１１の回路動作を示すタイム
チャートである。以下に図１１の回路動作を図１２を参
照して説明する。まず初期状態として、入力信号ＩＮに
は電源電位ＶCCが与えられている。このときＰチャンネ
ルＭＩＳ型電界効果トランジスタ３８は非導通状態であ
り、ＮチャンネルＭＩＳ型電界効果トランジスタ３９は
導通状態であるために、出力信号ＯＵＴは接地電位ＶSS
になっている。ＮチャンネルＭＩＳ型電界効果トランジ
スタ３３は、ノードＡ’の電位がＶCC−ＶT 以下の時に
導通状態となり、ノードＡ’をＶCC−ＶT までプリチャ
ージし、その後に非導通状態となる。なお、ＶT はＮチ
ャンネルＭＩＳ型電界効果トランジスタ３３のしきい値
電圧である。インバータ回路３５は、入力が電源電位Ｖ
CCであるので、接地電位ＶSSをノードＢ’に出力する。
キャパシタ３６にはＶCC−ＶT の電位差が発生する。FIG. 12 is a time chart showing the operation of the circuit of FIG. Hereinafter, the circuit operation of FIG. 11 will be described with reference to FIG. First, as an initial state, the power supply potential V CC is given to the input signal IN. At this time, the P-channel MIS field-effect transistor 38 is off, and the N-channel MIS field-effect transistor 39 is on, so that the output signal OUT is at the ground potential V SS.
It has become. N-channel MIS field effect transistor 33, node A 'potential of becomes conductive when: V CC -V T, node A' is precharged up to V CC -V T, then a non-conductive state. Incidentally, the V T is the threshold voltage of the N-channel MIS field effect transistor 33. The input of the inverter circuit 35 is the power supply potential V.
Since it is CC , the ground potential V SS is output to the node B ′.
A potential difference of V CC -V T occurs in the capacitor 36.
【００１４】この状態で入力信号ＩＮを電源電位ＶCCか
ら電源電位ＶSSに変化させる。まずＰチャンネルＭＩＳ
型電界効果トランジスタ３８が導通状態となり、ノード
Ａ’の電位を出力信号ＯＵＴに伝える。ＮチャンネルＭ
ＩＳ型電界効果トランジスタ３９は非導通状態となり、
出力信号ＯＵＴの電位を下げることができなくなってし
まう。その結果、出力信号ＯＵＴはＶCC−ＶT になる。In this state, the input signal IN is changed from the power supply potential V CC to the power supply potential V SS . First, P channel MIS
The field effect transistor 38 becomes conductive, transmitting the potential of the node A ′ to the output signal OUT. N channel M
The IS type field effect transistor 39 becomes non-conductive,
This makes it impossible to lower the potential of the output signal OUT. As a result, the output signal OUT becomes V CC -V T.
【００１５】つぎに、入力信号ＩＮを電源電位ＶCCから
電源電位ＶSSに変化させるので、インバータ回路３５の
出力であるノードＢ’は時間遅延をもって電源電位ＶSS
から電源電位ＶCCに変化する。ノードＢ’の電位が電源
電位ＶSSから電源電位ＶCCに変化するために、ノード
Ａ’の電位はＶCC−ＶT ＋ＶCC近くの電位まで上昇し、
出力信号ＯＵＴの電位も同電位まで上昇する。この時の
電位はキャパシタ３６の容量Ｃと、ＰチャンネルＭＩＳ
型電界効果トランジスタ３８の導通時におけるノード
Ａ’の寄生容量Ｃf との比によって決まる値で、ＶCC−
ＶT ＋（Ｃ／（Ｃ＋Ｃf ））×ＶCCである。以上のよう
にして電源電圧以上の出力信号ＯＵＴを得ることができ
る。Next, since the input signal IN is changed from the power supply potential V CC to the power supply potential V SS , the node B ′, which is the output of the inverter circuit 35, has a time delay so that the power supply potential V SS
To the power supply potential V CC . Since the potential of the node B ′ changes from the power supply potential V SS to the power supply potential V CC , the potential of the node A ′ rises to a potential near V CC −V T + V CC ,
The potential of the output signal OUT also rises to the same potential. The potential at this time is the capacitance C of the capacitor 36 and the P-channel MIS
A value determined by the ratio of the parasitic capacitance C f of the node A 'at the time of conduction type field effect transistor 38, V CC -
V T + (C / (C + C f )) × V CC . As described above, the output signal OUT higher than the power supply voltage can be obtained.
【００１６】従来、半導体記憶装置等でデバイスの信頼
性の向上のためにある一定以上の電圧がかからないよう
にする目的で、また負荷の寄生容量の値によらない安定
した電位を供給する目的で電位制御回路を昇圧回路に付
加したものが用いられる。図１３は従来の昇圧回路の第
３の例を示すものである。図１３において、１３は高電
圧除去回路で、ＮチャンネルＭＩＳ型電界効果トランジ
スタ１４で構成される。符号１〜１２を付した要素は図
９に示したものと同じである。Conventionally, in order to improve the reliability of a device in a semiconductor memory device or the like, a voltage exceeding a certain level is not applied, and a stable potential is supplied irrespective of the value of a parasitic capacitance of a load. A circuit in which a potential control circuit is added to a booster circuit is used. FIG. 13 shows a third example of a conventional booster circuit. In FIG. 13, reference numeral 13 denotes a high-voltage removing circuit, which comprises an N-channel MIS field-effect transistor 14. Elements denoted by reference numerals 1 to 12 are the same as those shown in FIG.
【００１７】ＮチャンネルＭＩＳ型電界効果トランジス
タ１４は、高電圧を除去するためのの素子で、第１電極
を電源１に接続し、第２電極をノードＢに接続し、ゲー
トをノードＢに接続している。図１３の回路動作は、ノ
ードＢおよびノードＤの電位の上限が制限されていると
いう点を除いては、図９の回路動作と全く同じである。
ノードＢの電位が電源１の電位ＶＤＤよりもＮチャンネ
ルＭＩＳ型電界効果トランジスタ１４のしきい値電圧Ｖ
Ｔ２以上に高くない電位 （ノードＢの電位）＜ＶＤＤ＋ＶＴ２ の時にＮチャンネルＭＩＳ型電界効果トランジスタ１４
は非導通状態であるが、ノードＢの電位が電源１の電位
ＶＤＤよりもＮチャンネルＭＩＳ型電界効果トランジス
タ１４のしきい値電圧ＶＴ２以上に高くなるとＮチャン
ネルＭＩＳ型電界効果トランジスタ１４は導通状態とな
り、ノードＢが電源１の電位ＶＤＤよりもＮチャンネル
ＭＩＳ型電界効果トランジスタ１４のしきい値電圧ＶＴ
２分だけ高い電位、すなわち （ノードＢおよびノードＤの電位）＝ＶＤＤ＋ＶＴ２ になるまで電荷を引き抜き、その後に非導通状態とな
る。ただし、ノードＢおよびノードＤの過渡的な電位の
上昇をも制限するためには、ＮチャンネルＭＩＳ型電界
効果トランジスタ１４の電流能力を十分大きくとる必要
がある。The N-channel MIS field-effect transistor 14 is an element for removing a high voltage. The first electrode is connected to the power supply 1, the second electrode is connected to the node B, and the gate is connected to the node B. are doing. The circuit operation in FIG. 13 is exactly the same as the circuit operation in FIG. 9 except that the upper limits of the potentials of the nodes B and D are limited.
When the potential of the node B is higher than the potential VDD of the power supply 1, the threshold voltage V of the N-channel MIS field effect transistor 14
When the potential not higher than T2 (potential of node B) <VDD + VT2, the N-channel MIS field effect transistor 14
Is non-conductive, but when the potential of the node B becomes higher than the potential VDD of the power supply 1 by more than the threshold voltage VT2 of the N-channel MIS field-effect transistor 14, the N-channel MIS field-effect transistor 14 becomes conductive. , The node B is higher than the potential VDD of the power supply 1 by the threshold voltage VT of the N-channel MIS type field effect transistor 14.
The charge is extracted until the potential becomes higher by two minutes, that is, (the potential of the node B and the potential of the node D) = VDD + VT2, and then the transistor is turned off. However, it is necessary to sufficiently increase the current capability of the N-channel MIS field effect transistor 14 in order to limit the transient rise in the potential of the node B and the node D.
【００１８】[0018]
【発明が解決しようとする課題】しかしながら上記図９
の従来例のような構成では、ノードＢ（図１１ではノー
ドＡ’に対応する）の電位を初期状態において電源１の
電位までプリチャージすることができないために、昇圧
後の電位も充分に高い電位は得ることができないという
問題点を有していた。However, FIG.
In the configuration of the related art, since the potential of the node B (corresponding to the node A ′ in FIG. 11) cannot be precharged to the potential of the power supply 1 in the initial state, the potential after boosting is also sufficiently high. There was a problem that a potential could not be obtained.
【００１９】また、図１３の従来例のような構成では、
高電圧除去用のＮチャンネルＭＩＳ型トランジスタ１４
の電流能力を大きくとるためにノードＢの寄生容量が増
加し昇圧の効率が悪くなるという問題点を有していた。
上記問題点に鑑み、この発明は初期状態に置けるノード
Ｂ（図１１ではノードＡ’に対応する）の電位を電源電
位までプリチャージすることができる昇圧回路を提供す
ることを目的とする。Further, in a configuration like the conventional example of FIG.
N-channel MIS transistor 14 for removing high voltage
In this case, there is a problem that the parasitic capacity of the node B increases and the efficiency of boosting becomes worse because the current capability of the semiconductor device is increased.
In view of the above problems, an object of the present invention is to provide a booster circuit which can precharge a potential of a node B (corresponding to a node A ′ in FIG. 11) in an initial state to a power supply potential.
【００２０】また、ノードＢの寄生容量を増加させず
に、ノードＢの高電圧を除去し、電圧を制御することが
できる電位制御昇圧回路を提供することを目的とする。It is another object of the present invention to provide a potential control booster circuit capable of removing a high voltage at the node B and controlling the voltage without increasing the parasitic capacitance at the node B.
【００２１】[0021]
【課題を解決するための手段】 [Means for Solving the Problems]
【００２２】上記目的を達成するために、請求項１記載
の発明の昇圧回路は、第１電極が電源に接続され、第２
電極および基板電極が所定のノードに接続された第１の
ＰチャンネルＭＩＳ型電界効果トランジスタからなるプ
リチャージ素子と、第１電極および基板電極が前記所定
のノードに接続され、第２電極が前記プリチャージ素子
のゲートに接続され、ゲートが第１の入力に接続された
第２のＰチャンネルＭＩＳ型電界効果トランジスタと、
第１電極が接地電位に接続され、第２電極が前記プリチ
ャージ素子のゲートに接続され、ゲートが第１の入力に
接続された第１のＮチャンネルＭＩＳ型電界効果トラン
ジスタとからなるプリチャージ制御回路と、前記第１の
入力と前記所定のノードの間に設けられ、遅延回路とキ
ャパシタとが直列接続されたポンプ回路と、第１電極お
よび基板電極が前記所定のノードに接続され、第２電極
が出力端子に接続され、ゲートが第２の入力に接続され
た第３のＰチャンネルＭＩＳ型電界効果トランジスタ
と、第１電極が接地電位に接続され、第２電極が前記出
力端子に接続され、ゲートが第２の入力に接続された第
２のＮチャンネルＭＩＳ型電界効果トランジスタとから
なる出力制御回路とを備えたことを特徴とする。また、
請求項２記載の発明の昇圧回路は、第１電極が電源に接
続され、第２電極が所定のノードに接続された第１のＰ
チャンネルＭＩＳ型電界効果トランジスタからなるプリ
チャージ素子と、第１電極が前記所定のノードに接続さ
れ、第２電極が前記プリチャージ素子のゲートに接続さ
れ、ゲートが第１の遅延回路を介して第１の入力に接続
された第２のＰチャンネルＭＩＳ型電界効果トランジス
タと、第１電極が接地電位に接続され、第２電極が前記
プリチャージ素子のゲートに接続され、ゲートが前記第
１の遅延回路を介して第１の入力に接続された第１のＮ
チャンネルＭＩＳ型電界効果トランジスタとからなるプ
リチャージ制御回路と、前記第１の入力と前記所定のノ
ードの間に設けられ、第２の遅延回路とキャパシタとが
直列接続されたポンプ回路と、第１電極が前記所定のノ
ードに接続され、第２電極が出力端子に接続され、ゲー
トが前記第１の入力に接続された第３のＰチャンネルＭ
ＩＳ型電界効果トランジスタと、第１電極が接地電位に
接続され、第２電極が前記出力端子に接続され、ゲート
が前記第１の入力に接続された第２のＮチャンネルＭＩ
Ｓ型電界効果トランジスタとからなる出力制御回路とを
備えたことを特徴とする。 According to a first aspect of the present invention, there is provided a booster circuit having a first electrode connected to a power supply and a second electrode connected to a second electrode.
A precharge element comprising a first P-channel MIS field-effect transistor having an electrode and a substrate electrode connected to a predetermined node; a first electrode and a substrate electrode connected to the predetermined node; A second P-channel MIS field effect transistor connected to the gate of the charging element, the gate of which is connected to the first input;
A precharge control comprising a first N-channel MIS field effect transistor having a first electrode connected to ground potential, a second electrode connected to the gate of the precharge element, and a gate connected to a first input. A circuit, a pump circuit provided between the first input and the predetermined node, the delay circuit and a capacitor being connected in series, a first electrode and a substrate electrode connected to the predetermined node, A third P-channel MIS field-effect transistor having an electrode connected to the output terminal and a gate connected to the second input; a first electrode connected to the ground potential; a second electrode connected to the output terminal; And an output control circuit comprising a second N-channel MIS field-effect transistor having a gate connected to the second input. Also,
According to a second aspect of the invention, there is provided a booster circuit, wherein the first electrode is connected to a power supply, and the second electrode is connected to a predetermined node.
A precharge element comprising a channel MIS field effect transistor; a first electrode connected to the predetermined node; a second electrode connected to a gate of the precharge element; and a gate connected via a first delay circuit. A second P-channel MIS field-effect transistor connected to the input of the first precharge element, a second electrode connected to the ground of the precharge element, and a gate connected to the first delay. A first N connected to a first input via a circuit
A precharge control circuit comprising a channel MIS type field effect transistor; a pump circuit provided between the first input and the predetermined node, wherein a second delay circuit and a capacitor are connected in series; A third P-channel M having an electrode connected to the predetermined node, a second electrode connected to the output terminal, and a gate connected to the first input;
An IS type field effect transistor, a second N channel MI having a first electrode connected to ground potential, a second electrode connected to the output terminal, and a gate connected to the first input;
And an output control circuit comprising an S-type field effect transistor .
【００２３】また、請求項３記載の発明の昇圧回路は、
第１電極が電源に接続され、第２電極および基板電極が
所定のノードに接続された第１のＰチャンネルＭＩＳ型
電界効果トランジスタからなるプリチャージ素子と、第
１電極および基板電極が前記電源に接続され、第２電極
が前記プリチャージ素子のゲートに接続され、ゲートが
第１の入力に接続された第２のＰチャンネルＭＩＳ型電
界効果トランジスタと、第１電極が接地電位に接続さ
れ、第２電極が前記プリチャージ素子のゲートに接続さ
れ、ゲートが第１の入力に接続された第１のＮチャンネ
ルＭＩＳ型電界効果トランジスタとからなるプリチャー
ジ制御回路と、前記第１の入力と前記所定のノードの間
に設けられ、遅延回路とキャパシタとが直列接続された
ポンプ回路と、第１電極および基板電極が前記所定のノ
ードに接続され、第２電極が出力端子に接続され、ゲー
トが第２の入力に接続された第３のＰチャンネルＭＩＳ
型電界効果トランジスタと、第１電極が接地電位に接続
され、第２電極が前記出力端子に接続され、ゲートが前
記第２の入力に接続された第２のＮチャンネルＭＩＳ型
電界効果トランジスタとからなる出力制御回路とを備え
たことを特徴とする。また、請求項４記載の発明の昇圧
回路は、第１電極および基板電極が電源に接続され、第
２電極が所定のノードに接続された第１のＰチャンネル
ＭＩＳ型電界効果トランジスタからなるプリチャージ素
子と、第１電極および基板電極が前記電源に接続され、
第２電極が前記プリチャージ素子のゲートに接続され、
ゲートが第１の入力に接続された第２のＰチャンネルＭ
ＩＳ型電界効果トランジスタと、第１電極が接地電位に
接続され、第２電極が前記プリチャージ素子のゲートに
接続され、ゲートが第１の入力に接続された第１のＮチ
ャンネルＭＩＳ型電界効果トランジスタとからなるプリ
チャージ制御回路と、前記第１の入力と前記所定のノー
ドの間に設けられ、遅延回路とキャパシタとが直列接続
されたポンプ回路と、第１電極が前記所定のノードに接
続され、第２電極が出力端子に接続され、基板電極が前
記電源に接続され、ゲートが第２の入力に接続された第
３のＰチャンネルＭＩＳ型電界効果トランジスタと、第
１電極が接地電位に接続され、第２電極が前記出力端子
に接続され、ゲートが前記第２の入力に接続された第２
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
る出力制御回路とを備えたことを特徴とする。Further, the booster circuit according to the third aspect of the present invention,
A first electrode connected to a power supply, a second P-channel MIS field effect transistor having a second electrode and a substrate electrode connected to a predetermined node, and a first electrode and a substrate electrode connected to the power supply; A second P-channel MIS field-effect transistor having a second electrode connected to a gate of the precharge element, a gate connected to a first input, a first electrode connected to a ground potential, A precharge control circuit including a first N-channel MIS field-effect transistor having two electrodes connected to a gate of the precharge element and a gate connected to a first input; A pump circuit in which a delay circuit and a capacitor are connected in series, a first electrode and a substrate electrode are connected to the predetermined node, Electrode connected to an output terminal, a third P-channel MIS whose gate is connected to the second input
And a second N-channel MIS field effect transistor having a first electrode connected to the ground potential, a second electrode connected to the output terminal, and a gate connected to the second input. And an output control circuit. According to a fourth aspect of the present invention, there is provided a booster circuit comprising a first P-channel MIS field-effect transistor in which a first electrode and a substrate electrode are connected to a power supply, and a second electrode is connected to a predetermined node. An element, a first electrode and a substrate electrode connected to the power source,
A second electrode is connected to the gate of the precharge element,
A second P-channel M whose gate is connected to the first input
An IS type field effect transistor, a first N-channel MIS type field effect transistor having a first electrode connected to a ground potential, a second electrode connected to a gate of the precharge element, and a gate connected to a first input. A precharge control circuit comprising a transistor, a pump circuit provided between the first input and the predetermined node, wherein a delay circuit and a capacitor are connected in series, and a first electrode connected to the predetermined node A third P-channel MIS field-effect transistor having a second electrode connected to the output terminal, a substrate electrode connected to the power supply, and a gate connected to the second input; and a first electrode connected to the ground potential. A second electrode connected to the output terminal and a gate connected to the second input.
And an output control circuit including an N-channel MIS type field effect transistor.
【００２４】[0024]
【作用】請求項１記載の昇圧回路によれば、プリチャー
ジ素子をプリチャージ制御回路により導通制御すること
によって、所定のノードを電源電位までプリチャージし
た後、さらにポンプ回路で昇圧することができる。請求
項２記載の昇圧回路によれば、請求項１記載の昇圧回路
と同様の作用を有する。 According to the booster circuit of the first aspect, by controlling the conduction of the precharge element by the precharge control circuit, a predetermined node can be precharged to the power supply potential and then further boosted by the pump circuit. . According to the booster circuit of the second aspect, it has the same operation as the booster circuit of the first aspect.
【００２５】 請求項３記載の昇圧回路によれば、プリチ
ャージ素子をプリチャージ制御回路により導通制御する
ことによって、所定のノードの昇圧後の電位を制御する
ことができる。請求項４記載の昇圧回路によれば、高電
圧除去素子を兼ねたプリチャージ素子を用いることによ
って、所定のノードの昇圧後の電位を制御することがで
きる。[0025] Claim3According to the booster circuit described,
Control of the charge element by the precharge control circuit
Thereby controlling the boosted potential of a given node
be able to. Claim4According to the described booster circuit,
By using a precharge element that also serves as a pressure relief element
Therefore, it is possible to control the boosted potential of a predetermined node.
Wear.
【００２６】[0026]
この発明の第１の実施例における昇圧回路（請求項１に
対応する）について、図面を参照しながら説明する。The booster circuit of the first embodiment of the present invention (corresponding <br/> in claim 1) it will be described with reference to the drawings.
【００２７】図１はこの発明の第１の実施例における昇
圧回路の回路図を示すものである。図１において、符号
１と２と４〜１２を付した要素は図９と同じである。１
５はＰチャンネルＭＩＳ型電界効果トランジスタであ
る。１６はプリチャージ制御回路で、ＮチャンネルＭＩ
Ｓ型電界効果トランジスタ１７とＰチャンネルＭＩＳ型
電界効果トランジスタ１８とから構成される。FIG. 1 is a circuit diagram of a booster circuit according to a first embodiment of the present invention. In FIG. 1, elements denoted by reference numerals 1, 2, and 4 to 12 are the same as those in FIG. 1
Reference numeral 5 denotes a P-channel MIS type field effect transistor. Reference numeral 16 denotes a precharge control circuit, which is an N-channel MI
It comprises an S-type field effect transistor 17 and a P-channel MIS type field effect transistor 18.
【００２８】ＰチャンネルＭＩＳ型電界効果トランジス
タ１５はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＥに
接続し、基板電極をノードＢに接続している。Ｎチャン
ネルＭＩＳ型電界効果トランジスタ１７は第１電極を接
地２に接続し、第２電極をノードＥに接続し、ゲートを
ノードＡに接続している。ＰチャンネルＭＩＳ型電界効
果トランジスタ１８は第１電極をノードＢに接続し、第
２電極をノードＥに接続し、ゲートをノードＡに接続
し、基板電極をノードＢに接続している。Ｐチャンネル
ＭＩＳ型電界効果トランジスタ１５とＰチャンネルＭＩ
Ｓ型電界効果トランジスタ１８の基板電極をノードＢに
接続したのは、昇圧時におけるノードＢから電源１への
電流が流れることを防止するためである。The P-channel MIS field-effect transistor 15 is a precharge element having a first electrode connected to the power supply 1, a second electrode connected to the node B, a gate connected to the node E, and a substrate electrode connected to the node B. Connected. The N-channel MIS field-effect transistor 17 has a first electrode connected to the ground 2, a second electrode connected to the node E, and a gate connected to the node A. The P-channel MIS field-effect transistor 18 has a first electrode connected to the node B, a second electrode connected to the node E, a gate connected to the node A, and a substrate electrode connected to the node B. P-channel MIS field-effect transistor 15 and P-channel MI
The reason why the substrate electrode of the S-type field effect transistor 18 is connected to the node B is to prevent a current from flowing from the node B to the power supply 1 at the time of boosting.
【００２９】図２は図１に示す昇圧回路の動作を示すタ
イムチャートである。図１の回路動作を図２を参照して
説明する。まず初期状態として、ノードＡとノードＣに
は電源１の電位ＶＤＤが与えられている。このときＰチ
ャンネルＭＩＳ型電界効果トランジスタ１１は非導通状
態であり、ＮチャンネルＭＩＳ型電界効果トランジスタ
１２は導通状態であるために、ノードＤの電位はＮチャ
ンネルＭＩＳ型電界効果トランジスタ１２を通じて接地
２の電位ＶＳＳになっている。また、ＮチャンネルＭＩ
Ｓ型電界効果トランジスタ１７は導通状態であり、Ｐチ
ャンネルＭＩＳ型電界効果トランジスタ１８は非導通状
態であるために、ノードＥの電位はＮチャンネルＭＩＳ
型電界効果トランジスタ１７を通じて接地２の電位ＶＳ
Ｓになっている。したがって、ＰチャンネルＭＩＳ型電
界効果トランジスタ１５は導通状態となり、ノードＢの
電位はＰチャンネルＭＩＳ型電界効果トランジスタ１５
を通じて電源１の電位ＶＤＤにプリチャージされる。ノ
ードＡに接続された遅延回路５の入力端子は電源１の電
位ＶＤＤなので、出力端子に接地２の電位ＶＳＳを出力
する。その結果、キャパシタ６の第１電極は接地２の電
位ＶＳＳに、第２電極は電源１の電位ＶＤＤになる。FIG. 2 is a time chart showing the operation of the booster circuit shown in FIG. 1 will be described with reference to FIG. First, as an initial state, the potential VDD of the power supply 1 is supplied to the nodes A and C. At this time, the P-channel MIS field effect transistor 11 is non-conductive and the N-channel MIS field effect transistor 12 is conductive. It is at the potential VSS. Also, N channel MI
Since the S-type field effect transistor 17 is in a conductive state and the P-channel MIS type field-effect transistor 18 is in a non-conductive state, the potential of the node E becomes N-channel MIS.
VS of the ground 2 through the field-effect transistor 17
It is S. Therefore, P-channel MIS field-effect transistor 15 is turned on, and the potential of node B is changed to P-channel MIS field-effect transistor 15.
Is precharged to the potential VDD of the power supply 1. Since the input terminal of the delay circuit 5 connected to the node A has the potential VDD of the power supply 1, the potential VSS of the ground 2 is output to the output terminal. As a result, the first electrode of the capacitor 6 has the potential VSS of the ground 2 and the second electrode has the potential VDD of the power supply 1.
【００３０】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１５とＰチャンネルＭＩＳ型電界効果
トランジスタ１１を通じて電源１の電位ＶＤＤになる。In this state, the potential of the node C is changed from the potential VDD of the power supply 1 to the potential VSS of the ground 2. Then P
The channel MIS field-effect transistor 11 changes from a non-conductive state to a conductive state, and the N-channel MIS field-effect transistor 12 changes from a conductive state to a non-conductive state. As a result, the node D becomes the potential VDD of the power supply 1 through the P-channel MIS field-effect transistor 15 and the P-channel MIS field-effect transistor 11.
【００３１】つぎにノードＡの電位を電源１の電位ＶＤ
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ１７が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ１８は非導通状態から導通状態へと変化す
る。このため、ノードＥの電位はＰチャンネルＭＩＳ型
電界効果トランジスタ１８を通じてノードＢの電位と同
じ電源１の電位ＶＤＤになる。したがって、Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１５は非導通状態とな
る。遅延回路５の出力は、ノードＡの変化から時間遅延
を持って、接地２の電位ＶＳＳから電源１の電位ＶＤＤ
に変化する。その結果キャパシタ６を介してノードＢの
電位が上昇し、さらに導通状態にあるＰチャンネルＭＩ
Ｓ型電界効果トランジスタ１１を通じてノードＤに上昇
した電位が伝わる。Next, the potential of the node A is changed to the potential VD of the power supply 1.
The potential is changed from D to the ground potential VSS. Then, the N-channel MIS field-effect transistor 17 changes from the conductive state to the non-conductive state, and the P-channel MIS field-effect transistor 18 changes from the non-conductive state to the conductive state. Therefore, the potential of the node E becomes the same potential VDD of the power supply 1 as the potential of the node B through the P-channel MIS field effect transistor 18. Therefore, P channel MIS field effect transistor 15 is turned off. The output of the delay circuit 5 changes from the potential VSS of the ground 2 to the potential VDD of the power supply 1 with a time delay from the change of the node A.
Changes to As a result, the potential of node B rises via capacitor 6 and P channel MI in a conductive state further rises.
The increased potential is transmitted to the node D through the S-type field effect transistor 11.
【００３２】この時の電位は、キャパシタ６の容量Ｃ６
と、ＰチャンネルＭＩＳ型電界効果トランジスタ１１の
導通時におけるノードＢの寄生容量ＣＢとの比によって
決まり （ノードＤの電位）＝ＶＤＤ−ＶＳＳ＋（Ｃ６／（Ｃ６
＋ＣＢ））×ＶＤＤ となる。以上のようにして電源１の電位以上の電位をノ
ードＤに得ることができ、この電位は従来のものに比べ
て、しきい値電圧分高い電位である。At this time, the potential is equal to the capacitance C6 of the capacitor 6.
And the parasitic capacitance CB of the node B when the P-channel MIS field effect transistor 11 is conducting (potential of the node D) = VDD−VSS + (C6 / (C6
+ CB)) × VDD. As described above, a potential equal to or higher than the potential of the power supply 1 can be obtained at the node D. This potential is a potential higher by the threshold voltage than the conventional one.
【００３３】また、この時のノードＥの電位は、導通状
態にあるＰチャンネルＭＩＳ型電界効果トランジスタ１
８を通じてノードＢの電位と等しくなるので、Ｐチャン
ネルＭＩＳ型電界効果トランジスタ１５は非導通状態を
保ったままノードＢから電源１への電流を遮断できる。 〔第２の実施例〕 この発明の第２の実施例における昇圧回路（請求項２に
対応する）について、図面を参照しながら説明する。At this time, the potential of the node E is set to the P-channel MIS type field effect transistor 1 in the conductive state.
8, the potential of the node B becomes equal to the potential of the node B, so that the current from the node B to the power supply 1 can be cut off while the P-channel MIS field effect transistor 15 is kept off. Second Embodiment A booster circuit (corresponding to claim 2 ) in a second embodiment of the present invention will be described with reference to the drawings.
【００３４】図３はこの発明の第２の実施例における昇
圧回路の回路図を示すものである。図３において、４０
はプリチャージ制御回路、４１は遅延回路、４２はＰチ
ャンネルＭＩＳ型電界効果トランジスタ、４３はＮチャ
ンネルＭＩＳ型電界効果トランジスタ、４４はＰチャン
ネルＭＩＳ型電界効果トランジスタ（プリチャージ素
子）である。その他の部分は、図１１に示した従来の昇
圧回路と同様の構成である。FIG. 3 is a circuit diagram of a booster circuit according to a second embodiment of the present invention. In FIG. 3, 40
Is a precharge control circuit, 41 is a delay circuit, 42 is a P-channel MIS field-effect transistor, 43 is an N-channel MIS field-effect transistor, and 44 is a P-channel MIS field-effect transistor (precharge element). The other parts have the same configuration as the conventional booster circuit shown in FIG.
【００３５】遅延回路４１は入力信号と同位相の信号を
遅延して伝える。ＰチャンネルＭＩＳ型電界効果トラン
ジスタ４２は第１電極をノードＡ’に接続し、第２電極
をノードＤ’に接続し、ゲートをノードＣ’に接続して
いる。ＮチャンネルＭＩＳ型電界効果トランジスタ４３
は第１電極をノードＤ’に接続し、第２電極を接地電位
３２に接続し、ゲートをノードＣ’に接続している。Ｐ
チャンネルＭＩＳ型電界効果トランジスタ４４は第１電
極を電源３１に接続し、第２電極をノードＡ’に接続
し、ゲートをノードＤ’に接続して、ノードＡ’を電源
３１でプリチャージする。The delay circuit 41 transmits a signal having the same phase as the input signal with a delay. The P-channel MIS field-effect transistor 42 has a first electrode connected to the node A ′, a second electrode connected to the node D ′, and a gate connected to the node C ′. N channel MIS field effect transistor 43
Has a first electrode connected to node D ', a second electrode connected to ground potential 32, and a gate connected to node C'. P
The channel MIS field-effect transistor 44 connects the first electrode to the power supply 31, connects the second electrode to the node A ', connects the gate to the node D', and precharges the node A 'with the power supply 31.
【００３６】図４は、図３の回路動作を示すタイムチャ
ートである。以下に図３に示す実施例の回路動作を図４
を参照して説明する。まず初期状態として、入力信号Ｉ
Ｎには電源電位ＶCCが与えられている。このときＰチャ
ンネルＭＩＳ型電界効果トランジスタ３８は非導通状態
であり、ＮチャンネルＭＩＳ型電界効果トランジスタ３
９は導通状態であるために、出力信号ＯＵＴは接地電位
ＶSSになっている。遅延回路４１は入力信号ＩＮが電源
電位Ｖ CCなので、電源電位ＶCCをノードＣ’に出力す
る。ＰチャンネルＭＩＳ型電界効果トランジスタ４２
は、ゲートに電源電位ＶCCであるノードＣ’が入力され
ているので、非導通状態となる。ＮチャンネルＭＩＳ型
電界効果トランジスタ４３は、ゲートに電源電位ＶCCで
あるノードＣ’が入力されているので導通状態となり、
ノードＤ’を接地電位ＶSSにする。ＰチャンネルＭＩＳ
型電界効果トランジスタ４４は、ゲート接地電位ＶSSで
あるノードＤ’が接続されているために導通状態とな
り、ノードＡ’の電位を電源電位ＶCCまでプリチャージ
する。インバータ回路３５は、入力が電源電位ＶCCであ
るので、接地電位ＶSSを出力する。キャパシタ３６はＶ
CCの電位差を保つ。FIG. 4 is a time chart showing the operation of the circuit of FIG.
It is. The circuit operation of the embodiment shown in FIG.
This will be described with reference to FIG. First, as an initial state, the input signal I
N is the power supply potential VCCIs given. At this time,
The channel MIS field effect transistor 38 is non-conductive
N-channel MIS field-effect transistor 3
9 is conductive, the output signal OUT is at the ground potential.
VSSIt has become. The delay circuit 41 receives the input signal IN as a power supply.
Potential V CCTherefore, the power supply potential VCCTo the node C '
You. P channel MIS field effect transistor 42
Is the power supply potential V at the gate.CCIs input as node C '
Therefore, it becomes non-conductive. N channel MIS type
The field effect transistor 43 has a power supply potential V at its gate.CCso
Since a certain node C 'is input, the state becomes conductive,
Node D 'is connected to ground potential VSSTo P channel MIS
Field-effect transistor 44 has a gate ground potential VSSso
Since a certain node D 'is connected, the node becomes conductive.
And the potential of the node A 'is changed to the power supply potential VCCPrecharge up to
I do. The input of the inverter circuit 35 is the power supply potential V.CCIn
Therefore, the ground potential VSSIs output. Capacitor 36 is at V
CCThe potential difference is maintained.
【００３７】この状態で入力信号ＩＮを電源電位ＶCCか
ら電源電位ＶSSに変化させる。まずＰチャンネルＭＩＳ
型電界効果トランジスタ３８が導通状態となり、ノード
Ａ’の電位を出力信号ＯＵＴに伝える。ＮチャンネルＭ
ＩＳ型電界効果トランジスタ３９は非導通状態となり、
出力信号ＯＵＴの電位を下げることができなくなってし
まう。その結果、出力信号ＯＵＴは電源電位ＶCCにな
る。In this state, the input signal IN is changed from the power supply potential V CC to the power supply potential V SS . First, P channel MIS
The field effect transistor 38 becomes conductive, transmitting the potential of the node A ′ to the output signal OUT. N channel M
The IS type field effect transistor 39 becomes non-conductive,
This makes it impossible to lower the potential of the output signal OUT. As a result, the output signal OUT becomes the power supply potential V CC .
【００３８】つぎに、遅延回路４１は時間遅延を持って
入力信号ＩＮを出力するので、ノードＣ’は電源電位Ｖ
CCから接地電位ＶSSに変化する。すると、Ｎチャンネル
ＭＩＳ型電界効果トランジスタ４３は非導通状態にな
る。また、ＰチャンネルＭＩＳ型電界効果トランジスタ
４２が導通状態になるので、ノードＤ’はノードＡ’の
電位であるＶCCになる。そのために、ＰチャンネルＭＩ
Ｓ型電界効果トランジスタ４４が非導通状態になる。Next, since the delay circuit 41 outputs the input signal IN with a time delay, the node C 'is connected to the power supply potential V
The potential changes from CC to ground potential V SS . Then, the N-channel MIS field effect transistor 43 is turned off. Further, since the P-channel MIS field-effect transistor 42 is turned on, the node D ′ is set at V CC which is the potential of the node A ′. Therefore, the P channel MI
The S-type field effect transistor 44 is turned off.
【００３９】また、入力信号ＩＮを電源電位ＶCCから電
源電位ＶSSに変化させるので、インバータ回路３５の出
力は時間遅延をもって電源電位ＶSSから電源電位ＶCCに
変化する。そのために、キャパシタ３６の第１電極の電
位も電源電位ＶSSから電源電位ＶCCに変化し、第２電極
はＶCC＋ＶCC近くの電位まで上昇し、ノードＡ’の電位
と出力信号ＯＵＴの電位も同電位まで上昇する。この時
の電位はキャパシタ３６の容量Ｃと、ＰチャンネルＭＩ
Ｓ型電界効果トランジスタ３９の導通時におけるノード
Ａ’の寄生容量Ｃf との比によって決まる値で、ＶCC＋
（Ｃ／（Ｃ＋Ｃ f ））×ＶCCである。またこのとき、Ｐ
チャンネルＭＩＳ型電界効果トランジスタ４２が導通状
態のままであるので、ノードＤ’の電位も昇圧されたノ
ードＡ’の電位と等しくなり、ＰチャンネルＭＩＳ型電
界効果トランジスタ４４は非導通状態を保持する。この
ようにして電源電圧以上の出力信号ＯＵＴを得ることが
できる。The input signal IN is supplied from the power supply potential VCCFrom
Source potential VSSFrom the output of the inverter circuit 35.
The power supply voltage V with a time delaySSFrom the power supply potential VCCTo
Change. Therefore, the electric power of the first electrode of the capacitor 36 is
Also the power supply potential VSSFrom the power supply potential VCCTo the second electrode
Is VCC+ VCCRises to a nearby potential and the potential of the node A '
And the potential of the output signal OUT also rises to the same potential. At this time
Is the capacitance C of the capacitor 36 and the P channel MI
Node when S-type field effect transistor 39 is conducting
A's parasitic capacitance CfIs determined by the ratio ofCC+
(C / (C + C f)) × VCCIt is. At this time, P
Channel MIS field-effect transistor 42 is conductive
State, the potential of the node D 'is also boosted.
Of the P-channel MIS type
Field effect transistor 44 maintains the non-conductive state. this
Output signal OUT which is higher than the power supply voltage
it can.
【００４０】以上のように、この実施例によれば、プリ
チャージ素子にＰチャンネルＭＩＳ型電界効果トランジ
スタ４４を用い、プリチャージ素子を制御するプリチャ
ージ制御回路４０を備えたことにより、従来の昇圧回路
よりもしきい値電圧ＶＴ だけ高く出力信号を昇圧する
ことができる。 〔第３の実施例〕 この発明の第３の実施例における電位制御昇圧回路（請
求項３に対応する）について、図面を参照しながら説明
する。As described above, according to this embodiment, the P-channel MIS field effect transistor 44 is used as the precharge element, and the precharge control circuit 40 for controlling the precharge element is provided. The output signal can be boosted by a threshold voltage VT higher than that of the circuit. Third Embodiment A potential control booster circuit (corresponding to claim 3 ) in a third embodiment of the present invention will be described with reference to the drawings.
【００４１】図５はこの発明の第２の実施例における電
位制御昇圧回路の回路図を示すものである。図５におい
て、符号１と２と４〜１２を付した要素は図９と同じで
ある。１９はＰチャンネルＭＩＳ型電界効果トランジス
タである。２０はプリチャージ制御回路で、Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２１とＰチャンネルＭ
ＩＳ型電界効果トランジスタ２２とから構成される。FIG. 5 is a circuit diagram of a potential control booster circuit according to a second embodiment of the present invention. In FIG. 5, the elements denoted by reference numerals 1, 2, and 4 to 12 are the same as those in FIG. 19 is a P-channel MIS type field effect transistor. A precharge control circuit 20 includes an N-channel MIS field-effect transistor 21 and a P-channel M
And an IS type field effect transistor 22.
【００４２】ＰチャンネルＭＩＳ型電界効果トランジス
タ１９はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＦに
接続し、基板電極をノードＢに接続している。Ｎチャン
ネルＭＩＳ型電界効果トランジスタ２１は第１電極を接
地２に接続し、第２電極をノードＦに接続し、ゲートを
ノードＡに接続している。ＰチャンネルＭＩＳ型電界効
果トランジスタ２２は第１電極を電源１に接続し、第２
電極をノードＦに接続し、ゲートをノードＡに接続し、
基板電極を電源１に接続している。ＰチャンネルＭＩＳ
型電界効果トランジスタ１９の基板電極をノードＢに接
続したのは、昇圧時におけるノードＢから電源１への電
流を防止するためである。The P-channel MIS field-effect transistor 19 is a precharge element having a first electrode connected to the power supply 1, a second electrode connected to the node B, a gate connected to the node F, and a substrate electrode connected to the node B. Connected. The N-channel MIS field-effect transistor 21 has a first electrode connected to the ground 2, a second electrode connected to the node F, and a gate connected to the node A. The P-channel MIS field-effect transistor 22 has a first electrode connected to the power supply 1 and a second electrode
Connect the electrode to node F, connect the gate to node A,
The substrate electrode is connected to the power supply 1. P channel MIS
The reason why the substrate electrode of the field effect transistor 19 is connected to the node B is to prevent a current from the node B to the power supply 1 at the time of boosting.
【００４３】図６は図５に示す電位制御昇圧回路の動作
を示すタイムチャートである。図５の回路動作を図６を
参照して説明する。まず初期状態として、ノードＡとノ
ードＣには電源１の電位ＶＤＤが与えられている。この
ときＰチャンネルＭＩＳ型電界効果トランジスタ１１は
非導通状態であり、ＮチャンネルＭＩＳ型電界効果トラ
ンジスタ１２は導通状態である。このため、ノードＤの
電位はＮチャンネルＭＩＳ型電界効果トランジスタ１２
を通じて接地２の電位ＶＳＳになっている。またＮチャ
ンネルＭＩＳ型電界効果トランジスタ２１は導通状態で
あり、ＰチャンネルＭＩＳ型電界効果トランジスタ２２
は非導通状態であるために、ノードＦの電位はＮチャン
ネルＭＩＳ型電界効果トランジスタ２１を通じて接地２
の電位ＶＳＳになっている。したがって、Ｐチャンネル
ＭＩＳ型電界効果トランジスタ１９は導通状態となり、
ノードＢの電位はＰチャンネルＭＩＳ型電界効果トラン
ジスタ１９を通じて電源１の電位ＶＤＤにプリチャージ
される。ノードＡに接続された遅延回路５の入力端子は
電源１の電位ＶＤＤなので、出力端子に接地２の電位Ｖ
ＳＳを出力する。その結果、キャパシタ６の第１電極は
接地２の電位ＶＳＳに、第２電極は電源１の電位ＶＤＤ
になる。FIG. 6 is a time chart showing the operation of the potential control booster circuit shown in FIG. 5 will be described with reference to FIG. First, as an initial state, the potential VDD of the power supply 1 is supplied to the nodes A and C. At this time, the P-channel MIS field-effect transistor 11 is off, and the N-channel MIS field-effect transistor 12 is on. Therefore, the potential of the node D is changed to the N-channel MIS type field effect transistor 12.
To the ground potential VSS. The N-channel MIS field-effect transistor 21 is conductive, and the P-channel MIS field-effect transistor 22
Is in a non-conductive state, the potential of the node F is grounded through the N-channel MIS field-effect transistor 21.
Potential VSS. Therefore, the P-channel MIS type field effect transistor 19 becomes conductive,
The potential of the node B is precharged to the potential VDD of the power supply 1 through the P-channel MIS field effect transistor 19. Since the input terminal of the delay circuit 5 connected to the node A has the potential VDD of the power supply 1, the output terminal has the potential V
Output SS. As a result, the first electrode of the capacitor 6 is at the potential VSS of the ground 2, and the second electrode is at the potential VDD of the power supply 1.
become.
【００４４】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１９とＰチャンネルＭＩＳ型電界効果
トランジスタ１１を通じて電源１の電位ＶＤＤになる。In this state, the potential of the node C is changed from the potential VDD of the power supply 1 to the potential VSS of the ground 2. Then P
The channel MIS field-effect transistor 11 changes from a non-conductive state to a conductive state, and the N-channel MIS field-effect transistor 12 changes from a conductive state to a non-conductive state. As a result, the node D becomes the potential VDD of the power supply 1 through the P-channel MIS field-effect transistor 19 and the P-channel MIS field-effect transistor 11.
【００４５】つぎにノードＡの電位を電源１の電位ＶＤ
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ２１が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ２２は非導通状態から導通状態へと変化す
る。このため、ノードＦの電位はＰチャンネルＭＩＳ型
電界効果トランジスタ２２を通じて電源１の電位ＶＤＤ
になる。したがって、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ１９は非導通状態となる。遅延回路５の出力
は、ノードＡの変化から時間遅延を持って、接地２の電
位ＶＳＳから電源１の電位ＶＤＤに変化する。その結果
キャパシタ６を介してノードＢの電位が上昇し、さらに
導通状態にあるＰチャンネルＭＩＳ型電界効果トランジ
スタ１１を通じてノードＤに上昇した電位が伝わる。し
かし、この時ノードＢの電位が電源１の電位ＶＤＤより
も、ＰチャンネルＭＩＳ型電界効果トランジスタ１９の
しきい値電圧ＶＴ３以上に高い電位 （ノードＢの電位）＞ＶＤＤ＋ＶＴ３ となると、ＰチャンネルＭＩＳ型電界効果トランジスタ
１９は導通状態となる。ノードＢの電位は、Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１９を通じて、電源１
よりもＰチャンネルＭＩＳ型電界効果トランジスタ１９
のしきい値電圧ＶＴ３分だけ高い電位 （ノードＢの電位）＝ＶＤＤ＋ＶＴ３ まで電荷を引き抜かれる。その後ＰチャンネルＭＩＳ型
電界効果トランジスタ１９は非導通状態になる。その結
果ノードＤの電位は制限され、寄生容量によらない電位 （ノードＤの電位）＝ＶＤＤ＋ＶＴ３ になる。Next, the potential of the node A is changed to the potential VD of the power supply 1.
The potential is changed from D to the ground potential VSS. Then, the N-channel MIS field effect transistor 21 changes from the conductive state to the non-conductive state, and the P-channel MIS field effect transistor 22 changes from the non-conductive state to the conductive state. Therefore, the potential of the node F is applied to the potential VDD of the power supply 1 through the P-channel MIS field effect transistor 22.
become. Therefore, P channel MIS field effect transistor 19 is turned off. The output of the delay circuit 5 changes from the potential VSS of the ground 2 to the potential VDD of the power supply 1 with a time delay from the change of the node A. As a result, the potential of the node B rises via the capacitor 6, and the raised potential is transmitted to the node D through the P-channel MIS field effect transistor 11 in a conductive state. However, at this time, if the potential of the node B is higher than the potential VDD of the power supply 1 and higher than the threshold voltage VT3 of the P-channel MIS type field effect transistor 19 (potential of the node B)> VDD + VT3, the P-channel MIS type The field effect transistor 19 is turned on. The potential of the node B is supplied to the power supply 1 through the P-channel MIS field effect transistor 19.
P-channel MIS field effect transistor 19
The electric charge is extracted up to the potential (potential of the node B) = VDD + VT3, which is higher by the threshold voltage VT3. Thereafter, the P-channel MIS field effect transistor 19 is turned off. As a result, the potential of the node D is limited, and the potential (potential of the node D) = VDD + VT3 not depending on the parasitic capacitance.
【００４６】このようにプリチャージ制御回路の構成を
工夫することにより、プリチャージ素子を高電圧除去回
路として用いることができる。また、この時Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１９のしきい値電圧Ｖ
Ｔ３を変えることにより、ノードＤの電位を設定するこ
とができる。 〔第４の実施例〕 この発明の第４の実施例における電位制御昇圧回路（請
求項４に対応する）について、図面を参照しながら説明
する。By thus devising the structure of the precharge control circuit, the precharge element can be used as a high voltage removing circuit. At this time, the threshold voltage V of the P-channel MIS field effect transistor 19 is
By changing T3, the potential of the node D can be set. Fourth Embodiment A potential control booster circuit (corresponding to claim 4 ) in a fourth embodiment of the present invention will be described with reference to the drawings.
【００４７】図７はこの発明の第３の実施例における電
位制御昇圧回路の回路図を示すものである。図７におい
て、符号１と２と４〜９を付した要素は図９と同じであ
る。２３はＰチャンネルＭＩＳ型電界効果トランジスタ
である。２４はプリチャージ制御回路で、Ｎチャンネル
ＭＩＳ型電界効果トランジスタ２５とＰチャンネルＭＩ
Ｓ型電界効果トランジスタ２６とから構成される。２７
は出力制御回路で、ＰチャンネルＭＩＳ型電界効果トラ
ンジスタ２８とＮチャンネルＭＩＳ型電界効果トランジ
スタ２９とから構成される。FIG. 7 is a circuit diagram of a potential control booster circuit according to a third embodiment of the present invention. In FIG. 7, elements denoted by reference numerals 1, 2, and 4 to 9 are the same as those in FIG. 23 is a P-channel MIS type field effect transistor. Reference numeral 24 denotes a precharge control circuit, which is an N-channel MIS type field effect transistor 25 and a P-channel MI
And an S-type field effect transistor 26. 27
Reference numeral denotes an output control circuit, which comprises a P-channel MIS field-effect transistor 28 and an N-channel MIS field-effect transistor 29.
【００４８】ＰチャンネルＭＩＳ型電界効果トランジス
タ２３はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＧに
接続し、基板電極を電源１に接続している。Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２５は第１電極を接地
２に接続し、第２電極をノードＧに接続し、ゲートをノ
ードＡに接続している。ＰチャンネルＭＩＳ型電界効果
トランジスタ２６は第１電極を電源１に接続し、第２電
極をノードＧに接続し、ゲートをノードＡに接続し、基
板電極を電源１に接続している。ＰチャンネルＭＩＳ型
電界効果トランジスタ２８は第１電極をノードＢに接続
し、第２電極をノードＤに接続し、ゲートをノードＣに
接続し、基板電極を電源１に接続している。Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２９は第１電極を接地
２に接続し、第２電極をノードＤに接続し、ゲートをノ
ードＣに接続している。The P-channel MIS field-effect transistor 23 is a precharge element having a first electrode connected to the power supply 1, a second electrode connected to the node B, a gate connected to the node G, and a substrate electrode connected to the power supply 1. Connected. The N-channel MIS field-effect transistor 25 has a first electrode connected to the ground 2, a second electrode connected to the node G, and a gate connected to the node A. The P-channel MIS field-effect transistor 26 has a first electrode connected to the power supply 1, a second electrode connected to the node G, a gate connected to the node A, and a substrate electrode connected to the power supply 1. The P-channel MIS field-effect transistor 28 has a first electrode connected to the node B, a second electrode connected to the node D, a gate connected to the node C, and a substrate electrode connected to the power supply 1. The N-channel MIS field-effect transistor 29 has a first electrode connected to the ground 2, a second electrode connected to the node D, and a gate connected to the node C.
【００４９】図８は図７に示す電位制御昇圧回路の動作
を示すタイムチャートである。図７の回路動作を図８を
参照して説明する。まず初期状態として、ノードＡとノ
ードＣには電源１の電位ＶＤＤが与えられている。この
ときＰチャンネルＭＩＳ型電界効果トランジスタ２８は
非導通状態であり、ＮチャンネルＭＩＳ型電界効果トラ
ンジスタ２９は導通状態であるために、ノードＤの電位
はＮチャンネルＭＩＳ型電界効果トランジスタ２９を通
じて接地２の電位ＶＳＳになっている。またＮチャンネ
ルＭＩＳ型電界効果トランジスタ２５は導通状態であ
り、ＰチャンネルＭＩＳ型電界効果トランジスタ２６は
非導通状態であるために、ノードＧの電位はＮチャンネ
ルＭＩＳ型電界効果トランジスタ２５を通じて接地２の
電位ＶＳＳになっている。したがって、ＰチャンネルＭ
ＩＳ型電界効果トランジスタ２３は導通状態となり、ノ
ードＢの電位はＰチャンネルＭＩＳ型電界効果トランジ
スタ２３を通じて電源１の電位ＶＤＤにプリチャージさ
れる。ノードＡに接続された遅延回路５の入力端子は電
源１の電位ＶＤＤなので、出力端子に接地２の電位ＶＳ
Ｓを出力する。その結果、キャパシタ６の第１電極は接
地２の電位ＶＳＳに、第２電極は電源１の電位ＶＤＤに
なる。FIG. 8 is a time chart showing the operation of the potential control booster circuit shown in FIG. The circuit operation of FIG. 7 will be described with reference to FIG. First, as an initial state, the potential VDD of the power supply 1 is supplied to the nodes A and C. At this time, since the P-channel MIS field-effect transistor 28 is non-conductive and the N-channel MIS field-effect transistor 29 is conductive, the potential of the node D is set to the ground 2 through the N-channel MIS field-effect transistor 29. It is at the potential VSS. Since the N-channel MIS field-effect transistor 25 is in a conductive state and the P-channel MIS-type field-effect transistor 26 is in a non-conductive state, the potential of the node G is set to the potential of the ground 2 through the N-channel MIS-type field effect transistor 25. VSS. Therefore, the P channel M
The IS type field effect transistor 23 becomes conductive, and the potential of the node B is precharged to the potential VDD of the power supply 1 through the P channel MIS type field effect transistor 23. Since the input terminal of the delay circuit 5 connected to the node A has the potential VDD of the power supply 1, the output terminal has the potential VS of the ground 2 connected to the output terminal.
Output S. As a result, the first electrode of the capacitor 6 has the potential VSS of the ground 2 and the second electrode has the potential VDD of the power supply 1.
【００５０】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ２８が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ２９は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ２３とＰチャンネルＭＩＳ型電界効果
トランジスタ２８を通じて電源１の電位ＶＤＤになる。In this state, the potential of the node C is changed from the potential VDD of the power supply 1 to the potential VSS of the ground 2. Then P
The channel MIS field effect transistor 28 changes from a non-conductive state to a conductive state, and the N-channel MIS field effect transistor 29 changes from a conductive state to a non-conductive state. As a result, the node D becomes the potential VDD of the power supply 1 through the P channel MIS field effect transistor 23 and the P channel MIS field effect transistor 28.
【００５１】つぎにノードＡの電位を電源１の電位ＶＤ
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ２５が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ２６は非導通状態から導通状態へと変化する
ために、ノードＧの電位はＰチャンネルＭＩＳ型電界効
果トランジスタ２６を通じて電源１の電位ＶＤＤにな
る。したがって、ＰチャンネルＭＩＳ型電界効果トラン
ジスタ２３は非導通状態となる。遅延回路５の出力は、
ノードＡの変化から時間遅延を持って、接地２の電位Ｖ
ＳＳから電源１の電位ＶＤＤに変化する。その結果キャ
パシタ６を介してノードＢの電位が上昇し、さらに導通
状態にあるＰチャンネルＭＩＳ型電界効果トランジスタ
２８を通じてノードＤに上昇した電位が伝わる。しか
し、この時ノードＢの電位は電源１の電位ＶＤＤより
も、ＰチャンネルＭＩＳ型電界効果トランジスタ２３の
第２電極と基板間のビルトインポテンシャルＶＢ以上に
高い電位 （ノードＢの電位）＞ＶＤＤ＋ＶＢ になると、ＰチャンネルＭＩＳ型電界効果トランジスタ
２３の第２電極と基板間を通じてノードＢから電源１へ
電流が流れて、ノードＢの電位は電源１よりもＰチャン
ネルＭＩＳ型電界効果トランジスタ２３の第２電極と基
板間のビルトインポテンシャルＶＢ分だけ高い電位 （ノードＢの電位）＝ＶＤＤ＋ＶＢ まで電荷を引き抜かれる。その結果ノードＤの電位は制
限され、寄生容量によらない電位 （ノードＤの電位）＝ＶＤＤ＋ＶＢ になる。この時ＰチャンネルＭＩＳ型電界効果トランジ
スタ２３の第２電極と基板電極間に流れる電流はｐｎ接
合の順方向電流なので、ＰチャンネルＭＩＳ型電界効果
トランジスタ２３のサイズに関わらず電流能力は十分に
大きい。また回路中のＰチャンネルＭＩＳ型電界効果ト
ランジスタの基板電極はすべて共通の電源１に接続され
ているので、個別に基板電極を接続する必要がないの
で、半導体集積回路内において省面積を実現できる。Next, the potential of the node A is changed to the potential VD of the power supply 1.
The potential is changed from D to the ground potential VSS. Then, N-channel MIS field-effect transistor 25 changes from a conductive state to a non-conductive state, and P-channel MIS field-effect transistor 26 changes from a non-conductive state to a conductive state. The potential of the power supply 1 becomes VDD through the effect transistor 26. Therefore, P channel MIS field effect transistor 23 is turned off. The output of the delay circuit 5 is
With a time delay from the change of the node A, the potential V of the ground 2
The potential changes from SS to VDD of the power supply 1. As a result, the potential of the node B rises via the capacitor 6, and the raised potential is transmitted to the node D through the P-channel MIS type field effect transistor 28 in a conductive state. However, at this time, if the potential of the node B is higher than the potential VDD of the power supply 1 and higher than the built-in potential VB between the second electrode of the P-channel MIS field effect transistor 23 and the substrate (potential of the node B)> VDD + VB. , A current flows from the node B to the power supply 1 through the second electrode of the P-channel MIS field-effect transistor 23 and the substrate, and the potential of the node B is higher than that of the power supply 1 by the second electrode of the P-channel MIS field-effect transistor 23. Charges are extracted to a potential (potential of node B) = VDD + VB, which is higher by the built-in potential VB between the substrates. As a result, the potential of the node D is limited, and the potential (potential of the node D) = VDD + VB irrespective of the parasitic capacitance. At this time, the current flowing between the second electrode and the substrate electrode of the P-channel MIS field-effect transistor 23 is a forward current of the pn junction, so that the current capability is sufficiently large regardless of the size of the P-channel MIS field-effect transistor 23. Further, since all the substrate electrodes of the P-channel MIS type field effect transistors in the circuit are connected to the common power supply 1, there is no need to individually connect the substrate electrodes, so that the area can be reduced in the semiconductor integrated circuit.
【００５２】[0052]
【発明の効果】請求項１記載の昇圧回路によれば、電源
と所定のノードとの間にプリチャージ素子を設けるとと
もに、プリチャージ制御回路によりプリチャージ素子を
制御するようにしたので、所定のノードのプリチャージ
を電源電位まで高めることができ、昇圧後の電位を十分
に高くすることができる。請求項２記載の昇圧回路によ
れば、請求項１記載の昇圧回路と同様の効果を奏する。 According to the booster circuit of the first aspect, the precharge element is provided between the power supply and the predetermined node, and the precharge element is controlled by the precharge control circuit. Precharge of the node can be increased to the power supply potential, and the potential after boosting can be sufficiently increased. According to the booster circuit of the second aspect, the same effect as that of the booster circuit of the first aspect is obtained.
【００５３】請求項３記載の昇圧回路によれば、所定の
ノードの寄生容量を増やすことなく、所定のノードの昇
圧後の電位を自由に設定できる。請求項４記載の昇圧回
路によれば、所定のノードの寄生容量を増やすことな
く、所定のノードの昇圧後の電位を制御できる。また、
回路中のＰチャンネルＭＩＳ型電界効果トランジスタの
基板電極が同じ電位なので、省面積化が可能である。According to the booster circuit of the third aspect, the boosted potential of the predetermined node can be set freely without increasing the parasitic capacitance of the predetermined node. According to the booster circuit of the fourth aspect, the boosted potential of the predetermined node can be controlled without increasing the parasitic capacitance of the predetermined node. Also,
Since the substrate electrodes of the P-channel MIS field effect transistors in the circuit have the same potential, the area can be reduced.
【図１】この発明の第１の実施例における昇圧回路の構
成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a booster circuit according to a first embodiment of the present invention.
【図２】同第１の実施例における動作説明のためのタイ
ムチャートである。FIG. 2 is a time chart for explaining an operation in the first embodiment.
【図３】この発明の第２の実施例における昇圧回路の構
成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a booster circuit according to a second embodiment of the present invention.
【図４】同第２の実施例における動作説明のためのタイ
ムチャートである。FIG. 4 is a time chart for explaining the operation in the second embodiment.
【図５】この発明の第３の実施例における電位制御昇圧
回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a potential control booster circuit according to a third embodiment of the present invention.
【図６】同第３の実施例における動作説明のためのタイ
ムチャートである。FIG. 6 is a time chart for explaining an operation in the third embodiment.
【図７】この発明の第４の実施例における電位制御昇圧
回路の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a potential control booster circuit according to a fourth embodiment of the present invention.
【図８】同第４の実施例における動作説明のためのタイ
ムチャートである。FIG. 8 is a time chart for explaining the operation in the fourth embodiment.
【図９】従来の昇圧回路の一例の構成を示す回路図であ
る。FIG. 9 is a circuit diagram showing a configuration of an example of a conventional booster circuit.
【図１０】従来の昇圧回路の一例の動作説明のためのタ
イムチャートである。FIG. 10 is a time chart for explaining an operation of an example of a conventional booster circuit.
【図１１】従来の昇圧回路の他の例を示す回路図であ
る。FIG. 11 is a circuit diagram showing another example of a conventional booster circuit.
【図１２】従来の昇圧回路の他の例の動作説明のための
タイムチャートである。FIG. 12 is a time chart for explaining the operation of another example of the conventional booster circuit.
【図１３】従来の昇圧回路と高電圧除去回路の構成を示
す回路図である。FIG. 13 is a circuit diagram showing a configuration of a conventional booster circuit and a high-voltage removing circuit.
１ 電源 ２ 接地 ３ ＮチャンネルＭＩＳ型電界効果トランジスタ（プ
リチャージ素子） ４ ポンプ回路 ５ 遅延回路 ６ キャパシタ ７ インバータ ８ インバータ ９ インバータ １０ 出力制御回路 １１ ＰチャンネルＭＩＳ型電界効果トランジスタ １２ ＮチャンネルＭＩＳ型電界効果トランジスタ １３ 高電圧除去回路 １４ ＮチャンネルＭＩＳ型電界効果トランジスタ １５ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子） １６ プリチャージ制御回路 １７ ＮチャンネルＭＩＳ型電界効果トランジスタ １８ ＰチャンネルＭＩＳ型電界効果トランジスタ １９ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子） ２０ プリチャージ制御回路 ２１ ＮチャンネルＭＩＳ型電界効果トランジスタ ２２ ＰチャンネルＭＩＳ型電界効果トランジスタ ２３ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子兼高電圧除去素子） ２４ プリチャージ制御回路 ２５ ＮチャンネルＭＩＳ型電界効果トランジスタ ２６ ＰチャンネルＭＩＳ型電界効果トランジスタ ２７ 出力制御回路 ２８ ＰチャンネルＭＩＳ型電界効果トランジスタ ２９ ＮチャンネルＭＩＳ型電界効果トランジスタ ３１ 電源 ３２ 接地 ３３ ＮチャンネルＭＩＳ型電界効果トランジスタ ３４ ポンプ回路 ３５ インバータ ３６ キャパシタ ３７ 出力制御回路 ３８ ＰチャンネルＭＩＳ型電界効果トランジスタ ３９ ＮチャンネルＭＩＳ型電界効果トランジスタ ４０ プリチャージ制御回路 ４１ 遅延回路 ４２ ＰチャンネルＭＩＳ型電界効果トランジスタ ４３ ＮチャンネルＭＩＳ型電界効果トランジスタ ４４ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子）DESCRIPTION OF SYMBOLS 1 Power supply 2 Ground 3 N-channel MIS field-effect transistor (precharge element) 4 Pump circuit 5 Delay circuit 6 Capacitor 7 Inverter 8 Inverter 9 Inverter 10 Output control circuit 11 P-channel MIS field-effect transistor 12 N-channel MIS field effect Transistor 13 High-voltage removing circuit 14 N-channel MIS field-effect transistor 15 P-channel MIS field-effect transistor (precharge element) 16 precharge control circuit 17 N-channel MIS field-effect transistor 18 P-channel MIS field-effect transistor 19 P Channel MIS type field effect transistor (precharge element) 20 Precharge control circuit 21 N channel MIS type field effect transistor 22 P channel MI S type field effect transistor 23 P channel MIS type field effect transistor (precharge element and high voltage removing element) 24 precharge control circuit 25 N channel MIS type field effect transistor 26 P channel MIS type field effect transistor 27 output control circuit 28 P Channel MIS field-effect transistor 29 N-channel MIS field-effect transistor 31 Power supply 32 Ground 33 N-channel MIS field-effect transistor 34 Pump circuit 35 Inverter 36 Capacitor 37 Output control circuit 38 P-channel MIS field-effect transistor 39 N-channel MIS type Field-effect transistor 40 Precharge control circuit 41 Delay circuit 42 P-channel MIS field-effect transistor 43 N-channel MIS field-effect transistor Transistor 44 P-channel MIS field-effect transistor (precharge element)
Claims (4)
よび基板電極が所定のノードに接続された第１のＰチャ
ンネルＭＩＳ型電界効果トランジスタからなるプリチャ
ージ素子と、第１電極および基板電極が前記所定のノー
ドに接続され、第２電極が前記プリチャージ素子のゲー
トに接続され、ゲートが第１の入力に接続された第２の
ＰチャンネルＭＩＳ型電界効果トランジスタと、第１電
極が接地電位に接続され、第２電極が前記プリチャージ
素子のゲートに接続され、ゲートが第１の入力に接続さ
れた第１のＮチャンネルＭＩＳ型電界効果トランジスタ
とからなるプリチャージ制御回路と、前記第１の入力と
前記所定のノードの間に設けられ、遅延回路とキャパシ
タとが直列接続されたポンプ回路と、第１電極および基
板電極が前記所定のノードに接続され、第２電極が出力
端子に接続され、ゲートが第２の入力に接続された第３
のＰチャンネルＭＩＳ型電界効果トランジスタと、第１
電極が接地電位に接続され、第２電極が前記出力端子に
接続され、ゲートが第２の入力に接続された第２のＮチ
ャンネルＭＩＳ型電界効果トランジスタとからなる出力
制御回路とを備えたことを特徴とする昇圧回路。 The first electrode is connected to a power supply and the second electrode and the first electrode are connected to a power source.
And a first P channel whose substrate electrode is connected to a predetermined node.
Precha consisting of a channel MIS field effect transistor
The storage element, the first electrode and the substrate electrode are connected to the predetermined node.
And the second electrode is connected to the gate of the precharge element.
Connected to a second input and a gate connected to the first input.
A P-channel MIS field-effect transistor;
The pole is connected to ground potential and the second electrode is
Connected to the gate of the device, with the gate connected to the first input.
First n-channel MIS field-effect transistor
A precharge control circuit comprising: a first input;
A delay circuit and a capacitor provided between the predetermined nodes;
A pump circuit in which the first electrode and the base are connected in series.
A plate electrode is connected to the predetermined node, and a second electrode is
A third terminal connected to the terminal and a gate connected to the second input
P-channel MIS field-effect transistor,
The electrode is connected to the ground potential, and the second electrode is connected to the output terminal.
A second N-channel connected with a gate connected to the second input
Output composed of channel MIS type field effect transistor
A booster circuit comprising a control circuit .
所定のノードに接続された第１のＰチャンネルＭＩＳ型
電界効果トランジスタからなるプリチャージ素子と、第
１電極が前記所定のノードに接続され、第２電極が前記
プリチャージ素子のゲートに接続され、ゲートが第１の
遅延回路を介して第１の入力に接続された第２のＰチャ
ンネルＭＩＳ型電界効果トランジスタと、第１電極が接
地電位に接続され、第２電極が前記プリチャージ素子の
ゲートに接続され、ゲートが前記第１の遅延回路を介し
て第１の入力に接続された第１のＮチャンネルＭＩＳ型
電界効果トランジスタとからなるプリチャージ制御回路
と、前記第１の入力と前記所定のノードの間に設けら
れ、第２の遅延回路とキャパシタとが直列接続されたポ
ンプ回路と、第１電極が前記所定のノードに接続され、
第２電極が出力端子に接続され、ゲートが前記第１の入
力に接続された第３のＰチャンネルＭＩＳ型電界効果ト
ランジスタと、第１電極が接地電位に接続され、第２電
極が前記出力端子に接続され、ゲートが前記第１の入力
に接続された第２のＮチャンネルＭＩＳ型電界効果トラ
ンジスタとからなる出力制御回路とを備えたことを特徴
とする昇圧回路。2. The method according to claim 1, wherein the first electrode is connected to a power supply, and the second electrode is connected to a power supply.
First P-channel MIS type connected to a predetermined node
A precharge element comprising a field effect transistor;
One electrode is connected to the predetermined node, and the second electrode is
Connected to the gate of the precharge element, and the gate is connected to the first
A second P-channel connected to the first input via a delay circuit;
The first electrode is in contact with the channel MIS field effect transistor.
Connected to ground potential and the second electrode is connected to the precharge element.
Connected to the gate, and the gate is connected through the first delay circuit.
N-channel MIS type connected to the first input
Precharge control circuit consisting of field effect transistors
Provided between the first input and the predetermined node.
The second delay circuit and the capacitor connected in series.
A pump circuit and a first electrode connected to the predetermined node,
A second electrode is connected to the output terminal, and a gate is connected to the first input.
Third P-channel MIS field-effect transistor
The transistor and the first electrode are connected to the ground potential, and the second
A pole is connected to the output terminal and a gate is connected to the first input.
N channel MIS type field effect transistor connected to
And an output control circuit comprising a transistor.
And a booster circuit.
よび基板電極が所定のノードに接続された第１のＰチャ
ンネルＭＩＳ型電界効果トランジスタからなるプリチャ
ージ素子と、第１電極および基板電極が前記電源に接続
され、第２電極が前記プリチャージ素子のゲートに接続
され、ゲートが第１の入力に接続された第２のＰチャン
ネルＭＩＳ型電界効果トランジスタと、第１電極が接地
電位に接続され、第２電極が前記プリチャージ素子のゲ
ートに接続され、ゲートが第１の入力に接続された第１
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
るプリチャージ制御回路と、前記第１の入力と前記所定
のノードの間に設けられ、遅延回路とキャパシタとが直
列接続されたポンプ回路と、第１電極および基板電極が
前記所定のノードに接続され、第２電極が出力端子に接
続され、ゲートが第２の入力に接続された第３のＰチャ
ンネルＭＩＳ型電界効果トランジスタと、第１電極が接
地電位に接続され、第２電極が前記出力端子に接続さ
れ、ゲートが前記第２の入力に接続された第２のＮチャ
ンネルＭＩＳ型電界効果トランジスタとからなる出力制
御回路とを備えたことを特徴とする昇圧回路。 3. The first electrode is connected to a power supply, and the second electrode and
And a first P channel whose substrate electrode is connected to a predetermined node.
Precha consisting of a channel MIS field effect transistor
Element, the first electrode and the substrate electrode are connected to the power source
And the second electrode is connected to the gate of the precharge element.
And a second P channel whose gate is connected to the first input.
Flannel MIS field-effect transistor and first electrode grounded
And the second electrode is connected to the gate of the precharge element.
Connected to a first input and a gate connected to a first input.
N-channel MIS field-effect transistor
A precharge control circuit, the first input and the predetermined
And the delay circuit and the capacitor
The column-connected pump circuit, the first electrode and the substrate electrode
The second electrode is connected to the predetermined node, and the second electrode is connected to the output terminal.
And a third P-channel whose gate is connected to the second input.
The first electrode is in contact with the channel MIS field effect transistor.
A second electrode connected to the output terminal.
And a second N channel whose gate is connected to the second input.
Output control consisting of a channel MIS field effect transistor
And a control circuit.
れ、第２電極が所定のノードに接続された第１のＰチャ
ンネルＭＩＳ型電界効果トランジスタからなるプリチャ
ージ素子と、第１電極および基板電極が前記電源に接続
され、第２電極が前記プリチャージ素子のゲートに接続
され、ゲートが第１の入力に接続された第２のＰチャン
ネルＭＩＳ型電界効果トランジスタと、第１電極が接地
電位に接続され、第２電極が前記プリチャージ素子のゲ
ートに接続され、ゲートが第１の入力に接続された第１
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
るプリチャージ制御回路と、前記第１の入力と前記所定
のノードの間に設けられ、遅延回路とキャパシタとが直
列接続されたポンプ回路と、第１電極が前記所定のノー
ドに接続され、第２電極が出力端子に接続され、基板電
極が前記電源に接続され、ゲートが第２の入力に接続さ
れた第３のＰチャンネルＭＩＳ型電界効果トランジスタ
と、第１電極が接地電位に接続され、第２電極が前記出
力端子に接続され、ゲートが前記第２の入力に接続され
た第２のＮチャンネルＭＩＳ型電界効果トランジスタと
からなる出力制御回路とを備えたことを特徴とする昇圧
回路 。 4. A first electrode and a substrate electrode are connected to a power supply.
And a first P channel having a second electrode connected to a predetermined node.
Precha consisting of a channel MIS field effect transistor
Element, the first electrode and the substrate electrode are connected to the power source
And the second electrode is connected to the gate of the precharge element.
And a second P channel whose gate is connected to the first input.
Flannel MIS field-effect transistor and first electrode grounded
And the second electrode is connected to the gate of the precharge element.
Connected to a first input and a gate connected to a first input.
N-channel MIS field-effect transistor
A precharge control circuit, the first input and the predetermined
And the delay circuit and the capacitor
A pump circuit connected in a column and a first electrode are connected to the predetermined node.
Connected to the output terminal, the second electrode is connected to the output terminal,
A pole is connected to the power supply and a gate is connected to the second input.
Third P-channel MIS field-effect transistor
And the first electrode is connected to the ground potential, and the second electrode is connected to the output.
Connected to the input terminal and the gate is connected to the second input.
A second N-channel MIS field effect transistor;
Characterized by comprising an output control circuit comprising:
Circuit .
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