KR101684616B1 - Semiconductor device and method of manufacturing thereof - Google Patents
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Abstract
반도체 소자 및 이의 제조 방법이 개시된다. 본 발명에 의한 반도체 소자의 제조 방법은 기판상에 반도체층을 적층하는 단계, 기설정된 소스 구조, 드레인 구조 및 복수의 채널 구조를 갖도록 반도체층을 식각하는 단계, 식각된 반도체층 상에 포토 레지스트를 형성하는 단계, 복수의 채널 구조 사이에 형성된 포토 레지스트만을 유지시키고 나머지 포토 레지스트를 제거하는 단계, 복수의 채널 구조 및 복수의 채널 구조 사이에 형성된 포토 레지스트 상에 복수의 채널 구조를 연결하도록 게이트 전극을 형성하는 단계 및 복수의 채널 구조 사이에 형성된 포토 레지스트를 제거하는 단계를 포함한다.A semiconductor device and a manufacturing method thereof are disclosed. A method of manufacturing a semiconductor device according to the present invention includes the steps of laminating a semiconductor layer on a substrate, etching a semiconductor layer to have a predetermined source structure, a drain structure and a plurality of channel structures, Maintaining the photoresist only between the plurality of channel structures and removing the remaining photoresist; forming a plurality of channel structures and a plurality of channel structures on the photoresist formed between the plurality of channel structures, And removing the photoresist formed between the plurality of channel structures.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 높은 트랜스 컨덕턴스 특성으로 선형성이 좋은 고주파 특성을 보이는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having high linearity and high frequency characteristics with high transconductance characteristics and a manufacturing method thereof.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있었다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되었는데, 트랜지스터의 채널 길이 감소는 이른바 단 채널 효과(short channel effect)를 유발시켰다.As the degree of integration of semiconductor devices increases, the design rule for the elements of the semiconductor device becomes more severe. In particular, for semiconductor devices requiring a large number of transistors, the gate length, which is the standard of the design rule, is reduced, and the channel length is also reduced. The reduction in the channel length of the transistor results in a so-called short channel effect .
단 채널 효과란, 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 항복전압(threshold voltage)이 감소하는 것을 말한다. 이러한 단 채널 효과로 인하여, 소자에 대한 제어가 어려워지고 더불어 소자의 오프 전류(off current)가 증가하는 경향을 보였다. 그 결과, 트랜지스터의 신뢰성이 나빠지며, 예컨대 메모리 소자의 리프레시(refresh) 특성이 나빠지는 것을 나타내었다.The short channel effect means that the effective channel length of the transistor is reduced due to the effect of the drain potential and the threshold voltage is reduced. Due to the short channel effect, it is difficult to control the device, and the off current of the device tends to increase. As a result, the reliability of the transistor is deteriorated, and for example, the refresh characteristic of the memory element is deteriorated.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 단 채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른바 핀-펫(Fin-FET)을 이용한 반도체 소자가 연구되고 있었다.In recent years, there has been proposed a thin film transistor having a fin-channel structure in which a short channel effect, which is a problem in a conventional planar transistor, is suppressed and at the same time an operation current can be increased, Semiconductor devices have been studied.
도 1a는 종래의 핀-펫을 이용한 반도체 소자를 나타내는 도면이다. 특히, 전류 특성을 향상시키기 위해 복수의 채널 구조를 이용하는 소자를 나타내었다.1A is a view showing a semiconductor device using a conventional pin-pet. Particularly, an element using a plurality of channel structures to improve current characteristics is shown.
도 1b는 도 1a의 종래의 핀-펫을 이용한 반도체 소자의 게이트 단면을 나타내는 도면이다. 다만, 채널 구조 및 게이트 전극 사이에 형성되는 커패시턴스로 인해 고주파 특성에 제한이 있는 단점이 있었다.1B is a cross-sectional view of a gate of a semiconductor device using the conventional pin-pets of FIG. 1A. However, the channel structure and the capacitance formed between the gate electrodes have a disadvantage in that the high frequency characteristics are limited.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 채널 구조 및 게이트 사이에 형성되는 커패시턴스를 제거하여 고주파 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same that can improve a high frequency characteristic by eliminating a channel structure and a capacitance formed between gates.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 기판상에 반도체층을 적층하는 단계, 기설정된 소스 구조, 드레인 구조 및 복수의 채널 구조를 갖도록 상기 반도체층을 식각하는 단계, 식각된 상기 반도체층 상에 포토 레지스트를 형성하는 단계, 상기 복수의 채널 구조 사이에 형성된 포토 레지스트만을 유지시키고 나머지 포토 레지스트를 제거하는 단계, 상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트 상에 상기 복수의 채널 구조를 연결하도록 게이트 전극을 형성하는 단계 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트를 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, including: laminating a semiconductor layer on a substrate; depositing a semiconductor layer on the substrate to have a predetermined source structure, Forming a photoresist on the etched semiconductor layer; maintaining only the photoresist formed between the plurality of channel structures and removing the remaining photoresist; forming the plurality of channel structures and the plurality of channels Forming a gate electrode to connect the plurality of channel structures to a photoresist formed between the structures, and removing the photoresist formed between the plurality of channel structures.
또한, 상기 게이트 전극을 형성하는 단계는, 상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트 상의 일부에만 게이트 전극을 형성하여 상기 소스 구조 및 상기 드레인 구조와 이격되도록 게이트 전극을 형성할 수 있다.The forming of the gate electrode may include forming a gate electrode only in a part of the photoresist formed between the plurality of channel structures and the plurality of channel structures to form a gate electrode so as to be spaced apart from the source structure and the drain structure .
그리고, 상기 나머지 포토 레지스트를 제거하는 단계는, 상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트의 높이가 동일하도록 상기 나머지 포토 레지스트를 제거하고, 상기 게이트 전극을 형성하는 단계는, 상기 게이트 전극의 두께가 일정하도록 상기 게이트 전극을 형성할 수 있다.The removing of the remaining photoresist may include removing the remaining photoresist so that the heights of the photoresist formed between the plurality of channel structures and the plurality of channel structures are equal to each other, The gate electrode may be formed such that the thickness of the gate electrode is constant.
또한, 상기 게이트 전극을 형성하는 단계는, 상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성할 수 있다.The step of forming the gate electrode may include forming a gate insulating film on the photoresist formed between the plurality of channel structures and the plurality of channel structures, and forming a gate electrode on the gate insulating film.
그리고, 상기 제거하는 단계는, E-beam 리소그래피 공정에 의해 상기 포토 레지스트를 제거할 수 있다.The removing step may remove the photoresist by an E-beam lithography process.
또한, 상기 반도체층은 GaN, AlGaN 및 InGaN 중 어느 하나로 형성된 질화물층일 수 있다.Also, the semiconductor layer may be a nitride layer formed of any one of GaN, AlGaN, and InGaN.
한편, 본 발명의 일 실시 예에 따르면, 반도체 소자는 기판 상의 일측에 배치된 소스 구조, 상기 소스 구조와 이격되어 상기 기판 상의 다른 일측에 배치된 드레인 구조, 상기 소스 구조와 상기 드레인 구조를 연결하도록 상기 기판 상에 배치된 복수의 채널 구조, 상기 복수의 채널 구조 상에서, 상기 복수의 채널 구조를 연결하도록 형성된 게이트 전극 및 상기 게이트 전극 하부에서 상기 복수의 채널 구조 사이에 형성되는 공동부를 포함한다.According to an embodiment of the present invention, a semiconductor device includes a source structure disposed on one side of a substrate, a drain structure spaced apart from the source structure and disposed on the other side of the substrate, A plurality of channel structures disposed on the substrate, a gate electrode formed to connect the plurality of channel structures on the plurality of channel structures, and a cavity formed between the plurality of channel structures under the gate electrode.
또한, 상기 게이트 전극은, 상기 복수의 채널 구조 및 상기 공동부 상의 일부에만 형성되어 상기 소스 구조 및 상기 드레인 구조와 이격될 수 있다.In addition, the gate electrode may be formed in only a part of the plurality of channel structures and the cavity, and may be spaced apart from the source structure and the drain structure.
그리고, 상기 복수의 채널 구조 및 상기 공동부의 높이는 동일하고, 상기 게이트 전극은 두께가 일정할 수 있다.The height of the plurality of channel structures and the cavity is the same, and the thickness of the gate electrode may be constant.
또한, 상기 게이트 전극 하부에 상기 게이트 전극에 인접하여 형성된 게이트 절연막을 더 포함할 수 있다.The semiconductor device may further include a gate insulating film formed under the gate electrode and adjacent to the gate electrode.
그리고, 상기 반도체 소자는 GaN, AlGaN 및 InGaN 중 어느 하나로 형성된 질화물일 수 있다.The semiconductor device may be a nitride formed of any one of GaN, AlGaN, and InGaN.
또한, 상기 기판과 '상기 소스 구조 및 상기 드레인 구조' 사이에 배치된 고 저항성 질화물층을 더 포함할 수 있다.Further, the semiconductor device may further include a high-resistance nitride layer disposed between the substrate and the 'source structure and the drain structure'.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 반도체 소자는 복수의 채널 구조 사이에 공동부가 형성되어 채널 구조 및 게이트 사이에 형성되는 커패시턴스가 제거되고 향상된 고주파 특성을 제공할 수 있게 된다.According to various embodiments of the present invention as described above, the semiconductor device may have a cavity formed between the plurality of channel structures, thereby eliminating the capacitance formed between the channel structure and the gate and providing improved high-frequency characteristics.
도 1은 종래의 핀-펫을 이용한 반도체 소자를 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 3 내지 도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.1 is a view showing a semiconductor device using a conventional pin-pets.
2 is a view for explaining a semiconductor device according to an embodiment of the present invention.
3 to 10 are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
11 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
이하에서는 도면을 참조하여 본 발명에 대해 더욱 상세히 설명하도록 한다. 다만, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.Hereinafter, the present invention will be described in more detail with reference to the drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자(1000)를 설명하기 위한 도면이다.2 is a view for explaining a
도 2a는 본 발명의 일 실시 예에 따른 반도체 소자(1000)의 구조를 나타낸 도면이다. 도 2a에 따르면, 본 발명의 일 실시 예에 따른 반도체 소자(1000)는 기판(100), 소스 구조(200-1), 드레인 구조(200-2), 복수의 채널 구조(20-1, 20-2, 20-3) 및 게이트 전극(10)을 포함한다.2A is a diagram illustrating a structure of a
기판(100)은, 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다.특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.The
한편, 도 2a에 도시하진 않았으나, 기판(100)의 바로 윗면에는 버퍼층이 배치될 수 있다. 버퍼층은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다.Although not shown in FIG. 2A, a buffer layer may be disposed directly on the upper surface of the
예를 들어, 버퍼층은 AlN층, GaN층, AlGaN층, AlN/GaN multi-layer 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다.For example, the buffer layer can be a layer made of an AlN layer, a GaN layer, an AlGaN layer, an AlN / GaN multi-layer layer, or various kinds of nucleation layers for stepwise reducing crystal defects arising from lattice mismatch with the substrate .
또는, 기판(100)의 바로 윗면에는 고 저항성 질화물층이 배치될 수 있다. 고 저항성 질화물층은 기판(100)과 '소스 구조(200-1) 및 드레인 구조(200-2)' 사이에 배치될 수 있다. 이러한 고 저항성 질화물층이 배치됨으로써, 적절한 드레인-소스 전류 포화 상태를 얻을 수 있고, 완벽한 핀치 오프(pinch-off)를 얻을 수 있으며 또한 고주파에서도 작은 손실을 기대할 수 있으며, 인접한 디바이스들 사이에서 크로스토크(cross-talk)현상을 최소화할 수 있으며, 특히 전류붕괴(current collapse) 현상을 줄일 수 있다. 예를 들어, 이러한 고 저항성 질화물층은 GaN에 고농도로 p형 도펀트로 도핑한 층일 수 있다. p형 도펀트로는 예를 들어, 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있다.Alternatively, a high-resistance nitride layer may be disposed directly on the upper surface of the
소스 구조(200-1)는, 기판(100) 상에 배치되며, 반도체 소자(1000)에 캐리어(전자 또는 정공)를 공급하는 역할을 하는 구성이다.The source structure 200-1 is arranged on the
그리고, 도 1에는 도시하지 않았으나, 소스 구조(200-1)의 상면에는 소스 전극이 배치될 수 있다. 소스 전극은 외부 소자와 소스 구조(200-1)를 전기적으로 접속시킬 수 있는 구성이다. 소스 전극은 예를 들어 소스 구조(200-1)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.Although not shown in FIG. 1, a source electrode may be disposed on the upper surface of the source structure 200-1. The source electrode is a structure capable of electrically connecting an external element and the source structure 200-1. The source electrode may be composed of a metal such as titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) for example to form a source structure 200-1 and ohmic contact . Here, an ohmic contact is a non-rectifying or resistive contact, in which the I-V curve follows the general Ohm's law.
드레인 구조(200-2)는, 기판(100) 상에서 소스 구조(200-1)와 거리를 두고 배치되며, 소스 구조(200-1)에서 공급된 캐리어가 외부 소자로 나갈 수 있도록 통로로서 동작하여 드레인 전류를 발생시키는 구성이다.The drain structure 200-2 is disposed on the
드레인 구조(200-2)는 n형 도펀트로 도핑되어 저항을 낮출 수 있다. n형 도펀트에는 예를 들어, Si, Ge, Sn, Se, Te 등이 있다.The drain structure 200-2 may be doped with an n-type dopant to lower the resistance. The n-type dopant includes, for example, Si, Ge, Sn, Se, and Te.
그리고, 도 1에는 도시하지 않았으나, 드레인 구조(200-2)의 상면에는 드레인 전극이 배치될 수 있다. 드레인 전극은 외부 소자와 드레인 구조(200-2)를 전기적으로 접속시킬 수 있는 구성이다. 드레인 전극은 예를 들어 드레인 구조(200-2)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다.Although not shown in FIG. 1, a drain electrode may be disposed on the upper surface of the drain structure 200-2. The drain electrode is configured to electrically connect the external device and the drain structure 200-2. The drain electrode may be formed of a metal such as titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) for forming an ohmic contact with the drain structure 200-2 .
복수의 채널 구조(20-1, 20-2, 20-3)는 반도체 소자(1000)가 온(on) 상태일 때에는 전자가 이동할 수 있는 통로로서 동작하고, 반대로 반도체 소자(1000)가 오프(off) 상태일 때는 전류의 누설을 막기 위해 전하의 이동을 막을 수 있도록 동작하는 구성이다.The plurality of channel structures 20-1, 20-2 and 20-3 operate as a path through which electrons can move when the
특히, 복수의 채널 구조(20-1, 20-2, 20-3)는 소스 구조(200-1)와 드레인 구조(200-2)를 연결한다. 복수의 채널 구조(20-1, 20-2, 20-3)는, 소스 구조(200-1)와 드레인 구조(200-2)를 복수 개만큼 연결하여 전류 특성을 향상시킬 수 있다. 또한, 채널 구조의 개수가 도 2a에 도시된 개수에 한정되는 것은 아니다.In particular, the plurality of channel structures 20-1, 20-2, and 20-3 connect the source structure 200-1 and the drain structure 200-2. The plurality of channel structures 20-1, 20-2, and 20-3 can improve the current characteristics by connecting a plurality of the source structure 200-1 and the drain structure 200-2. Also, the number of channel structures is not limited to the number shown in FIG. 2A.
복수의 채널 구조(20-1, 20-2, 20-3)는 소스 구조(200-1) 및 드레인 구조(200-2)와 동일한 물질로 구성되는 것이 바람직하다. 반도체 소자(1000) 제조 방법 부분에서 후술하겠지만, 복수의 채널 구조(20-1, 20-2, 20-3), 소스 구조(200-1) 및 드레인 구조(200-2)는 제조 방법적 측면에서 동일 구조물로부터 유래된 것일 수 있다.The plurality of channel structures 20-1, 20-2, and 20-3 are preferably made of the same material as the source structure 200-1 and the drain structure 200-2. A plurality of channel structures 20-1, 20-2, and 20-3, a source structure 200-1 and a drain structure 200-2 are formed in a manufacturing method aspect May be derived from the same structure.
하지만 이것은 제조 방법적인 편의를 위한 것이고, 복수의 채널 구조(20-1, 20-2, 20-3), 소스 구조(200-1) 및 드레인 구조(200-2)는 서로 다른 물질로 구성되거나, 서로 다른 도펀트로 도핑될 수 있다. 예를 들어, 전자 이동도를 높이기 위해 채널 구조에만 n형 도펀트가 도핑될 수 있다.However, this is for manufacturing convenience, and the plurality of channel structures 20-1, 20-2, and 20-3, the source structure 200-1 and the drain structure 200-2 are made of different materials , Can be doped with different dopants. For example, an n-type dopant may be doped only in the channel structure to enhance electron mobility.
또한, 도 2a에선 복수의 채널 구조(20-1, 20-2, 20-3)가 각각 사각기둥 형태인 것으로 도시하였으나, 이에 한정되는 것은 아니고 예컨대 원형의 나노 와이어 형태일 수 있다.In FIG. 2A, the plurality of channel structures 20-1, 20-2, and 20-3 are shown as rectangular pillars, respectively, but the present invention is not limited thereto. For example, the channel structures 20-1, 20-2, and 20-3 may be circular nanowires.
채널 구조의 폭을 좁힐수록, 전자 이동면적은 줄어드나, 오프 상태 시 완전 공핍될 가능성이 높아지므로, 노멀리 오프(Normally off) 동작 구현에 용이하다. 반대로, 채널 구조의 폭이 넓어질수록 전자 이동면적은 넓어지나, 노멀리 오프 동작 구현에 불리할 수 있다. 따라서 이러한 점들을 종합적으로 고려하여 채널 구조의 폭이 결정될 수 있다. 예를 들어 채널 폭은 나노 사이즈로, 500nm 정도일 수 있다.As the width of the channel structure is narrowed, the electron mobility area is reduced, but the possibility of complete depletion in the off state is increased, so that it is easy to implement a normally off operation. On the other hand, as the width of the channel structure increases, the electron moving area becomes wider, but it may be disadvantageous to realize the normally off operation. Therefore, the width of the channel structure can be determined by considering these points in a comprehensive manner. For example, the channel width may be about 500 nm in nanosize.
이상과 같이 복수의 채널 구조(20-1, 20-2, 20-3)를 이용함에 따라, 본 반도체 소자(1000)의 전류 특성이 크게 향상될 수 있다.As described above, by using the plurality of channel structures 20-1, 20-2, and 20-3, the current characteristics of the
게이트 전극(10)은 본 반도체 소자(1000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 특히, 본 게이트 전극(10)은 복수의 채널 구조(20-1, 20-2, 20-3) 상에서, 복수의 채널 구조(20-1, 20-2, 20-3)가 연결되도록 형성될 수 있다. 다만, 복수의 채널 구조(20-1, 20-2, 20-3) 사이의 공간은 비어있어 공동부가 형성되어 있을 수 있다. 이하에서는, 이러한 형태의 게이트 전극(10)을 Air-bridge 형태의 게이트 전극으로 설명한다.The
도 2b는 본 발명의 일 실시 예에 따른 Air-bridge 형태의 게이트 전극(10)의 단면을 구체적으로 설명하기 위한 도면이다. 도 2b에는 복수의 채널 구조(20-1, 20-2, 20-3)와 복수의 채널 구조(20-1, 20-2, 20-3) 사이의 공동부 및 게이트 전극(10)이 도시되어 있다. 종래에는 공동부까지 게이트 전극(10)이 형성되어 게이트 전극(10)과 복수의 채널 구조(20-1, 20-2, 20-3) 사이에 프린징 커패시턴스(fringing capacitance)가 존재하였으나, 본 발명의 일 실시 예에 따르면, 공동부가 존재하여 게이트 전극(10)과 복수의 채널 구조(20-1, 20-2, 20-3) 사이에 프린징 커패시턴스를 최소화할 수 있으며, 그에 따라 고주파 특성이 개선된다.2B is a cross-sectional view of an air-bridge
도 2b에서는 복수의 채널 구조(20-1, 20-2, 20-3)의 높이와 공동부의 높이가 다른 것으로 도시되어 있으나, 이는 일 실시 예에 불과하고, 복수의 채널 구조(20-1, 20-2, 20-3)의 높이와 공동부의 높이가 동일할 수 있다. 즉, 도 2b에서는 게이트 전극(10)의 두께가 일정하지 않지만, 게이트 전극(10)의 두께가 일정한 구성도 가능하다.In FIG. 2B, the heights of the plurality of channel structures 20-1, 20-2, and 20-3 are different from the heights of the cavity portions. However, this is only an example, and a plurality of channel structures 20-1, 20-2, and 20-3 and the height of the cavity portion may be the same. That is, although the thickness of the
또한, 게이트 전극(10)은 복수의 채널 구조(20-1, 20-2, 20-3) 및 공동부 상의 일부에만 형성되어 소스 구조(200-1) 및 드레인 구조(200-2)와 이격되는 형태로 형성될 수 있다.The
한편, 도 2에 도시되진 않았지만, 게이트 전극(10) 하부에 게이트 전극(10)에 인접하여 게이트 절연막이 형성될 수 있다.Although not shown in FIG. 2, a gate insulating film may be formed adjacent to the
게이트 절연막은 게이트 전극(10)과 복수의 채널 구조(20-1, 20-2, 20-3)를 전기적으로 절연시키기 위한 구성으로, 옥사이드 물질로 이루어질 수 있다. 예를 들어, Al2O3, SiO2, Si3N4, HfO2 또는 이들의 조합으로 이루어진 옥사이드 물질로 이루어질 수 있다.The gate insulating film may be formed of an oxide material to electrically isolate the
한편, 이상과 같은 구조를 가진 반도체 소자(1000)는 복수의 채널 구조(20-1, 20-2, 20-3)를 가지므로 전류 이동량이 증가하며, 복수의 채널 구조(20-1, 20-2, 20-3) 사이에 공동부가 형성되어 게이트 전극(10)과 복수의 채널 구조(20-1, 20-2, 20-3) 사이에 형성되는 커패시턴스가 제거되고 고주파 특성을 향상시킬 수 있다는 장점이 있다.Since the
이하에선 본 반도체 소자(1000)의 제조방법에 대해 살펴보기로 한다.Hereinafter, a method of manufacturing the
이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히, 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다. The terms "deposition "," growth ", etc. used hereinafter are used interchangeably with the meaning of forming a semiconductor material layer, and the layer or thin film formed through various embodiments of the present invention, APCVD, LPCVD, UHCVD, PVD, electron beam method, and the like can be grown in a chamber for growth using an organic chamber vapor deposition (MOCVD) method or a molecular beam epitaxy (MBE) A resistance heating method, or the like. When the metal organic chemical vapor deposition (MOCVD) method is used, the flow rate of the gas injected into the MOCVD reaction chamber can be determined, and the thickness of the thin film grown according to the kind of the gas, the pressure inside the reaction chamber, The surface roughness, the doped concentration of the dopant, and the like. Particularly, the higher the temperature, the better the crystallinity of the thin film can be obtained, which should be limited in consideration of the physical properties of the reaction gas and the temperature at which the reaction occurs. In particular, ALD (Atomic layer deposition) can be used for precise growth. According to the ALD method, thin film growth can be controlled on an atomic basis.
도 3을 참고하면, 먼저 기판(100) 상부에 반도체층(200)을 적층한다. 예를 들어, 반도체층(200)이 질화물층인 경우 GaN, AlGaN 및 InGaN 중 어느 하나로 형성될 수 있다.Referring to FIG. 3, a
한편, 상술한바 있듯이, 본 반도체 소자(1000)는 기판(100) 상에 형성된 고 저항성 질화물층(미도시)을 추가로 포함할 수 있다. 이와 같은 고 저항성 질화물층을 추가로 포함함으로써, 적절한 드레인-소스 전류 포화 상태를 얻을 수 있고, 완벽한 핀치 오프(pinch-off)를 얻을 수 있으며 또한 고주파에서도 적은 손실을 기대할 수 있으며, 인접한 디바이스들 사이에서 크로스토크(cross-talk) 현상을 최소화할 수 있으며, 특히 전류붕괴(current collapse) 현상을 줄일 수 있다. 예를 들어, 이러한 고 저항성 질화물층은 GaN에 고농도로 p형 도펀트로 도핑한 층일 수 있다. p형 도펀트로는 예를 들어, 아연(Zn), 마그네슘(Mg), 코발트(Co), 니켈(Ni), 구리(Cu) 또는 철(Fe) 또는 탄소(C) 등을 이용할 수 있다. 이하에서는, 설명의 편의를 위해 고 저항성 질화물층이 생략된 실시 예로 본 반도체 소자(1000) 제조방법을 설명하도록 하겠다.Meanwhile, as described above, the
도 4를 참고하면, 반도체층(200)을 성장시킨 후, 기설정된 소스 구조(200-1), 드레인 구조(200-2) 및 복수의 채널 구조(20-1, 20-2, 20-3)를 갖도록, 반도체층(200)을 식각한다.Referring to FIG. 4, after the
특히, 기 설정된 간격을 가지고 배치된 복수의 채널 구조(20-1, 20-2, 20-3)가 형성될 수 있도록, 반도체층(200)의 일부 영역을 식각한다. 식각되는 영역은 단일 영역이거나, 도 4에서와 같이 복수의 영역일 수 있다. 즉, 얻고자 하는 채널 구조의 개수에 따라 식각할 영역의 개수를 결정할 수 있다.Particularly, a part of the
복수의 채널 구조(20-1, 20-2, 20-3)를 형성하기 위해 제거될 영역의 식각을 위하여 구체적으로 도 3에 도시된 반도체층(200) 상부에 마스크를 형성할 수 있다. 마스크가 형성되지 않은 영역을 식각하면, 도 4에 도시된 것과 같은 구조를 얻을 수 있다.A mask may be formed on the
상술한 식각 공정을 거치면 핀 모양의 채널 구조가 형성되고, 채널 구조가 핀 모양인 FET 소자를 finFET 소자하고 하며, 물고기의 지느러미 모양이라 하여 핀(fin)이라고 불린다.When the etching process is performed, a fin-shaped channel structure is formed, a channel-structured FET device is formed as a finFET device, and the fin structure of the fish is called a fin.
도 5 내지 도 9는 복수의 채널 구조(20-1, 20-2, 20-3)의 단면에서 게이트 전극(10)을 형성하는 방법을 나타내는 도면이다. 도 5는 식각 공정 후 복수의 채널 구조(20-1, 20-2, 20-3)의 단면을 나타낸 도면이다.5 to 9 are views showing a method of forming the
그리고, 후술할 공동부를 형성하기 위해 포토 레지스트 방식을 이용할 수 있다. 도 6은 포토 레지스트(300)를 기판(100) 및 복수의 채널 구조(20-1, 20-2, 20-3) 상에 형성시킨 도면이다.A photoresist method can be used to form a cavity to be described later. 6 is a view showing a
그리고, 도 7은 E-beam 리소그래피 공정을 이용하여 포토 레지스트(300)를 식각한 도면이다. E-beam 리소그래피 공정을 이용하는 경우 동일한 두께의 포토 레지스트(300)를 식각할 수 있고, 복수의 채널 구조(20-1, 20-2, 20-3)의 상부 표면이 드러나도록 식각하는 경우 복수의 채널 구조(20-1, 20-2, 20-3) 사이의 포토 레지스트(300-1, 300-2)가 남게 된다.7 is an etching of the
다만, E-beam 리소그래피 공정의 경우에 50nm 이하로도 얇게 식각할 수 있다는 장점이 있으나, 비용이 비싸고, 대량생산에 적용하기 어렵다는 단점이 존재한다.However, in the case of the E-beam lithography process, although it is advantageous to thinly etch at a thickness of 50 nm or less, there is a disadvantage that it is expensive and difficult to apply to mass production.
그 다음으로, 도 8에 도시된 바와 같이, 게이트 전극(10)을 형성한다. Next, as shown in Fig. 8, a
이 경우, 게이트 전극(10) 형성 전에, 복수의 채널 구조(20-1, 20-2, 20-3) 및 남아있는 포토 레지스트(300-1, 300-2)를 둘러싸는 형태로 절연막을 먼저 형성할 수 있다. 절연막은 게이트 전극(10)과 복수의 채널 구조(20-1, 20-2, 20-3)를 전기적으로 절연시키기 위한 구성으로, 옥사이드 물질로 이루어질 수 있다. 예를 들어, Al2O3, SiO2, Si3N4, HfO2 또는 이들의 조합으로 이루어진 옥사이드 물질로 이루어질 수 있다.In this case, before forming the
그리고 절연막 상에 게이트 전극(10)을 형성한다.Then, the
게이트 전극(10)은 도 8에 도시된 것과 같이 복수의 채널 구조(20-1, 20-2, 20-3)의 노출된 면 및 남아있는 포토 레지스트(300-1, 300-2)의 상부 중 기 설정된 영역 모두를 둘러싸는 형태로 형성될 수 있다. 구체적으로, 원자 단위의 제어가 가능한 ALD 증착 공정을 이용함으로써, 복수의 채널 구조(20-1, 20-2, 20-3) 사이로 정밀하게 절연막과 게이트 전극(10)을 형성할 수 있다.The
게이트 전극(10)을 형성하면, 남아있는 포토 레지스트(300-1, 300-2)를 제거하고, 제거 방법은 상술한 방법과 동일하다. 제거 후의 구조는 도 9에 도시되어 있다. 한편, 게이트 전극(10)은 복수의 채널 구조(20-1, 20-2, 20-3)의 일부만을 감싸도록 형성되기 때문에 남아있는 포토 레지스트(300-1, 300-2)는 게이트 전극(10)과 무관하게 제거 가능하다.When the
도 10은 남아있는 포토 레지스트(300-1, 300-2)를 제거한 후 반도체 소자(1000)의 전체 구조를 나타내는 도면이다.10 is a diagram showing the overall structure of the
도 5 내지 도 10에서는 포토 레지스트(300)를 형성한 후 E-beam 리소그래피 공정을 이용하여 포토 레지스트(300)를 식각하는 방법을 설명하였다. 다만, 이는 일 실시 예에 불과하고, 다른 방법으로 복수의 채널 구조(20-1, 20-2, 20-3) 사이를 채울 수도 있다.5 to 10, a method of etching the
예를 들어, 복수의 채널 구조(20-1, 20-2, 20-3) 사이에 산화막을 형성한다. 산화막은 SiO2, SiNx(예를 들면, Si3N4) 등일 수 있다. 산화막은 에피성장을 통하여 형성할 수 있다.For example, an oxide film is formed between the plurality of channel structures 20-1, 20-2, and 20-3. The oxide film may be SiO2, SiNx (for example, Si3N4) or the like. The oxide film can be formed through epitaxial growth.
그리고, 게이트 전극(10)이 형성되면, 산화막을 제거한다. 산화막은 (습식)에칭 공정을 통해 제거할 수 있다. 습식 에칭액은 수산화 칼륨(KOH), 수산화 나트륨(NaOH), 황산(H2SO4), 인산(H3PO4), 알루에치(4H8PO4+4CH8COOH+ HNO8+H2O), 불산 중 적어도 어느 하나를 포함할 수 있다.Then, when the
한편, 도 3 내지 도 10에는 도시하지 않았으나, 소스 구조(200-1)의 상면에는 소스 전극이 배치되고, 드레인 구조(200-2)의 상면엔 드레인 전극이 배치된다. 소스 전극 및 드레인 전극은 예를 들어 소스 구조(200-1)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다. 3 to 10, a source electrode is disposed on the upper surface of the source structure 200-1, and a drain electrode is disposed on the upper surface of the drain structure 200-2. The source electrode and the drain electrode are formed of a metal such as titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) for forming ohmic contact with the source structure 200-1, .
예를 들어, 소스 전극과 드레인 전극을 형성하기 위해, 리프트 오프 공정이 이용될 수 있다. 구체적으로, 소스 전극과 드레인 전극이 형성될 영역만을 제외하고 소자 전체에 마스크를 형성하고, 형성된 마스크 상에 전극으로 사용될 금속을 증착한 뒤, 마스크를 들어내면, 원하는 영역에만 소스 전극 및 드레인 전극이 형성될 수 있다.For example, to form the source and drain electrodes, a lift-off process can be used. Specifically, a mask is formed on the entire device except for a region where a source electrode and a drain electrode are to be formed, a metal to be used as an electrode is deposited on the formed mask, and then a mask is lifted to form a source electrode and a drain electrode .
도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.11 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
먼저, 기판상에 반도체층을 적층한다(S1110). 그리고, 기설정된 소스 구조, 드레인 구조 및 복수의 채널 구조를 갖도록 반도체층을 식각한다(S1120).First, a semiconductor layer is laminated on a substrate (S1110). Then, the semiconductor layer is etched so as to have a predetermined source structure, a drain structure, and a plurality of channel structures (S1120).
반도체층(200) 상부에 마스크를 형성하고, 마스크가 형성되지 않은 영역을 식각할 수 있다.A mask may be formed on the
이후, 식각된 반도체층 상에 포토 레지스트를 형성한다(S1130). 그리고, 복수의 채널 구조 사이에 형성된 포토 레지스트만을 유지시키고 나머지 포토 레지스트를 제거한다(S1140).Thereafter, a photoresist is formed on the etched semiconductor layer (S1130). Then, only the photoresist formed between the plurality of channel structures is held and the remaining photoresist is removed (S1140).
나머지 포토 레지스트를 제거하기 위해 E-beam 리소그래피 공정을 이용할 수 있다. 다만, E-beam 리소그래피 공정의 경우에 비용이 비싸고, 대량생산에 적용하기 어렵다는 단점이 있다.An E-beam lithography process can be used to remove the remaining photoresist. However, the E-beam lithography process is costly and difficult to apply to mass production.
그리고, 복수의 채널 구조 및 복수의 채널 구조 사이에 형성된 포토 레지스트 상에 복수의 채널 구조를 연결하도록 게이트 전극을 형성한다(S1150). 이후, 복수의 채널 구조 사이에 형성된 포토 레지스트를 제거한다(S1160). 포토 레지스트를 제거하는 방법은 단계 S1140과 동일할 수 있다.A gate electrode is formed to connect the plurality of channel structures to the photoresist formed between the plurality of channel structures and the plurality of channel structures (S1150). Thereafter, the photoresist formed between the plurality of channel structures is removed (S1160). The method of removing the photoresist may be the same as that of step S1140.
상술한 반도체 소자의 제조방법에 의하면, 반도체 소자는 복수의 채널 구조 사이에 공동부가 형성되어 채널 구조 및 게이트 사이에 형성되는 커패시턴스가 제거되고 향상된 고주파 특성을 제공할 수 있게 된다.According to the above-described method of manufacturing a semiconductor device, a semiconductor device can be provided with a cavity between a plurality of channel structures, thereby eliminating the capacitance formed between the channel structure and the gate and providing improved high-frequency characteristics.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It goes without saying that the example can be variously changed. Accordingly, it is intended that the present invention cover the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents. * * * * * Recently Added Patents
1000 : 반도체 소자 100 : 기판
200 : 반도체층 200-1 : 소스 구조
200-2 : 드레인 구조 20-1, 20-2, 20-3 : 채널 구조
10 : 게이트 전극1000: semiconductor device 100: substrate
200: semiconductor layer 200-1: source structure
200-2: drain structure 20-1, 20-2, 20-3: channel structure
10: gate electrode
Claims (12)
기판상에 반도체층을 적층하는 단계;
기설정된 소스 구조, 드레인 구조 및 복수의 채널 구조를 갖도록 상기 반도체층을 식각하는 단계;
식각된 상기 반도체층 상에 포토 레지스트를 형성하는 단계;
상기 복수의 채널 구조 사이에 형성된 포토 레지스트만을 유지시키고 나머지 포토 레지스트를 제거하는 단계;
상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트 상에 상기 복수의 채널 구조를 연결하도록 게이트 전극을 형성하는 단계; 및
상기 복수의 채널 구조 사이에 형성된 포토 레지스트를 제거하는 단계;를 포함하는 제조 방법.A method of manufacturing a semiconductor device,
Stacking a semiconductor layer on a substrate;
Etching the semiconductor layer to have a predetermined source structure, a drain structure, and a plurality of channel structures;
Forming a photoresist on the etched semiconductor layer;
Maintaining only the photoresist formed between the plurality of channel structures and removing the remaining photoresist;
Forming a gate electrode to connect the plurality of channel structures to a photoresist formed between the plurality of channel structures and the plurality of channel structures; And
Removing the photoresist formed between the plurality of channel structures.
상기 게이트 전극을 형성하는 단계는,
상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트 상의 일부에만 게이트 전극을 형성하여 상기 소스 구조 및 상기 드레인 구조와 이격되도록 게이트 전극을 형성하는 것을 특징으로 하는 제조 방법.The method according to claim 1,
Wherein forming the gate electrode comprises:
Wherein a gate electrode is formed only in a part of the photoresist formed between the plurality of channel structures and the plurality of channel structures to form a gate electrode so as to be spaced apart from the source structure and the drain structure.
상기 나머지 포토 레지스트를 제거하는 단계는,
상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트의 높이가 동일하도록 상기 나머지 포토 레지스트를 제거하고,
상기 게이트 전극을 형성하는 단계는,
상기 게이트 전극의 두께가 일정하도록 상기 게이트 전극을 형성하는 것을 특징으로 하는 제조 방법.The method according to claim 1,
Wherein removing the remaining photoresist comprises:
Removing the remaining photoresist so that the height of the photoresist formed between the plurality of channel structures and the plurality of channel structures is equal,
Wherein forming the gate electrode comprises:
Wherein the gate electrode is formed so that the thickness of the gate electrode is constant.
상기 게이트 전극을 형성하는 단계는,
상기 복수의 채널 구조 및 상기 복수의 채널 구조 사이에 형성된 포토 레지스트 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 특징으로 하는 제조 방법.The method according to claim 1,
Wherein forming the gate electrode comprises:
A gate insulating film is formed on the photoresist formed between the plurality of channel structures and the plurality of channel structures, and a gate electrode is formed on the gate insulating film.
상기 제거하는 단계는,
E-beam 리소그래피 공정에 의해 상기 포토 레지스트를 제거하는 것을 특징으로 하는 제조 방법.The method according to claim 1,
Wherein the removing comprises:
Wherein said photoresist is removed by an E-beam lithography process.
상기 반도체층은 GaN, AlGaN 및 InGaN 중 어느 하나로 형성된 질화물층인 것을 특징으로 하는 제조 방법.The method according to claim 1,
Wherein the semiconductor layer is a nitride layer formed of any one of GaN, AlGaN, and InGaN.
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