KR101679756B1 - 발광 다이오드 패키지 및 그 제조방법 - Google Patents
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Abstract
실시예는 기판 상에, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층을 형성하는 단계; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 제 1 전극과 제 2 전극을 형성하는 단계; 및 상기 제 1 전극과 제 2 전극 상에 금속을 증착하여 패키지와 연결하는 단계를 포함하여 이루어지는 것을 특징으로 하는 발광 다이오드 패키지의 제조방법을 제공한다.
Description
실시예는 발광 다이오드 패키지 및 그 제조방법에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하다.
이러한 기술의 발달로 디스플레이 소자뿐만 아니라 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL : Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
여기서, LED의 구조는 기판 상에 P 전극, 활성층, N 전극이 순차적으로 적층되고, 기판과 N 전극이 와이어 본딩되어 있으므로 전류가 상호 통전될 수 있다.
이때, 기판에 전류를 인가하면, 전류가 P전극과 N전극에 공급되기 때문에, P전극으로부터 활성층으로 정공(+)이 방출되고, N 전극으로부터 활성층으로 전자(-)가 방출된다. 따라서, 활성층에서 정공과 전자가 결합하면서 에너지 준위가 낮아지게 되고, 에너지 준위가 낮아짐과 동시에 방출되는 에너지가 빛의 형태로 발산된다.
여기서, LED 패키지 제작공정 중에서 와이어 본딩(wire bond) 부분의 불량 발생이 크게 문제되고 있다.
실시예는 발광 다이오드 패키지 내에서 기판과 전극을 안정적으로 연결하는 장치 및 방법을 제공하고자 한다.
실시예는 기판과 전극의 연결을 단순화한 발광 다이오드 패키지 및 그 제조방법을 제공하고자 한다.
실시예는 기판 상에, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층을 형성하는 단계; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 제 1 전극과 제 2 전극을 형성하는 단계; 및 상기 제 1 전극과 제 2 전극 상에 금속을 증착하여 패키지와 연결하는 단계를 포함하여 이루어지는 것을 특징으로 하는 발광 다이오드 패키지의 제조방법을 제공한다.
다른 실시예는, 패키지 바디; 상기 패키지 바디 상에 구비되고, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층; 상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 형성된 제 1 전극과 제 2 전극; 및 상기 제 1 전극과 제 2 전극 상에 증착되고 상기 패키지 바디와 연결된 전극 배선을 포함하여 이루어지는 것을 특징으로 하는 발광 다이오드 패키지를 제공한다.
여기서, 상기 금속을 증착하는 단계는, 상기 제 1 전극과 패키지 사이 및/또는 상기 제 2 전극과 패키지 사이에 에어층과 금속 박막을 차례로 형성할 수 있다.
그리고, 상기 금속을 증착하는 단계는, 50~150 Å(옹스트롱)의 Ti와 1~2 마이크로 미터의 Au를 증착할 수 있다.
그리고, 상기 에어층을 형성하는 단계는, 제 1 포토 레지스트층을 형성하는 단계와, 상기 제 1 포토 레지스트 층을 사진 식각법으로 패터닝할 수 있다.
그리고, 상기 패터닝된 제 1 포토 레지스트 층을 약 100~130 ℃의 온도에서, 약 3~4분간 베이킹할 수 있다.
그리고, 상기 패터닝된 제 1 포토 레지스트 층 상에 제 2 포토 레지스트 층을 형성하는 단계와, 상기 제 2 포토 레지스트 층을 상기 제 1 포토 레지스트 층과 반대 형상으로 사진 식각법으로 패터닝할 수 있다.
그리고, 상기 제 2 포토 레지스트 층은 영상 반전 공정으로 패터닝할 수 있다.
또한, 상기 패터닝된 제 1 포토 레지스트층 상에 Au 박막을 형성하고, 상기 제 2 포토 레지스트 층의 사진 패터닝 후에 상기 Au 박막 및 상기 제 1 포토 레지스트 층과 제 2 포토 레지스트 층을 제거할 수 있다.
또한, 상기 Au 박막은 250~300 Å(옹스트롱)의 두께로 형성될 수 있다.
상술한 발광 다이오드 패키지 및 그 제조방법의 일실시예들의 효과를 설명하면 다음과 같다.
첫째, 발광 다이오드 패키지의 전극과 패키지 바디의 연결을 에어 브릿지(Air bridge)법으로 수행하여, 패키지와 전극을 안정적으로 연결할 수 있다.
둘째, 발광 다이오드 패키지의 전극과 패키지를 포토 레지스트의 패터닝과 금속 박막의 증착 공정을 통하여 연결하여, 기판과 전극의 연결 공정을 단순화할 수 있다.
도 1은 발광 다이오드 패키지의 일실시예 중 발광 다이오드를 나타낸 도면이고,
도 2a 내지 2h는 발광 다이오드 패키지 제조방법의 일실시예 중 전극 증착방법의 일실시예를 나타낸 도면이고,
도 3a 및 3b는 발광 다이오드 패키지의 일실시예들을 모식적으로 나타낸 정면도이고,
도 4a 및 4b는 발광 다이오드 패키지의 일실시예들을 모식적으로 나타낸 평면도이다.
도 2a 내지 2h는 발광 다이오드 패키지 제조방법의 일실시예 중 전극 증착방법의 일실시예를 나타낸 도면이고,
도 3a 및 3b는 발광 다이오드 패키지의 일실시예들을 모식적으로 나타낸 정면도이고,
도 4a 및 4b는 발광 다이오드 패키지의 일실시예들을 모식적으로 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
먼저 사파이어 기판 상에, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층을 형성한다. 여기서, 사파이어 대신 실리콘 등 다른 물질로 기판을 대체할 수도 있다.
그리고, 제1 도전형 반도체층 상에 제 1 전극인 제1 전극을 형성하고, 제2 도전형 반도체층 상에 제 2 전극인 제2 전극을 형성한다.
도 1은 발광 다이오드 패키지의 일실시예 중 발광 다이오드를 나타낸 도면이다. 이하에서, 도 1을 참조하여 발광 다이오드 패키지의 일실시예 중 발광 다이오드의 제조방법을 설명한다.
도시된 바와 같이 발광 다이오드는 기판(200) 상에 버퍼층(210), 제1 도전형 반도체층(220), 활성층(230), 제2 도전형 반도체층(240), 투명 전극(250), 제1 전극(260) 및 제2 전극(270)이 차례로 형성되어 이루어진다.
여기서, 상기 기판(200)으로 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등이 사용될 수 있다.
그리고, 질화물 반도체와 기판(200) 사이에는 버퍼층(210)을 성장시킬 수 있는데, 재료의 격자 부정합 및 열 팽창 계수의 차이를 완화하기 위한 것으로서 구체적으로 저온 성장 GaN층 또는 AlN층 등을 형성할 수 있다.
그리고, 제1 도전형 반도체층(220)을 성장시킬 수 있다.
상기 제1 도전형 반도체층(220)은 예를 들어, n형 반도체층을 포함할 수 있는데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te등의 n형 도펀트가 도핑될 수 있다.
여기서, 상기 제1 도전형 반도체층(220)은 제1 도전형 반도체층(220)으로만 형성되거나, 상기 제1 도전형 반도체층(220)의 아래에 언도프트(undoped) 반도체층을 더 포함할 수 있으며, 이에 대해 한정하지는 않는다. 그리고, 상기 언도프트 반도체층은 상기 제1 도전형 반도체층(220)의 결정성 향상을 위해 형성되는 층으로, 상기 n형 도펀트가 도핑되지 않아 상기 제1 도전형 반도체층(220)에 비해 낮은 전기전도성을 갖는 것을 제외하고는 상기 제1 도전형 반도체층(220)과 같다.
그리고, 상기 제1 도전형 반도체층(220) 상에 활성층(230)을 성장시키는데, 상기 활성층(230)은 단일 또는 다중 양자 우물(Multi-Quantum Well : MQW) 구조를 가지며 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
상기 활성층(230)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(230)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
그리고, 상기 활성층(230) 상에 제2 도전형 반도체층(240)을 성장시킨다. 상기 제2 도전형 반도체층(240)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1 임)을 갖는 질화물 반도체 물질을 포함할 수 있으며, Mg, Zn 등과 같은 P형 도펀트를 포함할 수 있다.
그리고, 상기 제2 도전형 반도체층(240)에서 상기 제1 도전형 반도체층(220)의 일부분까지 RIE(Reactive Ion Etching) 방식으로 메사(Mesa) 식각한다.
즉, 사파이어 기판과 같이 절연성 기판을 사용하는 경우 기판 하부에 전극을 형성할 수 없기 때문에, 상기 제2 도전형 반도체층(230)부터 상기 제1 도전형 반도체층(210)의 일부분까지 메사(Mesa) 식각함으로써, 전극을 형성할 수 있는 공간을 확보한다.
그리고, 상기 제2 도전형 반도체층(240) 상에, 투명 전극(250)이 순차적으로 적층되고, 투명 전극(250) 상부에 제2 전극(270)이 형성된다. 또한, 상기 제1 질화물 반도체층(220) 상에는 제1 전극(260)이 형성된다.
이어서, 상술한 발광 다이오드를 패키지에 실장시키고, 상기 제 1 전극과 제 2 전극 상에 금속을 증착하여 패키지 바디와 연결한다.
이때, 상기 제 1 전극과 패키지 간의 연결 및/또는 상기 제 2 전극과 패키지 간의 연결은 에어 브릿지(Air bridge)법으로 수행될 수 있다.
도 2a 내지 2h는 발광 다이오드 패키지 제조방법의 제 1 실시예를 나타낸 도면이다. 이하에서, 도 2a 내지 도 2h를 참조하여 발광 다이오드 패키지의 제조방법의 제 1 실시예를 설명한다.
먼저 도 2a에 도시된 바와 같이, 제2 전극(270)과 패키지 바디(300) 상에 제 1 포토 레지스트(photo resist, 310)층을 적층한다. 이때, 제 1 포토 레지스트층(310)은 AZ1518 positive PR(Photo resist)를 코팅하여 형성할 수 있다.
여기서, 제2 전극(270)은 제2 도전형 반도체층과 투명 전극(250) 상에 형성되어 있으며, 투명 전극(250) 하부의 구조는 도 2에 도시된 발광 다이오드와 동일하므로 생략되어 있다.
이어서, 도 2b에 도시된 바와 같이, 제 1 포토 레지스트층(310)을 패터닝하여, 패키지 바디(300)와 제2 전극(270)이 일부 노출되게 한다.
본 실시예에서는, 상기 제 1 포토 레지스트층(310)의 리소그래피(photography, 사진 식각법) 공법으로 패터닝하는데, 현상 후 약 100~130℃의 온도에서 약 3분 내지 4분간 hard baking을 실시하였다.
이때, hard baking은 현상된 제 1 포토 레지스트층(310)의 가장자리가 낮아지도록 하는 것이 바람직한데, 후술할 Au금속의 끊어짐을 방지할 수 있고 Au 금속 패턴의 사진 식각법 공정을 용이하게 해 줄 수 있다.
그리고, 이때의 제 1 포토 레지스트층(310)의 두께가 후술할 에어층의 두께를 결정하게 된다.
그리고, 도 2c에 도시된 바와 같이, 패터닝된 제 1 포토 레지스트층(310) 상에 금속 박막(320)을 코팅한다. 여기서, 금속 박막(320)은 Au를 얇게 코팅하여 형성될 수 있다.
여기서, 금속 박막(320)은 250~300 Å(옹스트롱)의 두께로 형성되는 것이 바람직하다. 그리고, 상기 금속 박막(320)은 후술할 에어 브릿지를 이루는 금속 패턴의 사진 식각 공정에서 제 1 포토 레지스트층(310)의 현상을 방지하는 역할을 한다.
그리고, 도 2d에 도시된 바와 같이, 금속 박막이 코팅된 패터닝된 제 1 포토 레지스트층(310)과 노출된 패키지 바디(300)와 제2 전극(270) 상에, 제 2 포토 레지스트층(330)을 적층한다.
그리고, 도 2e에 도시된 바와 같이, 제 2 포토 레지스트층(330)을 패터닝하다.
이때, 오버-행 구조의 리소그라피 단면을 형성할 수 있는 영상 반전(Image Reversal)을 이용하여, 제 2 포토 레지스트층(330)을 사진 식각법으로 패터닝한 후 금속 박막(320)의 일부를 에칭한다.
여기서, 본 실시예에서 제 2 포토 레지스트층(330)의 재료로 AZ5214E negative PR을 코팅하였고, 프리 베이킹(pre-baking) 후에 패턴을 정렬하고 UV(ultraviolet) 노광하였다. 그리고, 도시된 바와 같이 현상한 후에 금속 박막(320)을 에칭하였다.
이때, 현상된 제 2 포토 레지스트층(330)의 두께는 약 2.5 마이크로 미터 이상인 것이 바람직한데, 후술할 공정에서 두꺼운 금속 배선의 일부를 쉽게 제거할 수 있기 때문이다.
그리고, 상술한 에칭 공정은 에칭율이 10옹스트롱/분(minute)인 Au 에칭용액(Concentration N : KCN : H2O = 2ml : 1mg : 20ml)으로 에칭할 수 있다.
그리고, 에칭 공정 후에는 표면에 남아 있을 산화물을 제거하기 위하여, NH4OH : H2O2 : H2O (3 : 1 : 3,000)의 암모니아계 에칭 용액으로 1분간 추가 에칭한 후, D.I. Water로 세척할 수 있다. 이때, 에칭 공정이 완전히 종료되면 Au 박막(320)이 완전히 제거된다.
이어서, 도 2f에 도시된 바와 같이 패키지 바디(300)와 제2 전극(270) 상의 제 1 포토 레지스트층(310) 상에, 금속 배선(340)을 증착한다.
여기서, 금속 배선(340)은 50~150 옹스트롱의 Ti(티타늄)와 1~2 마이크로 미터의 Au를 증착하는데, 전기 전도성이 우수한 Au와 접착력(adhesion force)가 우수한 Ni을 함께 사용하는데, 전기 전도성 및 전극에의 접착력이 우수한 다른 물질로 대체할 수 있음은 당연하다.
이때, 각각의 금속 배선(340)의 두께가 너무 얇으면 전기전도성 및 배선의 안정성이 문제될 수 있다. 그리고, 금속 배선(340)의 폭이 너무 두꺼우면 안정성은 확보할 수 있으나 광투과율이 문제될 수 있다. 종래의 와이어 본딩의 지름이 최소 12 밀리미터이고 통상 그 2배임을 감안하면, 상기 금속 배선(340)은 50 마이크로 미터 이하의 지름으로 구비될 수 있다.
이어서, 도 2g에 도시된 바와 같이, 아세톤(Acetone)으로 가볍게 리프트-오프하여 에어 브릿지를 이루는 구조물 이외의 잔존물을 제거한다.
상술한 공정으로, 제2 전극과 패키지 바디와의 사이에 Au 배선구조 및 에어층이 차례로 형성된다.
상술한 에어 브릿지 공정으로 형성된 와이어 본드리스(wire bondless) 배선 구조는 패키지와 전극이 안정적으로 연결되며, 또한 상술한 공정은 와이어 본딩에 비하여 간명하게 수행될 수 있다.
또한, 이온 도금법에 비하여, 아세톤 건(Acetone gun) 또는 초음파(ultra-sonic)을 이용하거나 웨이퍼 표면을 에칭시키는 등의 리프트 오프 공정이 필요없는 단점이 있다.
상술한 공정에서는 제2 전극의 배선을 에어 브릿지 공정으로 수행하였으나, 제1 전극의 배선 역시 에어 브릿지 공정으로 수행될 수 있다. 그리고, 배선 뿐만 아니라 패드도 함께 1회의 공정을 형성할 수 있다.
상술한 공정으로 제조된 발광 다이오드 패키지는, 패키지 바디 상에, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층이 구비되고, 상기 제1 도전형 반도체층 상의 n 전극과 제2 도전형 반도체층 상의 p 전극 상에는 에어층을 사이에 두고 배선이 형성되어 패키지 바디와 연결될 수 있다. 여기서, 상기 배선은 Au로 이루어질 수 있다.
여기서, 상기 배선은 50~150 Å(옹스트롱)의 Ti와 1~2 마이크로 미터의 Au 등으로 이루어진다.
도 3a 및 3b는 발광 다이오드 패키지의 일실시예들을 모식적으로 나타낸 정면도이고, 도 4a 및 4b는 발광 다이오드 패키지의 일실시예들을 모식적으로 나타낸 평면도이다.
도 3a와 4a는 수평형 발광 다이오드 패키지를 나타낸 도면이며, 제2 전극과 제1 전극에 에어 브릿지 타입의 배선이 형성되어 있으며, 도 3a에서는 전극 배선이 에어 갭을 두고 증착된 것이 명백히 도시되어 있다.
그리고, 제2 전극과 제1 전극의 높이가 다르나 에어 브릿지 공정은 동시 또는 시간을 두고 진행될 수 있다.
그리고, 도 3b와 4b는 수직형 발광 다이오드 패키지를 나타낸 도면이며, 제2 전극 또는 제1 전극과 연결된 배선이 도 4b에서 서로 교차하여 도시되어 있다. 다만 도 3a 내지 4b의 도면들에서 에어 브릿지 타입의 배선이 하나의 층(layer)로 형성되어 있을 뿐, 소자 전체를 감싸는 것이 아님은 당연하다.
상술한 공정으로 패키지에 실장되며 에어 브릿지 타입의 배선으로 전극이 연결된 발광 다이오드 패키지는, 다른 부품들과 함께 인쇄회로기판(Printed Circuit Board : PCB)에 접합되어 사용될 수 있다.
그리고, 외부회로에서 제2 전극과 제1 전극 사이에 전압이 인가되면, 제2 전극과 제1 전극을 통해서 각각 정공과 전자가 주입되고, 활성층에서 정공과 전자가 재결합하면서 여분의 에너지가 광으로 변환되어 투명 전극 및 기판을 통하여 소자 외부로 방출되게 되며, 이때 상술한 전극배선으로 인하여 전원의 안정적 공급을 기대할 수 있다.
상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
200 : 기판 210 : 버퍼층
220 : 제1 도전형 반도체층 230 : 활성층
240 : 제2 도전형 반도체층 250 : 투명 전극
260 : 제1 전극 270 : 제2 전극
300 : 패키지 바디 310 : 제 1 포토 레지스트층
320 : 금속 박막 330 : 제 2 포토 레지스트층
340 : 금속 배선
220 : 제1 도전형 반도체층 230 : 활성층
240 : 제2 도전형 반도체층 250 : 투명 전극
260 : 제1 전극 270 : 제2 전극
300 : 패키지 바디 310 : 제 1 포토 레지스트층
320 : 금속 박막 330 : 제 2 포토 레지스트층
340 : 금속 배선
Claims (12)
- 기판 상에, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층을 배치하는 단계; 및
상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 제 1 전극과 제 2 전극을 배치하는 단계; 및
상기 제 1 전극과 제 2 전극 상에 금속을 증착하여 패키지와 연결하는 단계를 포함하며,
상기 금속을 증착하는 단계는,
상기 제 1 전극과 상기 패키지 사이 및 상기 제 2 전극과 상기 패키지 사이 중 적어도 하나에 금속 박막과 에어층을 차례로 형성하는 단계를 포함하고,
상기 금속 박막을 형성하는 단계는,
제 1 포토 레지스트층을 형성하는 단계와, 상기 제 1 포토 레지스트 층을 사진 식각법으로 패터닝하는 단계와, 상기 패터닝된 제 1 포토 레지스트 층 상에 제 2 포토 레지스트 층을 형성하는 단계와, 상기 제 2 포토 레지스트 층을 상기 제 1 포토 레지스트 층과 반대 형상으로 사진 식각법으로 패터닝하는 단계를 포함하는 발광 다이오드 패키지의 제조방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제 2 포토 레지스트 층은 영상 반전 공정으로 패터닝되는 발광 다이오드 패키지의 제조방법. - 패키지 바디;
상기 패키지 바디 상에 구비되고, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 질화물 반도체층;
상기 제1 도전형 반도체층과 제2 도전형 반도체층 상에 각각 형성된 제 1 전극과 제 2 전극; 및
상기 제 1 전극과 제 2 전극 상에 각각 증착되고 상기 패키지 바디와 연결된 전극 배선을 포함하며,
상기 제 1 전극과 상기 패키지 바디 사이 및 상기 제 2 전극과 상기 패키지 바디 사이 중 적어도 하나에 금속 박막과 에어층이 차례로 형성되고,
상기 금속 박막은,
제 1 포토 레지스트층을 형성하는 단계와, 상기 제 1 포토 레지스트 층을 사진 식각법으로 패터닝하는 단계와, 상기 패터닝된 제 1 포토 레지스트 층 상에 제 2 포토 레지스트 층을 형성하는 단계, 및 상기 제 2 포토 레지스트 층을 상기 제 1 포토 레지스트 층과 반대 형상으로 사진 식각법으로 패터닝하는 단계로 형성되는 발광 다이오드 패키지.
- 삭제
- 제 6 항에 있어서,
상기 전극 배선은 50~150 Å(옹스트롱) 두께의 Ti와 1~2 마이크로 미터 두께의 Au를 포함하는 발광 다이오드 패키지. - 삭제
- 삭제
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- 삭제
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| JP2003168762A (ja) * | 2001-12-03 | 2003-06-13 | Sony Corp | 電子部品及びその製造方法 |
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| ATE524839T1 (de) * | 2004-06-30 | 2011-09-15 | Cree Inc | Verfahren zum kapseln eines lichtemittierenden bauelements und gekapselte lichtemittierende bauelemente im chip-massstab |
-
2010
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