KR101673247B1 - 할당가능 범용 레지스터 셋트를 갖는 프로세서 - Google Patents

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Abstract

프로세서는, 중앙 처리 장치(CPU), 제 CPU 레지스터 셋트, 제2 CPU 레지스터 셋트, 제1 또는 제2 CPU 셋트를 CPU에 접속시키기 위한 멀티플렉서 유닛, 및 복수의 인터럽트 신호들 중 적어도 하나에 대한 수신에 따라 제1 CPU 레지스터 셋트로부터 제2 CPU 레지스터 셋트까지 스위칭하도록 멀티플렉서 유닛을 제어하기 위한 제어 로직을 갖는데, 이 경우, 복수의 인터럽트 신호들 중 적어도 하나는 제어 로직 내에서 프로그램가능하다는 조건을 충족해야만 한다.

Description

할당가능 범용 레지스터 셋트를 갖는 프로세서{PROCESSOR WITH ASSIGNABLE GENERAL PURPOSE REGISTER SET}
본 발명은 마이크로컨트롤러들과 같은 마이크로프로세서들에 관한 것으로서, 특히 마이크로프로세서들 또는 마이크로컨트롤러들에서 이용되는 인터럽트 컨트롤러들에 관한 것이다.
마이크로프로세서들, 특히 마이크로컨트롤러들은, 인터럽트 컨트롤러들을 이용하여, 복수의 가능한 인터럽트 소스들(possible interrupt source) 및 프로그램 예외 처리(program exception handling)를 관리한다. 인터럽트들은, 일반적으로, 프로그램의 순차적인 처리(sequential processing) 중에 예외를 요청한다. 만일 이런 인터럽트 요청이 처리되면, 인터럽트 서비스 루틴(ISR)의 실행이 발생할 것이다. ISR은, 프로그램이 각각의 인터럽트 소스를 적절히 처리할 수 있도록 하여, 인터럽트의 요청을 제거한다. 하지만, 각각의 ISR에 진입하거나 빠져나오는 것은 컨텍스트(context)의 저장 및 복원을 요구한다. 컨텍스트의 저장 및 복원은, 마이크로프로세서가 인터럽트 요청이 발생하기 이전과 동일한 상태의 프로그램의 순차적인 처리로 확실하게 복귀하기 위하여 프로그램에 의해 행해지는 모든 동작들을 일컫는다.
또한, 이러한 컨텍스트 저장 및 복원을 인터럽트 지연시간(interrupt latency)이라고도 하는데, 이 인터럽트 지연 시간은 컨텍스트 저장 또는 복원의 첫번째 동작이 발생할 때로부터 시작하고 컨텍스트 저장 및 복원의 마지막 동작이 발생할 때에 종료되는 시간의 단위(unit)로 측정된다. ISR 컨텐츠 저장은 프리앰블(preamble)이라고 하고, 컨텍스트 복원은 포스트앰블(post-amble)이라 한다. 특히, 프리앰블은 마이크로프로세서 또는 마이크로컨트롤러의 중앙 처리 장치(CPU)와 관련된 레지스터 셋트를 포함할 수 있다. 레지스터 셋트 또는 레지스터 파일은, 일반적으로, 이들 레지스터들에 저장된 데이터 또는 어드레스들에 관한 데이터/어드레스 이동 동작들뿐만 아니라 산술연산 및/또는 논리연산을 수행하기 위하여, CPU의 산술 논리 유닛(ALU)과 결합되어 사용될 수 있다. 그래서, 일반적으로, 그러한 레지스터 셋트가 CPU의 일부분인 것으로 간주될 수 있지만, 본 발명의 목적을 위하여, 레지스터 셋트 또는 레지스터 파일이라는 용어는 CPU라는 용어와는 구분하여 사용될 수 있다. 하지만, 이러한 용어들이 사용되는 방법으로부터 어떠한 제한이 추론되어서도 안된다. 레지스터 셋트는 CPU의 내부 또는 외부에 존재할 수 있다.
ISR의 프리앰블 또는 포스트앰블은 다양한 지연시간을 가질 수 있다. 그래서 높은 ISR 지연시간을 갖는 높은 빈도의 인터럽트는, 상당한 양의 프로세서 시간을 소모할 수 있다.
ISR 지연시간을 감소시키기 위하여, 마이크로프로세서들 또는 마이크로컨트롤러들은, 새도우 레지스터 셋트(shadow register set)라고 하는, ISR들을 위한 별도의 레지스터 셋트를 가질 수 있다. 예를 들면, Microchip에 의해 제작된 32비트 마이크로컨트롤러 PIC32MX3XX/4XX는, 할당가능한 가장 높은 인터럽트 우선권이 제공될 때마다 새도우 레지스터 셋트로 자동으로 전환하는 프로세서 코어를 갖는다.
하지만, 이러한 공지의 시스템은 유연성이 없으며, 다중 인터럽트 소스들을 관리하는 제어 시스템들에 대해 적용하기가 쉽지 않다. 따라서, 더욱 유연한 시스템이 요구된다.
본 발명의 일 실시예에 따르면, 프로세서는: 중앙 처리 장치(CPU); 제1 CPU 레지스터 셋트; 제2 CPU 레지스터 셋트; 상기 제1 또는 상기 제2 CPU 레지스터 셋트를 상기 CPU에 접속시키기 위한 멀티플렉서 로직; 복수의 인터럽트 신호들 중 적어도 하나에 대한 수신에 따라, 상기 제1 CPU 레지스터 셋트로부터 상기 제2 CPU 레지스터 셋트로 스위치하도록 상기 멀티플렉서 로직을 제어하기 위한 제어 로직을 포함하고, 이 경우, 상기 복수의 인터럽트 신호들 중 적어도 하나는 상기 제어 로직 내에서 프로그램가능한 소정의 조건을 충족해야 한다.
다른 실시예에 따르면, 상기 조건은 인터럽트 우선권일 수 있다. 또다른 실시예에 따르면, 상기 조건은 인터럽트 식별자이다. 다른 실시예에 따르면, 프로세서는 복수의 제2 CPU 레지스터 셋트를 포함한다. 다른 실시예에 따르면, 멀티플렉서 로직은, 제1 CPU 레지스터 셋트 또는 제2 CPU 레지스터 셋트들 중 하나를 선택한다. 다른 실시예에 따르면, 복수의 제2 CPU 레지스터 셋트들 중 하나를 선택하기 위한 또다른 멀티플렉서를 더 포함한다. 다른 실시예에 따르면, 프로세서는 상기 조건을 결정하기 위한 프로그램가능한 구성 레지스터를 더 포함한다. 다른 실시예에 따르면, 프로세서는 복수의 조건들을 결정하기 위한 복수의 프로그램가능한 구성 레지스터들을 더 포함한다. 다른 실시예에 따르면, 프로세서는 소정의 복수의 할당들 중 하나를 선택하기 위한 적어도 2개의 프로그램가능한 구성 레지스터를 더 포함하고, 각 할당은 소정의 조건에 상기 복수의 제2 CPU 레지스터 셋트들 중 하나를 결부시킨다. 다른 실시예에 따르면, 상기 제1 구성 레지스터는 이용가능한 제2 레지스터 셋트들의 프로그램가능한 개수를 인에이블 또는 디스에이블시키고, 상기 제2 레지스터 셋트는 상기 복수의 제2 레지스터 셋트들 중 적어도 하나의 할당을 결정한다. 다른 실시예에 따르면, 상기 프로세서는 8개의 레지스터 파일 셋트들을 갖는다.
또다른 실시예에 따르면, 중앙 처리 장치(CPU) 레지스터 셋트를 갖는 프로세서를 제공하기 위한 방법으로서: 제1 CPU 레지스터 셋트로부터 제2 CPU 레지스터 셋트로의 스위칭을 위한 조건을 프로그램하는 단계; 상기 제1 CPU 레지스터 셋트를 선택하는 단계; 및 복수의 인터럽트 신호들 중 적어도 하나를 수신하고나서 상기 제2 CPU 레지스터 셋트를 선택하는 단계를 포함하고, 상기 복수의 인터럽트 신호들 중 적어도 하나는 상기 조건을 충족해야한다.
상기 방법의 또다른 실시예에 따르면, 상기 조건은 인터럽트 우선권이다. 또다른 실시예에 따르면, 상기 조건은 인터럽트 식별자이다. 상기 방법의 또다른 실시예에 따르면, 상기 제2 CPU 레지스터 셋트를 선택하는 단계는, 복수의 제2 CPU 레지스터 셋트들 중 하나를 선택하는 단계를 포함한다. 상기 방법의 또다른 실시예에 따르면, 상기 조건을 프로그램하는 단계는, 적어도 하나의 구성 레지스터에 데이터를 기록하는 단계를 포함한다. 상기 방법의 또다른 실시예에 따르면, 상기 조건을 프로그램하는 단계는, 복수의 구성 레지스터에 데이터를 기록하는 단계를 포함한다. 상기 방법의 또다른 실시예에 따르면, 소정의 조건에 제2 CPU 레지스터 셋트에 대한 복수의 할당들을 결정하는 단계 및 적어도 소정의 제1 파라미터와 상기 조건에 따라서 상기 할당들 중 하나를 선택하는 단계를 더 포함한다. 상기 방법의 또다른 실시예에 따르면, 제2 파라미터를 더 포함하고, 상기 제1 파라미터는 이용가능한 제2 레지스터 셋트들의 개수를 결정하고 상기 제2 파라미터는 상기 복수의 제2 레지스터 셋트들 중 적어도 하나에 대한 할당을 결정한다. 상기 방법의 또다른 실시예에 따르면, 상기 프로세서는 8개의 레지스터 파일 셋트들을 갖는 마이크로컨트롤러이다.
비록, 본 발명이 예시적인 실시예를 참조하여 묘사되고 설명되고 정의되었지만, 이러한 참조들은 본 발명에 대한 제한을 의미하지 않으며, 그러한 제한이 유추되어서도 안된다. 제시된 사항들은, 관련된 기술 분야에서 통상의 기술을 가진 자 및 본 발명에 의해 이득을 얻을 수 있는 자에 의하여, 형태 및 기능의 측면에 있어서 다양한 수정, 변경 및 균등물이 가능하다. 묘사되고 설명된 본 발명의 실시예들은 단지 예시일 뿐으로서, 본 발명의 범위를 제한하지는 않는다.
첨부한 도면과 함께 제공되는 설명을 참조하여 본 발명 및 그에 의한 장점들이 더욱 완전하게 이해될 수 있을 것이다.
도 1은 할당가능 새도우 레지스터 셋트를 갖는 마이크로프로세서 또는 마이크로컨트롤러에 대한 일 실시예를 도식적으로 나타낸 블록도이다.
도 2는 다중 새도우 레지스터 셋트의 구현예를 도식적으로 나타낸 블록도이다.
도 3은 다중 새도우 레지스터 셋트의 다른 구현예를 도식적으로 나타낸 블록도이다.
도 4는 새도우 레지스터 셋트를 선택하기 위한 제어 로직의 일례를 도식적으로 나타낸 블록도이다.
도 5는 구성 레지스터들의 컨텐츠에 따른 할당의 일례를 보여주는 할당 테이블이다.
다양한 실시예들에 따르면, 마이크로프로세서 또는 마이크로컨트롤러는, 시스템 성능을 향상시키고 장치 소비 전력을 낮추기 위하여, 복수의 새도우 레지스터 셋트들에 대한 선택 시스템을 가질 수 있다. 본 발명의 개시에 따르면, 사용자는, 새도우 레지스터 셋트를 어느 할당가능 인터럽트 우선권이 수신할지를 지정할 수 있다. 새도우 셋트 할당은, 컴파일러가 우선권과 관련된 올바른 프롤로그 및 에필로그를 생성할 수 있도록, 이에 제한되는 것은 아니지만, 컴파일 시간에 선택될 수 있다.
하나 이상의 범용 레지스터 셋트를 갖는 집적 회로 장치, 예를 들면, 마이크로컨트롤러는, 적어도 하나의 할당가능 범용 레지스터 셋트를 이용하여, 소프트웨어 개발자가 범용 레지스터 셋트를 인터럽트 우선권 레벨에 관련짓는 것을 허용할 수 있다. 범용 레지스터 셋트를 인터럽트 우선권 레벨과 관련지을 수 있도록 함으로써, 관련지어진 범용 레지스터들(레지스터 셋트)은 어떤 인터럽트 우선권 레벨일지라도 인터럽트 지연시간을 줄일 수 있게 된다. 이것은 높은 빈도로 발생하는 인터럽트들을 처리하는데에 매우 유용하지만, 그것은 최고 우선권으로 할당되지는 않는다.
도 1은 할당가능 새도우 레지스터 셋트를 갖는 마이크로프로세서 또는 마이크로컨트롤러의 일 실시예를 보여준다. 중앙 처리 장치(CPU)(110)는, 멀티플렉서 로직(150)을 이용하여 메인 레지스터 셋트(120) 또는 새도우 레지스터 셋트(130)와 접속되어 있다. 더욱, 인터럽트 컨트롤러(140)가 할당된 우선권들에 따라 복수의 인터럽트 소스들을 처리한다. 우선권은, 하나 또는 복수의 제어 라인들(160)을 통해서 CPU(110)에 신호가 제공될 수 있다. 제어 신호(160)는 멀티플렉서 로직(150)을 제어하기 위해 이용된다. 더욱, 하나 또는 복수의 신호들(170)이 하나 또는 복수의 인터럽트 신호들의 각각을 CPU(110)에 제공(feed)하기 위해 이용된다.
소프트웨어는, 레지스터들의 새도우 셋트(130)가 우선권 레벨들을 하나 또는 복수의 범용 레지스터 새도우 셋트에 맵핑하도록 구성하는 데에 이용될 수 있다. 결과적으로, 구성 레지스터(180)는 우선권 레벨을 하나 또는 복수의 새도우 레지스터 파일들(130)에 개별적으로 할당하는 데에 이용될 수 있다. 예를 들면, 인터럽트가 인터럽트 컨트롤러(140)에 도달한 경우, 멀티플렉서 로직(150)은, 수신 인터럽트의 처리에 이용하기 위한 구성 레지스터(180)의 프로그래밍에 따라, 사용자 지정 새도우 셋트(130)를 CPU(110)에 제공하게 한다.
예를 들면, 첫번째 인터럽트가 1MHz의 속도(rate)로 발생하고 또다른 인터럽트가 5kHz의 속도로 발생할 수 있다. 하나의 시나리오에 따르면, 5kHz 인터럽트는 1MHz를 인터럽트할 수 있어야만 하므로, 더높은 우선권 레벨이 세트되어야만 한다. CPU(110) 밴드폭을 저장하기 위하여, 예를 들면 프롤로그/에필로그 동안에 메인 레지스터 셋트(120)와 새도우 레지스터 셋트(130)를 스위칭함으로써, 사용자는 새도우 레지스터 셋트(130)에 1MHz 인터럽트와 동일한 우선권을 할당하기를 원할 수도 있다. 1MHz 인터럽트를 최고 우선권 레벨로 올리는 것은 이 경우에 있어서 선택사항이 아니라는 점이, 본 시나리오에 있어서 주목되어야 한다. 종래의 시스템에서는, 단지 5kHz 인터럽트만이 새도우 레지스터 파일을 이용할 수 있었다. 하지만, 본 발명의 다양한 실시예들에 따르면, 새도우 레지스터 파일(130)의 이용은, 우선권 레벨과 동기되어질 수 있다. 또다른 실시예에 따르면, 인터럽트 소스(예를 들면, 고유의 인터럽트 벡터)를 고유하게 식별하기 위해 구성 레지스터가 이용되는데, 상기 인터럽트 소스에 대한 각각의 ISR이 실행될 때에 새도우 레지스터 파일이 구성 레지스터에 할당될 것이다. 이러한 실시예에 따르면, 단일의 인터럽트만이 새도우 레지스터 파일 셋트(130)로의 스위칭을 유발할 것이고, 반면에, 우선권 레벨을 이용할 때에는 스위칭이 각각의 우선권에 할당된 모든 인터럽트에 대하여 발생할 것이다.
도 2는 다중 새도우 레지스터 파일 셋트들(135a..n)을 제공하는 다른 실시예를 보여준다. 여기에서, 추가적인 멀티플렉서 로직(240)이 새도우 레지스터 파일 셋트들 중 하나(135a)를 선택하기 위해 이용될 수 있거나, 멀티플렉서 로직(240)이 메인 레지스터 셋트(120) 또는 복수의 새도우 레지스터 파일 셋트들(135a..n) 중 하나를 선택하기 위해 확장될 수도 있다. 본 실시예에 있어서, 레지스터 파일 셋트(135a..n)의 각각을 위한 다중 구성 레지스터들(280a..n) 또는 미리정의된 할당들을 위한 레지스터들의 셋트는, 후술하는 바와 같이 이용되어질 수 있다.
도 3은, 새도우 레지스터 파일 셋트들(130) 및 선택적으로 메인 레지스터 파일 셋트(120)가 다중 레지스터 파일 셋트 페이지들(330a..n)을 포함하는 메모리(310) 내에 구현된 또다른 실시예를 보여준다. 본 실시예에 있어서, 하나 또는 복수의 구성 레지스터들을 포함할 수 있는 제어 유닛(340)이 레지스터 파일 포인터(320)를 세트하기 위해 이용된다. 본 실시예에서, 페이지(330a)는 메인 레지스터 파일 셋트를 형성하도록 구성될 수 있고, 페이지들(330b..n)은 다중 새도우 레지스터 파일들을 형성할 수 있다. 제어 유닛(340)은, 상술한 바와 같은 인터럽트 소스 또는 인터럽트 우선권 레벨에 따라, 자동으로 레지스터 파일 포인터(320)를 미리프로그램된 페이지로 스위치한다.
도 4는 복수의 새도우 레지스터 파일들의 고유한 할당을 제어하는 다른 실시예를 보여준다. 본 실시예에서는, 선택 로직(430)에 연결되어 있는 디스에이블/인에이블 레지스터(410) 및 선택 레지스터(420)가 이용된다. 선택 로직(430)은, 더욱, 인터럽트 컨트롤러로부터 우선권 정보를 수신하고, 새도우 레지스터 셋트들 중 하나를 선택하도록 멀티플렉서에 대해 제어 신호를 출력한다. 디스에이블/인에이블 레지스터(410)를 이용함으로써, 예를 들면, 이용가능한 새도우 레지스터 파일 셋트들의 개수가 제한될 수 있다. 예를 들어, 8개의 추가적인 새도우 레지스터 파일 셋트들이 구현되었다면, 8비트 레지스터(410)의 각 비트는 복수의 새도우 파일 레지스터 셋트들 중 하나를 명확하게 인에이블시키거나 디스에이블시키기 위해 이용될 수 있다. 그리고 선택 레지스터(420)는, 이용가능한 레지스터들에 고유한 우선권 레벨을 명확하게 할당하기 위해 이용될 수 있다. 일 실시예에 따르면, 예를 들면, 이용가능한 레지스터들의 개수에 따라 특정의 고정된 할당들이 이용될 수 있으며, 선택 레지스터(420)가 다른 할당들을 선택하기 위해 이용될 수도 있다.
도 5는, 8개의 인터럽트 우선권 레벨들(0-7)과 8개의 추가적인 새도우 파일 레지스터 셋트들(0-7)을 갖는 시스템에서 이용될 수 있는 할당 테이블을 보여준다. 디스에이블/인에이블 레지스터(410)는, 1, 2, 4 또는 8개의 새도우 레지스터 파일 셋트들을 인에이블시키기 위해 이용되는 3 비트들[2:0]을 가질 수 있다. 본 실시예에서, 값 "111"은 단일 새도우 레지스터 파일을 선택하고, "110"은 2개의 새도우 레지스터 파일 셋트들을, "100"은 4개의 새도우 레지스터 파일 셋트들을, "000"은 8개의 새도우 레지스터 파일 셋트들을 선택한다. 선택 레지스터는, 또한, 8개의 서로다른 할당들을 제공하기 위해 3 비트들[2:0]을 가질 수 있다. 본 실시예에 따르면, 선택 레지스터(420)와 디스에이블 레지스터(410)는, 도 5에 도시된 바와 같이, 미리프로그램된 할당들을 선택하기 위해 이용된다. 다른 실시예에 따르면, 테이블은 다르게 배열될 수도 있다. 예를 들면, 할당들은 고유한 요청들에 따라서 다를 수도 있다. 다른 실시예들에 있어서, 테이블은, 도 5에 도시된 바와 같이 첫번째 행과 마지막 행을 포함하지 않을 수도 있다.
만일 이용가능한 새도우 셋트들의 개수가 1개이면, 도시된 바와 같이 디스에이블 레지스터(410)를 "111"로 세팅함으로써, 모든 우선권 레벨은 새도우 레지스터 파일 셋트 0으로의 스위칭을 유발할 것이다. 만일 이용가능한 새도우 레지스터 파일 셋트들의 개수가 2개라면, 도시된 바와 같이 디스에이블 레지스터(410)를 "110"으로 세팅함으로써, 본 실시예에서는 8개의 서로다른 세팅들이 가능한데, 각각의 세팅은 새도우 레지스터 파일 셋트 1에 단일의 우선권을 할당하고 나머지 모든 우선권들은 새도우 파일 레지스터 셋트 0을 이용한다. 만일 이용가능한 새도우 셋트들의 개수가 4개라면, 도시된 바와 같이 디스에이블 레지스터(410)를 "100"으로 세팅함으로써, 본 실시예에서는 6개의 서로다른 세팅들이 가능한데, 각각의 세팅은 새도우 레지스터 파일 셋트들 2 및 3에 우선권 레벨들 6 및 7을 각각 할당하는 고정 할당과, 새도우 레지스터 파일 셋트들 0 및 1에 대한 변동 할당을 갖는다. 이 경우, 새도우 레지스터 파일 셋트 1은 우선권들(0-5) 중 하나에 할당될 수 있는 반면에, 나머지 우선권들은 새도우 파일 레지스터 셋트 0을 이용한다. 마지막으로, 만일 이용가능한 새도우 셋트들의 개수가 8개라면, 도시된 바와 같이 디스에이블 레지스터(410)를 "000"으로 세팅함으로써, 각 우선권 레벨(0-7)은 새도우 레지스터 파일 셋트 0-7의 각각에 대한 스위치를 유발한다. 예를 들어, 만일 우선권 레벨 0이 메인 프로그램을 의미한다면, 새도우 레지스터 파일 셋트 0이 메인 레지스터 파일일 수 있다는 점이 주목되어야 한다. 그래서 메인 레지스터 파일과 새도우 레지스터 파일 사이의 구분이 불필요하다.
또한, 도 5에 도시된 바와 같이, 도시된 테이블이 특히 유용하다 할지라도, 서로다른 새도우 레지스터 파일 셋트들에 대한 우선권 레벨들의 더 많거나 더 적은 고정된 할당들을 제공하는 단지 하나의 특수한 예를 제공하는 것에 불과하다. 본 테이블은 너무 제한적이거나 너무 복잡할 수 있고, 또한 더 복잡하거나 덜 복잡한 할당이 다양한 다른 실시예들에 따라 설계될 수 있다.
그러므로 본 발명은, 상기한 목적들을 달성하기 위해, 또한 여기에 내포된 것뿐만 아니라 언급된 결과들 및 장점들을 포함하기 위해 조정될 수 있다. 수많은 변경이 당업자에 의해 이루어질 수 있지만, 그러한 변경들은 첨부된 청구항들에 의해 정의되는 본 발명의 범위에 포함되는 것이다.

Claims (20)

  1. 중앙 처리 장치(CPU);
    제1 CPU 레지스터 세트;
    제2 CPU 레지스터 세트;
    상기 제1 CPU 레지스터 세트 및 상기 제2 CPU 레지스터 세트 중 어느 하나를 상기 CPU에 결합시키기 위한 멀티플렉서 로직 - 상기 제1 CPU 레지스터 세트 및 상기 제2 CPU 레지스터 세트는 상기 CPU의 범용 레지스터 세트를 형성함 -;
    복수의 인터럽트 신호들 중 적어도 하나의 인터럽트 신호의 수신시, 상기 복수의 인터럽트 신호들 중 적어도 하나의 인터럽트 신호가 제어 로직 내에서 프로그램 가능한 추가 조건에 부합하는 경우에만, 상기 멀티플렉서 로직이 상기 제1 CPU 레지스터 세트로부터 상기 제2 CPU 레지스터 세트로 스위칭하도록 제어하기 위한 제어 로직을 포함하는 프로세서.
  2. 제1항에 있어서,
    상기 조건은 인터럽트 우선권인 것을 특징으로 하는 프로세서.
  3. 제1항에 있어서,
    상기 조건은 인터럽트 식별자인 것을 특징으로 하는 프로세서.
  4. 제1항에 있어서,
    복수의 제2 CPU 레지스터 셋트를 포함하는 것을 특징으로 하는 프로세서.
  5. 제4항에 있어서,
    상기 멀티플렉서 로직은, 상기 제1 CPU 레지스터 셋트 또는 상기 제2 CPU 레지스터 셋트들 중 하나를 선택하는 것을 특징으로 하는 프로세서.
  6. 제4항에 있어서,
    상기 복수의 제2 CPU 레지스터 셋트들 중 하나를 선택하기 위한 또다른 멀티플렉서를 더 포함하는 것을 특징으로 하는 프로세서.
  7. 제1항에 있어서,
    상기 조건을 결정하기 위한 프로그램가능한 구성 레지스터를 더 포함하는 것을 특징으로 하는 프로세서.
  8. 제4항에 있어서,
    복수의 조건들을 결정하기 위한 복수의 프로그램가능한 구성 레지스터를 더 포함하는 것을 특징으로 하는 프로세서.
  9. 제4항에 있어서,
    소정의 복수의 할당들 중 하나를 선택하기 위한 적어도 2개의 프로그램가능한 구성 레지스터를 더 포함하고,
    각 할당은 소정의 조건에 상기 복수의 제2 CPU 레지스터 셋트들 중 하나를 결부시키는 것을 특징으로 하는 프로세서.
  10. 제9항에 있어서,
    상기 제1 구성 레지스터는 이용가능한 제2 레지스터 셋트들의 프로그램가능한 개수를 인에이블 또는 디스에이블시키고, 상기 제2 레지스터 셋트는 상기 복수의 제2 레지스터 셋트들 중 적어도 하나의 할당을 결정하는 것을 특징으로 하는 프로세서.
  11. 제10항에 있어서,
    상기 프로세서는 8개의 레지스터 파일 셋트들을 갖는 마이크로컨트롤러인 것을 특징으로 하는 프로세서.
  12. 중앙 처리 장치(CPU) 레지스터 세트를 갖는 프로세서를 제공하기 위한 방법으로서:
    제1 CPU 레지스터 세트로부터 제2 CPU 레지스터 세트로의 스위칭을 위한 조건을 프로그램하는 단계;
    상기 제1 CPU 레지스터 세트를 선택하여 상기 CPU에 범용 CPU 레지스터 세트로서 결합시키는 단계; 및
    복수의 인터럽트 신호들 중 적어도 하나의 인터럽트 신호를 수신한 후에, 상기 복수의 인터럽트 신호들 중 적어도 하나의 인터럽트 신호가 상기 조건에 부합하는 경우에만, 상기 제2 CPU 레지스터 세트를 선택하여 상기 CPU에 범용 CPU 레지스터 세트로서 결합시키고, 그리고 상기 조건에 부합하지 않는 경우에는 상기 제1 CPU 레지스터 세트로부터 상기 제2 CPU 레지스터 세트로의 스위칭하지 않는 단계를 포함하는 프로세서 제공 방법.
  13. 제12항에 있어서,
    상기 조건은 인터럽트 우선권인 것을 특징으로 하는 프로세서 제공 방법.
  14. 제12항에 있어서,
    상기 조건은 인터럽트 식별자인 것을 특징으로 하는 프로세서 제공 방법.
  15. 제12항에 있어서,
    상기 제2 CPU 레지스터 셋트를 선택하는 단계는, 복수의 제2 CPU 레지스터 셋트들 중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 프로세서 제공 방법.
  16. 제12항에 있어서,
    상기 조건을 프로그램하는 단계는, 적어도 하나의 구성 레지스터에 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 프로세서 제공 방법.
  17. 제15항에 있어서,
    상기 조건을 프로그램하는 단계는, 복수의 구성 레지스터에 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 프로세서 제공 방법.
  18. 제15항에 있어서,
    소정의 조건에 제2 CPU 레지스터 셋트에 대한 복수의 할당들을 결정하는 단계 및 적어도 소정의 제1 파라미터와 상기 조건에 따라서 상기 할당들 중 하나를 선택하는 단계를 더 포함하는 것을 특징으로 하는 프로세서 제공 방법.
  19. 제18항에 있어서,
    제2 파라미터를 더 포함하고,
    상기 제1 파라미터는 이용가능한 제2 레지스터 셋트들의 개수를 결정하고 상기 제2 파라미터는 상기 복수의 제2 레지스터 셋트들 중 적어도 하나에 대한 할당을 결정하는 것을 특징으로 하는 프로세서 제공 방법.
  20. 제19항에 있어서,
    상기 프로세서는 8개의 레지스터 파일 셋트들을 갖는 마이크로컨트롤러인 것을 특징으로 하는 프로세서 제공 방법.
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