KR101659406B1

KR101659406B1 - 역전류 방지

Info

Publication number: KR101659406B1
Application number: KR1020157022736A
Authority: KR
Inventors: 레나르트 칼-악셀 마테; 조셉 디. 루트코우스키; 송 에스. 시
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-01-28
Filing date: 2014-01-21
Publication date: 2016-09-23
Also published as: CN104937837A; JP6271589B2; US9306520B2; JP2016512012A; US20140210550A1; EP2949040A1; KR20150113040A; WO2014116606A1; CN104937837B; EP2949040B1

Abstract

추적 공급 전압이 스위칭 전력 스테이지와 병렬로 배치되는 애플리케이션들에서 역전류를 방지하기 위한 기술들이 기재된다. 추적 공급 전압은, 예를 들어, 부스트 변환기를 사용하여 배터리 공급 전압보다 높은 레벨로 부스팅될 수도 있다. 일 양상에서, 부스팅된 추적 공급 전압으로부터 배터리 공급 전압으로 흐르는 네거티브 전류를 검출하기 위한 네거티브 전류 검출 블록이 제공된다. 스위칭 전력 스테이지의 하이-사이드 스위치는, 네거티브 전류를 검출하는 것에 응답하여 디스에이블링될 수도 있다. 잘못된 트립핑을 방지하기 위해, 추적 공급 전압이 배터리 공급 전압과 추가적으로 비교될 수도 있고, 하이-사이드 스위치를 추가적으로 제어하기 위한 래치가 제공될 수도 있다.

Description

역전류 방지{REVERSE CURRENT PREVENTION}

관련 출원(들)에 대한 상호-참조

[0001] 본 국제 출원은, 발명의 명칭이 "REVERSE CURRENT PREVENTION"으로 2013년 1월 28일자로 출원된 미국 정규출원 일련번호 13/752,241호를 우선권으로 주장하며, 상기 정규출원은 그 전체가 본 명세서에 인용에 의해 명백히 포함된다.

[0002] 본 개시는 전력 증폭기들에 대한 포락선 추적(envelope tracking)에 관한 것이다.

[0003] 포락선 추적은, 전력 증폭기들의 효율성을 증가시키기 위한 기술이다. 포락선 추적(ET) 시스템에서, 전력 증폭기의 공급 전압은, 전력 증폭기가 선형성을 유지할 충분한 헤드룸(headroom)으로 동작하도록 유지시키면서 그럼에도 불구하고 DC 전력 소모를 최소화하도록 동적으로 조정된다. 전력 증폭기의 공급 전압(또는 "추적 공급 전압")은, 전력 증폭기 출력의 포락선을 추적하는 별개의 선형 증폭기를 사용하여 생성될 수도 있다. 특정한 구현들에서, 선형 증폭기는, 부스트 변환기에 의해 생성되는 증폭기 공급 전압에 그 자체로 커플링되며, 부스트 변환기는, 선형 증폭기에 대해, 그렇지 않으면 시스템에 대해 이용가능한 최대 공급 전압, 예컨대 시스템의 배터리로부터의 전압을 초과하는 부스팅된 공급 전압을 생성할 수 있다. 이러한 방식에서, 전력 증폭기 출력은 배터리 공급 전압에 이를 수 있고, 필요한 경우, 심지어 배터리 전압을 초과할 수 있다. 추적 공급 전압은, 스위칭 전력 스테이지에 추가적으로 커플링되어 전력 증폭기에 더 큰 드라이빙(driving) 능력을 제공할 수도 있다.

[0004] 배터리 공급 전압이 낮고, 전력 증폭기가 높은 피크 전력 레벨을 전달하도록 요청되는 특정한 경우들에서, 추적 공급 전압은 배터리 공급 전압을 초과할 수도 있다. 이것은 "역전류(reverse current) 흐름"으로 알려져 있는 조건을 유도할 수도 있으며, 여기서, 전류는, 추적 공급 전압으로부터 스위칭 전력 스테이지의 하이-사이드(high-side) 스위치를 통해 역으로 배터리 공급 전압으로 흐른다. 역전류 흐름은 바람직하지 않게, 시스템 효율성을 열화시키고, 부스트 변환기가 상당히 과잉-설계(over-designed)될 것을 요구한다. 또한, 역전류 흐름은, 출력 파형이 잠재적으로 선형성 및 RX 대역 잡음 규격들을 위반하게 하는 왜곡을 전력 증폭기 출력에 도입시킬 수도 있다.

[0005] 포락선 추적 시스템에서 역전류 흐름을 검출 및 방지하기 위한 기술들을 제공하는 것이 바람직할 것이다.

[0006] 도 1은 포락선 추적(ET) 시스템의 구현을 예시한다.
[0007] 도 2는 ET 시스템의 정상 동작을 나타내는 동작 시나리오를 예시한다.
[0008] 도 3은, ET 시스템에 "역전류" 또는 "역전류 흐름"이 존재하는 동작 시나리오를 예시한다.
[0009] 도 4는 본 개시에 따른 ET 시스템의 예시적인 실시예를 예시한다.
[0010] 도 5는 본 개시에 따른 ET 시스템의 대안적인 예시적 실시예를 예시한다.
[0011] 도 6은 본 개시에 따른 ET 시스템의 대안적인 예시적 실시예를 예시하며, 여기서, 네거티브(negative) 전류 흐름을 검출하기 위한 전압 센서가 제공된다.
[0012] 도 7 및 도 7a는 본 개시의 대안적인 예시적 실시예들을 예시하며, 여기서, ET 시스템에서의 역전류 흐름을 방지하기 위한 추가적인 기술들이 적용된다.
[0013] 도 8은 본 개시의 원리들에 따른 ET 시스템의 예시적인 실시예(800)를 예시한다.
[0014] 도 9는 본 개시에 따른 방법의 예시적인 실시예를 예시한다.

[0016] 본 개시의 다양한 양상들이 첨부된 도면들을 참조하여 아래에서 더 완전히 설명된다. 그러나 본 개시는 많은 상이한 형태들로 구현될 수도 있으며, 본 개시 전반에 걸쳐 제시된 임의의 특정한 구조 또는 기능으로 제한되는 것으로서 해석되지는 않아야 한다. 오히려, 이들 양상들은, 본 개시가 철저하고 완전하며, 당업자들에게 본 개시의 범위를 완전히 전달하기 위해 제공된다. 본 명세서에서의 교시들에 기초하여, 당업자는, 본 개시의 임의의 다른 양상들과 독립적으로 구현되든지 또는 그 양상들과 결합되든지에 관계없이, 본 개시의 범위가 본 명세서에 기재된 본 개시의 임의의 양상을 커버하도록 의도됨을 인식해야 한다. 예를 들어, 본 명세서에 기재된 임의의 수의 양상들을 사용하여 장치가 구현될 수도 있거나 방법이 실시될 수도 있다. 부가적으로, 본 개시의 범위는, 본 명세서에 기재된 본 개시의 다양한 양상들에 부가하여 또는 그 이외에 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시되는 그러한 장치 또는 방법을 커버하도록 의도된다. 본 명세서에 기재된 본 개시의 임의의 양상이 청구항의 하나 또는 그 초과의 엘리먼트들에 의해 구현될 수도 있음이 이해되어야 한다.

[0017] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 본 발명의 예시적인 양상들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 예시적인 양상들만을 표현하도록 의도되지 않는다. 본 명세서 전반에 걸쳐 사용된 용어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하고, 다른 예시적인 양상들에 비해 반드시 바람직하거나 유리한 것으로서 해석되지는 않아야 한다. 상세한 설명은 본 발명의 예시적인 양상들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 본 발명의 예시적인 양상들이 이들 특정한 세부사항들 없이 실시될 수도 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 본 명세서에 제시된 예시적인 양상들의 신규성을 불명료하게 하는 것을 회피하기 위해, 잘-알려진 구조들 및 디바이스들은 블록도 형태로 도시되어 있다. 본 명세서에서 및 청구항들에서, 용어 "모듈" 및 "블록"은 설명된 동작들을 수행하도록 구성된 엔티티를 나타내기 위해 상호교환가능하게 사용될 수도 있다.

[0018] 본 명세서에서 및 청구항들에서, "하이(high)" 또는 "로우(low)"와 같은 신호 또는 전압의 표시는, 그러한 신호 또는 전압이 로직 "하이" 또는 "로우"에 있는 것을 지칭할 수도 있으며, 이는 신호 또는 전압에 대한 "참"(예를 들어, = 1) 또는 "거짓"(예를 들어, = 0) 상태에 대응할 수도 있음(그러나, 대응할 필요는 없음)을 유의한다. 당업자는, 본 명세서에 설명된 로직 관례(convention)들을, 본 명세서에 설명된 것과 실질적으로 등가인 기능을 갖는 회로를 도출하도록 용이하게 변형(예를 들어, "로우"에 대해 "하이"로 및/또는 "하이"에 대해 "로우"로 치환)시킬 수도 있음이 인식될 것이다. 그러한 대안적인 예시적 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0019] 도 1은 포락선 추적(ET) 시스템(100)의 구현을 예시한다. 도 1은 예시적인 목적들만을 위해 도시되며, ET 시스템의 임의의 특정한 구현으로 본 개시의 범위를 제한하도록 의도되지 않음을 유의한다. 예를 들어, 아래에서 설명되는 기술들은, 도 1에 도시되지 않은 대안적이거나 부가적인 모듈들을 포함하는 시스템들에 용이하게 적용될 수도 있다.

[0020] 도 1에서, 전력 증폭기(PA)(130)는 하나 또는 그 초과의 입력 전압들 IN을 수신하고, 하나 또는 그 초과의 증폭된 출력 전압들 OUT을 생성한다. 일반적으로, IN 및/또는 OUT 각각은 복수의 전압들, 예컨대 동상(in-phase)(I) 및 직교위상(quadrature)(Q) 신호 전압들 등을 포함할 수도 있음을 유의한다. PA(130)는, PA(130)의 이득 셋팅들을 변경하기 위한 디지털 인터페이스(도 1에 도시되지 않음)를 추가적으로 가질 수도 있다. "추적 공급 전압"으로 또한 표시되는 전압 Vamp가 PA(130)에 공급 전압으로 제공된다. Vamp는 증폭기(140)에 의해 적어도 부분적으로 생성된다. 증폭기(140)는, "증폭기 공급 전압" 또는 "부스팅된 공급 전압"으로 또한 표시되는 전압 VDD_Amp를 공급받는다. ET 시스템의 특정한 구현들에서, Vamp를 생성하기 위해, 증폭기(140)는 PA 출력 전압 OUT의 포락선을 추적하는 전압 Env를 증폭시킬 수도 있다. 일반적으로, 증폭기(140)는 당업계에 알려진 임의의 타입의 증폭기, 예컨대 클래스 A, 클래스 B, 클래스 AB 등일 수도 있음을 유의한다. 그러한 예시적인 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0021] 특정한 동작 시나리오들에서, PA에 대한 충분한 헤드룸을 유지하기 위해, 그렇지 않으면 시스템에 대해 이용가능한 최대 공급 전압, 예컨대 시스템의 배터리로부터의 공급 전압인 Vbatt의 레벨을 초과하는 레벨로 Vamp를 드라이빙할 필요가 있을 수도 있다. Vbatt는, 본 명세서에서 "배터리 공급 전압"으로 또한 표시될 수도 있으며, 그러한 배터리 공급 전압은 일반적으로, 전력을 공급하기 위한 임의의 타입의 디바이스, 예컨대 리튬-이온 배터리, 다른 선형 또는 스위칭 전압 조정기들, 다이렉트 AC(direct AC) 라인 등에 의해 공급될 수도 있다. 증폭기(140)가 Vbatt보다 높은 출력 Vamp를 생성하게 하기 위해, 부스트 변환기(110)가 제공되어 VDD_Amp를 생성할 수도 있다. 부스트 변환기(110)는, 도 1에 도시되진 않지만 당업계에 알려져 있는 동작 원리들에 따라, 예를 들어, 부스트 인덕터(도시되지 않음)를 충전 및 방전시켜 부스팅된 전압을 생성하도록 대안적으로 구성되는 복수의 스위치들을 사용하여, VDD_Amp를 Vbatt보다 높은 레벨로 부스팅할 수도 있다.

[0022] PA(130)에 제공되는 추적 공급 전압 Vamp는, 불필요한 DC 전력 소모를 감소시키면서, PA(130)의 선형 동작을 보장하기에 충분한 레벨에서 유지될 수도 있다(즉, 충분한 "헤드룸"을 제공받음). 도 1에서, 스위칭 전력 스테이지(120)는, PA(130)의 전력 드라이빙 능력을 증가시키기 위해 Vamp에서 PA(130)에 추가적으로 커플링된다. 스위칭 전력 스테이지(120)는, 각각 게이트 제어 전압들 PCTRL, NCTRL에 커플링된 트랜지스터 스위치들 P1, N1을 포함하며, 여기서, 스위치들 P1, N1은, 대안적으로 인덕터 L을 Vbatt 또는 접지에 커플링시키도록 구성된다.

[0023] 본 명세서에서 스위치들 P1, N1이 트랜지스터 구현들로서 도시되지만, 일반적으로, 다른 타입들의 스위치들, 예컨대, 계전기(relay) 등이 본 개시의 기술들을 사용하여 구성될 수도 있음이 인식될 것임을 유의한다. 특히, P1 및 N1은 일반적으로, 각각 "하이-사이드 스위치" 및 "로우-사이드(low-side) 스위치"에 대응하는 것으로 또한 표시될 수도 있다. 또한, 특정한 예시적인 실시예들에서, 하이-사이드 스위치가 PMOS 트랜지스터를 사용하여 구현될 필요는 없으며, 대신 NMOS 트랜지스터를 사용하여 구현될 수도 있음을 유의한다. 그러한 대안적인 예시적 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0024] 도 2 및 3은 ET 시스템(100)에 대한 동작 시나리오들을 예시하며, 본 개시에 따른 특정한 원리들을 도시한다. 도 2 및 3은 예시적인 목적들만을 위해 도시되며, 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다.

[0025] 특히, 도 2는 ET 시스템(100)의 정상 동작을 도시하는 동작 시나리오(100A)를 예시한다. 도 2에서, 증폭기(140) 및 스위칭 전력 스테이지(120) 둘 모두는 PA(130)에 전류를 소싱(source)할 수도 있다. 예를 들어, 도 2 에서, 부스트 변환기(110)로부터 증폭기(140)에 의해 PA(130)에 소싱된 전류는 A로 마킹된 화살표에 의해 도시되지만, Vbatt로부터 스위칭 전력 스테이지(120)에 의해 PA(130)에 소싱되는 전류는 B로 마킹된 화살표에 의해 도시된다. 동작 시나리오(100A)는, 예를 들어, Vamp가 Vbatt보다 작은 경우 발생할 수도 있다.

[0026] 도 3은, ET 시스템(100)에 "역전류" 또는 "역전류 흐름"이 존재하는 동작 시나리오(100B)를 예시한다. 특히, IN에서 전압 피크가 발생하는 경우, PA(130)에 대해 충분한 헤드룸을 제공하기 위해, Vamp의 레벨이 증폭기(140)에 의해 더 높게 드라이빙될 수도 있다. Vbatt가 낮은 몇몇 경우들에서, 부스트 변환기(110)에 의해 제공되는 부스팅된 증폭기 공급 전압 VDD_Amp로 인해, Vamp는 결국 Vbatt보다 더 높은 레벨로 드라이빙될 수도 있다. Vamp가 Vbatt를 초과하는 경우, 인덕터 L에 통하는 전류 IL은 감소하기 시작한다(전류 IL의 방향성은 도 2에 표시된 바와 같음). 결국, 인덕터 전류는 방향이 반전되고 네거티브가 될 수도 있으며, 이러한 경우에서, 부스트 변환기(110)는 스위치 P1을 통하여 증폭기(140)로부터 Vbatt로 전류를 효과적으로 소싱한다. 이러한 "역전류"가 C로 마킹된 화살표에 의해 도시된다. 그러한 "역전류"가 ET 시스템(100)에 존재하는 시간의 양은, 인덕터 전류 사이즈, 입력 전압, 추적 공급 전압 등과 같은 팩터(factor)들에 의존할 수도 있다.

[0027] 역전류가 바람직하지 않게 증폭기(140) 및 부스트 변환기(110) 상에 과도한 부하(loading)를 야기하고, 그에 의해, 시스템 효율성을 열화시킬 수도 있음이 인식될 것이다. 또한, 역전류의 결과로서, 부스트 변환기(110)는 상당히 과잉-설계될 필요가 있을 수도 있고, 그리고/또는 출력 파형의 선형성 및 수신(RX) 대역 잡음 요건들이 디바이스 규격들을 위반하게 할 수도 있다. 따라서, 포락선 추적 시스템에서 그러한 역전류를 최소화하기 위한 기술들을 제공하는 것이 바람직할 것이다.

[0028] 도 4는 본 개시에 따른 ET 시스템의 예시적인 실시예(400)를 예시한다. 도 4는 예시적인 목적들만을 위해 도시되며, 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다. 도 1 및 4에서 유사하게 라벨링된(labeled) 엘리먼트들은, 달리 언급되지 않으면 유사한 기능을 수행하는 것으로 이해될 수도 있으며, 그들의 설명은 간략화를 위해 이하에서 생략될 수도 있음을 추가적으로 유의한다.

[0029] 도 4에서, 인덕터 L과 변형된 벅 제어기(buck controller)(420)의 스위칭 노드 SW 사이에 네거티브 전류 흐름 검출 블록(410)이 직렬로 제공된다. 블록(410)은, IL이 역전류에 대응하는 네거티브인 경우, 즉, 인덕터 L로부터 역으로 스위칭 전력 스테이지(420)로 흐르는 경우를 검출하도록 구성된다. 블록(410)은, IL이 네거티브인 경우를 표시하는 로직 신호 Neg_curr을 생성한다. 스위칭 전력 스테이지(420)에서, 스위치 P1은 (420a)로 라벨링된 로직 조건에 의해 제어된다. 특히, 조건(420a)에 따르면, Neg_curr이 로직으로 하이이면, 즉, 네거티브 IL이 블록(410)에 의해 검출되면, 스위치 P1은 디스에이블링된다. 그렇지 않으면, 스위치 P1은 PCTRL에 의해 제어된다.

[0030] 네거티브 IL이 검출되는 경우, 스위치 P1을 디스에이블링함으로써, P1이 폐쇄(shut down)되어 역전류가 ET 시스템(400)에 흐르는 것을 방지할 수도 있음이 인식될 것이다. 예시적인 조건(420a)이 도 4에 도시되지만, 검출된 네거티브 전류에 유사하게 의존하는 조건들을 다른 예시적인 실시예들이 이용할 수도 있음을 유의한다. 예를 들어, 잘못된 트립핑(tripping)을 회피하기 위해, 대신, P1은, 네거티브 전류가 검출되고 추적 공급 전압이 배터리 공급 전압을 초과하는 경우 디스에이블링될 수도 있다. 본 개시의 관점에서, 검출된 네거티브 전류에 의존하는 다양한 다른 타입들의 로직 조건들이 스위치 제어를 더 강건하게 하기 위해 적용될 수도 있으며, 그러한 대안적인 예시적 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0031] 또한, "네거티브 전류 흐름 검출"을 참조하여 다양한 예시적인 실시예들이 본 명세서에 설명되지만, 대안적인 예시적 실시예들은 낮은 레벨의 포지티브 전류 IL이 검출된 경우 (예를 들어, P1을 디스에이블링하는) 유사한 기술들을 또한 적용할 수도 있다. 예를 들어, 낮은 포지티브 IL 또는 네거티브 IL 중 어느 하나가 검출된 경우 P1을 디스에이블링함으로써, ET 시스템에서 역전류 흐름이 유리하게 방지될 수도 있다. 따라서, 본 명세서에서 "네거티브 전류 흐름 검출"에 대한 참조가 이루어지지만, 본 명세서에 기재된 모든 기술들은 또한, 네거티브 전류 흐름 또는 낮은 포지티브 전류 흐름의 검출에 용이하게 적용될 수도 있음이 인식될 것이다. 그러한 대안적인 예시적 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0032] 예를 들어, 직렬 저항기들이 제공될 수도 있고, 저항기에 걸친 네거티브 전압 강하가 감지될 수도 있는 등의 식인 네거티브 전류 흐름 검출 블록(410)을 설계하기 위한 다양한 회로 설계 기술들이 당업계에 알려져 있음을 유의한다. 또한, 로직 조건(420a)을 구현하기 위한 로직 회로는 당업자에 의해 용이하게 도출될 수도 있다. 그러한 예시적인 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0033] 도 5는 본 개시에 따른 ET 시스템의 대안적인 예시적 실시예(500)를 예시한다. 도 5는 예시적인 목적들만을 위해 도시되며, 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다. 도 4 및 5에서 유사하게 라벨링된 엘리먼트들은, 달리 언급되지 않으면 유사한 기능을 수행하는 것으로 이해될 수도 있으며, 그들의 설명은 간략화를 위해 이하에서 생략될 수도 있음을 추가적으로 유의한다.

[0034] 도 5에서, 변형된 벅 제어기(520)의 스위칭 노드 SW와 Vbatt 사이에 네거티브 전류 흐름 검출 블록(510)이 직렬로 제공된다. 블록(510)은, IL이 네거티브인 경우, 즉, 도 4의 블록(410)을 참조하여 설명된 것과 유사한 방식으로, 인덕터 L로부터 스위칭 전력 스테이지(520)을 통해 역으로 Vbatt로 흐르는 경우를 검출하도록 구성된다. 블록(510)은, IL이 네거티브인 경우를 표시하는 로직 신호 Neg_curr을 생성한다. 스위칭 전력 스테이지(520)에서, 스위치 P1은 로직 조건(420a)에 의해 또한 제어된다.

[0035] 도 6은 본 개시에 따른 ET 시스템의 대안적인 예시적 실시예(600)를 예시하며, 여기서, 네거티브 전류 흐름을 검출하기 위한 전압 센서가 제공된다. 도 6은 예시적인 목적들만을 위해 도시되며, 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다. 도 5 및 6에서 유사하게 라벨링된 엘리먼트들은, 달리 언급되지 않으면 유사한 기능을 수행하는 것으로 이해될 수도 있으며, 그들의 설명은 간략화를 위해 이하에서 생략될 수도 있음을 추가적으로 유의한다.

[0036] 도 6에서, 변형된 스위칭 전력 스테이지(620)의 전압 비교기(610)는, P1의 드레인에 커플링된 포지티브(+) 입력 단자, 및 P1의 소스에 커플링된 네거티브(-) 입력 단자를 포함한다. 네거티브 전류(예를 들어, P1의 드레인으로부터 소스로의 방향의 전류)가 P1에 존재할 시, 전압 비교기(610)의 +, - 단자들에 걸쳐 포지티브 전압 강하가 나타날 것이다. 포지티브 전압 강하는, 예를 들어, P1의 한정된 온-저항(on-resistance)으로 인해서일 수도 있음이 인식될 것이다. 포지티브 전압 강하를 검출할 시, 전압 비교기(610)는 자신의 출력에서 Neg_curr에 대한 하이 값을 생성할 것이다. Neg_curr은, 앞서 위에서 설명된 바와 같이, 로직 조건(420a)을 통하여 P1의 스위칭을 제어하는데 사용될 수도 있다.

[0037] 전압 비교기(610)를 제공하여 P1에 걸쳐 내재적으로 존재하는 전압 강하를 감지함으로써, 도 4 및 5에 각각 도시된 예시적인 실시예들(400 및 500)에서 요구될 수도 있는 바와 같은 부가적인 직렬 엘리먼트들을 전류 경로에 부가하지 않으면서, 네거티브 전류 흐름 검출이 유리하게 수행될 수도 있음이 인식될 것이다. 이것은, 부가적인 전력 손실들을 생성하는 것을 유리하게 회피하며, 그에 의해, ET 시스템의 효율성을 개선한다.

[0038] 도 6에 예시된 바와 같이, P1의 게이트 전압이 (예를 들어, P1의 게이트와 소스 사이에 0 volts를 인가함으로써) P1을 턴 오프(turn off)시키도록 구성되는 경우라 하더라도, P1에 존재하는 여전히 역전류를 발생시킬 수 있는 보디 다이오드(body diode) D1을 통해 P1에 걸쳐 도통(conduction)이 계속 발생할 수도 있음을 유의한다. 본 개시에 따르면, P1이 턴 오프되도록 구성된 경우라 하더라도 P1에 통하는 역전류 흐름을 방지하기 위한 추가적인 기술들이 제공된다.

[0039] 도 7 및 7a는 본 개시의 대안적인 예시적인 실시예들을 예시하며, 여기서, ET 시스템에서의 역전류 흐름을 방지하기 위한 추가적인 기술들이 적용된다. 도 7 및 7a는, 예시적인 목적들만을 위해 도시되며, 도시된 반전 보디 다이오드(reverse body diode)를 포함하는 예시적인 실시예들로 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다. 신호 Neg_curr_b는 Neg_curr의 로직 역(logical inverse)에 대응함을 유의한다. 예시의 용이성을 위해, 신호 Neg_curr 및/또는 Neg_curr_b를 생성하기 위한 특정한 수단은 도 7 및 7a에 도시되지 않는다. 그럼에도 불구하고, 당업자는, 예를 들어, 각각 도 4, 5, 및 6의 예시적인 실시예들(400, 500, 및 600)에 따른 본 명세서에 설명된 네거티브 전류를 검출하기 위한 기술들 중 임의의 기술이, 예시적인 실시예들(700 및 700A)에 대한 Neg_curr 및/또는 Neg_curr_b를 생성하는데 이용될 수도 있음을 인식할 것이다. 그러한 예시적인 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0040] 도 7에서, 보조 PMOS 스위치 S1이 D1과 직렬로 제공된다. S1은, Neg_curr이 하이인 경우, 예컨대, 역전류가 네거티브 전류 검출 블록(도 7에 도시되지 않음)에 의해 검출된 경우 디스에이블링되도록 구성된다. 따라서, S1은, 네거티브 전류가 검출된 경우 D1과 P1의 소스 사이에 개방 회로를 생성할 것이며, 이러한 방식에서, D1에 통하는 네거티브 전류가 유리하게 방지될 수도 있다. PMOS 스위치 S1 그 자체가 보디 다이오드 D2를 가질 수도 있으며, 그러한 보디 다이오드 D2는 D1과 반대 극성으로 제공될 수도 있음을 유의한다. 이러한 방식에서, D2의 극성은, S1이 디스에이블링된 경우 역전류가 D1 및 D2를 통해 흐르는 것을 방지한다. 일 예시적인 실시예에서, D1과 직렬로 제공되는 스위치 S1을 구현하기 위해, 격리형 N-웰(NWELL) 프로세스가 이용될 수도 있다.

[0041] 도 7a에서, 제 1 보조 PMOS 스위치 S1'는 P1의 NWELL과 P1의 소스를 커플링시키지만, 제 2 보조 PMOS 스위치 S2'는 P1의 NWELL과 VDD_Amp를 커플링시킨다. 일 예시적인 실시예에서, S1' 및 S2' 둘 모두의 NWELL들은, 보디 다이오드들 D2.1 및 D3에 의해 예시된 바와 같이, 부스팅된 전압 VDD_Amp에 결속(tie)된다. S1'의 게이트는, 도 7의 스위치 S1에 대해 상술된 바와 같이 Neg_curr에 커플링된다. S2'의 게이트는, Neg_curr_b에 커플링된다. 특히, 네거티브 전류가 검출된 경우, S2'가 턴 온(turn on)되어 전류가 노드 SW로부터 부스팅된 전압 VDD_Amp로 흐르기 위한 경로를 제공한다. 이것은, SW에서의 전압이 매우 높아지게 되는 것을 방지하는데, SW에서의 전압이 매우 높아지는 것은, 잠재적으로 D2.1 또는 N1 중 어느 하나가 항복(breakdown)하게 하고, 그러한 디바이스들에 해로울 수도 있다.

[0042] 대안적인 예시적 실시예들에서, S1' 및 S2'의 게이트들은 도시된 신호들에 의해 제어될 필요가 없으며, 오히려, S2'는 ET 동작 동안 항상 인에이블링될 수 있음을 유의한다. 예를 들어, S2'는, ET 시스템(700A)이 예컨대 포락선 추적(ET) 모드에 있는 경우 항상 인에이블링될 수도 있지만, S1'는, ET 시스템(700A)이 평균 전력 추적(APT) 모드에 있는 경우 항상 인에이블링될 수도 있다. 다른 대안적인 예시적 실시예들에서, S2'는, 부스트가 활성인 경우에만(예를 들어, 네거티브 전류 이벤트가 발생할 잠재성이 존재하는 경우) 네거티브 전류 검출에 기초하여 인에이블링될 수 있다.

[0043] 도 8은 본 개시의 원리들에 따른 ET 시스템의 예시적인 실시예(800)를 예시한다. 도 8은 예시적인 목적들만을 위해 도시되며, 예를 들어, 네거티브 전류 흐름 검출 블록 또는 로직 조건들을 구현하기 위한 블록들의 임의의 특정한 실시예들로 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다. 도 7 및 8에서 유사하게 라벨링된 엘리먼트들은, 달리 언급되지 않으면 유사한 기능을 갖는 엘리먼트들에 대응할 수도 있으며, 그들의 설명은 간략화를 위해 이하에서 생략될 수도 있음을 추가적으로 유의한다.

[0044] 도 8에서, 변형된 스위칭 전력 스테이지의 예시적인 실시예(820)는, 도 6을 참조하여 설명된 바와 같은 전압-비교기-기반 네거티브 전류 흐름 검출 블록(610)을 포함한다. 특히, 비교기(610)는, "제 1 비교기"로 본 명세서에서 또한 표시된다.

[0045] 신호 전압 Neg_curr은, 도 4 및 5를 참조하여 설명된 로직 조건(420a)의 향상된 버전을 구현하는 로직 조건 블록(420a.1)에 커플링된다. 특히, 블록(420a.1)은 SR 래치(SR latch)(830)를 포함한다. SR 래치(830)는, 입력들로서 Neg_curr 및 신호(825a)를 갖는 AND 게이트(840)의 출력에 커플링되는 S 입력, 및 입력으로서 신호(825a)에 커플링되는 인버터(845)의 출력에 커플링되는 R 입력을 포함한다. 신호(825a)는, 조건 Vamp > Vbatt가 참인지를, 즉, Vamp가 Vbatt보다 큰지를 표시하는 로직 신호이다. 도시된 예시적인 실시예에서, 자신의 포지티브(+) 단자에서의 Vamp를 자신의 네거티브(-) 단자에서의 Vbatt에 비교하도록 구성되는 비교기(825)(본 명세서에서 "제 2 비교기"로 또한 표시됨)에 의해 (825a)가 생성된다.

[0046] 상술된 회로의 동작으로써, 잘못된 트립핑을 방지하기 위해, 제 2 비교기(825)는 Vamp > Vbatt인지를 결정하도록 구성된다. SR 래치(830)의 기능으로써, 오직 Vamp > Vbatt이고 인덕터 전류 IL이 네거티브인 경우에 한해서만 P1이 디스에이블링될 것이다. 일 예시적인 실시예에서, P1은, 일단 Vamp < Vbatt이기만 하면 (인덕터 전류 방향에 관계없이) 다시-인에이블링될 수도 있다.

[0047] 특히, SR 래치(830)로의 R 입력이 0인 경우, S 입력이 하이로 트랜지셔닝(transition)할 시 Q 출력은 하이로 래칭(latch)될 것이다. S 입력은, Neg_curr이 하이이고 Vamp > Vbatt인 경우에는 언제나 하이이다. SR 래치(830)의 Q 출력이 하이인 경우, OR 게이트(850)의 출력은 하이이다. SR 래치(830)의 Q 출력이 로우인 경우, OR 게이트(850)의 출력은 PCTRL이다.

[0048] 상술된 엘리먼트들을 고려해 볼 때, OR 게이트(850)의 어느 하나의 입력이 하이이면 P1이 디스에이블링됨이 인식될 것이다. 오직 OR 게이트(850)의 입력들 둘 모두가 로우인 경우에만 P1이 인에이블링된다. Vamp < Vbatt이면, 비교기(825a)는 로우이고, 그에 따라, 래치(830)는 리셋될 것이다. 래치(830)의 리셋은, (830)의 Q 출력이 로우일 것임을 의미하며, 따라서, PCTRL이 로우이면 P1을 인에이블링한다.

[0049] 일 대안적인 예시적 실시예(도시되지 않음)에서, P1을 드라이빙하는 로직 조건은, 일단 (역전류 흐름을 발생시키는) 출력 전압 파형에서의 피크가 통과하면 다시-인에이블링되도록 하이-사이드 스위치 P1을 구성할 수도 있다. 특히, 본 명세서에 기재된 기술들은, 유리하게, 포락선 추적 증폭기(140)가 1RB LTE(1 Resource-Block Long-Term Evolution) 파형과 같은 느린 파형을 추적하게 하고, 부스트 증폭기의 규격들을 필수적으로 과잉-설계할 필요 없이 로우-배터리(low-battery) 구성의 RF 요건들을 충족시킨다.

[0050] 신호(825a)를 생성하기 위한 비교기(825) 및 래치(830)를 나타내는 예시적인 실시예(800)가 설명되지만, 이들 엘리먼트들이 대안적인 예시적 실시예들에 존재할 필요는 없음이 인식될 것임을 유의한다. 예를 들어, 일 예시적인 실시예는, 래치(830)(및 연관 엘리먼트들) 및 비교기(825)가 생략되고, Neg_curr이 하이인 경우 P1을 디스에이블링하는 Neg_curr을 생성하기 위한 전압 비교기(610)에 단순히 의존할 수도 있다. 그러한 예시적인 실시예들은 본 개시의 범위 내인 것으로 고려된다.

[0051] 도 9는 본 개시에 따른 방법(900)의 예시적인 실시예를 예시한다. 방법(900)은 예시적인 목적들만을 위해 도시되며, 도시된 임의의 특정한 방법으로 본 개시의 범위를 제한하는 것으로 의도되지 않음을 유의한다.

[0052] 도 9의 블록(910)에서, 하이-사이드 스위치를 사용하여 추적 공급 전압이 인덕터에 선택적으로 커플링되며, 여기서, 인덕터는 추적 공급 전압에 추가적으로 커플링된다.

[0053] 블록(920)에서, 로우-사이드 스위치를 사용하여 인덕터가 접지에 선택적으로 커플링된다.

[0054] 블록(930)에서, 하이-사이드 스위치를 통한 추적 공급 전압으로부터 배터리 공급 전압으로의 네거티브 전류 흐름이 존재하는지가 검출된다.

[0055] 블록(940)에서, 네거티브 전류 흐름을 검출하는 것을 포함하는 적어도 하나의 조건에 응답하여, 하이-사이드 스위치를 사용함으로써 배터리 공급 전압이 인덕터로부터 디커플링(decouple)된다.

[0056] 본 개시의 다른 양상에서, 처음에, 인덕터 전류가 방향을 변경할 시(예를 들어, 네거티브가 될 시), 스위치 P1을 폐쇄하는 것은, 인덕터 전류가 0을 향해 기울어져 내려가는 데(ramp back) 시간이 소요되기 때문에, 인덕터 전류를 갑자기 중단시키지는 않을 것임이 인식될 것이다. 인덕터 전류는, SW에서의 전압이 Vamp보다 큰 경우, 네거티브 값으로부터 증가하기만 할 것이다. 네거티브 인덕터 전류는, SW 상의 기생 커패시턴스들을 충전시켜 노드 전압이 상승되게 한다. SW(예를 들어, P1의 드레인)에서의 전압이, 그렇지 않으면 P1을 턴 오프시키도록 P1의 게이트를 드라이빙하는데 사용되는 Vbatt를 초과하는 임계 전압(Vt)을 초과하게 되는 경우, P1은 턴 온되고 역 전류를 도통하기 시작할 것이다. 본 명세서에서 "역 도통"으로 또한 설명되는 조건인 이러한 경우에서, 바람직하지 않게, P1의 "드레인은 P1의 "소스"가 된다.

[0057] 일 예시적인 실시예에서, 그러한 역 도통은, P1이 턴 오프되도록 의도된 경우, Vbatt 보다는 VDD_Amp를 사용하여, 예를 들어, PCTRL을 통해 P1의 게이트를 드라이빙함으로써 제거될 수 있다. 이러한 경우에서, P1("오프"인 경우)을 통해 전류가 흐르기 위해서는, VSW가 VDD_Amp를 초과하는 Vt를 초과하여 상승해야 할 것이다. VDD_Amp를 사용하여 P1의 게이트를 드라이빙함으로써, 상술된 시나리오들 동안 P1이 오프에 남아있음을 보장함이 인식될 것이다.

[0058] 일 예시적인 실시예에서, P1의 게이트를 드라이빙하는데 사용되는 제어 전압 PCTRL은, P1을 턴 오프시키기 위해, VDD_Amp만큼, 즉 부스트 변환기(110)의 출력 전압만큼 높도록 구성된다. 특히, P1의 게이트가 VDD_SW에 결속되고, VSW가 VDD_SW를 초과하는 임계 전압(Vt)이 되면, PMOS P1은 도통될 것이다. 따라서, P1이 도통되는 것을 방지하기 위해, P1의 게이트는 VDD_Amp에 풀 업(pull up)될 수 있다.

[0059] 본 명세서에서 그리고 청구항들에서, 엘리먼트가 다른 엘리먼트 "에 접속된" 또는 "에 커플링된" 것으로서 지칭되는 경우, 그것이 다른 엘리먼트에 직접 접속 또는 커플링될 수 있거나 개재(intervening) 엘리먼트들이 존재할 수도 있음이 이해될 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트 "에 직접 접속된" 또는 "에 직접 커플링된" 것으로서 지칭되는 경우, 어느 개재 엘리먼트들도 존재하지 않는다. 또한, 엘리먼트가 다른 엘리먼트에 "전기적으로 커플링된" 것으로서 지칭되는 경우, 그것은 그러한 엘리먼트들 사이에 낮은 저항 경로가 존재한다는 것을 나타내지만, 엘리먼트가 다른 엘리먼트에 단순히 "커플링된" 것으로서 지칭되는 경우, 그러한 엘리먼트들 사이에 낮은 저항 경로가 존재할 수도 있거나 존재하지 않을 수도 있다.

[0060] 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수도 있다.

[0061] 당업자들은 본 명세서에 기재된 예시적인 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 예시적인 양상들의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.

[0062] 본 명세서에 기재된 예시적인 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.

[0063] 본 명세서에 기재된 예시적인 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC은 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내의 별개의 컴포넌트들로서 상주할 수도 있다.

[0064] 하나 또는 그 초과의 예시적인 양상들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 이들을 통해 송신될 수도 있다. 컴퓨터-판독가능 매체들은, 일 장소에서 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함한 통신 매체들 및 컴퓨터 저장 매체들 양자를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단(connection)이 컴퓨터-판독가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들이 매체의 정의에 포함된다. 본 명세서에 사용되는 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(digital versatile disc)(DVD), 플로피 디스크(disk) 및 Blu-Ray 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 것들의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.

[0065] 기재된 예시적인 양상들의 이전 설명은 당업자가 본 발명을 사용 또는 실시할 수 있도록 제공된다. 이들 예시적인 양상들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 예시적인 양상들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 설명된 예시적인 양상들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims

장치로서,
MOS 트랜지스터를 포함하는 하이-사이드(high-side) 스위치 ― 상기 하이-사이드 스위치는 배터리 공급 전압을 인덕터에 커플링(couple)시키고, 상기 인덕터는 추가로 추적 공급 전압에 커플링됨 ―;
상기 인덕터를 접지에 커플링시키는 로우-사이드(low-side) 스위치;
상기 추적 공급 전압으로부터 상기 배터리 공급 전압으로 상기 하이-사이드 스위치를 통과하는 네거티브(negative) 전류 흐름을 검출하도록 구성되는 네거티브 전류 흐름 검출 블록 ― 상기 하이-사이드 스위치는, 네거티브 전류 흐름이 검출되는 경우 디스에이블(disable)되도록 구성가능함 ―; 및
상기 MOS 트랜지스터의 보디 다이오드(body diode)와 직렬인 제 1 보조 스위치를 포함하고,
상기 제 1 보조 스위치는, 네거티브 전류 흐름이 검출되는 경우 디스에이블되도록 구성되는, 장치.
제 1 항에 있어서,
상기 공급 전압보다 높은 부스팅(boost)된 공급 전압을 생성하기 위해 상기 공급 전압에 커플링되는 부스트 변환기를 더 포함하는, 장치.
제 2 항에 있어서,
상기 하이-사이드 스위치는 PMOS 트랜지스터를 포함하는, 장치.
제 1 항에 있어서,
상기 제 1 보조 스위치는 PMOS 트랜지스터를 포함하고,
상기 장치는, 상기 하이-사이드 스위치의 N-웰(N-well)을 부스팅된 공급 전압과 커플링시키는 제 2 보조 스위치를 더 포함하며,
상기 제 1 보조 스위치의 N-웰은 추가로 상기 부스팅된 공급 전압에 커플링되는, 장치.
제 1 항에 있어서,
상기 제 1 스위치의 보디 다이오드는, 상기 MOS 트랜지스터의 보디 다이오드의 극성과 반대 극성(reverse polarity)으로 배치되는, 장치.
제 1 항에 있어서,
상기 네거티브 전류 흐름 검출 블록은, 상기 배터리 공급 전압에 커플링되는 네거티브 단자, 및 상기 배터리 공급 전압의 다른 측의 상기 하이-사이드 스위치의 단자에 커플링되는 포지티브 단자를 갖는 제 1 비교기를 포함하는, 장치.
장치로서,
배터리 공급 전압을 인덕터에 커플링시키는 하이-사이드 스위치 ― 상기 인덕터는 추가로 추적 공급 전압에 커플링됨 ―;
상기 인덕터를 접지에 커플링시키는 로우-사이드 스위치;
상기 추적 공급 전압으로부터 상기 배터리 공급 전압으로 상기 하이-사이드 스위치를 통과하는 네거티브 전류 흐름을 검출하도록 구성되는 네거티브 전류 흐름 검출 블록 ― 상기 하이-사이드 스위치는, 네거티브 전류 흐름이 검출되는 경우 디스에이블되도록 구성가능함 ―; 및
상기 추적 공급 전압에 커플링되는 포지티브 단자 및 상기 배터리 공급 전압에 커플링되는 네거티브 단자를 갖는 비교기를 포함하며,
상기 하이-사이드 스위치는 추가로, 상기 비교기 출력이 하이(high)이고 네거티브 전류 흐름이 검출되는 경우에만 디스에이블되도록 구성되는, 장치.
제 1 항에 있어서,
조건부 로직 블록을 더 포함하고,
상기 하이-사이드 스위치는, 네거티브 전류가 검출되고 상기 추적 공급 전압이 상기 배터리 공급 전압보다 높은 경우, 상기 하이-사이드 스위치가 디스에이블되도록 하고, 그 밖의 경우, 스위칭 전력 스테이지 클록 신호에 기초하여 상기 하이-사이드 스위치가 디스에이블 또는 인에이블(enable)되게 하는 신호를 생성하도록 구성되는 상기 조건부 로직 블록에 의해 제어되는, 장치.
제 8 항에 있어서,
상기 조건부 로직 블록은, 네거티브 전류가 검출되고 상기 추적 공급 전압이 상기 배터리 공급 전압보다 높다는 이전 표시(previous indication)를 래칭(latch)하도록 구성되는 SR 래치를 포함하며,
상기 SR 래치는, 상기 추적 공급 전압이 상기 배터리 공급 전압보다 낮아지는 것에 응답하여 리셋되는, 장치.
제 1 항에 있어서,
상기 하이-사이드 스위치는 NMOS 트랜지스터를 포함하는, 장치.
제 2 항에 있어서,
상기 하이-사이드 스위치는, 상기 부스팅된 공급 전압에 커플링되는 것에 의해 턴 오프(turn off)되도록 구성되는, 장치.
방법으로서,
MOS 트랜지스터를 포함하는 하이-사이드 스위치를 사용하여 배터리 공급 전압을 인덕터에 선택적으로 커플링시키는 단계 ― 상기 인덕터는 추가로 추적 공급 전압에 커플링됨 ―;
로우-사이드 스위치를 사용하여 상기 인덕터를 접지에 선택적으로 커플링시키는 단계;
상기 추적 공급 전압으로부터 상기 배터리 공급 전압으로 상기 하이-사이드 스위치를 통과하는 네거티브 전류 흐름이 존재하는지를 검출하는 단계;
네거티브 전류 흐름을 검출하는 것을 포함하는 적어도 하나의 조건에 응답하여, 상기 하이-사이드 스위치를 사용해서 상기 배터리 공급 전압을 상기 인덕터로부터 디커플링시키는 단계; 및
네거티브 전류 흐름이 검출되는 것에 응답하여 상기 MOS 트랜지스터의 보디 다이오드와 직렬인 스위치를 디스에이블하는 단계를 포함하는, 방법.
제 12 항에 있어서,
상기 하이-사이드 스위치는 PMOS 트랜지서트를 포함하는, 방법.
제 12 항에 있어서,
상기 직렬인 스위치는 보조 PMOS 트랜지스터를 포함하며,
상기 보조 PMOS 트랜지스터의 보디 다이오드는 상기 MOS 트랜지스터의 보디 다이오드의 극성과 반대 극성으로 배치되는, 방법.
제 12 항에 있어서,
상기 네거티브 전류 흐름을 검출하는 것은, 상기 배터리 공급 전압의 다른 측의 상기 하이-사이드 스위치의 단자로부터 상기 배터리 공급 전압으로의 전압 강하를 검출하는 것을 포함하는, 방법.
제 12 항에 있어서,
상기 적어도 하나의 조건은, 상기 추적 공급 전압이 상기 배터리 공급 전압보다 큰 것을 검출하는 것을 더 포함하며,
상기 배터리 공급 전압을 디커플링시키는 단계는, 2개의 조건들 둘 모두가 참이 되는 것에만 응답하여 실행되는, 방법.
제 16 항에 있어서,
상기 적어도 하나의 조건이 충족되지 않는 경우, 스위칭 전력 스테이지 클록 신호를 사용하여 상기 하이-사이드 스위치를 제어하는 단계를 더 포함하는, 방법.
장치로서,
하이-사이드 스위치를 사용하여 배터리 공급 전압을 인덕터에 선택적으로 커플링시키기 위한 수단 ― 상기 인덕터는 추가로 추적 공급 전압에 커플링되고, 상기 하이-사이드 스위치는 MOS 트랜지스터를 포함함 ―;
로우-사이드 스위치를 사용하여 상기 인덕터를 접지에 선택적으로 커플링시키기 위한 수단;
상기 추적 공급 전압으로부터 상기 배터리 공급 전압으로 상기 하이-사이드 스위치를 통과하는 네거티브 전류 흐름이 존재하는지를 검출하기 위한 수단; 및
네거티브 전류 흐름을 검출하는 것을 포함하는 적어도 하나의 조건에 응답하여 상기 하이-사이드 스위치를 사용하고 그리고 상기 MOS 트랜지스터의 보디 다이오드와 직렬인 제 1 보조 스위치를 사용하여 상기 배터리 공급 전압을 상기 인덕터로부터 디커플링시키기 위한 수단을 포함하고,
상기 제 1 보조 스위치는 네거티브 전류 흐름이 검출되는 경우 디스에이블되도록 구성되는, 장치.
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