KR101654518B1 - Stacked chip package and method for manufacturing the same - Google Patents

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Abstract

본 발명은 칩 적층형 패키지의 워피지 현상을 최소화하기 위하여 몰딩 컴파운드 수지층을 다층 구조로 적용시킨 새로운 구조의 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 인터포저 위에 상부칩이 적층 부착된 상태에서 몰딩 컴파운드 수지를 인터포저 위에 몰딩할 때, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 다층으로 몰딩함으로써, 기존의 지지플레이트 사용없이도 워피지 현상을 방지할 수 있도록 한 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.The present invention relates to a chip-stacked semiconductor package having a novel structure in which a molding compound resin layer is applied in a multilayer structure in order to minimize the warpage of a chip stack package, and a manufacturing method thereof.
That is, according to the present invention, when the molding compound resin is molded on the interposer in a state that the upper chip is laminated on the interposer, the molding compound resin having different thermal expansion coefficients and bending properties is molded into multiple layers, And a method of manufacturing the semiconductor chip package.

Description

칩 적층형 반도체 패키지 및 이의 제조 방법{STACKED CHIP PACKAGE AND METHOD FOR MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a chip stacked semiconductor package and a method of manufacturing the same. BACKGROUND OF THE INVENTION [0002]

본 발명은 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 칩 적층형 패키지의 워피지 현상을 최소화하기 위하여 몰딩 컴파운드 수지층을 다층 구조로 적용시킨 새로운 구조의 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
The present invention relates to a chip stacked semiconductor package and a method of manufacturing the same, and more particularly, to a chip stacked semiconductor package having a multi-layer structure of a molding compound resin layer in order to minimize warping of a chip stacked package, ≪ / RTI >

반도체 집적회로의 패키징 기술중 3차원 적층 패키지는 기본적으로 복수개의 칩을 적층시킨 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.Among the packaging techniques of semiconductor integrated circuits, a three-dimensional stacked package is basically a package in which a plurality of chips are stacked, and this is commonly referred to as a stacked chip package.

상기 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고,, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있고, 반도체 패키지의 크기가 증가되는 단점이 있다.The technology of the above-mentioned multilayer chip package is advantageous in that it can reduce the manufacturing cost of the package by a simplified process and has advantages of mass production and the like. On the other hand, since the number of stacked chips and the size increase, And there is a disadvantage that the size of the semiconductor package is increased.

이러한 단점을 해소하고자, 스택 패키지의 한 예로 관통 실리콘 비아(TSV, Through Silicon Via)를 이용하여 각 칩들을 물리적 및 전기적으로 적층시킨 3차원 실장형 반도체 패키지가 제조되고 있다.In order to overcome such disadvantages, a three-dimensional mounting type semiconductor package in which chips are physically and electrically stacked using a through silicon via (TSV) is being manufactured as an example of a stack package.

여기서, 종래의 3차원 실장형 반도체 패키지에 대한 일례를 첨부한 도 5a 내지 도 5i를 참조로 살펴보면 다음과 같다.Hereinafter, a conventional three-dimensional mounting semiconductor package will be described with reference to FIGS. 5A to 5I.

먼저, 웨이퍼에 다수의 TSV를 형성시킨 인터포저(20)가 구비된다(도 5a 참조).First, an interposer 20 in which a plurality of TSVs are formed on a wafer is provided (see Fig. 5A).

상기 인터포저(20)는 관통 실리콘 비아(22)를 매개로 상부칩(30)과 기판(10) 간의 전기적 신호 전달 역할을 하는 동시에 상부칩(30)과 기판(10) 간의 실질적인 접촉을 회피하여 상부칩(30)과 기판(10) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부칩(30)이 기판으로부터 이탈되는 것을 완충시키는 역할을 한다.The interposer 20 serves to transfer electrical signals between the upper chip 30 and the substrate 10 via the through silicon vias 22 and to avoid substantial contact between the upper chip 30 and the substrate 10 And functions to buffer the upper chip 30 from being detached from the substrate when a warpage phenomenon occurs due to different thermal expansion coefficients between the upper chip 30 and the substrate 10. [

이를 위해, 상기 인터포저(20)는 웨이퍼 크기의 실리콘을 사용하여 제작되며, 상부칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성된 구조로 구비된다.The interposer 20 is fabricated using silicon of a wafer size and has a plurality of through silicon vias 22 formed as conductive paths between the upper chip 30 and the substrate 10.

이때, 상기 관통 실리콘 비아(22)는 레이저 가공을 이용하여 인터포저(20)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.At this time, the through silicon vias 22 are formed by passing through via holes in the interposer 20 using laser processing, and filling the via holes with a conductive filler.

한편, 상기 인터포저(20)의 관통 실리콘 비아(22)는 파인피치를 이루는 상부칩(30)의 도전성 범프(32)와 정확하게 상하로 일대일 매칭되지 않으므로, 인터포저(20)의 상면에 재배선층(26)이 형성된다.The through silicon vias 22 of the interposer 20 are not exactly one-to-one matched with the conductive bumps 32 of the upper chip 30 forming the fine pitch. Therefore, (26) are formed.

보다 상세하게는, 상기 재배선층(26)을 구성하는 도전성의 재배선라인(26-1)은 통상의 도금 공정 등을 이용하여 형성될 수 있으며, 인터포저(20)의 관통 실리콘 비아(22)로부터 원하는 위치 즉, 상부칩(30)의 도전성 범프(32)가 있는 위치까지 연장 형성될 수 있고, 재배선라인(26-1)은 도전성 범프(32)가 부착되는 면을 제외하고 절연을 위한 패시베이션층(26-2)으로 도포된다.More specifically, the conductive rewiring line 26-1 constituting the re-distribution layer 26 may be formed using a conventional plating process or the like, and the through silicon vias 22 of the interposer 20 may be formed, The rewiring line 26-1 can be extended to a desired position, i.e., a position where the conductive bump 32 of the upper chip 30 is present, And is applied to the passivation layer 26-2.

다음으로, 상기 인터포저(20)에 전기적으로 적층 부착되도록 도전성 범프(32)를 갖는 상부칩(30)이 구비된다(도 5b 참조).Next, an upper chip 30 having conductive bumps 32 to be electrically laminated to the interposer 20 is provided (see FIG. 5B).

즉, 웨이퍼 상태의 상부칩(30)의 본딩패드에 도전성 범프(32: 예를 들어, 구리필러)를 범핑 공정에 의하여 미리 융착시킨 후, 개개 단위로 소잉시킨 상부칩(30)이 구비된다.That is, the upper chip 30 is formed by fusing conductive bumps 32 (for example, a copper filler) to the bonding pads of the upper chip 30 in the wafer state in advance by bumping process and then squeezing them in individual units.

이어서, 상기 인터포저(20)에 상부칩(30)이 전기적 신호 교환 가능하게 부착된다(도 5c 참조).Then, the upper chip 30 is attached to the interposer 20 so as to be electrically exchangeable (see Fig. 5C).

보다 상세하게는, 웨이퍼 상태에서 소잉된 복수개의 상부칩(30)을 인터포저(20)에 전기적 접속 가능하게 부착하되, 각 상부칩(30)의 도전성 범프(32)를 재배선층(26)의 패시베이션층(26-2)을 통해 노출된 재배선라인(26-1)에 통상의 리플로우 공정을 이용하여 융착시킨다.More specifically, a plurality of upper chips 30 sown in a wafer state are attached to the interposer 20 so as to be electrically connectable, and the conductive bumps 32 of the upper chips 30 are connected to the re- And the rewiring line 26-1 exposed through the passivation layer 26-2 is fused using a normal reflow process.

이에, 상기 인터포저(20)의 관통 실리콘 비아(22)와 상기 상부칩(30)의 도전성 범프(32)가 재배선라인(26-1)에 의하여 도전 가능하게 연결되는 상태가 되고, 결국 상부칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.The through silicon vias 22 of the interposer 20 and the conductive bumps 32 of the upper chip 30 are electrically connected by the re-wiring line 26-1, The chip 30 is electrically connected to the interposer 20 and is put in a laminated state.

이때, 상기 상부칩(30)과 인터포저(20) 사이에는 도전성 범프(32)에 의한 갭이 형성되는 바, 이 갭에는 절연 재질의 언더필재료(34)가 충진되며, 이 언더필 재료(34)는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 역할을 하게 된다.At this time, a gap is formed between the upper chip 30 and the interposer 20 by the conductive bump 32. The gap is filled with an underfill material 34 of insulating material, The conductive bumps 32 are held firmly and the conductive bumps 32 are insulated from each other.

다음으로, 상기 인터포저(20)의 상면에 걸쳐 몰딩 컴파운드 수지(40)가 오버 몰딩된다(도 5d 참조).Next, the molding compound resin 40 is overmolded on the upper surface of the interposer 20 (see FIG. 5D).

상기 몰딩 컴파운드 수지(40)는 웨이퍼 상태의 인터포저(20) 전체 상면에 걸쳐 오버 몰딩되어, 상부칩(30) 및 언더필 재료(34)의 측부 등을 감싸는 상태가 되고, 상부칩(30)을 외부로부터 보호하는 역할을 한다.The molding compound resin 40 is overmolded over the entire top surface of the interposer 20 in the wafer state and is wrapped around the side surfaces of the upper chip 30 and the underfill material 34. The upper chip 30 It protects from the outside.

선택적으로, 도 5e에서 보듯이 상기 몰딩 컴파운드 수지(40)의 상면을 그라인딩하여, 상부칩(30)의 상면을 외부로 노출시킬 수 있고, 상기 상부칩(30)의 상면이 노출됨에 따라 상부칩의 열방출 효과를 크게 얻을 수 있다.Alternatively, as shown in FIG. 5E, the upper surface of the upper chip 30 may be exposed to the outside by grinding the upper surface of the molding compound resin 40. When the upper surface of the upper chip 30 is exposed, It is possible to obtain a large heat release effect.

이어서, 웨이퍼 상태의 인터포저(20)에 대한 백그라인딩 공정을 진행하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨다(도 5f 참조).Then, a back grinding process for the interposer 20 in the wafer state is performed to expose the lower end of the through silicon via 22 to the outside (see FIG. 5F).

이때, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 한쪽으로 휘는 워피지(warpage) 현상이 발생하거나, 발생된 워피지 현상으로 인하여 상부칩(30)의 도전성 범프(32)가 인터포저(20)로부터 탈락될 우려가 있으므로, 상부칩(30)들의 상면에 걸쳐 워피지 현상을 잡아줄 수 있는 지지플레이트(50, 소위 웨이퍼 서포트 시스템(Wafer Surpport System)이라 칭함)가 부착 지지된다.At this time, a warpage phenomenon occurs in which the interposer 20 is warped to one side due to heat generated during back grinding with respect to the interposer 20, vibration or the like, or a warpage phenomenon occurs, There is a fear that the conductive bumps 32 of the upper chips 30 may fall off from the interposer 20. Therefore, a support plate 50 (so-called wafer support system) System) is attached and supported.

이어서, 위와 같은 백그라인딩 공정에 의하여 인터포저(20)의 관통 실리콘 비아(22)의 하단부가 외부로 노출되는 상태가 되는 바, 관통 실리콘 비아(22)의 하단부에 솔더볼과 같은 도전성 입출력수단(24)을 융착시킨다(도 5g 참조).The lower end of the through silicon via 22 of the interposer 20 is exposed to the outside by the back grinding process as described above. The conductive input / output means 24 such as a solder ball is provided at the lower end of the through silicon via 22 (See Fig. 5G).

연이어, 웨이퍼 상태인 인터포저(20)의 소잉라인을 따라 소잉공정을 진행하여, 인터포저(20)와 상부칩(30)이 적층된 채 개개 단위로 분리된다(도 5h 참조).Subsequently, the sowing process is performed along the sawing line of the interposer 20 in the wafer state, and the interposer 20 and the upper chip 30 are stacked and separated into individual units (see FIG. 5H).

바람직하게는, 상기 지지플레이트(50)를 떼어낸 후, 인터포저(20)의 소잉라인 및 그 위의 몰딩 컴파운드 수지(40)의 소잉라인을 따라 소잉공정을 진행함으로써, 인터포저(20)와 복수의 상부칩(30)이 적층된 모듈이 개개 단위로 분리된다.The support plate 50 is removed and the sawing process is performed along the sawing line of the interposer 20 and the sawing line of the molding compound resin 40 thereon, The modules in which the plurality of upper chips 30 are laminated are separated into individual units.

최종적으로, 상기 인터포저(20)와 복수의 상부칩(30)이 적층된 모듈을 기판(10)에 전기적 신호 교환 가능하게 부착시킨다(도 5i 참조).Finally, a module in which the interposer 20 and the plurality of upper chips 30 are stacked is attached to the substrate 10 so as to be electrically signal-exchangeable (see FIG. 5I).

보다 상세하게는, 인터포저(20)의 관통 실리콘 비아(22)에 부착된 도전성 입출력수단(24)을 기판(10)의 상면에 노출된 전도성패턴에 융착시킨 다음, 기판(10)과 인터포저(20) 사이에 도전성 입출력수단(24)을 절연시키는 동시에 잡아줄 수 있는 언더필 재료를 충진함으로써, 여러개의 칩이 인터포저를 매개로 기판위에 적층 구성된 3차원 실장형 반도체 패키지가 완성된다.More specifically, the conductive input / output means 24 attached to the through silicon via 22 of the interposer 20 is fused to the conductive pattern exposed on the top surface of the substrate 10, Dimensional package type semiconductor package in which a plurality of chips are stacked on a substrate via an interposer is completed by filling an underfill material that can insulate and hold the conductive input / output means 24 between the semiconductor chips 20.

그러나, 상부칩 및 인터포져(interposer), 그리고 기판은 서로 다른 열팽창계수를 갖기 때문에, 기판 위에 인터포저의 도전성 입출력수단를 부착하는 일종의 열 발생 공정인 리플로우 공정이 진행될 때, 또한 웨이퍼 상태의 인터포저의 백면을 그라인딩하는 공정이 진행될 때, 기판과 인터포저 등의 에지부가 한쪽으로 휘어지는 워피지(휘어짐: warpage) 현상이 발생하고 있다.However, since the upper chip, the interposer, and the substrate have different thermal expansion coefficients, when the reflow process, which is a kind of heat generating process for attaching the conductive input / output means of the interposer onto the substrate, A warpage phenomenon occurs in which the edges of the substrate and the interposer are bent to one side.

이러한 워피지 현상이 발생하면, 상부칩의 도전성 범프가 인터포저로부터 탈락되거나, 인터포저의 관통 실리콘 비아에 부착된 도전성 입출력수단이 기판으로부터 탈락되는 등의 문제점이 야기된다.When such a wiping phenomenon occurs, the conductive bump of the upper chip may be detached from the interposer, or the conductive input / output means attached to the through silicon via of the interposer may be detached from the substrate.

또한, 워피지 현상을 방지하기 위한 지지플레이트를 사용함에도 불구하고, 상부칩 및 인터포져(interposer), 그리고 기판 간에 워피지 현상이 발생하므로, 고가의 지지플레이트를 사용하는 공정이 결국 불필요하게 소요됨에 따라, 제조 공정수 증가 및 제조 비용 증가를 초래하는 문제점이 있다.
In addition, although a support plate for preventing a warpage phenomenon is used, a warp phenomenon occurs between an upper chip, an interposer, and a substrate, so that a process of using an expensive support plate is unnecessarily required This leads to an increase in the number of manufacturing steps and an increase in manufacturing cost.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 인터포저 위에 상부칩이 적층 부착된 상태에서 몰딩 컴파운드 수지를 인터포저 위에 몰딩할 때, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 다층으로 몰딩함으로써, 기존의 지지플레이트 사용없이도 워피지 현상을 방지할 수 있도록 한 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and it is an object of the present invention to provide a molding compound resin having a different thermal expansion coefficient and a different bending property when the molding compound resin is molded on the interposer in a state that the upper chip is laminated on the interposer, The present invention is directed to a chip stacked semiconductor package and a method of manufacturing the same, which can prevent a warpage phenomenon without using a conventional support plate.

상기한 목적을 달성하기 위한 본 발명의 칩 적층형 반도체 패키지는: 인터포저 위에 복수의 상부칩이 도전 가능하게 적층된 모듈을 기판에 전기적 신호 교환 가능하게 부착시킨 구조로서, 상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시킨 멀티레이어 몰드층을 형성하여서 된 것을 특징으로 한다.According to another aspect of the present invention, there is provided a chip stacked type semiconductor package comprising: a module in which a plurality of upper chips are stacked on a substrate such that they can be electrically connected to each other on an interposer, A multi-layer mold layer is formed by sequentially molding mold compounding resins having different thermal expansion coefficients and bending properties, forming a mold layer surrounding the upper chip.

바람직하게는, 상기 멀티레이어 몰드층은: 열팽창계수가 제2몰드층에 비하여 크고, 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과; 열팽창계수가 제1몰드층에 비하여 작고, 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층 위에 몰딩되는 제2몰드층; 으로 구성된 것을 특징으로 한다.Preferably, the multilayer mold layer is formed of a molding resin having a thermal expansion coefficient larger than that of the second mold layer and having a bending property that is well bent as compared to the second mold layer, A mold layer; A second mold layer molded over the first mold layer using a molding resin having a thermal expansion coefficient smaller than that of the first mold layer and having a bending property less than that of the first mold layer; .

더욱 바람직하게는, 상기 멀티레이어 몰드층은: 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과; 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층 위에 몰딩되는 제2몰드층과; 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제2몰드층 위에 몰딩되는 제3몰드층; 으로 구성된 것을 특징으로 한다.More preferably, the multilayer mold layer is formed of a molding resin having a thermal expansion coefficient larger than that of the second mold layer and having a bending property that is more bending than the second mold layer, A mold layer; A second mold layer molded on the first mold layer using a molding resin having a thermal expansion coefficient smaller than that of the first mold layer and less bending property than the first mold layer; A third mold layer molded on the second mold layer using a molding resin having a thermal expansion coefficient smaller than that of the second mold layer and less bending property than the second mold layer; .

바람직하게는, 상기 상부칩의 상면은 인터포저의 백그라인딩 후에 이루어지는 멀티레이어 몰드층의 그라인딩에 의하여 외부로 노출되는 것을 특징으로 한다. Preferably, the top surface of the upper chip is exposed to the outside by grinding the multilayer mold layer after back grinding of the interposer.

상기한 목적을 달성하기 위한 본 발명의 칩 적층형 반도체 패키지 제조 방법은: 인터포저 위에 복수의 상부칩을 도전 가능하게 적층하는 단계와; 상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시켜 이루어지는 멀티레이어 몰드층 형성 단계와; 인터포저의 관통 실리콘 비아의 하단부가 노출되도록 인터포저의 백면을 그라인딩하는 단계와; 상기 상부칩이 적층된 상태이면서 멀티레이어 몰드층이 몰딩된 인터포저를 기판 상에 전기적 신호 교환 가능하게 부착하는 단계; 를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a chip stacked semiconductor package including: stacking a plurality of upper chips on an interposer in a conductive manner; Forming a mold layer covering the upper chip on the upper surface of the interposer, the molding compound layer having a different thermal expansion coefficient and a different bending property; Grinding the face of the interposer so that the lower end of the through silicon vias of the interposer is exposed; Attaching the interposer, in which the upper chip is laminated and the multilayer mold layer is molded, to the substrate so as to be electrically signalable; And a control unit.

본 발명의 제1구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 제1몰드층의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.The forming of the multi-layer mold layer according to the first embodiment of the present invention is characterized in that: a mold having a thermal expansion coefficient over the upper surface of the interposer and the upper chip is larger than that of the second mold layer and the bending property is bent more well than the second mold layer Molding the resin to form a first mold layer; Forming a second mold layer over the surface of the first mold layer by molding a molding resin having a thermal expansion coefficient smaller than that of the first mold layer and less bending property than the first mold layer; .

본 발명의 제2구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 제1몰드층의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계와; 상기 제2몰드층의 표면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제3몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.The forming of the multi-layer mold layer according to the second embodiment of the present invention is characterized in that: a mold having a thermal expansion coefficient over the upper surface of the interposer and the upper chip is larger than that of the second mold layer, Molding the resin to form a first mold layer; Forming a second mold layer over the surface of the first mold layer by molding a molding resin having a thermal expansion coefficient smaller than that of the first mold layer and less bending property than the first mold layer; Forming a third mold layer over the surface of the second mold layer by molding a molding resin having a thermal expansion coefficient smaller than that of the second mold layer and less bending property than the second mold layer; .

바람직하게는, 상기 인터포저의 백면을 그라인딩하는 단계 후, 상부칩의 상면이 외부로 노출되도록 상부칩의 상면에 몰딩된 멀티레이어 몰드층을 그라인딩하는 단계가 더 진행되는 것을 특징으로 한다.Preferably, the step of grinding the multilayer mold layer molded on the upper surface of the upper chip is performed so that the upper surface of the upper chip is exposed to the outside after the step of grinding the surface of the interposer.

본 발명의 제3구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와; 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.The forming of the multi-layer mold layer according to the third embodiment of the present invention is characterized in that: a mold having a thermal expansion coefficient over the upper surface of the interposer and the upper chip is larger than that of the second mold layer, Molding the resin to form a first mold layer; Grinding a first mold layer molded on an upper surface of the upper chip to expose an upper surface of the upper chip; A second mold layer is formed by molding a molding resin that has a thermal expansion coefficient smaller than that of the first mold layer and has less bending property than the first mold layer over the surface of the first mold layer on the interposer and the surface of the upper chip, ; .

본 발명의 제4구현예에 따른 상기 멀티레이어 몰드층 형성 단계는: 인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와; 상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와; 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계와; 상기 제2몰드층의 표면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제3몰드층을 형성하는 단계; 로 이루어지는 것을 특징으로 한다.
The forming of the multilayer mold layer according to the fourth embodiment of the present invention is characterized in that: a mold having a thermal expansion coefficient over the upper surface of the interposer and the upper chip is larger than that of the second mold layer and the bending property is more flexed than the second mold layer Molding the resin to form a first mold layer; Grinding a first mold layer molded on an upper surface of the upper chip to expose an upper surface of the upper chip; A second mold layer is formed by molding a molding resin that has a thermal expansion coefficient smaller than that of the first mold layer and has less bending property than the first mold layer over the surface of the first mold layer on the interposer and the surface of the upper chip, ; Forming a third mold layer over the surface of the second mold layer by molding a molding resin having a thermal expansion coefficient smaller than that of the second mold layer and less bending property than the second mold layer; .

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.Through the above-mentioned means for solving the problems, the present invention provides the following effects.

첫째, 인터포저 및 상부칩의 표면에 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 이용하여 멀티레이어 몰드층을 형성함으로써, 기판 위에 인터포저의 도전성 입출력수단를 부착하는 일종의 열 발생 공정인 리플로우 공정, 그리고 인터포저의 백면을 그라인딩하는 공정 등이 진행될 때, 멀티레이어 몰드층이 워피지 현상을 잡아주는 효과를 제공한다.First, a multilayer mold layer is formed by using a molding compound resin having different thermal expansion coefficients and bending properties on the surface of the interposer and the upper chip, thereby forming a multilayer mold layer on the surface of the interposer and the upper chip, When the process and the process of grinding the face of the interposer are carried out, the multilayer mold layer provides a warping phenomenon.

둘째, 기존에 워피지 현상을 방지하기 위한 지지플레이트를 별도로 사용하지 않고도, 멀티레이어 몰드층에서 워피지 현상을 잡아주게 되므로, 고가의 지지플레이트를 사용하는 공정을 생략할 수 있고, 그에 따라 제조 공정수 감소 및 제조 비용 감소를 도모할 수 있다.
Secondly, since a warp phenomenon is caught in the multilayer mold layer without using a separate support plate for preventing warpage phenomenon, it is possible to omit the step of using an expensive support plate, And the manufacturing cost can be reduced.

도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도,
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도,
도 3 및 도 4는 각각 본 발명의 제3 및 제4실시예에 따른 칩 적층형 반도체 패키지를 도시한 단면도,
도 5a 내지 도 5i는 종래의 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도.FIGS. 1A to 1E are cross-sectional views illustrating a process for fabricating a chip-stacked semiconductor package according to a first embodiment of the present invention,
FIGS. 2A to 2F are cross-sectional views illustrating a process for fabricating a chip-stacked semiconductor package according to a second embodiment of the present invention,
3 and 4 are sectional views showing a chip stacked semiconductor package according to third and fourth embodiments of the present invention, respectively,
5A to 5I are cross-sectional views illustrating a conventional chip stack semiconductor package manufacturing process.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1실시예First Embodiment

첨부한 도 1a 내지 도 1e는 본 발명의 제1실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도이다.1A through 1E are cross-sectional views illustrating a process for fabricating a chip stacked semiconductor package according to a first embodiment of the present invention.

먼저, 웨이퍼 상태의 인터포저(20) 위에 복수의 상부칩(30)을 도전 가능하게 부착한다.First, a plurality of upper chips 30 are conductively attached to the interposer 20 in a wafer state.

상기 인터포저(20)는 웨이퍼 크기의 실리콘을 사용하여 제작되며, 상부칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성된 구조로 구비된다.The interposer 20 is formed using silicon of a wafer size and has a structure in which a plurality of through silicon vias 22 are formed to be a conductive path between the upper chip 30 and the substrate 10. [

이때, 상기 인터포저(20)는 웨이퍼 백그라인딩을 실시하기 전 상태이므로, 관통 실리콘 비아(22)는 인터포저(20)의 상면에서 일정 깊이로 유지되어 그 하단부는 외부로 노출되지 않는 상태가 된다.Since the interposer 20 is in a state before wafer back grinding is performed, the through silicon vias 22 are maintained at a predetermined depth on the upper surface of the interposer 20, so that the lower end thereof is not exposed to the outside .

또한, 상기 인터포저(20)의 관통 실리콘 비아(22)는 파인피치를 이루는 상부칩(30)의 도전성 범프(32)와 정확하게 상하로 일대일 매칭되지 않으므로, 인터포저(20)의 상면에 재배선층(26)이 형성된다.The through silicon vias 22 of the interposer 20 are not exactly one-to-one matched with the conductive bumps 32 of the upper chip 30 forming the fine pitch. Therefore, (26) are formed.

상기 상부칩(30)은 인터포저(20)에 전기적으로 적층 부착되도록 본딩패드에 도전성 범프(32)를 갖는 구조로 구비된다.The upper chip 30 is provided with a conductive bump 32 on a bonding pad so that the upper chip 30 is electrically laminated to the interposer 20.

즉, 상기 상부칩(30)은 본딩패드에 도전성 범프(32: 예를 들어, 구리필러)를 범핑 공정에 의하여 미리 융착시킨 구조로 구비된다.That is, the upper chip 30 has a structure in which conductive bumps 32 (for example, a copper filler) are preliminarily fused to the bonding pads by a bumping process.

따라서, 복수개의 상부칩(30)을 인터포저(20)에 전기적 접속 가능하게 부착하되, 각 상부칩(30)의 도전성 범프(32)를 재배선층(26)의 패시베이션층(26-2)을 통해 노출된 재배선라인(26-1)에 통상의 리플로우 공정을 이용하여 융착시킨다.A plurality of upper chips 30 are attached to the interposer 20 so as to be electrically connectable so that the conductive bumps 32 of the upper chips 30 are connected to the passivation layer 26-2 of the re- To the rewiring line 26-1 exposed through the through-hole.

이에, 상기 인터포저(20)의 관통 실리콘 비아(22)와 상기 상부칩(30)의 도전성 범프(32)가 재배선라인(26-1)에 의하여 도전 가능하게 연결되는 상태가 되고, 결국 상부칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.The through silicon vias 22 of the interposer 20 and the conductive bumps 32 of the upper chip 30 are electrically connected by the re-wiring line 26-1, The chip 30 is electrically connected to the interposer 20 and is put in a laminated state.

또한, 상기 상부칩(30)과 인터포저(20) 사이에는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 언더필재료(34)가 충진된다.Between the upper chip 30 and the interposer 20 is filled an underfill material 34 for firmly holding each conductive bump 32 and insulating each conductive bump 32.

다음으로, 상기 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 본 발명의 제1실시예에 따른 멀티레이어 몰드층(60)을 형성하는 단계가 진행된다.Next, a step of forming the multilayer mold layer 60 according to the first embodiment of the present invention is performed on the upper surfaces of the interposer 20 and the upper chip 30. [

즉, 상기와 같이 인터포저(20) 위에 복수의 상부칩(30)을 도전 가능하게 적층한 후, 인터포저(20) 및 상부칩(30)의 표면에 걸쳐 오버 몰딩을 실시하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 오버 몰딩시킴으로써, 인터포저(20) 및 상부칩(30)의 표면에 멀티레이어 몰드층(60)이 형성된다.That is, as described above, a plurality of upper chips 30 are stacked on the interposer 20 in an electrically conductive manner, then overmolding is performed over the surfaces of the interposer 20 and the upper chip 30, The multilayer mold layer 60 is formed on the surfaces of the interposer 20 and the upper chip 30 by sequentially overmolding the molding compound resin having the modulus and the bending properties.

본 발명의 제1실시예에 따른 멀티레이어 몰드층(60)은 인터포저(20) 및 상부칩(30)의 표면에 걸쳐 1차로 오버 몰딩되는 제1몰드층(61)과, 제1몰드층(61)의 표면에 걸쳐 2차로 오버 몰딩되는 제2몰드층(62)으로 구성된다(도 1a 참조).The multilayer mold layer 60 according to the first embodiment of the present invention includes a first mold layer 61 which is first overmolded over the surfaces of the interposer 20 and the upper chip 30, And a second mold layer 62 which is secondarily overmolded over the surface of the mold 61 (see FIG. 1A).

이때, 상기 제1몰드층(61)은 열팽창계수가 제2몰드층(62)에 비하여 크고, 휨 성질(경화후 휘어지는 정도)이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저(20) 및 상부칩(30)의 표면에 오버 몰딩된다.At this time, the first mold layer 61 is formed using a molding resin having a thermal expansion coefficient larger than that of the second mold layer 62 and having a bending property (degree of bending after curing) that is bent more than the second mold layer 62 And is overmolded on the surface of the interposer 20 and the upper chip 30.

또한, 상기 제2몰드층(62)은 열팽창계수가 제1몰드층(61)에 비하여 작고, 휨 성질(경화후 휘어지는 정도)이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층(61)의 표면에 오버 몰딩된다.The second mold layer 62 is formed of a molding resin having a smaller thermal expansion coefficient than the first mold layer 61 and less bending property (degree of warping after curing) than the first mold layer 61 Is overmolded on the surface of the first mold layer (61).

이어서, 웨이퍼 상태의 인터포저(20)에 대한 백그라인딩 공정을 진행하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨다(도 1b 참조).Then, the back-grinding process for the interposer 20 in the wafer state is performed to expose the lower end of the through silicon via 22 to the outside (see FIG.

이때, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 한쪽으로 휘는 워피지(warpage) 현상이 발생하거나, 발생된 워피지 현상으로 인하여 상부칩(30)의 도전성 범프(32)가 인터포저(20)로부터 탈락될 우려가 있지만, 제1몰드층(61)에서 1차로 워피지 현상을 잡아주는 역할을 하고, 제2몰드층(62)에서 2차로 워피지 현상을 잡아주는 역할을 하게 된다.At this time, a warpage phenomenon occurs in which the interposer 20 is warped to one side due to heat generated during back grinding with respect to the interposer 20, vibration or the like, or a warpage phenomenon occurs, The conductive bump 32 of the first mold layer 30 may be detached from the interposer 20 but acts to prevent the first bump phenomenon in the first mold layer 61 and the second bump 32 in the second mold layer 62 And it plays a role of catching the warp phenomenon by the car.

보다 상세하게는, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 제1몰드층(61)이 휘어지려는 현상을 제2몰드층(62) 즉, 열팽창계수가 제1몰드층(61)에 비하여 작고, 휨 성질(경화후 휘어지는 정도)이 제1몰드층(61)에 비하여 덜 휘어지는 제2몰드층(62)에서 잡아주게 된다.More specifically, the first mold layer 61 buffers a warp phenomenon in which the interposer 20 is bent due to heat generated during back grinding with respect to the interposer 20 and vibrations, The warpage of the first mold layer 61 due to the warpage of the first mold layer 61 is smaller than that of the second mold layer 62, that is, the coefficient of thermal expansion of the first mold layer 61, ) Is caught in the second mold layer 62, which is less bent than the first mold layer 61.

따라서, 기존에 워피지 현상을 방지하기 위한 지지플레이트(WSS)를 별도로 사용하지 않고도, 제1몰드층(61)과 제2몰드층(62)을 포함하는 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)에서 워피지 현상을 잡아주게 되므로, 고가의 지지플레이트를 사용하는 공정을 생략할 수 있고, 그에 따라 제조 공정수 감소 및 제조 비용 감소를 도모할 수 있다.Therefore, it is possible to manufacture a multi-layer structure including the first mold layer 61 and the second mold layer 62 without using a separate support plate WSS for preventing the warpage phenomenon, It is possible to omit the step of using the expensive support plate, thereby reducing the number of manufacturing steps and reducing the manufacturing cost.

선택적으로, 첨부한 도 1c에서 보듯이 상기 인터포저(20)의 백면을 그라인딩하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨 후, 상부칩(30)의 상면에 몰딩된 멀티레이어 몰드층(60)을 그라인딩하는 단계를 더 진행하여, 상부칩(30)의 상면이 외부로 노출되도록 함으로써, 상부칩(30)의 전기적 작동시 발생하는 열을 외부로 방출시키는 효과를 크게 얻어 낼 수 있다.Alternatively, as shown in FIG. 1C, the backside of the interposer 20 is ground to expose the lower end of the through silicon via 22 to the outside, and then the multilayered mold layer The upper surface of the upper chip 30 is exposed to the outside so that the heat generated during the electrical operation of the upper chip 30 can be largely released to the outside .

물론, 상기 상부칩(30)의 측면 및 인터포저(20)의 상면에는 멀티레이어 몰드층(60)이 그대로 유지된다.Of course, the multilayer mold layer 60 is maintained on the side surfaces of the upper chip 30 and the upper surface of the interposer 20.

이어서, 상기 인터포저(20)의 관통 실리콘 비아(22)의 하단부에 솔더볼과 같은 도전성 입출력수단(24)을 융착시키는 단계와, 상호 적층된 인터포저(20)와 상부칩(30)이 개개 모듈 단위로 분리되도록 웨이퍼 상태인 인터포저(20)의 소잉라인을 따라 소잉공정을 진행하는 단계가 순차 진행된다(도 1d 참조).A step of fusing a conductive input and output means 24 such as a solder ball to the lower end of the through silicon via 22 of the interposer 20 and a step of inserting the interposer 20 and the upper chip 30, (See FIG. 1 (d)), and the step of advancing the sawing process along the sawing line of the interposer 20 in a wafer state is performed sequentially.

최종적으로, 상기 인터포저(20)의 관통 실리콘 비아(22)에 부착된 도전성 입출력수단(24)을 기판(10)의 상면에 노출된 전도성패턴에 융착시킨 다음, 기판(10)과 인터포저(20) 사이에 도전성 입출력수단(24)을 절연시키는 동시에 잡아줄 수 있는 언더필 재료를 충진함으로써, 여러개의 상부칩이 인터포저를 매개로 기판과 도전 가능하게 연결된 구조의 3차원 실장형 반도체 패키지가 완성된다(도 1e 참조).Finally, the conductive input / output means 24 attached to the through silicon vias 22 of the interposer 20 is fused to the conductive pattern exposed on the upper surface of the substrate 10, and then the substrate 10 and the interposer Dimensional package type semiconductor package having a structure in which a plurality of upper chips are conductively connected to a substrate via an interposer by filling an underfill material that can insulate and hold the conductive input / (See FIG. 1E).

제2실시예Second Embodiment

첨부한 도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 칩 적층형 반도체 패키지 제조 공정을 도시한 단면도이다.2A to 2F are cross-sectional views illustrating a process of fabricating a chip stacked semiconductor package according to a second embodiment of the present invention.

먼저, 상기한 제1실시예와 동일하게 웨이퍼 상태의 인터포저(20) 위에 복수의 상부칩(30)을 도전 가능하게 부착하는 단계가 진행된다.First, a plurality of upper chips 30 are electroconductively attached to the interposer 20 in a wafer state in the same manner as in the first embodiment.

이에, 상기 인터포저(20)의 관통 실리콘 비아(22)와 상기 상부칩(30)의 도전성 범프(32)가 재배선라인(26-1)에 의하여 도전 가능하게 연결되는 상태가 되고, 결국 상부칩(30)이 인터포저(20)에 대하여 전기적으로 연결되며 적층되는 상태가 된다.The through silicon vias 22 of the interposer 20 and the conductive bumps 32 of the upper chip 30 are electrically connected by the re-wiring line 26-1, The chip 30 is electrically connected to the interposer 20 and is put in a laminated state.

물론, 상기 상부칩(30)과 인터포저(20) 사이에는 각 도전성 범프(32)를 강건하게 잡아주는 동시에 각 도전성 범프(32)를 절연시키는 언더필재료(34)가 충진된다.Of course, between the upper chip 30 and the interposer 20, an underfill material 34 for filling each conductive bump 32 and for insulating each conductive bump 32 is filled.

다음으로, 상기 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)을 형성하는 단계가 진행된다.Next, a step of forming the multilayer mold layer 60 according to the second embodiment of the present invention is performed on the upper surfaces of the interposer 20 and the upper chip 30. [

즉, 서로 다른 열팽창계수 및 휨 성질을 갖는 제1몰드층(61) 및 제2몰드층(62)을 포함하는 멀티레이어 몰드층(60)이 인터포저(20) 및 상부칩(30)의 표면에 형성된다.That is, a multilayer mold layer 60 including a first mold layer 61 and a second mold layer 62 having different thermal expansion coefficients and bending properties is formed on the surface of the interposer 20 and the upper chip 30 As shown in FIG.

본 발명의 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)을 형성하기 위하여, 먼저 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 열팽창계수가 제2몰드층(62)에 비하여 크고 휨 성질이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지로 채택된 제1몰드층(61)이 몰딩된다(도 2a 참조).The first mold layer 62 and the second mold layer 62 are formed on the upper surface of the interposer 20 and the upper chip 30 in order to form the multilayer mold layer 60 according to the second embodiment of the present invention. The first mold layer 61, which is larger than the second mold layer 62 and has a greater bending property than the second mold layer 62, is molded (see FIG. 2A).

이어서, 상기 상부칩(30)의 상면에 몰딩된 제1몰드층(61)을 그라인딩하여 상부칩(30)의 상면을 노출시키는 단계가 진행된다(도 2b 참조).Next, the first mold layer 61 molded on the upper surface of the upper chip 30 is ground to expose the upper surface of the upper chip 30 (see FIG. 2B).

이렇게 제1몰드층(61)을 그라인딩하여 상부칩(30)의 상면을 노출시키는 이유는 기존의 지지플레이트(WWS)를 대신할 수 있는 제2몰드층(62)을 상부칩(30)의 상면에 형성하기 위함에 있다.The reason why the first mold layer 61 is ground to expose the upper surface of the upper chip 30 is that the second mold layer 62, which can replace the existing support plate WWS, As shown in Fig.

이때, 상기 상부칩(30)의 측면 및 인터포저(20)의 상면에는 제1몰드층(61)이그대로 몰딩된 채 유지된다.At this time, the first mold layer 61 is left as it is molded on the side surface of the upper chip 30 and the upper surface of the interposer 20.

다음으로, 상기 인터포저(20) 위의 제1몰드층(61) 표면과 상부칩(30)의 표면에 걸쳐, 열팽창계수가 제1몰드층(61)에 비하여 작고 휨 성질이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지로 채택된 제2몰드층(62)이 몰딩된다(도 2c 참조).Next, the first mold layer 61 and the upper chip 30 on the interposer 20 have a thermal expansion coefficient smaller than that of the first mold layer 61 and a bending property of the first mold layer 61, The second mold layer 62, which is adopted as a less bending molding resin, is molded (see Fig. 2C).

이어서, 웨이퍼 상태의 인터포저(20)에 대한 백그라인딩 공정을 진행하여 관통 실리콘 비아(22)의 하단부를 외부로 노출시킨다(도 2d 참조).Then, a back grinding process for the interposer 20 in the wafer state is performed to expose the lower end of the through silicon via 22 to the outside (see FIG. 2D).

이때, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 한쪽으로 휘는 워피지(warpage) 현상이 발생하거나, 발생된 워피지 현상으로 인하여 상부칩(30)의 도전성 범프(32)가 인터포저(20)로부터 탈락될 우려가 있지만, 인터포저(20) 위의 제1몰드층(61)에서 1차로 워피지 현상을 잡아주는 역할을 하고, 제1몰드층(61) 및 상부칩(30) 위의 제2몰드층(62)에서 2차로 워피지 현상을 잡아주는 역할을 하게 된다.At this time, a warpage phenomenon occurs in which the interposer 20 is warped to one side due to heat generated during back grinding with respect to the interposer 20, vibration or the like, or a warpage phenomenon occurs, The conductive bump 32 of the interposer 20 may fall off from the interposer 20 but acts to prevent the first bump phenomenon in the first mold layer 61 on the interposer 20, The second mold layer 62 on the mold layer 61 and the upper chip 30 functions to catch the warp phenomenon secondarily.

보다 상세하게는, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 상부칩(30)이 탈락되려는 현상을 제2몰드층(61) 즉, 열팽창계수가 제1몰드층(61)에 비하여 작고, 휨 성질(경화후 휘어지는 정도)이 제1몰드층(61)에 비하여 덜 휘어지는 제2몰드층(62)에서 잡아주게 된다.More specifically, the first mold layer 61 buffers a warp phenomenon in which the interposer 20 is bent due to heat generated during back grinding with respect to the interposer 20 and vibrations, That is, the thermal expansion coefficient of the first mold layer 61 is smaller than that of the first mold layer 61, and the bending property (degree of bending after curing) is less than that of the second mold layer 61 1 mold layer 61. In the second mold layer 62,

따라서, 기존에 워피지 현상을 방지하기 위한 지지플레이트(WSS)를 별도로 사용하지 않고도, 제1몰드층(61)과 제2몰드층(62)을 포함하는 본 발명의 제2실시예에 따른 멀티레이어 몰드층(60)에서 워피지 현상을 잡아주게 되므로, 고가의 지지플레이트를 사용하는 공정을 생략할 수 있고, 그에 따라 제조 공정수 감소 및 제조 비용 감소를 도모할 수 있다.Therefore, it is possible to manufacture a multi-layer structure including the first mold layer 61 and the second mold layer 62 without using a separate support plate WSS for preventing the warpage phenomenon, It is possible to omit the step of using the expensive support plate, thereby reducing the number of manufacturing steps and reducing the manufacturing cost.

이어서, 상기 인터포저(20)의 관통 실리콘 비아(22)의 하단부에 솔더볼과 같은 도전성 입출력수단(24)을 융착시키는 단계와, 상호 적층된 인터포저(20)와 상부칩(30)이 개개 모듈 단위로 분리되도록 웨이퍼 상태인 인터포저(20)의 소잉라인을 따라 소잉공정을 진행하는 단계가 순차 진행된다(도 2e 참조).A step of fusing a conductive input and output means 24 such as a solder ball to the lower end of the through silicon via 22 of the interposer 20 and a step of inserting the interposer 20 and the upper chip 30, (See Fig. 2 (e)). The process of sowing along the sawing line of the interposer 20 in a wafer state is performed sequentially.

최종적으로, 상기 인터포저(20)의 관통 실리콘 비아(22)에 부착된 도전성 입출력수단(24)을 기판(10)의 상면에 노출된 전도성패턴에 융착시킨 다음, 기판(10)과 인터포저(20) 사이에 도전성 입출력수단(24)을 절연시키는 동시에 잡아줄 수 있는 언더필 재료를 충진함으로써, 여러개의 상부칩이 인터포저를 매개로 기판과 도전 가능하게 연결된 구조의 3차원 실장형 반도체 패키지가 완성된다(도 2f 참조).Finally, the conductive input / output means 24 attached to the through silicon vias 22 of the interposer 20 is fused to the conductive pattern exposed on the upper surface of the substrate 10, and then the substrate 10 and the interposer Dimensional package type semiconductor package having a structure in which a plurality of upper chips are conductively connected to a substrate via an interposer by filling an underfill material that can insulate and hold the conductive input / (See FIG. 2F).

제3실시예Third Embodiment

첨부한 도 3은 본 발명의 제3실시예에 따른 칩 적층형 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a chip stacked semiconductor package according to a third embodiment of the present invention.

본 발명의 제3실시예는 상기한 제1실시예와 동일하게 구성되고, 단지 제2몰드층(62)의 표면에 제3몰드층(63)이 더 형성된 점에 특징이 있다.The third embodiment of the present invention is configured in the same manner as the first embodiment described above, and is characterized in that a third mold layer 63 is further formed on the surface of the second mold layer 62 only.

즉, 본 발명의 제3실시예에 따른 멀티레이어 몰드층(60)은 제1실시예와 같이 열팽창계수가 제2몰드층(62)에 비하여 크고 휨 성질이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저(20) 및 상부칩(30)의 표면에 몰딩된 제1몰드층(61) 및 열팽창계수가 제1몰드층(61)에 비하여 작고 휨 성질이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지를 이용하여 제1몰드층(61) 위에 몰딩되는 제2몰드층(62)을 포함하고, 열팽창계수가 제2몰드층(62)에 비하여 작고 휨 성질이 제2몰드층(62)에 비하여 덜 휘어지는 몰딩수지를 이용하여 제2몰드층(62) 위에 몰딩되는 제3몰드층(63)을 더 포함하는 점에 특징이 있다.That is, the multilayered mold layer 60 according to the third embodiment of the present invention has a thermal expansion coefficient larger than that of the second mold layer 62 and has a bending property that is higher than that of the second mold layer 62 The first mold layer 61 molded on the surfaces of the interposer 20 and the upper chip 30 and the first mold layer 61 having a smaller thermal expansion coefficient than the first mold layer 61 and having a bending property And a second mold layer (62) molded over the first mold layer (61) using a less flexible molding resin as compared to the layer (61), wherein the second mold layer has a coefficient of thermal expansion smaller than that of the second mold layer And a third mold layer (63) molded on the second mold layer (62) using a molding resin which is less bending than the second mold layer (62).

따라서, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 제1몰드층(61)이 휘어지려는 현상을 제2몰드층(62)에서 잡아주게 되며, 더욱이 제2몰드층(62)에 비하여 열팽창계수가 작고 휘어지려는 성질 또한 덜 휘어지는 특성을 갖는 제3몰드층(63)이 제2몰드층(62)을 보조하여 인터포저(20)의 워피지 현상 및 제1몰드층(61)이 휘어지려는 현상을 차단하는 역할을 하게 된다.Therefore, the warpage phenomenon in which the interposer 20 is bent due to heat generated during back grinding with respect to the interposer 20, vibration, etc., is buffered in the first mold layer 61, A phenomenon in which the first mold layer 61 is bent due to the influence of the sebum is retained in the second mold layer 62. Further, the thermal expansion coefficient is smaller than that of the second mold layer 62, The third mold layer 63 having the property of assisting the second mold layer 62 serves to prevent the warpage phenomenon of the interposer 20 and the phenomenon that the first mold layer 61 is bent .

제4실시예Fourth Embodiment

첨부한 도 4는 본 발명의 제4실시예에 따른 칩 적층형 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a chip stacked semiconductor package according to a fourth embodiment of the present invention.

본 발명의 제4실시예는 상기한 제2실시예와 동일하게 구성되고, 단지 제2몰드층(62)의 표면에 제3몰드층(63)이 더 형성된 점에 특징이 있다.The fourth embodiment of the present invention is configured in the same manner as the second embodiment described above, and is characterized in that a third mold layer 63 is further formed on the surface of the second mold layer 62 only.

본 발명의 제4실시예에 따른 멀티레이어 몰드층(60)은 인터포저(20) 및 상부칩(30)의 상면에 걸쳐 열팽창계수가 제2몰드층(62)에 비하여 크고 휨 성질이 제2몰드층(62)에 비하여 잘 휘어지는 몰딩수지를 채택하여 제1몰드층을 형성하는 단계와, 상기 상부칩(30)의 상면에 몰딩된 제1몰드층(61)을 그라인딩하여 상부칩(30)의 상면을 노출시키는 단계와, 상기 인터포저(20) 위의 제1몰드층(61) 표면과 상부칩(30)의 표면에 걸쳐 열팽창계수가 제1몰드층(61)에 비하여 작고 휨 성질이 제1몰드층(61)에 비하여 덜 휘어지는 몰딩수지를 채택하여 제2몰드층(62)을 형성하는 단계 후, 상기 제2몰드층(62)의 표면에 걸쳐 열팽창계수가 제2몰드층(62)에 비하여 작고 휨 성질이 제2몰드층(62)에 비하여 덜 휘어지는 몰딩수지를 채택하여 제3몰드층을 형성하는 단계를 더 진행하여 구성된다.The multilayer mold layer 60 according to the fourth embodiment of the present invention has a thermal expansion coefficient over the upper surface of the interposer 20 and the upper chip 30 larger than that of the second mold layer 62, Forming a first mold layer by using a molding resin that is bent more than the mold layer 62 and grinding the first mold layer 61 molded on the upper surface of the upper chip 30 to form the upper chip 30, A step of exposing an upper surface of the first mold layer 61 on the interposer 20 and a surface of the upper chip 30 with a thermal expansion coefficient smaller than that of the first mold layer 61 and a bending property After the step of forming the second mold layer 62 by adopting a molding resin that is less bent as compared with the first mold layer 61, a coefficient of thermal expansion across the surface of the second mold layer 62 is applied to the second mold layer 62 ) Of the second mold layer (62), and forming the third mold layer by adopting a molding resin having a smaller bending property than the second mold layer (62) .

따라서, 상기 인터포저(20)에 대한 백그라인딩 중 발생되는 열, 그리고 진동 등에 의하여 인터포저(20)가 휘어지는 워피지 현상을 제1몰드층(61)에서 완충시키고, 인터포저(20)의 워피지 영향에 의하여 상부칩(30)이 탈락되려는 현상을 제2몰드층(62)에서 잡아주게 되며, 더욱이 제2몰드층(62)에 비하여 열팽창계수가 작고 휘어지려는 성질 또한 덜 휘어지는 특성을 갖는 제3몰드층(63)이 제2몰드층(62)을 잡아주는 상태가 되므로 인터포저(20)의 워피지 영향에 의하여 상부칩(30)이 탈락되려는 현상을 보다 용이하게 방지할 수 있다.
Therefore, the warpage phenomenon in which the interposer 20 is bent due to heat generated during back grinding with respect to the interposer 20, vibration, etc., is buffered in the first mold layer 61, The second mold layer 62 has a characteristic that the thermal expansion coefficient is smaller than that of the second mold layer 62 and the property of bending is also less flexed than that of the second mold layer 62 The third mold layer 63 is in a state of holding the second mold layer 62 so that it is possible to more easily prevent the upper chip 30 from dropping due to the warpage of the interposer 20. [

10 : 기판
20 : 인터포저
22 : 관통 실리콘 비아
24 : 도전성 입출력수단
26 : 재배선층
26-1 : 재배선라인
26-2 : 패시베이션층
30 : 상부칩
32 : 도전성 범프
34 : 언더필재료
40 : 몰딩 컴파운드 수지
50 : 지지플레이트
60 : 멀티레이어 몰드층
61 : 제1몰드층
62 : 제2몰드층
63 : 제3몰드층10: substrate
20: interposer
22: Through silicon Via
24: conductive input / output means
26:
26-1: Cultivation line
26-2: Passivation layer
30: upper chip
32: conductive bump
34: underfill material
40: Molding compound resin
50: Support plate
60: Multilayer mold layer
61: first mold layer
62: second mold layer
63: third mold layer

Claims (10)

삭제delete 인터포저 위에 복수의 상부칩이 도전 가능하게 적층된 모듈을 기판에 전기적 신호 교환 가능하게 부착시킨 칩 적층형 반도체 패키지에 있어서,
상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시킨 멀티레이어 몰드층을 형성하되,
상기 멀티레이어 몰드층은:
열팽창계수가 제2몰드층에 비하여 크고, 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과;
상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시킨 다음, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐 몰딩되는 제2몰드층;
으로 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
A chip stacking type semiconductor package in which a module in which a plurality of upper chips are conductively stacked on an interposer is attached to a substrate so as to be electrically signal exchangeable,
Forming a mold layer for covering the upper chip on the upper surface of the interposer, wherein the mold layer is formed by sequentially molding molding compound resins having different thermal expansion coefficients and bending properties,
Wherein the multilayer mold layer comprises:
A first mold layer molded on the surface of the interposer and the upper chip using a molding resin having a thermal expansion coefficient larger than that of the second mold layer and having a bending property that is well bent as compared with the second mold layer;
A first mold layer molded on an upper surface of the upper chip is ground to expose an upper surface of the upper chip and then a molding resin having a thermal expansion coefficient smaller than that of the first mold layer and less bending property than the first mold layer is used A second mold layer molded over the surface of the first mold layer and the surface of the upper chip on the interposer;
Wherein the semiconductor chip is a semiconductor chip.
인터포저 위에 복수의 상부칩이 도전 가능하게 적층된 모듈을 기판에 전기적 신호 교환 가능하게 부착시킨 칩 적층형 반도체 패키지에 있어서,
상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시킨 멀티레이어 몰드층을 형성하되,
상기 멀티레이어 몰드층은:
열팽창계수가 제2몰드층에 비하여 크고, 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 이용하여 인터포저 및 상부칩의 표면에 몰딩된 제1몰드층과;
상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시킨 다음, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐 몰딩되는 제2몰드층과;
열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 이용하여 제2몰드층 위에 몰딩되는 제3몰드층;
으로 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
A chip stacking type semiconductor package in which a module in which a plurality of upper chips are conductively stacked on an interposer is attached to a substrate so as to be electrically signal exchangeable,
Forming a mold layer for covering the upper chip on the upper surface of the interposer, wherein the mold layer is formed by sequentially molding molding compound resins having different thermal expansion coefficients and bending properties,
Wherein the multilayer mold layer comprises:
A first mold layer molded on the surface of the interposer and the upper chip using a molding resin having a thermal expansion coefficient larger than that of the second mold layer and having a bending property that is well bent as compared with the second mold layer;
A first mold layer molded on an upper surface of the upper chip is ground to expose an upper surface of the upper chip and then a molding resin having a thermal expansion coefficient smaller than that of the first mold layer and less bending property than the first mold layer is used A second mold layer molded over the surface of the first mold layer and the surface of the upper chip on the interposer;
A third mold layer molded on the second mold layer using a molding resin having a thermal expansion coefficient smaller than that of the second mold layer and less bending property than the second mold layer;
Wherein the semiconductor chip is a semiconductor chip.
삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 인터포저 위에 복수의 상부칩을 도전 가능하게 적층하는 단계와;
상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시켜 이루어지는 멀티레이어 몰드층 형성 단계와;
인터포저의 관통 실리콘 비아의 하단부가 노출되도록 인터포저의 백면을 그라인딩하는 단계와;
상기 상부칩이 적층된 상태이면서 멀티레이어 몰드층이 몰딩된 인터포저를 기판 상에 전기적 신호 교환 가능하게 부착하는 단계;
를 포함하되,
상기 멀티레이어 몰드층 형성 단계는:
인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와;
상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와;
상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계;
로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지 제조 방법.
Stacking a plurality of upper chips on the interposer in a conductive manner;
Forming a mold layer covering the upper chip on the upper surface of the interposer, the molding compound layer having a different thermal expansion coefficient and a different bending property;
Grinding the face of the interposer so that the lower end of the through silicon vias of the interposer is exposed;
Attaching the interposer, in which the upper chip is laminated and the multilayer mold layer is molded, to the substrate so as to be electrically signalable;
, ≪ / RTI &
Wherein the multi-layer mold layer forming step comprises:
Forming a first mold layer on the upper surface of the interposer and the upper chip by molding a molding resin having a thermal expansion coefficient larger than that of the second mold layer and having a bending property that is more flexed than the second mold layer;
Grinding a first mold layer molded on an upper surface of the upper chip to expose an upper surface of the upper chip;
A second mold layer is formed by molding a molding resin that has a thermal expansion coefficient smaller than that of the first mold layer and has less bending property than the first mold layer over the surface of the first mold layer on the interposer and the surface of the upper chip, ;
Wherein the step of forming the semiconductor chip comprises the steps of:
인터포저 위에 복수의 상부칩을 도전 가능하게 적층하는 단계와;
상기 인터포저의 상면에 걸쳐 상부칩을 감싸는 몰드층을 형성하되, 서로 다른 열팽창계수 및 휨 성질을 갖는 몰딩 컴파운드 수지를 차례로 몰딩시켜 이루어지는 멀티레이어 몰드층 형성 단계와;
인터포저의 관통 실리콘 비아의 하단부가 노출되도록 인터포저의 백면을 그라인딩하는 단계와;
상기 상부칩이 적층된 상태이면서 멀티레이어 몰드층이 몰딩된 인터포저를 기판 상에 전기적 신호 교환 가능하게 부착하는 단계;
를 포함하되,
상기 멀티레이어 몰드층 형성 단계는:
인터포저 및 상부칩의 상면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 크고 휨 성질이 제2몰드층에 비하여 잘 휘어지는 몰딩수지를 몰딩시켜 제1몰드층을 형성하는 단계와;
상기 상부칩의 상면에 몰딩된 제1몰드층을 그라인딩하여 상부칩의 상면을 노출시키는 단계와;
상기 인터포저 위의 제1몰드층 표면과 상부칩의 표면에 걸쳐, 열팽창계수가 제1몰드층에 비하여 작고 휨 성질이 제1몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제2몰드층을 형성하는 단계;
상기 제2몰드층의 표면에 걸쳐, 열팽창계수가 제2몰드층에 비하여 작고 휨 성질이 제2몰드층에 비하여 덜 휘어지는 몰딩수지를 몰딩시켜 제3몰드층을 형성하는 단계;
로 이루어지는 것을 특징으로 하는 칩 적층형 반도체 패키지 제조 방법.Stacking a plurality of upper chips on the interposer in a conductive manner;
Forming a mold layer covering the upper chip on the upper surface of the interposer, the molding compound layer having a different thermal expansion coefficient and a different bending property;
Grinding the face of the interposer so that the lower end of the through silicon vias of the interposer is exposed;
Attaching the interposer, in which the upper chip is laminated and the multilayer mold layer is molded, to the substrate so as to be electrically signalable;
, ≪ / RTI &
Wherein the multi-layer mold layer forming step comprises:
Forming a first mold layer on the upper surface of the interposer and the upper chip by molding a molding resin having a thermal expansion coefficient larger than that of the second mold layer and having a bending property that is more flexed than the second mold layer;
Grinding a first mold layer molded on an upper surface of the upper chip to expose an upper surface of the upper chip;
A second mold layer is formed by molding a molding resin that has a thermal expansion coefficient smaller than that of the first mold layer and has less bending property than the first mold layer over the surface of the first mold layer on the interposer and the surface of the upper chip, ;
Forming a third mold layer over the surface of the second mold layer by molding a molding resin having a thermal expansion coefficient smaller than that of the second mold layer and less bending property than the second mold layer;
Wherein the step of forming the semiconductor chip comprises the steps of:
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