KR101644640B1 - 에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법 - Google Patents

에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법 Download PDF

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Abstract

에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법에서, 에피택셜 성장 공정을 평가하기 위하여 복수의 공정 평가용 기판에 각각 몰드막을 형성한다. 상기 각 공정 평가용 기판에서 개구부들 저면의 면적이 서로 다르게 되도록 상기 몰드막 상에 포토레지스트 패턴을 형성한다. 상기 공정 평가용 기판들 표면이 노출되도록 상기 몰드막을 패터닝하여 상기 공정 평가용 기판들 상에 각각 서로 다른 기판 오픈율을 갖는 평가용 패턴을 형성한다. 상기 공정 평가용 기판들에 선택적 에피택셜 공정을 수행하여 에피택셜막을 형성한다. 또한, 상기 각 공정 평가용 기판에 형성된 에피택셜막을 이용하여, 상기 기판 오픈율에 따른 에피택셜막의 특성을 조사한다. 상기 방법으로, 글로벌 로딩에 따른 에피택셜막의 특성을 정확하게 알 수 있다.

Description

에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법{Method for evaluation of an epitaxial growth process and method for forming an epitaxial layer}
본 발명은 에피택셜 성장 공정 평가 방법 및 에피택셜막 형성 방법에 관한 것이다. 보다 상세하게는, 글로벌 로딩 효과(Global loading effect)에 의한 에피택셜 성장 속도 및 에피택셜막 내의 원소의 함량을 평가하기 위한 평가 방법 및 글로벌 로딩 효과가 감소된 에피택셜막 형성 방법에 관한 것이다.
고성능의 반도체 소자를 제조하기 위한 기술 중의 하나로 선택적 에피택셜 성장 공정을 들 수 있다. 상기 선택적 에피택셜 공정은 기상 반응의 활성화에 의해 실리콘 소오스들이 실리콘의 노출 영역에 공급되어 실리콘을 포함하는 단결정막을 성장하는 것으로, 실리콘의 노출 영역의 형태에 따라 실리콘이 성장하는 양상이 달라진다. 일 예로, 기판 전면을 기준으로 선택적 에피택셜 성장이 진행되는 부위의 면적이 증감됨에 따라, 에피택셜 성장 양상이 달라지는 글로벌 로딩 효과가 발생된다. 그러므로, 반도체 소자 제조에서 요구되는 두께 및 성분을 갖는 에피택셜막을 형성하기 위해서는, 상기 글로벌 로딩 효과에 의한 에피택셜 성장 양상을 정확하게 평가하는 것이 필요하다.
본 발명의 목적은 글로벌 로딩 효과에 따른 에피택셜 성장 양상을 평가하기 위한 공정 평가 방법을 제공하는데 있다.
본 발명의 목적은 상기 평가 방법을 이용하여 에피택셜막을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 에피택셜 성장 공정 평가 방법으로, 복수의 공정 평가용 기판에 각각 몰드막을 형성한다. 상기 각 공정 평가용 기판에서 개구부들 저면의 면적이 서로 다르게 되도록 상기 몰드막 상에 포토레지스트 패턴을 형성한다. 상기 공정 평가용 기판들 표면이 노출되도록 상기 몰드막을 패터닝하여 상기 공정 평가용 기판들 상에 각각 서로 다른 기판 오픈율을 갖는 평가용 패턴을 형성한다. 상기 공정 평가용 기판들에 선택적 에피택셜 공정을 수행하여 에피택셜막을 형성한다. 또한, 상기 각 공정 평가용 기판에 형성된 에피택셜막을 이용하여, 상기 기판 오픈율에 따른 에피택셜막의 특성을 조사한다.
본 발명의 일 실시예에서, 상기 포토레지스트 패턴은 상기 각 공정 평가용 기판의 칩 영역 상에 형성되고, 상기 각 공정 평가용 기판 별로 상기 포토레지스트 패턴이 형성되는 칩 영역의 수가 다르게 되도록 할 수 있다.
본 발명의 일 실시예에서, 상기 포토레지스트 패턴을 형성하기 위하여, 회로 패턴 및 더미 패턴을 형성하기 위한 라인 및 패드를 포함하는 노광 마스크를 사용하여 각 공정 평가용 기판의 설정된 일부의 칩 영역에 위치한 포토레지스트막을 노광한다. 또한, 상기 포토레지스트막을 현상하여 포토레지스트 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 공정 평가용 기판들의 각 칩 영역에 형성되는 포토레지스트 패턴은 동일한 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 공정 평가용 기판들에서 평가용 패턴들이 형성되는 각 칩 영역들은 규칙적인 배열을 가지면서 상기 각 공정 평가용 기판 상부면 전면에 균일하게 배치될 수 있다.
본 발명의 일 실시예에서, 상기 포토레지스트 패턴은 실제 반도체 소자의 에피택셜 성장 공정을 수행하기 위한 몰드막 패턴 형성 시에 사용되는 노광 마스크를 사용하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 공정 평가용 기판들에서 각 공정 평가용 패턴들에 의한 기판 오픈율이 5 내지 30％가 되도록 할 수 있다.
본 발명의 일 실시예에서, 상기 에피택셜막의 특성은 상기 에피택셜막 내에 포함된 원소의 함량 및 상기 에피택셜막의 성장 속도 등을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 에피택셜막은 실리콘 게르마늄, 단결정 실리콘 및 탄화 실리콘으로 이루어지는 군에서 선택된 어느 하나일 수 있다.
본 발명의 일 실시예에서, 상기 각 칩 영역에 형성되는 평가용 패턴들에 포함되는 개구부들은 2 이상의 서로 다른 내부 폭을 갖는 라인 또는 홀의 형상을 갖고, 각 부위별로 밀집도가 다를 수 있다.
상기 각 칩 영역에 형성된 선폭 및 밀집도가 다른 에피택셜막을 이용하여, 기판 오픈율 및 마이크로 로딩 효과에 따른 에피택셜막의 특성을 조사할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 에피택셜막 형성 방법으로, 복수의 공정 평가용 기판에 각각 몰드막을 형성한다. 상기 각 공정 평가용 기판에서 개구부들 저면의 면적이 서로 다르게 되도록 상기 몰드막 상에 포토레지스트 패턴을 형성한다. 상기 공정 평가용 기판들 표면이 노출되도록 상기 몰드막을 패터닝하여 상기 공정 평가용 기판들 상에 각각 서로 다른 기판 오픈율을 갖는 평가용 패턴을 형성한다. 상기 공정 평가용 기판들에 선택적 에피택셜 공정을 수행하여 평가용 에피택셜막을 형성한다. 상기 각 공정 평가용 기판에서 상기 기판 오픈율에 따른 평가용 에피택셜막의 특성을 조사한다. 상기 평가용 에피택셜막의 특성을 이용하여, 에피택셜막을 형성하기에 적합한 기판 오픈율을 설정한다. 상기 설정된 기판 오픈율을 갖도록 에피택셜 성장 공정 조건들을 조절한다. 상기 조절된 에피택셜 성장 공정을 통해 최종 에피택셜막을 형성한다.
본 발명의 일 실시예에서, 상기 포토레지스트 패턴은 실제 반도체 소자의 에피택셜 성장 공정을 수행하기 위한 몰드막 패턴 형성 시에 사용되는 노광 마스크를 사용하여 형성할 수 있다.
상기 설정된 기판 오픈율을 갖도록 에피택셜 성장 공정 조건들을 조절하는 단계에서, 상기 노광 마스크에 포함되는 더미 패턴들의 면적을 조절할 수 있다.
상기 더미 패턴들은 패턴이 규칙적으로 반복되는 형상을 갖도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 기판 오픈율을 설정하기 위하여, 상기 기판 오픈율은 상기 에피택셜막의 성장 속도 변동폭이 30％이내가 되는 기판 오픈율 범위 내의 특정한 값으로 설정할 수 있다.
본 발명의 일 실시예에서, 상기 기판 오픈율을 설정하기 위하여, 상기 기판 오픈율은 상기 에피택셜막에 포함된 원소의 비율이 5％ 이내의 차이를 갖는 기판 오픈율 범위 내의 특정한 값으로 설정할 수 있다.
본 발명의 일 실시예에서, 상기 설정된 기판 오픈율을 갖도록 에피택셜 성장 공정 조건들을 조절하기 위하여, 상기 에피택셜막의 증착 공정 조건들을 변경할 수 있다.
설명한 것과 같이, 본 발명의 방법에 의하면, 글로벌 로딩 효과에 의한 에피택셜막의 성장 속도 및 막 내의 원소들의 함량 등을 정확하게 평가할 수 있다. 상기와 같이, 글로벌 로딩 효과에 따른 에피택셜막의 성장 양상을 정확하게 평가함으로써, 반도체 소자에서 요구하는 특성을 갖는 에피택셜막을 형성할 수 있다. 또한, 에피택셜막 성장 시에 글로벌 로딩 효과에 의한 영향성을 최소화하여, 기판 전 영역에서 균일한 특성을 갖는 반도체 소자를 형성할 수 있다.
도 1은 글로벌 로딩 효과에 따른 에피택셜 성장 공정의 평가 방법을 나타내는 흐름도이다.
도 2a 내지 도 2f는 평가용 기판들을 이용하여 에피택셜 성장 공정을 평가하는 방법을 나타내는 단면도이다.
도 3은 포토레지스트 패턴을 형성하기 위한 노광 장치이다.
도 4a 내지 도 4e는 각 평가용 기판들에서 포토레지스트 패턴이 형성되는 칩 영역을 나타내는 평면도이다.
도 5는 에피택셜막 성장 공정을 최적화시켜 에피택셜막을 형성하는 방법을 설명하는 흐름도이다.
도 6a 내지 도 6c는 더미 패턴에 의해 제1 오픈율을 조절하는 방법을 설명하기 위한 평면도이다.
도 7은 에피택셜막 성장 공정을 최적화시켜 에피택셜막을 형성하는 다른 방법을 설명하는 흐름도이다.
도 8은 글로벌 로딩 효과 및 마이크로 로딩 효과를 동시에 평가하는 에피택셜 성장 공정의 평가 방법을 나타내는 흐름도이다.
도 9는 PMOS 트랜지스터를 나타내는 단면도이다.
도 10 내지 도 12는 도 9에 도시된 PMOS 트랜지스터의 제조 방법을 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 글로벌 로딩 효과에 따른 에피택셜 성장 공정의 평가 방법을 나타내는 흐름도이다. 도 2a 내지 도 2f는 평가용 기판들을 이용하여 에피택셜 성장 공정을 평가하는 방법을 나타내는 단면도이다.
도 1 및 도 2a 내지 도 2f를 참조하여, 글로벌 로딩 효과에 의한 에피택셜 성장 공정을 평가하는 방법을 설명한다. 상기 에피택셜 성장 공정은 실제 반도체 소자 제조 시에 사용되는 에피택셜 성장 공정일 수 있다. 편의상, 하나의 평가용 기판 내에는 최대 81개의 칩이 형성되는 것으로 설명하며, 노광 공정 시에 1회의 샷(shot)을 통해 1개의 칩이 형성되는 것으로 설명한다. 그러나, 반도체 소자에 따라 기판 내에 형성되는 최대 칩의 개수는 달라질 수 있으며, 노광 공정 시에 1회의 샷을 통해 형성되는 칩의 개수도 달라질 수 있다. 이하에서는, 1회의 샷을 통해 형성되는 영역을 하나의 칩 영역이라 하면서 설명한다.
도 1 및 도 2a를 참조하면, 복수개의 동일한 공정 평가용 기판(100)을 준비한다.(S10) 상기 평가용 기판들(100)은 상부 표면이 단결정 실리콘으로 이루어진 기판이다. 상기 평가용 기판들(100)은 SOI 기판, 단결정 실리콘 기판을 포함할 수 있다. 본 실시예에서는 5개의 평가용 기판을 준비하는 것으로 설명한다. 그러나, 상기 평가용 기판(100)의 수는 증감될 수 있다.
도 1 및 2b를 참조하면, 각 평가용 기판들(100)에 대해 몰드막(102)을 형성한다.(S12) 상기 몰드막(102)은 형성하고자 하는 에피택셜막의 높이보다 더 두껍게 형성하는 것이 바람직하다. 상기 몰드막(102)은 절연 물질로 형성되는 것이 바람직하다. 또한, 상기 몰드막(102)은 서로 다른 물질이 2층 이상 적층될 수 있다. 본 실시예에서, 상기 몰드막(102)은 패드 산화막(102a) 및 실리콘 질화막(102b)이 적층된다.
구체적으로, 상기 평가용 기판들(100)에 패드 산화막(102a)을 형성한다. 상기 패드 산화막(102a)은 상기 평가용 기판(100)과 상부에 형성되는 실리콘 질화막(102b) 간의 스트레스를 완화하기 위하여 제공된다. 상기 패드 산화막(102a)이 10Å보다 얇으면, 막들 간의 스트레스 완화 효과가 감소되며, 150Å보다 두꺼우면 후속에 패드 산화막(102a)의 제거가 용이하지 않다. 그러므로, 상기 패드 산화막(102a)은 10 내지 150Å의 두께를 가질 수 있으며, 보다 바람직하게는 80 내지 100Å의 두께를 갖는다. 상기 패드 산화막(102a) 상에는 실리콘 질화막(102b)을 형성한다. 일 예로, 상기 실리콘 질화막(102b)은 500 내지 1000Å의 두께를 가질 수 있다. 이 후, 상기 실리콘 질화막(102b) 상에 포토레지스트막(도시안함)을 코팅한다.
도 1 및 2c를 참조하면, 상기 포토레지스트막에 대해 각각 사진 공정을 수행하여, 평가용 패턴들을 형성하기 위한 식각 마스크로 사용되는 포토레지스트 패턴(104)을 형성한다. 상기 각 평가용 기판들(100)에 형성되는 포토레지스트 패턴(104)은 개구부들 저면의 면적의 합이 서로 다르게 되도록 하여야 한다. 즉, 각 평가용 기판들의 일부 또는 전체 영역에 상기 포토레지스트 패턴을 형성한다.(S14)
본 실시예에서는, 상기 포토레지스트 패턴(104)을 형성하기 위한 사진 공정에서, 실제 반도체 소자 제조에 사용하는 에피택셜 성장 공정 시에 사용되는 노광 마스크를 사용할 수 있다. 즉, 별도의 에피택셜 성장 공정을 평가하기 위한 테스트용 노광 마스크를 제작할 필요는 없다. 또한, 실제로 사용되는 노광 공정 조건을 통해 포토레지스트 패턴(104)을 형성할 수 있다.
상기 노광 마스크를 통해 형성되는 포토레지스트 패턴들(104)은 모두 동일한 사이즈의 개구부들을 포함할 수도 있다. 그러나, 도시된 것과 같이, 상기 노광 마스크를 통해 형성되는 포토레지스트 패턴들(104)은 각 영역별로 서로 다른 사이즈 및 밀집도를 갖는 개구부들이 혼재되어 있을 수도 있다. 또한, 상기 개구부들은 홀의 형상 또는 라인 형상을 가질 수 있다.
이 때, 상기 각 평가용 기판들(100)에 서로 다른 평가용 패턴을 형성하기 위하여, 각 평가용 기판들(100)들 전면의 모든 칩 영역(101)에 포토레지스트 패턴(104)을 형성하는 것이 아니라 상기 칩 영역들(101) 중 일부 영역을 규칙적으로 건너뛰면서 일부 칩 영역(101)에 대해 상기 포토레지스트 패턴들(104)을 형성한다. 즉, 상기 각 평가용 기판들(100)에서 상기 포토레지스트 패턴(104)이 형성되는 칩 영역(101)의 개수는 상기 각 평가용 기판(100)별로 서로 다르다. 각 칩 영역(101)들 중에서 포토레지스트 패턴들(104)이 형성되는 칩 영역들(101)은 전체적으로 모자이크 형상을 갖게 되도록 한다.
이하에서는 제1 내지 제5 평가용 기판(100a~100e)에 각각 포토레지스트 패턴(104)을 형성하는 방법에 대해 보다 구체적으로 설명한다. 그러나, 이하에서 설명하는 포토레지스트 패턴 형성 방법은 예시적인 것에 불과하며, 각 평가용 기판들에서 포토레지스트 패턴(104)이 형성되는 칩 영역(101)의 개수는 이하에서 설명하는 것과 달라질 수 있다.
도 3은 포토레지스트 패턴을 형성하기 위한 노광 장치이다. 도 4a 내지 도 4e는 제1 내지 제5 평가용 기판들에서 포토레지스트 패턴이 형성되는 칩 영역을 나타내는 평면도이다.
도 3의 노광 장치는 조명 광학계(10), 투영 광학계(16), 레티클 스테이지(12), 노광 마스크(14), 기판 스테이지(18)를 포함한다. 각 평가용 기판들(W)에는 동일한 노광 마스크(14)를 사용한 노광 공정을 통해 상기 포토레지스트 패턴들(도 2c, 104)이 형성된다. 다만, 각 평가용 기판들(W) 별로 실질적으로 노광 공정이 수행되는 칩 영역의 수만 달라진다.
도 3 및 도 4a를 참조하면, 제1 평가용 기판(100a)에, 상기 노광 마스크(14)를 이용하여 81개의 칩 영역(101) 전부에 대해 노광 공정을 수행한다. 이로써, 제1 평가용 기판(100a) 상부면 면적의 100％에 해당하는 모든 칩 영역(101)에 포토레지스트 패턴(104)을 형성한다.
도 3 및 도 4b를 참조하면, 제2 평가용 기판(100b)에, 상기 노광 마스크(14)를 이용하여 81개의 칩 영역(101)에서 1개의 칩 영역씩 건너뛰면서 노광 공정을 수행한다. 즉, 상기 81개의 칩 영역(101) 중 빗금 표시된 41개의 칩 영역(101a)에 대해 노광 공정을 수행한다. 이로써, 제2 평가용 기판(100b) 상부면 면적의 50.6％에 해당하는 칩 영역에 포토레지스트 패턴(104)을 형성한다.
도 3 및 도 4c를 참조하면, 제3 평가용 기판(100c)에, 상기 노광 마스크(14)를 이용하여 81개의 칩 영역(101)에서 각 칩 영역(101)의 한 행들을 번갈아 건너뛰면서 노광 공정을 수행한다. 그리고, 노광 공정이 수행되는 칩 영역(101)의 행들에 대해서도 이웃하는 1개의 칩 영역(101)을 건너뛰면서 노광 공정을 수행한다. 즉, 상기 81개의 칩 영역(101) 중 빗금 표시된 18개의 칩 영역(101a)에 대해 노광 공정을 수행한다. 이로써, 제3 평가용 기판(100c) 상부면 면적의 22％에 해당하는 칩 영역에 포토레지스트 패턴(104)을 형성한다.
도 3 및 도 4d를 참조하면, 제4 평가용 기판(100d)에, 상기 노광 마스크(14)를 이용하여 81개의 칩 영역(101)에서 각 칩 영역(101)의 2행씩을 건너뛰면서 노광 공정을 수행한다. 그리고, 노광이 수행되는 칩 영역(101)의 행들에 대해서도 이웃하는 2개의 칩 영역(101)을 건너뛰면서 노광 공정을 수행한다. 즉, 상기 81개의 칩 영역(101) 중 빗금친 9개의 칩 영역(101a)에 대해 노광 공정을 수행한다. 이로써, 제4 평가용 기판(100d) 상부면 면적의 11％에 해당하는 칩 영역에 포토레지스트 패턴(104)을 형성한다.
도 3 및 도 4e를 참조하면, 제5 평가용 기판(100e)에, 상기 노광 마스크(14)를 이용하여 81개의 칩 영역(101)에서 각 칩 영역(101)의 2행씩을 건너뛰면서 노광 공정을 수행한다. 그리고, 노광이 수행되는 칩 영역의 행들에 대해서도 이웃하는 5개의 칩 영역(101)을 건너뛰면서 노광 공정을 수행한다. 즉, 상기 81개의 칩 영역 중 5개의 칩 영역에 대해 노광 공정을 수행한다. 이로써, 제5 평가용 기판(100e) 상부면 면적의 6.2％에 해당하는 칩영역에 포토레지스트 패턴(104)을 형성한다.
다시, 도 1 및 도 2d를 참조하면, 상기 제1 내지 제5 평가용 기판들(100a~100e)에 형성된 포토레지스트 패턴(104)을 식각 마스크로 이용하여 상기 평가용 기판들(100)들 표면이 노출되도록 상기 몰드막(102)을 식각한다. 이로써, 상기 몰드막(102)은 개구부들을 포함하는 평가용 패턴(106)이 된다.
이 때, 상기 제1 평가용 기판(100a)에는 상기 81개의 칩 영역(101) 전체에서 평가용 패턴들(106)이 형성된다. 반면에, 상기 제2 평가용 기판(100b)에는 전체 칩 영역의 50.6％에서 평가용 패턴들(106)이 형성되고, 상기 제3 평가용 기판(100c)에는 전체 칩 영역의 22％에서 평가용 패턴들(106)이 형성되고, 제4 평가용 기판(100d)에는 전체 칩 영역의 11％에서 평가용 패턴들(106)이 형성되고, 상기 제5 평가용 기판(100e)에는 전체 칩 영역의 6.2％에서 평가용 패턴들(106)이 형성된다.
상기 평가용 패턴들(106)에 포함된 개구부들의 저면에는 상기 평가용 기판들(100)의 상부 표면이 노출된다. 상기 제1 내지 제 5 평가용 기판(100a~100e)에서 하나의 칩 영역(101)에 형성되어 있는 평가용 패턴들(106)은 동일한 형상을 갖는다. 그러므로, 하나의 칩 영역(101) 내에서의 상기 평가용 패턴들(106)의 기판의 오픈율은 모두 동일하다. 그러나, 상기 제1 내지 제5 평가용 기판(100)에서 각각 평가용 패턴들(106)이 형성되어 있는 칩 영역(101)의 개수가 서로 다르기 때문에, 상기 각 평가용 기판들(100) 상부면 전체를 기준으로 할 때 상기 평가용 패턴들(106)에 의한 기판의 오픈율은 서로 다르다.
구체적으로, 각 평가용 기판들(104)의 상부면을 기준으로 한 기판 오픈율(이하, 제1 오픈율)은 칩 영역에서의 평가용 패턴 형성 비율×하나의 칩 내에서의 평가용 패턴의 기판 오픈율(이하, 제2 오픈율)이 된다. 상기 제2 오픈율은 상기 하나의 칩 영역(101)의 면적을 1라 할 때, 하나의 칩 영역(101) 내에서의 각각의 평가용 패턴들(106)에 의해 노출되는 각 평가용 기판의 면적을 의미한다. 즉, 상기 제2 오픈율은 상기 평가용 패턴들(106)을 형성하기 위한 노광 마스크에서의 개구부가 형성되는 부위의 면적에 따라 달라진다.
예를들어, 각 노광 마스크의 제2 오픈율이 0.3, 0.2 및 0.1인 경우에 대하여, 각 평가용 기판들에서 제1 오픈율을 계산할 수 있다.
제2 오픈율이 0.3인 경우, 각 평가용 기판에서의 제1 오픈율은 다음과 같다.
Figure 112010047297655-pat00001
제2 오픈율이 0.2인 경우, 각 평가용 기판에서의 제1 오픈율은 다음과 같다.
Figure 112010047297655-pat00002
제2 오픈율이 0.1인 경우, 각 평가용 기판에서의 제1 오픈율은 다음과 같다.
Figure 112010047297655-pat00003
상기 설명한 방법을 통해, 제1 내지 제5 평가용 기판(100a~100e)에는 상기 제1 오픈율이 다른 평가용 패턴들이 각각 형성된다.
상기 제1 내지 제5 평가용 기판(100a~100e)의 제1 오픈율이 30％이상이거나 또는 상기 제1 오픈율이 5％ 이하인 경우 정확하게 글로벌 로딩 효과 측정하는 것이 어렵다. 때문에, 상기 제1 내지 제5 평가용 기판(100a~100e)의 제1 오픈율은 5 내지 30％ 범위 내에 있는 것이 바람직하다.
상기 제1 오픈율은 상기 제1 내지 제5 평가용 기판(100a~100e)에 포토레지스트 패턴(104)이 형성되는 칩 영역(101)의 개수를 조절하여 변경할 수 있다. 또한, 상기 제2 오픈율에 따라, 기판 전면에 대한 제1 오픈율이 달라질 수 있다. 상기 제2 오픈율이 0.05보다 작으면, 각 평가용 기판들(100)에서 검사할 수 있는 제1 오픈율의 범위가 매우 작아진다. 반면에, 상기 제2 오픈율이 0.5보다 크면, 각 평가용 기판들(100)에서 검사할 수 있는 제1 오픈율의 범위가 너무 커지게 되어 정확한 검사가 어렵다. 그러므로, 본 실시예의 방법으로 평가하기에 적합한 제2 오픈율은 0.05 내지 0.5일 수 있다.
이와같이, 상기 제1 내지 제5 평가용 기판(100a~100e)에 형성된 각 평가용 패턴들(106)은 각 평가용 기판 상부면 전체를 기준으로 서로 밀집된 정도가 다르다. 상기 제1 오픈율의 차이에 따라 발생하는 공정 특성의 차이를 글로벌 로딩 효과라 한다. 그러므로, 이 후의 공정들을 통해 상기 제1 내지 제5 평가용 기판(100a~100e)에 형성되는 에피택셜막을 이용하여 글로벌 로딩 효과에 따른 에피택셜 성장 특성 차이를 용이하게 알 수 있다.
상기 제1 내지 제5 평가용 기판(100a~100e)을 전세정한다. 상기 전세정 공정을 통해 상기 평가용 패턴(106)의 개구부 저면에 형성된 자연 산화막들 및 파티클 등을 제거할 수 있다.
도 2f를 참조하면, 상기 제1 내지 제5 평가용 기판(100a~100e)에 동일한 증착 조건으로 선택적 에피택셜 성장 공정을 수행함으로써, 에피택셜막(108)을 형성한다.(S18) 상기 에피택셜막(108)은 실리콘, 실리콘 게르마늄, 탄화 실리콘 등을 들 수 있다.
상기 에피택셜막(108)은 상압 기상 증착법(AP CVD), 저압 화학 기상 증착법(LPCVD), 분자선 증착법(Molecular Beam Epitaxy, MBE) 또는 초고진공 화학 기상 증착법(UHV CVD)에 의해 수행할 수 있다. 상기 각 증착법에 따라, 공정 온도 및 압력 조건이 달라진다.
일 예로, 상기 에피택셜막이 실리콘 게르마늄인 경우, 상기 증착 시의 소오스 가스로 SiH4, GeH4를 사용할 수 있으며, HCl, H2 및 B2H6 가스로 이루어지는 군에서 적어도 하나의 가스를 사용할 수 있다. 또한, 500 내지 800℃의 온도로 증착 공정을 수행할 수 있다.
상기 제1 내지 제5 평가용 기판(100a~100e)은 평가용 패턴들(106)에 의해 노출되는 제1 오픈율이 서로 다르다. 그러므로, 동일한 조건으로 선택적 에피택셜 성장 공정을 수행하더라도 서로 다른 특성의 에피택셜막(108)이 형성될 수 있다.
상기 제1 내지 제5 평가용 기판(100a~100e)에 형성된 에피택셜막(108)에 대해서 각각 특성을 평가한다. 일 예로, 상기 에피택셜막(108)의 성장 속도 및 에피택셜막(108) 내에 포함된 원소들의 함량등을 평가한다.
즉, 상기 제1 내지 제5 평가용 기판(100a~100e)에 형성된 에피택셜막(108)의 두께를 측정함으로써, 제1 오픈율에 따른 에피택셜막(108)의 성장 속도를 평가할 수 있다. 예를들어, 제1 오픈율이 높은 경우에는 에피택셜막(108)의 성장 속도가 상대적으로 느려지게 된다.
또한, 상기 제1 내지 제5 평가용 기판(100a~100e)에 형성된 에피택셜막(108)에 대해 성분 분석을 실시한다. 제1 오픈율에 따라 형성되는 에피택셜막(108)에 포함된 원소들의 함량이 서로 다를 수 있다. 예를들어, 상기 에피택셜막(108)이 실리콘 게르마늄인 경우, 상기 제1 내지 제5 평가용 기판(100a~100e)의 각 에피택셜막(108) 내에 포함되는 게르마늄의 농도가 서로 다를 수 있다. 그러므로, 상기 성분 분석에 의해 제1 오픈율과 상기 실리콘 게르마늄 내의 게르마늄 농도의 관계를 알아낼 수 있다. 다른 예로, 상기 에피택셜막(108)이 탄화 실리콘인 경우, 상기 제1 내지 제5 평가용 기판(100a~100e)의 각 에피택셜막(108) 내에 포함되는 탄소의 농도가 서로 다를 수 있다. 그러므로, 상기 성분 분석에 의해 제1 오픈율과 탄화 실리콘 내의 탄소 농도의 관계를 알아낼 수 있다.
상기 설명한 것과 같이, 별도의 테스트용 노광 마스크의 제작 없이 반도체 제조 공정에서 실제 사용하는 노광 마스크를 이용하여, 공정 평가용 기판들 각각에 다양한 기판 오픈율을 갖는 공정 평가용 패턴들을 형성할 수 있다. 그러므로, 선택적 에피택셜 공정 시에 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화를 보다 정확하게 알아낼 수 있다. 또한, 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화를 평가하는데 있어서 소요되는 비용이 감소된다.
이하에서는, 도 2f, 도 4a 내지 도 4e, 도 5, 도 6a 내지 도 6c를 참고하여, 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화 결과를 이용하여 에피택셜막 성장 공정을 최적화시켜 에피택셜막을 형성하는 방법을 설명한다.
도 5는 에피택셜막 성장 공정을 최적화시켜 에피택셜막을 형성하는 방법을 설명하는 흐름도이다. 도 6a 내지 도 6c는 더미 패턴에 의해 제1 오픈율을 조절하는 방법을 설명하기 위한 평면도이다.
먼저, 상기 도 1을 참조로 설명한 것과 동일한 공정을 수행하여, 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화 결과를 수득한다.(S30)
이하에서는, 상기 설명한 제1 내지 제5 평가용 기판(100a~100e)을 사용하고, 상기 각 칩 내에 형성되는 특성 평가용 패턴(106)은 제2 오픈율이 0.3인 것으로 설명한다. 이 경우, 상기 제1 내지 제5 평가용 기판(100a~100e)에서 각각 제1 오픈율이 30％, 15.18％, 6.6％, 3.3％ 및 1.86％인 경우에 대해 에피택셜막(108)의 특성 변화를 수득한다.
상기 제1 오픈율에 따라 에피택셜막(108)의 특성이 크게 차이가 나는 경우에는, 공정 중에 상기 제1 오픈율이 미세하게 변화되더라도 에피택셜막(108)의 특성이 크게 달라지기 때문에 공정 불량이 발생되기 쉽다. 때문에, 상기 제1 오픈율이 다소 변동되더라도 기판에서 성장된 에피택셜막(108)의 특성이 크게 차이가 나지 않는 것이 바람직하다.
그러므로, 상기 제1 내지 제5 평가용 기판(100a~100e)에서 각각 수득된 에피택셜막(108)의 특성을 참고하여, 실제 반도체 소자를 제조할 때 에피택셜 성장 공정에서 사용되기에 적합한 제1 오픈율을 결정하여야 한다.(S32) 즉, 상기 제1 내지 제5 평가용 기판(100a~100e)에서 에피택셜막(108)의 특성 차이가 크게 나지 않는 제1 오픈율 구간을 찾아낼 수 있으며, 상기 구간 내의 특정한 값을 최적의 제1 오픈율로 결정할 수 있다.
구체적으로, 상기 제1 오픈율을 설정하는 단계에서, 상기 제1 오픈율은 에피택셜막(108)의 성장 속도 변동폭이 30％이내가 되는 제1 오픈율 범위 내의 특정한 값으로 설정할 수 있다. 또한, 상기 제1 오픈율은 에피택셜막(108)에 포함된 원소의 비율이 5％ 이내의 차이를 갖는 제1 오픈율 범위 내의 특정한 값으로 설정할 수 있다.
예를들어, 상기 제1 내지 제5 평가용 기판(100a~100e)들 중에서, 제2, 제3 및 제4 평가용 기판(100b~100d)에 형성된 에피택셜막(108)의 특성 차이가 거의 없다면, 상기 제1 오픈율이 3.3％ 내지 15.18％ 범위일 경우에 안정된 특성을 갖는 에피택셜막(108)이 수득됨을 알 수 있다. 그러므로, 실제 반도체 제조 공정에서 에피택셜막(108)을 형성할 때 제1 오픈율이 3.3％ 내지 15.18％ 범위 내의 값이 되도록 할 수 있다.
상기 결정된 제1 오픈율을 갖도록 상기 에피택셜 성장 공정을 변경한다. (S34) 즉, 도 4a에서와 같이 전체 칩 영역에서 에피택셜 성장 공정을 수행할 때, 기판은 상기 결정된 제1 오픈율을 가져야 한다.
예를들어, 상기 제1 오픈율을 변경하기 위하여 반도체 제조 공정 시에 상기 에피택셜막(108)을 형성하기 위한 기판 내에서 몰드막 패턴의 개구부 저면의 면적의 합을 조절할 수 있다. 상기 몰드막 패턴의 개구부는 실제 반도체 소자의 회로 패턴이 형성되는 개구부 및 실제 반도체 소자의 회로 패턴이 형성되지 않는 더미 영역에 형성되는 개구부를 포함한다. 상기 더미 영역에 형성되는 개구부는 더미 패턴을 형성하기 위한 것이다. 즉, 실제 반도체 소자의 회로 패턴에 해당되지 않는 더미 영역에 더미 패턴들의 면적을 조절함으로써, 상기 제1 오픈율이 상기 범위 내에 있도록 할 수 있다. 상기 더미 패턴은 패턴들이 규칙적으로 반복되는 형상을 갖도록 형성될 수 있다.
구체적으로, 에피택셜 공정 평가를 위해 칩 영역에 위치하는 기판의 회로 영역 및 더미 영역에 에피택셜 성장 공정을 수행하여 도 6a에 도시된 것과 같은 회로 패턴들(108a) 및 더미 패턴들(108b)을 포함하는 에피택셜막(108)을 형성할 수 있다. 또한, 상기 에피택셜 공정 평가를 통해 글로벌 로딩 효과를 억제할 수 있도록 하기 위한 최적의 제1 오픈율을 찾아낼 수 있다.
그런데, 상기 공정 평가에서 수득된 제1 오픈율을 갖도록 하기 위하여, 상기 에피택셜 성장 공정에서의 상기 제1 오픈율이 증가되어야 할 수 있다. 이 경우, 도 6b에 도시된 것과 같이, 상기 회로 영역에 형성된 회로 패턴들(108a)은 동일한 레이아웃을 갖도록 하고, 상기 더미 영역에 형성된 더미 패턴(108c)의 넓이를 증가시킬 수 있다. 따라서, 전체 칩 영역에서 에피택셜 성장 공정을 수행할 때, 상기 기판은 상기 공정 평가를 통해 결정된 제1 오픈율을 가질 수 있다.
이와는 달리, 상기 공정 평가에서 수득된 제1 오픈율을 갖도록 하기 위하여, 상기 에피택셜 성장 공정에서의 상기 제1 오픈율이 감소되어야 할 수 있다. 이 경우, 도 6c에 도시된 것과 같이, 상기 회로 영역에 형성된 회로 패턴들(108a)은 동일한 레이아웃을 갖도록 하고, 상기 더미 영역에 형성된 더미 패턴(108d)의 넓이를 감소시킬 수 있다. 따라서, 전체 칩 영역에서 에피택셜 성장 공정을 수행할 때, 상기 기판은 상기 공정 평가를 통해 결정된 제1 오픈율을 가질 수 있다.
상기 결정된 제1 오픈율을 가질 수 있도록, 변경된 에피택셜 성장 공정을 이용하여 에피택셜막을 형성한다.(S36)
이와같이, 글로벌 로딩 효과에 따른 에피택셜막의 특성 변화를 통해 글로벌 로딩 효과가 최소화되는 조건으로 에피택셜막 성장 공정을 최적화시킬 수 있다. 특히, 실질적인 에피택셜막의 증착 공정 조건을 변경시키지 않고, 실제의 회로 패턴의 형상을 변경하지 않고도 글로벌 로딩 효과를 감소시킬 수 있는 장점이 있다. 또한, 상기 최적화된 에피택셜 성장 공정을 통해, 균일한 특성을 갖는 에피택셜막을 형성할 수 있다.
이하에서는, 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화 결과를 이용하여 에피택셜막 형성 공정을 최적화시켜 에피택셜막을 형성하는 다른 방법을 설명한다.
도 7은 에피택셜막 성장 공정을 최적화시켜 에피택셜막을 형성하는 다른 방법을 설명하는 흐름도이다.
먼저, 상기 도 1을 참조로 설명한 것과 동일한 공정을 수행하여, 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화 결과를 수득한다.(S40) 일 예로, 제1 오픈율이 30％, 15.18％, 6.6％, 3.3％ 및 1.86％인 제1 내지 제5 평가용 기판(100a~100e)에서 에피택셜막(108)의 특성 변화를 수득한다.
평가 결과, 상기 제1 내지 제5 평가용 기판(100a~100e)에서 성장된 에피택셜막(108)의 특성이 크게 차이가 나는 경우에는 상기 평가 시에 적용한 에피택셜 성장 공정 조건을 실제 공정에 그대로 적용하기가 어렵다. 특히, 상기 제1 내지 제5 평가용 기판(100a~100e) 각각에서 에피택셜막(108)의 특성 차이가 모두 크게 나는 경우에는 상기 평가 시 적용한 에피택셜 공정 조건에서 적합한 제1 오픈율 범위를 찾아낼 수 없다.
그러므로, 상기 평가 결과에 의해 최적화된 제1 오픈율 범위가 존재하는지 여부를 판단한다.(S42)
상기 최적화된 제1 오픈율 범위가 존재하지 않는다면, 상기 제1 오픈율을 변경하는 것만으로 원하는 특성을 갖는 에피택셜막(108)을 형성하기가 어렵다. 따라서, 기존의 평가 시에 적용한 에피택셜막 증착 공정 조건을 변경하여 각각의 평가용 기판들에 에피택셜막을 형성한다.(S44) 예를들어, 상기 에피택셜 증착 공정 시의 증착 온도, 챔버 압력, 소오스 가스 유량, 소오스 가스의 종류 등의 실질적인 에피택셜 증착 공정 조건들 중 적어도 하나를 변경할 수 있다.
상기 변경된 조건으로 도 2a 내지 도 2f를 참조로 설명한 것과 동일한 방법으로 제6 내지 제10 평가용 기판들에 각각 에피택셜 성장 공정을 수행한다. 또한, 각 평가용 기판들에서 글로벌 로딩 효과에 의한 에피택셜막의 특성을 다시 평가한다.(S40)
상기 재평가 시에 적용한 에피택셜막 증착 공정 조건에서 적합한 제1 오픈율 범위를 찾아낼 수 있는지를 확인한다.(S42) 그리고, 상기 제6 내지 제10 평가용 기판에서 성장된 에피택셜막의 특성을 참고하여, 실제 에피택셜 성장 공정에서 사용되기에 적합한 제1 오픈율을 결정한다.(S46) 즉, 상기 제6 내지 제10 평가용 기판에서 에피택셜막(108)의 특성 차이가 크게 나지 않는 제1 오픈율 구간을 찾아낼 수 있으며, 상기 구간 내의 특정한 값을 제1 오픈율로 결정할 수 있다.
만약, 상기 제6 내지 제10 평가용 기판에서 성장된 에피택셜막(108)의 특성이 크게 차이가 나서 적절한 제1 오픈율 구간을 찾을 수 없는 경우에는 상기 에피택셜 성장 공정 조건을 재변경, 재평가, 제1 오픈율 결정 과정을 다시 수행할 수 있다. 또한, 상기 과정은 제1 오픈율을 결정할 수 있는 에피택셜막 증착 공정 조건을 찾을 때까지 반복 수행할 수 있다.
이후, 실제 반도체 제조 공정에서 에피택셜막을 형성하는 공정을 상기 제1 오픈율이 결정되는 에피택셜 성장 공정 조건으로 변경할 수 있다.(S48) 즉, 에피택셜 성장 공정 시에 최적화된 제1 오픈율을 가질 수 있는 에피택셜막 증착 공정 조건을 사용한다. 또한, 결정된 제1 오픈율을 가질 수 있도록 더미 패턴들의 면적을 조절할 수 있다.
상기 결정된 제1 오픈율을 가질 수 있도록, 변경된 에피택셜 성장 공정을 이용하여 에피택셜막을 형성한다.(S50)
상기 방법에 의하면, 글로벌 로딩 효과가 최소화되는 에피택셜 증착 공정 조건 및 오픈율을 수득할 수 있다. 또한, 이를 이용하여 균일한 특성을 갖는 에피택셜막을 형성할 수 있다.
실시예 2
도 8은 글로벌 로딩 효과 및 마이크로 로딩 효과를 동시에 평가하는 에피택셜 성장 공정의 평가 방법을 나타내는 흐름도이다.
본 실시예에서는 실제 반도체 소자 제조 시에 사용되는 에피택셜 성장 공정의 글로벌 로딩 효과 및 서로 다른 기판 오픈율을 갖는 조건 내에서의 마이크로 로딩 효과를 평가하는 방법을 설명한다. 편의상, 하나의 기판 내에는 81개의 칩이 형성되는 것으로 설명하며, 노광 공정 시에 1회의 샷(shot)을 통해 1개의 칩이 형성되는 것으로 설명한다. 그러나, 반도체 소자에 따라 기판 내에 형성되는 칩의 개수는 달라질 수 있으며, 노광 공정 시에 1회의 샷을 통해 형성되는 칩의 개수도 달라질 수 있다.
상기 글로벌 로딩 효과를 평가하는 방법은 도 1 및 도 2a 내지 도 2f를 참조로 설명한 것과 동일하므로 상세한 설명은 생략하고, 기판 오픈율이 서로 다른 조건 내에서의 마이크로 로딩 효과를 평가하는 방법에 대해 주로 설명한다.
먼저, 복수개의 동일한 공정 평가용 기판을 준비한다.(S100) 각 평가용 기판들에 대해 몰드막을 형성한다.(S102) 본 실시예에서, 상기 몰드막은 패드 산화막 및 질화막이 적층된다. 이 후, 상기 패드 질화막 상에 포토레지스트막을 코팅한다. 상기 공정들은 도 2a 및 도 2b를 참조로 설명한 것과 동일하다.
상기 각 평가용 기판들에 형성된 상기 포토레지스트막에 대해 각각 사진 공정을 수행하여, 서로 다른 평가용 기판들을 형성하기 위한 포토레지스트 패턴들을 형성한다.(S104) 상기 포토레지스트 패턴들은 기판 표면을 노출하여 선택적 에피택셜 성장이 이루어지는 평가용 패턴들을 형성하기 위한 식각 마스크들로 제공된다. 상기 포토레지스트 패턴을 형성하기 위한 사진 공정에서, 실제 반도체 제조에 사용하는 에피택셜 성장 공정 시에 사용되는 노광 마스크 패턴을 사용할 수도 있고, 테스트용 노광 마스크 패턴을 사용할 수도 있다.
상기 포토레지스트 패턴은 마이크로 로딩 효과를 평가하기 위한 평가용 패턴을 형성하기 위한 식각 마스크이다. 상기 마이크로 로딩 효과를 평가하기 위해서 상기 평가용 패턴에 포함된 개구부의 밀도, 개구부의 폭 및 개구부 간의 간격이 영역에 따라 달라야 한다. 그러므로, 상기 노광 마스크 패턴을 통해 형성되는 포토레지스트 패턴들은 라인 및 스페이스가 반복되는 패턴들을 포함할 수 있다. 각 라인들은 영역에 따라 서로 다른 다양한 선폭을 갖는다. 또한, 각 라인들 사이의 스페이서들도 영역에 따라 서로 다른 다양한 선폭을 갖는다. 상기 노광 마스크 패턴을 통해 형성되는 포토레지스트 패턴들은 홀들을 포함할 수 있다. 상기 홀들은 각 영역별로 서로 다른 직경을 가질 수 있으며, 홀들의 밀집도도 서로 다를 수 있다.
이 때, 상기 서로 다른 평가용 기판을 형성하기 위하여, 각 평가용 기판들에 대해 전면의 모든 칩 영역에 포토레지스트 패턴을 형성하는 것이 아니라, 상기 칩 영역들 중 일부 영역을 규칙적으로 건너뛰면서 서로 다른 개수의 칩 영역에 대해 상기 포토레지스트 패턴들을 형성한다. 각 칩 영역들 중에서 포토레지스트 패턴들이 형성되는 칩 영역들은 전체적으로 모자이크 형상을 갖게 되도록 한다. 일 예로, 상기 도 4a 내지 도 4e를 참조로 설명한 것과 같이, 제1 내지 제5 평가용 기판에 대해 각각 칩 영역에서의 평가용 패턴 형성 비율이 다르게 되도록 포토레지스트 패턴을 형성할 수 있다.
상기 각 평가용 기판들에 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 상기 평가용 기판 표면이 노출되도록 상기 몰드막을 식각한다. 이로써, 상기 몰드막은 개구부들을 포함하는 평가용 패턴이 된다.(S106)
상기 설명한 방법을 통해, 제1 내지 제5 평가용 기판에는 상기 기판 상부면 전체를 기준으로 제1 오픈율이 다른 평가용 패턴들이 형성된다. 즉, 상기 제1 내지 제5 평가용 기판에 형성된 각 평가용 패턴들은 각 기판 상부면 전체를 기준으로 서로 밀집된 정도가 다르다.
그런데, 상기 제1 내지 제 5 평가용 기판에서 하나의 칩 영역에 형성되어 있는 평가용 패턴들은 동일한 형상을 갖는다. 또한, 상기 평가용 패턴들은 서로 다른 선폭 및 밀도를 갖는 라인 및 스페이스 패턴을 포함할 수 있다. 또한, 서로 다른 직경 및 밀도를 갖는 홀들을 포함할 수도 있다.
일 예로, 서로 다른 크기를 갖는 평가용 패턴들로 이루어지는 제1 내지 제3 패턴 그룹을 포함할 수 있다. 상기 제1 패턴 그룹은 제1 폭의 라인 형상의 개구가 규칙적으로 배열된 제1 평가용 패턴이다. 상기 제2 패턴 그룹은 제1 폭보다 작은 제2 폭의 라인 형상의 개구가 규칙적으로 배열된 제2 평가용 패턴이다. 또한, 상기 제3 패턴 그룹은 제2 폭보다 작은 제3 폭의 라인 형상의 개구가 규칙적으로 배열된 제3 평가용 패턴이다.
상기와 같이, 국부적인 영역 내에서 라인의 선폭 및 밀도가 달라지거나 또는 홀의 직경이 달라짐에 따라 발생하는 공정 특성의 차이를 마이크로 로딩 효과라 한다. 상기 제1 내지 제5 평가용 기판에서 하나의 칩 영역에 형성되어 있는 평가용 패턴들은 동일한 형상을 갖지만, 각 평가용 기판에서의 마이크로 로딩 효과는 서로 다를 수 있다.
상기 제1 내지 제5 평가용 기판을 전세정한다. 이 후, 제1 내지 제5 평가용 기판에 동일한 증착 조건으로 선택적 에피택셜 성장 공정을 수행함으로써, 에피택셜막을 형성한다.(S108) 상기 에피택셜막은 실리콘, 실리콘 게르마늄, 탄화 실리콘 등을 들 수 있다. 이하에서, 상기 에피택셜막은 실리콘 게르마늄으로 설명한다.
상기 제1 내지 제5 평가용 기판은 평가용 패턴들에 의해 노출되는 제1 오픈율이 서로 다르다. 그러므로, 동일한 조건으로 선택적 에피택셜 성장 공정을 수행하더라도 서로 다른 특성의 에피택셜막이 형성될 수 있다. 상기 제1 내지 제5 평가용 기판에 형성된 에피택셜막에 대해서 특성을 평가한다. 일 예로, 상기 에피택셜막의 성장 속도 및 에피택셜막 내에 포함된 원소들의 함량등을 평가한다. 상기 평가 결과에 의해, 상기 제1 내지 제5 평가용 기판에서 제1 오픈율의 차이에 따른 에피택셜막의 성장 속도 및 에피택셜막 내에 포함된 원소들의 함량등의 특성 차이를 알 수 있다. (S110)
또한, 상기 제1 내지 제5 평가용 기판에서 하나의 칩 영역 내의 평가용 패턴으로부터 패턴 밀집도에 따른 에피택셜막의 특성을 평가한다. (S112) 즉, 상기 제1 내지 제5 평가용 기판에서 상기 하나의 칩 영역에 위치한 평가용 패턴으로부터 서로 다른 폭 및 간격을 갖는 라인 형상의 에피택셜막의 두께 및 성분 분석을 실시하여 상기 에피택셜막의 성장 속도 및 에피택셜막 내에 포함된 원소들의 함량등을 평가한다. 따라서, 상기 평가용 패턴에 의해 제1 오픈율이 서로 다른 제1 내지 제5 평가용 기판에서 하나의 칩 영역 내에서 선폭, 간격 및 직경의 차이와 밀도에 따른 에피택셜막의 성장 속도 및 에피택셜막 내에 포함된 원소들의 함량등의 특성 차이를 알 수 있다.
설명한 것과 같이, 상기 제1 내지 제5 평가용 기판에 형성된 에피택셜막을 분석함으로써, 글로벌 로딩 효과에 의한 에피택셜막의 특성 변화 및 제1 오픈율이 다른 경우 각 칩 영역에서의 마이크로 로딩 효과에 의한 에피택셜막의 특성 변화를 알 수 있다.
상기 글로벌 로딩 효과 및 마이크로 로딩 효과에 의한 에피택셜막의 특성 변화 결과를 이용하여 반도체 소자 제조 공정을 최적화시킬 수 있다.
상기 반도체 소자 제조 공정의 최적화는 상기 실시예 2의 에피택셜막 특성 변화의 결과를 이용하는 것을 제외하고 도 5를 참조로 설명한 것과 동일한 방법으로 수행할 수 있다. 즉, 상기 글로벌 로딩 효과 및 마이크로 로딩 효과가 최소화될 수 있는 최적의 제1 오픈율을 수득하고, 상기 제1 오픈율을 가질 수 있도록 더미 패턴의 레이아웃을 변경할 수 있다.
다른 방법으로, 상기 반도체 소자 제조 공정의 최적화는 상기 실시예 2의 에피택셜막 특성 변화의 결과를 이용하는 것을 제외하고 도 7을 참조로 설명한 것과 동일한 방법으로 수행할 수도 있다. 즉, 상기 글로벌 로딩 효과 및 마이크로 로딩 효과가 최소화될 수 있는 최적의 에피택셜 공정 조건 및 제1 오픈율을 수득할 수 있다. 그리고, 상기 최적의 에피택셜 공정 조건으로 공정을 변경할 뿐 아니라 제1 오픈율을 가질 수 있도록 더미 패턴의 레이아웃을 변경할 수 있다.
이하에서는, 상기 에피택셜막 형성 공정을 최적화하여 PMOS 트랜지스터를 제조하는 방법을 설명하고자 한다.
도 9는 PMOS 트랜지스터를 나타내는 단면도이다.
도 9를 참조하면, 상부면이 단결정 실리콘으로 이루어지는 기판(200)이 마련된다. 상기 기판(200)은 소자 분리막 패턴(202)에 의해 액티브 영역 및 소자 분리 영역이 구분되어 있다. 상기 기판(200)은 PMOS 트랜지스터가 형성되기 위한 회로 패턴 영역과 회로 패턴들이 형성되지 않는 더미 영역을 포함한다. 상기 기판(200)에서 PMOS 트랜지스터의 채널 영역이 되는 부위는 N-형 불순물로 도핑되어 있다.
상기 회로 패턴 영역의 기판(200) 상에 게이트 절연막(204)이 구비된다. 상기 게이트 절연막(204)은 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 게이트 절연막(204) 상에는 게이트 전극(206)이 구비된다. 상기 게이트 절연막(204)과 직접 접촉하는 상기 게이트 전극(206)은 금속을 포함한다.
상기 게이트 전극(206) 양 측벽에는 스페이서(208)가 구비된다.
상기 게이트 전극(206) 양 측의 기판(200) 표면에는 리세스부(210)가 생성되어 있다. 즉, PMOS 트랜지스터의 소오스/드레인 영역에 해당하는 기판(200) 표면에 리세스부(210)가 생성되어 있다.
상기 리세스부(210) 내부에는 실리콘 게르마늄 패턴(212)이 채워져있다. 상기 실리콘 게르마늄 패턴(212)의 상부 또는 상기 실리콘 게르마늄 패턴(212) 전체는 P+형 불순물로 도핑되어 있다. 상기 실리콘 게르마늄 패턴(212)에서 P+형 불순물로 도핑되어 있는 부위는 트랜지스터의 소오스/드레인 영역이 된다.
상기 PMOS 트랜지스터에서 소오스/드레인 영역이 실리콘 게르마늄 패턴(212)에 형성됨으로써 상기 채널 영역에 채널 방향으로 컴프레시브 스트레스(Compressive Stress)를 가하게 된다. 따라서, 상기 채널에 가해지는 스트레스에 의해 상기 PMOS 트랜지스터의 이동도가 향상되고 상기 PMOS 트랜지스터의 성능이 우수해진다. 그런데, 상기 실리콘 게르마늄 패턴(212)이 기판 전 영역에서 균일한 특성을 갖지 못하고 특성 산포를 가지게 되면 상기 PMOS 트랜지스터의 채널에 가해지는 스트레스 정도가 균일하지 못하게 된다. 때문에, 상기 PMOS 트랜지스터는 기판 전 영역에서 균일한 전기적 특성을 갖지 못한다. 따라서, 상기 실리콘 게르마늄 패턴(212)을 균일하게 성장시키는 공정이 요구된다.
상기 더미 패턴 영역의 기판(200)에도 더미용 리세스부(210a)가 구비된다. 상기 더미용 리세스부(210a) 내부에는 더미 실리콘 게르마늄 패턴(212a)이 구비된다.
이하에서는, 글로벌 로딩 효과가 감소되어 균일한 특성을 갖는 실리콘 게르마늄 패턴을 포함하는 PMOS 트랜지스터 제조 방법을 설명한다.
도 10 내지 도 12는 도 9에 도시된 PMOS 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 10을 참조하면, 상부면이 단결정 실리콘으로 이루어지는 기판(200)을 마련한다. 본 실시예에서는 상기 기판(200)으로는 단결정 실리콘 기판이 마련된다. 그러나, 경우에 따라서는 SOI(silicon on insulator) 기판 등이 사용될 수도 있다. 상기 기판(200)은 회로 패턴 영역 및 더미 패턴 영역으로 구분된다.
상기 기판(200)에 소자 분리 공정을 수행함으로써 소자 분리막 패턴(202)을 형성한다. 이로써, 상기 기판(200)은 액티브 영역 및 소자 분리 영역으로 구분된다.
상기 기판(200) 상에 게이트 절연막(204)을 형성한다. 상기 게이트 절연막(204)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 게이트 절연막(204) 상에 게이트 전극(206)을 형성한다. 상기 게이트 전극(206)은 금속 물질로 이루어지는 도전막 패턴 및 상부 마스크 패턴을 포함할 수 있다.
상기 게이트 전극(206) 및 상기 게이트 절연막(204)의 표면을 따라 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물 또는 실리콘 산 질화물로 이루어질 수 있다. 상기 스페이서용 절연막을 식각함으로써 상기 게이트 전극(206) 측벽에 스페이서(208)를 형성한다. 도시하지는 않았지만, 상기 게이트 전극(206)의 측벽과 스페이서(208) 사이에 오프셋 스페이서를 형성할 수도 있다.
후속 공정에서, 상기 스페이서(208)의 양 측의 기판 및 더미 영역의 기판을 식각함으로써 리세스부(210) 및 더미용 리세스부(210a)를 형성하고, 선택적 에피택셜 성장 공정을 통해 상기 리세스부 및 더미용 리세스부(210, 210a) 내에 실리콘 게르마늄을 형성하여야 한다. 그러나, 상기 리세스부(210) 형성 및 상기 선택적 에피택셜 성장 공정을 수행하기 이 전에, 상기에서 설명한 방법들을 이용하여 글로벌 로딩 효과에 의한 영향이 감소되는 최적화된 조건들을 수득하여야 한다.
상기 실리콘 게르마늄 패턴(212)을 형성하기 위한 공정 조건은 도 5를 참조로 설명한 방법 또는 도 7을 참조로 설명한 방법을 이용하여 설정할 수 있다. 상기 공정 조건을 설정하기 위한 방법에 대해 간단히 설명하면 다음과 같다.
먼저, 도 1을 참조로 설명한 것과 같은 공정을 수행하여, 제1 오픈율에 따른 에피택셜막의 특성을 평가한다.
즉, 복수개의 동일한 공정 평가용 기판을 준비한다. 상기 공정 평가용 기판은 PMOS 트랜지스터를 제조하기 위한 기판(200)과 동일한 것이다. 상기 공정 평가용 기판에 몰드막을 형성한다. 상기 몰드막은 상기 PMOS 트랜지스터의 소오스/드레인 영역에 형성된 상기 리세스부(210)의 깊이와 동일하거나 리세스부(210)의 깊이보다 다소 두껍게 형성된다. 이 후, 상기 몰드막 상에 포토레지스트막을 형성한다.
다음에, 상기 PMOS 트랜지스터 형성 공정에서 리세스부(210)를 형성하기 위하여 사용되는 포토 마스크를 그대로 사용하여, 상기 포토레지스트막을 노광한다. 이 후, 현상 공정을 수행하여 포토레지스트 패턴을 형성한다. 이 때, 각 평가용 기판 별로 포토레지스트 패턴이 형성되는 칩 영역의 개수가 다르다.
상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 몰드막을 식각하여 상기 평가용 기판 표면이 노출되는 개구부들을 포함하는 평가용 패턴들을 형성한다. 상기 개구부들은 상기 PMOS 트랜지스터의 소오스/드레인 영역에 형성된 리세스부(210)와 동일한 폭의 갖게 된다. 따라서, 각각의 공정 평가용 기판에는 제1 오픈율이 다른 평가용 패턴들이 형성된다.
상기 평가용 패턴들이 형성된 각각의 공정 평가용 기판들에 최초 설정된 에피택셜 성장 공정을 수행하여 실리콘 게르마늄 패턴들을 형성한다. 이 후, 상기 실리콘 게르마늄 패턴들을 평가한다. 상기 평가 결과를 이용하여, 상기 실리콘 게르마늄 패턴을 형성하기 위한 최적화된 공정을 수득한다.
최적화된 공정을 수득하는 하나의 방법으로, 도 5를 참조로 설명한 것과 같이, 상기 평가 결과에서 상기 글로벌 로딩 효과 및 마이크로 로딩 효과가 최소화될 수 있는 최적의 제1 오픈율을 수득하고, 상기 제1 오픈율을 가질 수 있도록 더미 패턴의 레이아웃을 변경할 수 있다.
최적화된 공정을 수득하는 다른 방법으로, 도 7을 참조로 설명한 것과 같이, 상기 평가 결과에서 상기 글로벌 로딩 효과 및 마이크로 로딩 효과가 최소화될 수 있는 최적의 에피택셜 공정 조건 및 제1 오픈율을 수득할 수 있다. 그리고, 상기 최적의 에피택셜 공정 조건으로 공정을 변경할 뿐 아니라 제1 오픈율을 가질 수 있도록 더미 패턴의 레이아웃을 변경할 수 있다.
도 11을 참조하면, 상기 스페이서(208) 양 측으로 노출되어 있는 기판(200) 표면을 식각함으로써, 상기 회로 패턴 영역에 리세스부(210)를 형성한다. 또한, 상기 리세스부를 형성할 때 동시에 기판에서 회로 패턴이 형성되지 않는 더미 영역에도 더미 패턴을 형성하기 위한 더미용 리세스부(210a)를 형성한다. 상기 더미용 리세스부(210a)는 상기 기판(200)이 상기 최적화된 제1 오픈율을 가질 수 있도록 너비 및 밀도가 조절된다.
도 12를 참조하면, 상기 리세스부(210) 및 더미용 리세스부(210a) 내부에 에피택셜 성장 공정을 수행하여 실리콘 게르마늄 패턴(212) 및 더미 패턴(212a)을 함께 형성한다. 상기 실리콘 게르마늄 패턴 및 더미 패턴(212, 212a)을 형성할 때 인시튜로 P형 불순물을 도핑할 수 있다.
상기 실리콘 게르마늄 패턴(212) 및 더미 패턴(212a)을 형성하기 위한 선택적 에피택셜 성장 공정은 상기 평가용 기판을 이용한 평가 결과로 수득된 공정 조건으로 수행한다. 따라서, 상기 공정을 통해 형성된 실리콘 게르마늄 패턴(212a)은 글로벌 로딩 효과가 매우 감소된다. 그러므로, 기판(200) 전 영역에서 균일한 특성을 갖는 실리콘 게르마늄 패턴(212)을 형성할 수 있으며 이로인해 고성능을 가지면서도 특성 산포가 작은 PMOS 트랜지스터를 제조할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 글로벌 로딩 효과에 따른 에피택셜막의 특성 평가를 정확하고 간단하게 할 수 있다. 상기 특성 평가는 반도체 소자의 공정들을 최적화시킬 때 이용될 수 있다. 그러므로, 이를 이용하여 상기 에피택셜막의 특성 산포를 감소시킬 수 있으며, 상기 산포로 인해 발생되는 반도체 소자의 특성 불량을 감소시킬 수 있다.
100 : 공정 평가용 기판 102 : 몰드막
104 : 포토레지스트 패턴 106 : 평가용 패턴
108 : 에피택셜막 101 : 칩 영역
200 : 기판 202 : 소자 분리막 패턴
204 : 게이트 절연막 206 : 게이트 전극
208 : 스페이서 210 : 리세스부
210a : 더미용 리세스부 212 : 실리콘 게르마늄 패턴
212a : 더미 패턴

Claims (10)

  1. 복수의 공정 평가용 기판들에 각각 몰드막을 형성하는 단계;
    상기 각 공정 평가용 기판들에서 개구부들 저면의 면적이 서로 다르게 되도록 상기 몰드막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 공정 평가용 기판들 표면이 노출되도록 상기 몰드막을 패터닝하여 상기 공정 평가용 기판들 상에 각각 서로 다른 기판 오픈율을 갖는 평가용 패턴을 형성하는 단계;
    상기 공정 평가용 기판들에 선택적 에피택셜 공정을 수행하여 에피택셜막을 형성하는 단계; 및
    상기 각 공정 평가용 기판들에 형성된 각각의 에피택셜막 내에 포함된 원소의 함량 및 상기 각각의 에피택셜막의 성장 속도를 측정함으로써, 상기 기판 오픈율에 따른 에피택셜막의 원소 함량 및 성장 속도 특성을 조사하는 단계를 포함하는 에피택셜 성장 공정 평가 방법.
  2. 제1항에 있어서, 상기 포토레지스트 패턴은 상기 각 공정 평가용 기판들의 칩 영역 상에 형성되고, 상기 각 공정 평가용 기판들 별로 상기 포토레지스트 패턴이 형성되는 칩 영역의 수가 다르게 되도록 하는 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  3. 제2항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는,
    회로 패턴 및 더미 패턴을 형성하기 위한 라인 및 패드를 포함하는 노광 마스크를 사용하여 각 공정 평가용 기판의 설정된 일부의 칩 영역에 위치한 포토레지스트막을 노광하는 단계; 및
    상기 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  4. 제2항에 있어서, 상기 공정 평가용 기판들의 각 칩 영역에 형성되는 포토레지스트 패턴은 동일한 형상을 갖는 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  5. 제2항에 있어서, 상기 공정 평가용 기판들에서 평가용 패턴들이 형성되는 각 칩 영역들은 규칙적인 배열을 가지면서 상기 각 공정 평가용 기판들 상부면 전면에 균일하게 배치되는 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  6. 제2항에 있어서, 상기 포토레지스트 패턴은 실제 반도체 소자의 에피택셜 성장 공정을 수행하기 위한 몰드막 패턴 형성 시에 사용되는 노광 마스크를 사용하여 형성하는 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  7. 제1항에 있어서, 상기 공정 평가용 기판들에서 각 공정 평가용 패턴들에 의한 기판 오픈율이 5 내지 30％가 되도록 하는 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  8. 삭제
  9. 제1항에 있어서, 상기 에피택셜막은 실리콘 게르마늄, 단결정 실리콘 및 탄화 실리콘으로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 에피택셜 성장 공정 평가 방법.
  10. 복수의 공정 평가용 기판들에 각각 몰드막을 형성하는 단계;
    상기 각 공정 평가용 기판들에서 개구부들 저면의 면적이 서로 다르게 되도록 상기 몰드막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 공정 평가용 기판들 표면이 노출되도록 상기 몰드막을 패터닝하여 상기 공정 평가용 기판들 상에 각각 서로 다른 기판 오픈율을 갖는 평가용 패턴을 형성하는 단계;
    상기 공정 평가용 기판들에 선택적 에피택셜 공정을 수행하여 평가용 에피택셜막을 형성하는 단계;
    상기 각 공정 평가용 기판들에 형성된 각각의 평가용 에피택셜막 내에 포함된 원소의 함량 및 상기 각각의 평가용 에피택셜 막의 성장 속도를 측정함으로써, 상기 기판 오픈율에 따른 평가용 에피택셜막의 원소 함량 및 성장 속도 특성들을 조사하는 단계;
    상기 조사된 평가용 에피택셜막의 원소 함량 및 성장 속도 특성들 중에서, 목표한 원소 함량 및 성장 속도 특성을 갖는 에피택셜막이 형성되는 기판 오픈율을 선택하는 단계;
    상기 선택된 기판 오픈율을 갖도록 더미 패턴들의 면적을 조절함으로써 에피택셜 성장 공정 조건들을 변경하는 단계; 및
    상기 변경된 에피택셜 성장 공정을 통해 기판 상에 최종 에피택셜막을 형성하는 단계를 포함하는 에피택셜막 형성 방법.
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