KR101641445B1 - 배터리 보호 칩 및 배터리 보호 칩의 밸런스를 제어하기 위한 장치 - Google Patents

배터리 보호 칩 및 배터리 보호 칩의 밸런스를 제어하기 위한 장치 Download PDF

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쉔젠 비와이디 오토 알앤디 컴퍼니 리미티드
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Abstract

배터리 보호 칩은, 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 강한 풀업 신호를 출력하고 그 보호되는 배터리 팩의 모든 배터리들의 전압들이 밸런스 임계값에 도달하면 약한 풀다운 신호를 출력하도록 구성된 제1 단부; 및 그 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 강한 풀다운 신호를 출력하고 그 보호되는 배터리 팩의 모든 배터리의 전압들이 밸런스 임계값에 도달하면 약한 풀업 신호를 출력하도록 구성된 제2 단부를 포함할 수 있다.

Description

배터리 보호 칩 및 배터리 보호 칩의 밸런스를 제어하기 위한 장치{BATTERY PROTECTION CHIP AND DEVICE FOR CONTROLLING BALANCE OF BATTERY PROTECTION CHIPS}
관련 출원에 대한 상호 참조
본 출원은, 2011년 12월 29일자로 중국 특허청에 출원한 중국 특허출원번호 제201110453861.1호인 우선권을 주장하며, 그 전문은 본 명세서에 참고로 원용된다.
본 개시 내용은, 일반적으로 배터리 보호 칩들의 밸런스를 제어하기 위한 방법에 관한 것으로서, 더욱 구체적으로는, 배터리 보호 칩 및 배터리 보호 칩들의 밸런스를 제어하기 위한 장치에 관한 것이다.
멀티 배터리 보호 집적 회로 또는 멀티 배터리 관련 집적 회로의 배터리들의 전압들은 일반적으로 서로 다르며, 이 경우, 멀티 배터리 보호 집적 회로는 복수의 배터리 보호 칩을 포함한다. 배터리들의 서비스 수명을 늘리고 캐스케이드 형태의 배터리들을 소정의 상태에서 기능시키도록 제어하려면, 배터리 보호 칩들의 밸런스를 제어하기 위한 장치가 필요하다.
배터리 보호 칩들의 밸런스를 제어하기 위한 통상적인 장치는 4개의 단자(포트)를 사용하며, 이는 패키징 비용을 증가시킬 수 있고 장치 성능을 감소시킬 수 있다. 또한, 외부 인쇄 회로 기판(PCB)에 대한 레이아웃 복잡성이 증가할 수 있고, 하드웨어에 대한 요건이 높아질 수 있다.
본 개시 내용의 일 실시예에 따르면, 복수의 배터리를 갖는 배터리 팩을 각 배터리 보호 칩이 보호하는 배터리 보호 칩들의 밸런스를 제어하기 위한 장치로서, 이 장치는, 직렬로 접속된 복수의 배터리 보호 칩을 포함하고, 배터리 보호 칩들의 각각은 제1 단부와 제2 단부를 갖고, 제1 배터리 보호 칩의 제1 단부는 제2 배터리 보호 칩의 제2 단부에 접속되고, 제1 배터리 보호 칩의 제2 단부는 제3 배터리 보호 칩의 제1 단부에 접속되고, 복수의 배터리 보호 칩 중 하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면, 하나의 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 그 하나의 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고, 복수의 배터리 보호 칩 중 그 하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 밸런스 임계값에 도달하면, 그 하나의 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되고 그 하나의 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고, 제2 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고 제1 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 제1 배터리 보호 칩의 제1 단부로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 제3 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 제1 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되면, 제1 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고, 제2 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고 제1 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 제2 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 된다. 본 개시 내용의 일 실시예에 따른 배터리 보호 칩들의 밸런스를 제어하기 위한 장치는 배터리 보호 칩들을 포함하고, 배터리 보호 칩들의 각각은 두 개의 단부만을 갖고, 이는 패키징 비용을 감소시킬 수 있을 뿐만 아니라 배터리 보호 칩들을 패키징하는 복잡성도 감소시킬 수 있다. 또한, 본 개시 내용에 따른 패키징된 배터리 보호 칩의 외측 단부들이 적으므로, 다른 배터리 보호 칩들 등의 다른 장치들과의 접속부를 간략화할 수 있고, 외측 PCB에 대한 레이아웃을 용이하게 할 수 있다.
본 개시 내용의 다른 일 실시예에 따르면, 복수의 배터리를 갖는 배터리 팩을 보호하기 위한 배터리 보호 칩으로서, 이 배터리 보호 칩은, 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 강한 풀업 신호를 출력하고, 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 밸런스 임계값에 도달하면 약한 풀다운 신호를 출력하도록 구성된 제1 단부; 및 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 강한 풀다운 신호를 출력하고, 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 밸런스 임계값에 도달하면 약한 풀업 신호를 출력하도록 구성된 제2 단부를 포함하고, 배터리 보호 칩의 제1 단부는 제2 배터리 보호 칩의 제2 단부에 접속되고, 배터리 보호 칩의 제2 단부는 제3 배터리 보호 칩의 제1 단부에 접속되고, 제2 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 배터리 보호 칩의 제1 단부로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 제3 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되면, 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고, 제2 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 제2 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 된다.
본 개시 내용의 일 실시예에 따른 배터리 보호 칩은 두 개의 단부만을 갖고, 이는 패키징 비용을 감소시킬 수 있을 뿐만 아니라 배터리 보호 칩들을 패키징하는 복잡성도 감소시킬 수 있다. 또한, 본 개시 내용에 따른 패키징된 배터리 보호 칩의 외측 단부들이 적으므로, 다른 배터리 보호 칩들 등의 다른 장치들과의 접속부를 간략화할 수 있고, 외측 PCB에 대한 레이아웃을 용이하게 할 수 있다.
본 개시 내용의 실시예들의 추가 양태와 장점은 이하에서 설명에서 부분적으로 주어지고, 이하의 설명으로부터 부분적으로 명백하며, 또는, 본 개시 내용의 실시예들의 실시로부터 학습될 수 있다.
본 개시 내용의 이러한 양태와 장점 및 다른 양태와 장점은 첨부 도면을 참조하여 다음에 따르는 설명으로부터 명백할 것이며 더욱 쉽게 인식될 것이다.
도 1은 본 개시 내용의 일 실시예에 따른 배터리 보호 칩들의 밸런스를 제어하기 위한 장치를 도시하는 블록도.
도 2는 본 개시 내용의 일 실시예에 따른 배터리 보호 칩의 제1 모듈을 도시하는 개략적인 회로도.
도 3은 본 개시 내용의 일 실시예에 따른 배터리 보호 칩의 제2 모듈을 도시하는 회로도.
도 4는 본 개시 내용의 일 실시예에 따른 배터리 보호 칩의 밸런스 결정 모듈을 도시하는 회로도.
도 5는 본 개시 내용의 일 실시예에 따른 밸런스 결정 모듈에 입력되는 신호들의 지연을 도시하는 개략도.
도 6은 본 개시 내용의 일 실시예에 따른 배터리 보호 칩들의 로직 상태를 도시하는 개략도.
본 개시 내용의 실시예들을 상세히 참조할 것이다. 도면을 참조하여 본 명세서에서 설명하는 실시예들은 설명식이며, 예시적이며, 본 개시 내용을 대략적으로 이해하는 데 사용된다. 실시예들은 본 개시 내용을 한정하는 것으로 해석해서는 안 된다. 동일한 요소들이나 유사한 요소들 및 동일한 기능이나 유사한 기능을 갖는 요소들은 상세한 설명 전체에 걸쳐 유사한 참조 번호들로 표기한다.
본 개시 내용의 일 실시예에서, 배터리 보호 칩들의 밸런스를 제어하기 위한 장치는 직렬로 접속된 복수의 배터리 보호 칩을 포함하고, 배터리 보호 칩들의 각각은 제1 단부와 제2 단부를 갖고, 제1 배터리 보호 칩의 제1 단부는 제2 배터리 보호 칩의 제2 단부에 접속되고, 제1 배터리 보호 칩의 제2 단부는 제3 배터리 보호 칩의 제1 단부에 접속되고, 복수의 배터리 보호 칩 중 하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면, 그 하나의 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 그 하나의 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고, 복수의 배터리 보호 칩 중 그 하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 밸런스 임계값에 도달하면, 그 하나의 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되고 그 하나의 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고, 제2 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고 제1 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 제1 배터리 보호 칩의 제1 단부로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 제3 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 제1 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되면, 제1 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고, 제2 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고 제1 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 제2 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 된다.
여기서, 강한 풀업 신호는 제1 단부의 전압이 배터리들의 총 전압 VCC로 풀업된다는 것을 의미하고, 약한 풀다운 신호는 제1 단부의 전압이 제1 로우 레벨로 풀다운된다는 것을 의미하고, 강한 풀다운 신호는 제2 단부의 전압이 제2 로우 레벨로 풀다운된다는 것을 의미하고, 약한 풀업 신호는 제2 단부의 전압이 하이 레벨로 풀업된다는 것을 의미한다.
본 개시 내용의 일 실시예에 따른 배터리 보호 칩들의 밸런스를 제어하기 위한 장치 내의 각 배터리 보호 칩은 두 개의 단부만을 갖기 때문에, 패키징 비용을 감소시킬 수 있을 뿐만 아니라 배터리 보호 칩들을 패키징하는 복잡성도 감소시킬 수 있다. 또한, 본 개시 내용에 따른 패키징된 배터리 보호 칩의 외측 단부들이 적으므로, 다른 배터리 보호 칩들 등의 다른 장치들과의 접속부를 간략화할 수 있고, 외측 PCB에 대한 레이아웃을 용이하게 할 수 있다.
이하에서는, 배터리 보호 칩들의 밸런스를 제어하기 위한 장치의 실시예들을 첨부 도면을 참조하여 상세히 설명한다.
도 1에 도시한 바와 같이, 본 개시 내용의 일 실시예에 따르면, 배터리 보호 칩들의 밸런스를 제어하기 위한 장치는, 직렬 접속된 세 개의 배터리 보호 칩(칩 ①, 칩 ②, 및 칩 ③)을 포함한다. 각 배터리 보호 칩은 제1 단부 BALUP과 제2 단부 BALDN을 갖는다. 칩 ②의 제1 단부 BALUP은 칩 ①의 제2 단부 BALDN에 접속되고, 칩 ②의 제2 단부 BALDN은 칩 ③의 제1 단부 BALUP에 접속된다. 또한, 본 실시예에서, 각 배터리 보호 칩은 복수의 배터리를 포함하는 배터리 팩을 제어하는 멀티 배터리 보호 칩이다.
하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면, 강한 풀업 신호가 배터리 보호 칩의 제1 단부 BALUP으로부터 출력되고 강한 풀다운 신호가 배터리 보호 칩의 제2 단부 BALDN으로부터 출력되고, 그 배터리 보호 칩에 의해 보호되는 배터리 팩의 모든 배터리들의 전압들이 밸런스 임계값에 도달하면, 약한 풀다운 신호가 배터리 보호 칩의 제1 단부 BALUP으로부터 출력되고 약한 풀업 신호가 배터리 보호 칩의 제2 단부 BALDN으로부터 출력된다.
또한, 강한 풀다운 신호가 칩 ①의 제2 단부 BALDN으로부터 출력되고 약한 풀다운 신호가 칩 ②의 제1 단부 BALUP으로부터 출력되면, 칩 ②의 제1 단부 BALUP으로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 강한 풀업 신호가 칩 ③의 제1 단부 BALUP으로부터 출력되고 약한 풀업 신호가 칩 ②의 제2 단부 BALDN으로부터 출력되면, 칩 ②의 제2 단부 BALDN으로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고, 약한 풀업 신호가 칩 ①의 제2 단부 BALDN으로부터 출력되고 약한 풀다운 신호가 칩 ②의 제1 단부 BALUP으로부터 출력되면, 칩 ①의 제2 단부 BALDN으로부터의 약한 풀업 신호가 강한 풀다운 신호로 된다.
일부 실시예들에서, 각 배터리 보호 칩은, 보호되는 팩의 배터리들의 전압들에 기초하여 인팩(in-pack) 밸런스를 시작할지 여부를 결정하고, 제1 단부 BALUP과 제2 단부 BALDN으로부터의 신호들에 기초하여 인터팩(inter-pack) 밸런스를 시작할지 여부를 결정한다. 그 상세를 이하에서 도 2 내지 도 6을 참조하여 설명한다.
도 2는 본 개시 내용의 일 실시예에 따른 배터리 보호 칩의 제1 모듈을 도시하는 개략적인 회로도이고, 도 3은 본 개시 내용의 일 실시예에 따른 배터리 보호 칩의 제2 모듈을 도시하는 회로도이다.
도 2와 도 3을 참조해 보면, 본 개시 내용의 일 실시예에 따르면, 각 배터리 보호 칩은 제1 모듈(200)과 제2 모듈(300)을 포함할 수 있다. 제1 모듈(200)은 제1 제어 신호 UP2DN을 제1 제어 단부(201)로부터 제2 모듈(300)로 송신하고, 제2 모듈(300)은 제2 제어 신호 DN2UP을 제2 제어 단부(301)로부터 제1 모듈(200)로 송신한다.
또한, 제1 모듈(200)은 제1 단부 BALUP과 밸런스 신호 단부(202)를 갖는다. 밸런스 신호 단부(202)는 밸런스 신호 HBAL_ALL을 수신하도록 구성된다. 배터리 보호 칩에 의해 보호되는 배터리 팩의 모든 배터리들의 전압들이 밸런스 임계값에 도달하면, 밸런스 신호 HBAL_ALL은 하이 레벨 신호이고, 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면, 밸런스 신호 HBAL_ALL은 로우 레벨 신호이다. 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 로우 레벨 신호로서 수신하면, 제1 모듈(200)은 제2 제어 신호 DN2UP에 기초하여 제1 단부 BALUP을 제어하여 강한 풀업 신호를 출력하게 하고, 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 하이 레벨 신호로서 수신하면, 제1 모듈(200)은, 제2 제어 신호 DN2UP에 기초하여 제1 단부 BALUP을 제어하여 약한 풀다운 신호를 출력하게 하고 제1 제어 단부(201)를 제어하여 제1 제어 신호 UP2DN을 출력하게 한다.
제2 모듈(300)은 제2 단부 BALDN과 밸런스 신호 단부(202)를 각각 갖는다. 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 로우 레벨 신호로서 수신하면, 제2 모듈(300)은 제1 제어 신호 UP2DN에 기초하여 제2 단부 BALDN을 제어하여 강한 풀다운 신호를 출력하게 하고, 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 하이 레벨 신호로서 수신하면, 제2 모듈(300)은, 제1 제어 신호 UP2DN에 기초하여 제2 단부 BALDN을 제어하여 약한 풀업 신호를 출력하게 하고 제2 제어 단부(301)를 제어하여 제2 제어 신호 DN2UP을 출력하게 하며, 여기서 제1 제어 신호 UP2DN은 제2 제어 신호 DN2UP과는 다른 상태를 갖는다.
도 2를 참조해 보면, 일 실시예에서, 제1 모듈(200)은, 제1 결정 유닛(210), 레벨 시프트 유닛(220), 풀업 제어 유닛(230), 및 제1 제어 유닛(240)을 포함할 수 있다. 제1 결정 유닛(210)은 제2 제어 신호 DN2UP과 밸런스 신호 HBAL_ALL에 기초하여 제1 결정 신호 UP_CT_P를 생성하도록 구성된다. 레벨 시프트 유닛(220)은 제1 결정 신호 UP_CT_P에 기초하여 레벨 시프트 신호 UP_CT를 생성하도록 구성된다. 풀업 제어 유닛(2300은 레벨 시프트 신호 UP_CT에 기초하여 풀업 신호와 제3 제어 신호 UP를 생성하도록 구성되고, 여기서, 풀업 신호는 제3 제어 신호 UP과는 다른 상태를 갖고, 제1 결정 유닛(210)은, 또한, 제3 제어 신호 UP과 제1 결정 신호 UP_CT_P에 기초하여 제2 결정 신호 UP_CT_P2를 생성하도록 구성된다. 제1 제어 유닛(240)은 제2 결정 신호 UP_CT_P2에 기초하여 제1 제어 신호 UP2DN을 생성하도록 구성된다.
도 3을 참조해 보면, 일 실시예에서, 제2 모듈(300)은, 제2 결정 유닛(310), 풀다운 제어 유닛(320), 및 제2 제어 유닛(330)을 포함한다. 제2 결정 유닛(310)은 제1 제어 신호 UP2DN과 밸런스 신호 HBAL_ALL에 기초하여 제3 결정 신호 DN_CT_P를 생성하도록 구성된다. 풀다운 제어 유닛(320)은, 제3 결정 신호 DN_CT_P에 기초하여 풀다운 신호, 제4 제어 신호 DN1, 및 제5 제어 신호 DN2를 생성하도록 구성되고, 제2 결정 유닛(310)은, 또한, 제4 제어 신호 DN1, 제5 제어 신호 DN2, 및 제3 결정 신호 DN_CT_P에 기초하여 제4 결정 신호 DN_CT_P2를 생성하도록 구성된다. 제2 제어 유닛(330)은 제4 결정 신호 DN_CT_P2에 기초하여 제2 제어 신호 DN2UP을 생성하도록 구성된다.
도 4는 본 개시 내용의 일 실시예에 따른 배터리 보호 칩의 밸런스 결정 모듈을 도시하는 회로도이다. 도 4를 참조해 보면, 일부 실시예들에서, 배터리 보호 칩은 밸런스 결정 모듈(400)을 더 포함할 수 있다. 밸런스 결정 모듈(400)은, 제1 제어 단부(201), 제2 제어 단부(301), 및 밸런스 신호 단부(202)에 각각 접속되고, 배터리 보호 칩에 의해 보호되는 배터리 팩의 배터리들의 전압들에 기초하여 인팩 밸런스를 시작할지 여부를 결정하고 제1 제어 신호 UP2DN과 제2 제어 신호 DN2UP에 기초하여 인터팩 밸런스를 시작할지 여부를 결정하도록 구성된다.
이하에서는, 각 배터리 보호 칩의 제1 모듈(200)과 제2 모듈(300)의 작업 프로세스를 도 2와 도 3을 참조하여 상세히 설명한다. 도 2와 도 3에서, VCC는 팩의 배터리들의 총 전압으로서, 통상적으로 10 내지 20V이고, POWER는 배터리 보호 칩의 내부 로직 파워로서, 통상적으로 4V이고, GND는 배터리 보호 칩의 그라운드이고, BIAS는 바이어스 전압이다.
먼저, 밸런스 신호 HBAL_ALL이 로우 레벨 신호인 경우에 제1 모듈(200)과 제2 모듈(300)의 작업 프로세스를 상세히 설명한다.
도 2를 참조해 보면, 밸런스 신호 HBAL_ALL은, 로우 레벨 신호인 경우에, 인버터를 통과한 후에 하이 레벨 신호 INTHBAL_ALL로 된다. 제2 제어 신호 DN2UP과 하이 레벨 신호 INTHBAL_ALL이 NOR 게이트를 통과한 후에 얻어지는 제1 결정 신호 UP_CT_P는 로우 레벨 신호이다. 이어서, 제1 결정 신호 UP_CT_P가 레벨 시프트 유닛(220)에 입력되어 로우 레벨 신호인 레벨 시프트 신호 UP_CT를 얻고, M6이 턴온된다. 따라서, 제1 단부 BALUP의 전압은 VCC로 풀업되고(즉, 제1 단부 BALUP이 강한 풀업 신호를 출력하고), M8은 턴온된다. M8의 풀업 능력이 M10보다 강하므로, M8의 드레인 레벨(즉, M12의 게이트 레벨)은 하이 레벨이고, M12가 턴온된다. 따라서, 제3 제어 신호 UP이 GND로 풀다운된다. 이어서, 제3 제어 신호 UP이 두 개의 인버터를 통과한 후에, 로우 레벨 신호를 얻고, 이 로우 레벨 신호는 신호 UP_CT_N과 함께 NOR 게이트에 입력되어 로우 레벨의 제2 결정 신호 UP_CT_P2를 얻는다. 로우 레벨 신호 UP_CT_P2는 M2를 턴온하게 하고, M3의 게이트 레벨을 하이 레벨로 하고, 이에 따라 M3이 턴온된다. M3의 드레인은 로우 레벨 신호를 출력하고, 이 신호가 세 개의 인버터를 통과하여 하이 레벨의 제1 제어 신호 UP2DN을 얻는다. 제1 제어 신호 UP2DN은 제2 모듈(300)에 입력된다.
도 3을 참조해 보면, 밸런스 신호 HBAL_ALL이 로우 레벨 신호이면, 제1 제어 신호 UP2DN은 하이 레벨 신호이다. 밸런스 신호 HBAL_ALL과 제1 제어 신호 UP2DN이 NAND 게이트를 통과한 후 얻어지는 제3 결정 신호 DN_CT_P는 하이 레벨 신호이다. 이어서, 제3 결정 신호 DN_CT_P가 M11의 게이트에 입력되어 M11이 턴온된다. 따라서, 제2 단부 BALDN의 전압이 로우 레벨로 풀다운되고(즉, 제2 단부 BALDN이 강한 풀다운 신호를 출력하고), M12가 턴온된다. M5의 풀업 능력이 M12의 풀다운 능력보다 강하므로, M12의 드레인 레벨(즉, M1O의 게이트 레벨)은 하이 레벨이고 M1O이 턴온된다. 따라서, 제4 제어 신호 DN1이 GND로 풀다운되고, M15는 턴오프되고, 제5 제어 신호 DN2가 하이 레벨 신호로 풀업된다. 제4 제어 신호 DN1이 하나의 인버터를 통과한 후 하이 레벨 신호가 얻어지며, 제5 제어 신호 DN2가 두 개의 인버터를 통과한 후 하이 레벨 신호가 얻어지며, 밸런스 신호 HBAL_ALL과 제1 제어 신호 UP2DN이 NAND 게이트와 인버터를 통과한 후 얻어지는 출력 신호는 로우 레벨 신호이다. 따라서, 제4 제어 신호 DN1, 제5 제어 신호 DN2, 및 신호 DN_CT_N이 NAND 게이트를 통과한 후에 얻어지는 제4 결정 신호 DN_CT_P2는 하이 레벨 신호이고, 즉, M2의 게이트 레벨이 하이 레벨이고, M2가 턴온된다. 따라서, M1의 게이트 레벨은 로우 레벨이고 M1은 턴온된다. M1의 드레인은 하이 레벨 신호를 출력하며, 이 신호는 세 개의 인버터를 통과하여 로우 레벨의 제2 제어 신호 DN2UP을 얻게 된다. 제2 제어 신호 DN2UP은 제1 모듈(200)에 입력된다.
이어서, 밸런스 신호 HBAL_ALL이 하이 레벨 신호인 경우 제1 모들(200)과 제2 모듈(300)의 작업 프로세스를 상세히 설명한다.
다시 도 2를 참조해 보면, 밸런스 신호 HBAL_ALL은, 하이 레벨 신호이면, 하나의 인버터를 통과한 후 로우 레벨 신호 DN2UP로 되고, 제2 제어 신호 DN2UP은 로우 레벨 신호이다. 따라서, 제2 제어 신호 DN2UP과 하이 레벨 신호 INTHBAL_ALL이 NOR 게이트를 통과한 후 얻어지는 제1 결정 신호 UP_CT_P는 하이 레벨 신호이다. 이어서, 제1 결정 신호 UP_CT_P가 레벨 시프트 유닛(220)에 입력되어 하이 레벨 신호인 레벨 시프트 신호 UP_CT를 얻고, M6이 턴오프된다. 따라서, 제1 단부 BALUP의 전압은 로우 레벨로 풀다운되고(즉, 제1 단부 BALUP이 약한 풀다운 신호를 출력하고) M8이 턴오프된다. M8의 드레인 레벨(즉, M12의 게이트 레벨)은 로우 레벨이고, M12가 턴오프된다. 따라서, 제3 제어 신호 UP이 하이 레벨 신호로 풀업된다. 이어서, 제3 제어 신호 UP이 두 개의 인버터를 통과한 후, 하이 레벨 신호가 얻어지며, 이 신호는 신호 UP_CT_N과 함께 NOR 게이트에 입력되어 로우 레벨의 제2 결정 신호 UP_CT_P2를 얻는다. 로우 레벨 신호 UP_CT_P2는 M2를 턴온시키고 M3의 게이트 레벨을 하이 레벨로 하고, 이에 따라 M3이 턴온된다. M3의 풀다운 능력이 M1보다 강하므로, M3의 드레인은 로우 레벨 신호를 출력하고, 이 신호는 세 개의 인버터를 통과하여 하이 레벨의 제1 제어 신호 UP2DN을 얻게 된다. 제1 제어 신호 UP2DN은 제2 모듈(300)에 입력된다.
다시 도 3을 참조해 보면, 밸런스 신호 HBAL_ALL이 하이 레벨 신호이면, 제1 제어 신호 UP2DN은 하이 레벨 신호이다. 밸런스 신호 HBAL_ALL과 제1 제어 신호 UP2DN이 NAND 게이트를 통과한 후 얻어지는 제3 결정 신호 DN_CT_P는 로우 레벨 신호이다. 이어서, 제3 결정 신호 DN_CT_P가 M1의 게이트에 입력되어 M11을 턴온시킨다. 따라서, 제2 단부 BALDN의 전압이 하이 레벨로 풀업되고(즉, 제2 단부 BALDN이 약한 풀업 신호를 출력하고) M12가 턴오프된다. M12의 드레인 레벨(즉, M1O의 게이트 레벨)은 하이 레벨이고, M1O이 턴온된다. 따라서, 제4 제어 신호 DN1이 로우 레벨 신호로 풀다운되고, M15의 게이트 레벨은 하이 레벨이다. 이에 따라, M15가 턴온되고, 제5 제어 신호 DN2가 로우 레벨 신호로 풀다운된다. 제4 제어 신호 DN1이 하나의 인버터를 통과한 후 하이 레벨 신호가 얻어지며, 제5 제어 신호 DN2가 두 개의 인버터를 통과한 후 로우 레벨 신호가 얻어지며, 밸런스 신호와 제1 제어 신호가 NAND 게이트와 인버터를 통과한 후 얻어지는 출력 신호는 하이 레벨 신호이다. 따라서, 제4 제어 신호 DN1, 제5 제어 신호 DN2, 및 신호 DN_CT_N이 NAND 게이트를 통과한 후 얻어지는 제4 결정 신호 DN_CT_P2는 하이 레벨 신호이고, 즉, M2의 게이트 레벨은 하이 레벨이고, M2가 턴온된다. 따라서, M1의 게이트 레벨은 로우 레벨이고, M1이 턴온된다. M1의 드레인은 하이 레벨 신호를 출력하고, 이 신호는 세 개의 인버터를 통과하여 로우 레벨의 제2 제어 신호 DN2UP을 얻게 된다. 제2 제어 신호 DN2UP은 제1 모듈(200)에 입력된다.
위 설명으로부터, 각 배터리 보호 칩에 관하여, 밸런스 신호 HBAL_ALL이 로우 레벨 신호이면, 제1 단부 BALUP이 강한 풀업 신호를 출력하고, 제2 단부 BALDN이 강한 풀다운 신호를 출력하고, 제3 제어 신호 UP이 로우 레벨 신호이고, 제4 제어 신호 DN1이 로우 레벨 신호이고, 제5 제어 신호 DN2가 하이 레벨 신호이고, 제1 제어 신호 UP2DN이 하이 레벨 신호이며, 밸런스 신호 HBAL_ALL이 하이 레벨 신호이면, 제1 단부 BALUP이 약한 풀다운 신호를 출력하고, 제2 단부 BALDN이 약한 풀업 신호를 출력하고, 제3 제어 신호 UP이 하이 레벨 신호이고, 제4 제어 신호 DN1이 로우 레벨 신호이고, 제5 제어 신호 DN2가 로우 레벨 신호이고, 제2 제어 신호 DN2UP이 로우 레벨 신호라는 점을 이해하기 바란다.
또한, 각 보호 칩에 관하여, 제1 단부 BALUP과 제2 단부 BALDN의 상태들이 밸런스 신호 HBAL_ALL에 의해 제어된다는 점을 이해하기 바란다. 제1 단부 BALUP은 강한 풀업과 약한 풀다운인 두 개의 상태를 갖고, 제2 단부 BALDN은 강한 풀다운과 약한 풀업인 두 개의 상태를 갖는다.
도 1을 참조해 보면, 4가지 접속 조건이 있다. 즉, (a) 칩 ①의 제2 단부 BALDN으로부터 출력죄는 강한 풀다운 신호가 칩 ②의 제1 단부 BALUP로부터 출력되는 강한 풀업 신호에 접속되면, 칩 ①의 제2 단부 BALDN의 상태와 칩 ②의 제1 단부 BALUP의 상태 모두가 변하지 않고, (b) 칩 ①의 제2 단부 BALDN으로부터 출력되는 강한 풀다운 신호가 칩 ②의 제1 단부 BALUP로부터 출력되는 약한 풀다운 신호에 접속되면, 칩 ①의 제2 단부 BALDN의 상태는 변하지 않지만, 칩 ②의 제1 단부 BALUP로부터의 약한 풀다운 신호는 강한 풀업 신호로 되고, (c) 칩 ①의 제2 단부 BALDN으로부터 출력되는 약한 풀업 신호가 칩 ②의 제1 단부 BALUP로부터 출력되는 강한 풀업 신호에 접속되면, 칩 ②의 제1 단부 BALUP의 상태는 변하지 않지만, 칩 ①의 제2 단부 BALDN의 약한 풀업 신호는 강한 풀다운 신호로 되고, (d) 칩 ①의 제2 단부 BALDN으로부터 출력되는 약한 풀업 신호가 칩 ②의 제1 단부 BALUP로부터 출력되는 약한 풀다운 신호에 접속되면, 칩 ②의 제1 단부 BALUP의 상태는 변하지 않지만, 칩 ①의 제2 단부 BALDN으로부터의 약한 풀업 신호는 강한 풀다운 신호로 된다.
본 개시 내용의 실시예들에 따르면, 약한 신호는 다른 강한 신호의 영향에 의해 강한 신호로 된다. 간략해지도록, (b)와 (c)의 경우는 상세히 설명하지 않는다. 조건 (d)에 관하여, 도 2와 도 3을 참조해 보면, 약한 풀업 신호가 제2 단부 BALDN으로부터 출력되고 약한 풀다운 신호가 제1 단부 BALUP로부터 출력되면, M4는 턴온되지만 M11은 턴오프되고, M6은 턴오프되지만 M7은 턴온된다. M4와 M7의 MOSFET들의 크기는 동일하도록 미리 결정되어 있지만 M7의 MOSFET들의 개수를 M4의 MOSFET들의 개수보다 크게 구성할 수 있으므로(예를 들어, M7이 13개의 MOSFET를 갖지만 M4는 3개의 MOSFET만을 갖게 구성할 수 있으므로), M7의 풀다운 능력은 M4의 풀업 능력보다 강하고, 제2 단부 BALDN의 전압은 그라운드보다 낮은 값으로 풀다운된다(즉, 약한 풀업 신호가 강한 풀다운 신호로 된다).
일부 실시예들에서는, 로직 에러를 피하기 위해, 지연 커패시터(Cl, C2)를 제1 모듈(200)과 제2 모듈(300)에 각각 추가할 수 있고, 이는, 본 개시 내용의 일 실시예에 따라 밸런스 결정 모듈에 입력되는 신호들의 지연을 개략적으로 도시하는 도 5에 도시한 바와 같이, 제1 제어 신호 UP2DN과 제2 제어 신호 DN2UP가 변화시 소정의 지연 T1과 T2를 각각 갖게 한다.
다음으로, 각 배터리 보호 칩의 밸런스 결정 모듈(400)의 작업 프로세스를 도 4를 참조하여 상세히 설명한다.
도 4에 도시한 바와 같이, 신호 HBAL_LV는 각 배터리의 전압을 밸런스 임계값과 비교하는 비교기(도시하지 않음)로부터의 출력 신호이다. 배터리의 전압이 임계값 미만이면, 신호 HBAL_LV는 하이 레벨 신호이고, 배터리의 전압이 임계값을 초과하면, 신호 HBAL_LV는 로우 레벨 신호이다. 또한, 전술한 바와 같이, 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면, 밸런스 신호 HBAL_ALL은 로우 레벨 신호이고, 제1 제어 신호 UP2DN은 하이 레벨 신호이고, 제2 제어 신호 DN2UP은 로우 레벨 신호이다. 따라서, NOR 게이트 N1에 입력되는 신호 S1은 로우 레벨 신호이고, 밸런스 제어 신호 BAL은 배터리의 전압에 의해 결정된다. 또한, 밸런스 신호 HBAL_ALL이 하이 레벨 신호이면, 신호 HBAL_LV는 로우 레벨 신호이다. 따라서, NOR 게이트 N1에 입력되는 신호 S2는 로우 레벨 신호이고, 밸런스 제어 신호 BAL은 제1 제어 신호 UP2DN과 제2 제어 신호 DN2UP에 의해 결정된다. 각 신호의 상태들은 이하의 표 1에 표시되어 있으며, 여기서, "0"은 로우 레벨 신호를 나타내며, "1"은 하이 레벨 신호를 나타낸다.
HBAL_ALL HBAL_LV UP2DN DN2UP BAL
0 1 1 0 0
0 0 1 0 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
밸런스 제어 신호 BAL이 로우 레벨 신호이면, M1은 턴오프되고 밸런스가 시작되지 않으며, 밸런스 제어 신호 BAL이 하이 레벨 신호이면, M1이 턴온되고 인팩 밸런스가 시작되며, 즉, M1과 저항 R1에 의한 방전 회로가 형성되고, 이는 배터리의 전압을 밸런스 임계값보다 낮은 값으로 방전할 수 있다.
이하에서는, 도 1에 도시한 실시예를 참조하여 인팩 밸런스와 인터팩 밸런스의 시작 상태를 상세히 설명한다. 도 1의 세 개의 배터리 보호 칩에 대하여, 이하의 표에서 표시한 바와 같이 8개의 상태가 있다.
칩 ①의 HBAL_ALL 칩 ②의 HBAL_ALL 칩 ③의 HBAL_ALL 상태
0 0 0 A
0 0 1 B
0 1 0 C
0 1 1 D
1 0 0 E
1 0 1 F
1 1 0 G
1. 상태 A에서, 칩 ①, ②, ③의 모든 밸런스 신호들 HBAL_ALL은 로우 레벨 신호이고, 칩 ①, ②, ③의 모든 제1 단부 BALUP은 강한 풀업 신호를 출력하고, 칩 ①, ②, ③의 모든 제2 단부 BALDN은 강한 풀다운 신호를 출력한다. 또한, 칩 ①, ②, ③의 모든 로직 상태가 변하지 않으므로, 이러한 칩들은 서로 영향을 받지 않으며 인터팩 밸런스를 시작하지 않는다. 인팩 밸런스의 시작 여부는 배터리 팩의 각 배터리의 전압에만 의존한다. 배터리의 전압이 밸런스 전압보다 높을 때에만, 인팩 밸런스가 시작된다.
2. 상태 B에서, 칩 ③의 밸런스 신호 HBAL_ALL은 하이 레벨 신호이지만, 칩 ①과 ②의 밸런스 신호 HBAL_ALL은 로우 레벨 신호이다. 따라서, 칩 ②와 ①의 제1 단부 BALUP은 강한 풀업 신호를 출력하고, 칩 ②와 ①의 제2 단부 BALDN은 강한 풀다운 신호를 출력하지만, 칩 ③의 제1 단부 BALUP은 약한 풀다운 신호를 출력한다. 따라서, 칩 ㉧와 ①은 서로 영향을 받지 않으며 이러한 칩들의 인터팩 밸런스는 시작되지 않는다. 그러나, 칩 ②의 제2 단부 BALDN으로부터의 강한 풀다운 신호는 칩 ③의 제1 단부 BALUP로부터의 약한 풀다운 신호에 접속되므로, 칩 ③의 제1 단부 BALUP로부터의 약한 풀다운 신호는 강한 풀업 신호로 되고, 칩 ③의 제1 제어 신호 UP2DN은 하이 레벨 신호로부터 로우 레벨 신호로 변경된다. 따라서, 칩 ③의 밸런스 제어 신호 BAL은 하이 레벨 신호로 변경되고, 이는 칩 ③의 인터팩 밸런스를 시작하게 한다(즉, 칩 ③에 의해 보호되는 배터리 팩의 모든 배터리들이 밸런스를 시작한다). 또한, 칩 ②와 ①에 관하여, 배터리의 전압이 밸런스 임계값보다 클 때에만, 인팩 밸런스가 시작된다.
3. 상태 C에서, 칩 ②의 밸런스 신호 HBAL_ALL은 하이 레벨 신호이지만, 칩 ①과 칩 ③의 밸런스 신호 HBAL_ALL은 로우 레벨 신호이다. 따라서, 칩 ①과 칩 ③의 제1 단부 BALUP은 강한 풀업 신호를 출력하고, 칩 ①과 칩 ③의 제2 단부 BALDN은 강한 풀다운 신호를 출력하지만, 칩 ②의 제1 단부 BALUP은 약한 풀다운 신호를 출력하고, 칩 ②의 제2 단부 BALDN은 약한 풀업 신호를 출력한다. 따라서, 칩 ①의 제2 단부 BALDN으로부터의 강한 풀다운 신호가 칩 ②의 제1 단부 BALUP으로부터의 약한 풀다운 신호에 접속되고 칩 ③의 제1 단부 BALUP으로부터의 강한 풀업 신호가 칩 ②의 제2 단부 BALDN으로부터의 약한 풀업 신호에 접속됨에 따라, 칩 ②의 제1 단부 BALUP으로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 칩 ②의 제2 단부 BALDN으로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고, 칩 ②의 제1 제어 신호 UP2DN이 하이 레벨 신호로부터 로우 레벨 신호로 변경된다. 따라서, 칩 ②의 밸런스 제어 신호 BAL은 하이 레벨 신호로 변경되고, 이는 칩 ②의 인터팩 밸런스를 시작하게 한다. 또한, 칩 ③과 칩 ①에 대해서는, 배터리의 전압이 밸런스 임계값보다 큰 경우에만, 인팩 밸런스가 시작된다.
상태 E와 F에서의 인터팩 밸런스와 인팩 밸런스의 시작은 각각 상태 B와 C에서의 인터팩 밸런스와 인팩 밸런스의 시작과 유사하다. 간략해지도록, 상태 E와 F에서의 인터팩 밸런스와 인팩 밸런스의 시작은 상세히 설명하지 않는다.
4. 상태 D에서, 칩 ①의 밸런스 신호 HBAL_ALL은 로우 레벨 신호이지만, 칩 ②와 칩 ③의 밸런스 신호 HBAL_ALL은 하이 레벨 신호이다. 따라서, 칩 ①의 제2 단부 BALDN으로부터의 강한 풀다운 신호가 칩 ②의 제1 단부 BALUP으로부터의 약한 풀다운 신호에 접속됨에 따라, 칩 ②의 제1 단부 BALUP으로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 칩 ②의 제1 제어 신호 UP2DN이 로우 레벨 신호로 변경되고, 이어서, 칩 ②의 인터팩 밸런스가 시작되고, 칩 ②의 제2 단부 BALDN으로부터 강한 풀다운 신호가 출력된다. 이어서, 마찬가지로, 칩 ②의 제2 단부로부터의 강한 풀다운 신호는, 칩 ③의 제1 단부로부터의 약한 풀업 신호를 강한 풀다운 신호로 되게 하고, 칩 ③의 제1 제어 신호 UP2DN은 로우 레벨 신호로 변경되고, 이어서, 칩 ③의 인터팩 밸런스가 시작된다. 또한, 칩 ①에 대하여, 배터리의 전압이 밸런스 임계값보다 큰 경우에만, 인팩 밸런스가 시작된다.
상태 G에서의 인터팩 밸런스와 인팩 밸런스의 시작은 상태 D에서의 인터팩 밸런스와 인팩 밸런스의 시작과 유사하다. 간략해지도록, 상태 G에서의 인터팩 밸런스와 인팩 밸런스의 시작은 상세히 설명하지 않는다.
5. 상태 H에서, 칩 ①, ②, ③의 모든 밸런스 신호 HBAL_ALL은 하이 레벨 신호이며, 따라서, 칩 ①, ②, ③의 모든 제1 단부 BALUP은 약한 풀다운 신호를 출력하고, 칩 ①, ②, ③의 모든 제2 단부 BALDN은 약한 풀업 신호를 출력한다. 전술한 바와 같이, 제1 단부 BALUP의 약한 풀다운 능력은 제2 단부 BALDN의 약한 풀업 능력보다 매우 강하고, 따라서, 제2 단부 BALDN으로부터의 약한 풀업 신호가 제1 단부 BALUP로부터의 약한 풀다운 신호에 접속되면, 제2 단부 BALDN의 레벨은 그라운드보다 낮은 값으로 풀다운된다. 도 3을 참조해 보면, 제2 단부 BALDN의 레벨이 그라운드보다 낮으면, M12가 턴온되며, 이는 M10의 게이트 레벨을 GND보다 낮게 한다. M10이 턴오프되고, 이어서, M10으로부터 출력되는 제4 제어 신호 DN1은 하이 레벨 신호이고, 이는 M15를 턴오프시킨다. 이어서, M15로부터 출력되는 제5 제어 신호 DN2도 하이 레벨 신호이다. 로직 처리 후에, 제2 제어 신호 DN2UP은 로우 레벨 신호이고 제1 제어 신호 UP2DN은 하이 레벨 신호이며, 이는 밸런스 제어 신호 BAL을 로우 레벨 신호로 되도록 제어하고, 이에 따라, 밸런스가 시작되지 않는다. 따라서, 상태 H에서는, 칩 ①의 인터팩 밸런스가 시작되지 않으며, 칩 ②의 인터팩 밸런스도 시작되지 않는다. 또한, 칩 ③의 양측 단부의 상태가 변하지 않으므로, 칩 ③의 인터팩 밸런스도 시작되지 않는다.
결론적으로, 칩 ①, ②, ③의 인터팩 밸런스의 시작 상태들은 이하의 표에 표시되어 있다.
칩 ① 칩 ② 칩 ③ 칩 ①의
인터팩 밸런스		 칩 ②의
인터팩 밸런스		 칩 ③의
인터팩 밸런스
0 0 0 시작되지 않음 시작되지 않음 시작되지 않음
0 0 1 시작되지 않음 시작되지 않음 시작됨
0 1 0 시작되지 않음 시작됨 시작되지 않음
0 1 1 시작되지 않음 시작됨 시작됨
1 0 0 시작됨 시작되지 않음 시작되지 않음
1 0 1 시작됨 시작되지 않음 시작됨
1 1 0 시작됨 시작됨 시작되지 않음
1 1 1 시작되지 않음 시작되지 않음 시작되지 않음
도 6은 본 개시 내용의 일 실시예에 따른 배터리 보호 칩들의 로직 상태를 도시하는 개략도이다. 도 6에 도시한 바와 같이, 제1 단부 BALUP과 제2 단부 BALDN에 대하여, "11"은 강한 풀업 신호를 나타내고, "1"은 약한 풀업 신호를 나타내고, "00"은 강한 풀다운 신호를 나타내고, "0"은 약한 풀다운 신호를 나타내고, "0-11"은 제1 단부 BALUP으로부터의 약한 풀다운 신호가 강한 풀업 신호로 됨을 나타내고, "1-00"은 제2 단부 BALDN으로부터의 약한 풀업 신호가 강한 풀다운 신호로 됨을 나타내고, 밸런스 신호 HBAL_ALL에 대하여, "0"은 로우 레벨 신호를 나타내고, "1"은 하이 레벨 신호이다.
본 개시 내용의 다른 일 실시예에 따르면, 복수의 배터리를 갖는 배터리 팩을 보호하기 위한 배터리 보호 칩도 제공한다.
도 1에 도시한 바와 같이, 배터리 보호 칩은 제1 단부 BALUP과 제2 단부 BALDN을 포함할 수 있다. 제1 단부 BALUP은, 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 강한 풀업 신호를 출력하고, 배터리 보호 칩에 의해 보호되는 배터리 팩의 모든 배터리들의 전압들이 밸런스 임계값에 도달하면 약한 풀다운 신호를 출력하도록 구성된다. 제2 단부 BALDN은, 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압들이 밸런스 임계값에 도달하지 못하면 강한 풀다운 신호를 출력하고, 보호되는 배터리 팩의 모든 배터리의 전압들이 밸런스 임계값에 도달하면 약한 풀업 신호를 출력하도록 구성된다. 또한, 배터리 보호 칩의 제1 단부는 제2 배터리 보호 칩의 제2 단부에 접속되고, 배터리 보호 칩의 제2 단부는 제3 배터리 보호 칩의 제1 단부에 접속된다. 강한 풀다운 신호가 제2 배터리 보호 칩의 제2 단부로부터 출력되고 약한 풀다운 신호가 배터리 보호 칩의 제1 단부로부터 출력되면, 배터리 보호 칩의 제1 단부로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고, 강한 풀업 신호가 제3 배터리 보호 칩의 제1 단부로부터 출력되고 약한 풀업 신호가 배 터리 보호 칩의 제2 단부로부터 출력되면, 배터리 보호 칩의 제2 단부로부터의 약 한 풀업 신호가 강한 풀다운 신호로 되고, 약한 풀업 신호가 제2 배터리 보호 칩의 제2 단부로부터 출력되고 약한 풀다운 신호가 배터리 보호 칩의 제1 단부로부터 출력되면, 제2 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 된다.
도 2와 도 3을 참조해 보면, 배터리 보호 칩은 밸런스 신호 HBAL_ALL을 수신하도록 구성된 밸런스 신호 단부(202)를 더 포함할 수 있다. 밸런스 신호 HBAL_ALL은 보호되는 배터리 팩의 모든 배터리의 전압들이 밸런스 임계값에 도달하면 하이 레벨 신호이고, 밸런스 신호 HBAL_ALL은 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 로우 레벨 신호이다.
도 2와 도 3을 참조해 보면, 일부 실시예들에서, 배터리 보호 칩은 제1 모듈(200)과 제2 모듈(300)을 포함할 수 있다. 제1 모듈(200)은 제1 제어 신호 UP2DN을 제1 제어 단부(201)로부터 제2 모듈(300)로 송신하고, 제2 모듈(300)은 제2 제어 신호 DN2UP을 제2 제어 단부(301)로부터 제1 모듈(200)로 송신한다.
제1 모듈(200)은, 제1 단부 BALUP과 밸런스 신호 단부(202)를 갖고, 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 로우 레벨 신호로서 수신하면 제2 제어 신호에 기초하여 강한 풀업 신호를 출력하게끔 제1 단부 BALUP을 제어하도록 구성되고, 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 하이 레벨 신호로서 수신하면 제2 제어 신호 DN2UP에 기초하여 약한 풀다운 신호를 출력하게끔 제1 단부 BALUP을 제어하고 제1 제어 신호 UP2DN을 출력하게끔 제1 제어 단부(201)를 제어하도록 구성된다.
제2 모듈(300)은, 제2 단부 BALDN과 밸런스 신호 단부(202)를 갖고, 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 로우 레벨 신호로서 수신하면 제1 제어 신호 UP2DN에 기초하여 강한 풀다운 신호를 출력하게끔 제2 단부 BALDN을 제어하도록 구성되고, 밸런스 신호 단부(202)가 밸런스 신호 HBAL_ALL을 하이 레벨 신호로서 수신하면 제1 제어 신호 UP2DN에 기초하여 약한 풀업 신호를 출력하게끔 제2 단부 BALDN을 제어하고 제2 제어 신호 DN2UP을 출력하게끔 제2 제어 단부(301)를 제어하도록 구성되고, 여기서, 제1 제어 신호 UP2DN은 제2 제어 신호 DN2UP과는 다른 상태를 갖는다.
도 2를 다시 참조해 보면, 일 실시예에서, 제1 모듈(200)은, 제1 결정 유닛(210), 레벨 시프트 유닛(220), 풀업 제어 유닛(230), 및 제1 제어 유닛(240)을 포함한다. 제1 결정 유닛(210)은 제2 제어 신호 DN2UP과 밸런스 신호 HBAL_ALL에 기초하여 제1 결정 신호 UP_CT_P를 생성하도록 구성된다. 레벨 시프트 유닛(220)은 제1 결정 신호 UP_CT_P에 기초하여 레벨 시프르 신호 UP_CT를 생성하도록 구성된다. 풀업 제어 유닛(230)은 레벨 시프트 신호 UP_CT에 기초하여 풀업 신호와 제3 제어 신호 UP를 생성하도록 구성되고, 여기서, 풀업 신호는 제3 제어 신호 UP과는 다른 상태를 갖고, 제1 결정 유닛(210)은, 또한, 제3 제어 신호 UP과 제1 결정 신호 UP_CT_P에 기초하여 제2 결정 신호 UP_CT_P2를 생성하도록 구성된다. 제1 제어 유닛(240)은 제2 결정 신호 UP_CT_P2에 기초하여 제1 제어 신호 UP2DN을 생성하도록 구성된다.
도 3을 다시 참조해 보면, 일 실시예에서, 제2 모듈(300)은, 제2 결정 유닛(310), 풀다운 제어 유닛(320), 및 제2 제어 유닛(330)을 포함한다. 제2 결정 유닛(310)은 제1 제어 신호 UP2DN과 밸런스 신호 HBAL_ALL에 기초하여 제3 결정 신호 DN_CT_P를 생성하도록 구성된다. 풀다운 제어 유닛(320)은 제3 결정 신호 DN_CT_P에 기초하여 풀다운 신호, 제4 제어 신호 DN1, 및 제5 제어 신호 DN2를 생성하도록 구성되고, 제2 결정 유닛(310)은, 또한, 제4 제어 신호 DN1, 제5 제어 신호 DN2, 및 제3 결정 신호 DN_CT_P에 기초하여 제4 결정 신호 DN_CT_P2를 생성하도록 구성된다. 제2 제어 유닛(330)은 제4 결정 신호 DN_CT_P2에 기초하여 제2 제어 신호 DN2UP을 생성하도록 구성된다.
또한, 도 2와 도 3을 참조해 볼 때, 밸런스 신호 HBAL_ALL이 로우 레벨 신호인 경우, 제3 제어 신호 UP은 로우 레벨 신호이고, 제4 제어 신호 DN1은 로우 레벨 신호이고, 제5 제어 신호 DN2는 하이 레벨 신호이고, 제1 제어 신호 UP2DN은 하이 레벨 신호이고, 밸런스 신호 HBAL_ALL이 하이 레벨 신호인 경우, 제3 제어 신호 UP은 하이 레벨 신호이고, 제4 제어 신호 DN1은 로우 레벨 신호이고, 제5 제어 신호 DN2는 로우 레벨 신호이고, 제2 제어 신호 DN2UP은 로우 레벨 신호라는 점을 이해하기 바란다.
도 4를 참조해 보면, 일부 실시예들에서, 배터리 보호 칩은 밸런스 결정 모듈(400)을 더 포함할 수 있다. 밸런스 결정 모듈(400)은, 제1 제어 단부(201), 제2 제어 단부(301), 및 밸런스 신호 단부(202)에 각각 접속되고, 배터리 보호 칩에 의해 보호되는 배터리 팩의 배터리들의 전압들에 기초하여 인팩 밸런스를 시작할지 여부를 결정하고 제1 제어 신호 UP2DN과 제2 제어 신호 DN2UP에 기초하여 인터팩 밸런스를 시작할지 여부를 결정하도록 구성된다.
본 개시 내용의 일 실시예에 따른 배터리 보호 칩은 두 개의 단부만을 갖고, 이는 패키징 비용을 감소시킬 뿐만 아니라 배터리 보호 칩들을 패키징하는 복잡성도 감소시킬 수 있다. 또한, 본 개시 내용에 따른 패키징된 배터리 보호 칩의 외측 단부들이 적으므로, 다른 배터리 보호 칩들 등의 다른 장치들과의 접속부를 간략화할 수 있고, 외측 PCB에 대한 레이아웃을 용이하게 할 수 있다.
본 발명의 넓은 개념으로부터 벗어나지 않고 전술한 예들에 변경을 가할 수 있다는 점을 당업자라면 인식할 것이다. 따라서, 본 개시 내용은 개시된 특정한 예들로 한정되지 않으며 청구범위에 의해 규정된 바와 같이 본 개시 내용의 사상과 범위 내의 수정을 포함하려는 것임을 이해하기 바란다.

Claims (16)

  1. 복수의 배터리를 갖는 배터리 팩을 각 배터리 보호 칩에 의해 보호하는 배터리 보호 칩들의 밸런스를 제어하기 위한 장치로서,
    직렬로 접속된 복수의 배터리 보호 칩을 포함하고,
    상기 배터리 보호 칩들의 각각은 제1 단부와 제2 단부를 갖고, 제1 배터리 보호 칩의 제1 단부는 제2 배터리 보호 칩의 제2 단부에 접속되고, 상기 제1 배터리 보호 칩의 제2 단부는 제3 배터리 보호 칩의 제1 단부에 접속되고,
    상기 복수의 배터리 보호 칩 중 하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면, 상기 하나의 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 상기 하나의 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고,
    상기 복수의 배터리 보호 칩 중 상기 하나의 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 상기 밸런스 임계값에 도달하면, 상기 하나의 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되고 상기 하나의 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고,
    상기 제2 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고 상기 제1 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 상기 제1 배터리 보호 칩의 제1 단부로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고,
    상기 제3 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 상기 제1 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되면, 상기 제1 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고,
    상기 제2 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고 상기 제1 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 상기 제2 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되는, 배터리 보호 칩들의 밸런스 제어 장치.
  2. 제1항에 있어서, 상기 배터리 보호 칩들의 각각은, 상기 보호되는 배터리 팩의 배터리들의 전압들에 기초하여 인팩(in-pack) 밸런스를 시작할지 여부를 결정하고, 상기 배터리 보호 칩들의 각각의 제1 단부와 제2 단부로부터의 신호들에 기초하여 인터팩(inter-pack) 밸런스를 시작할지 여부를 결정하는, 배터리 보호 칩들의 밸런스 제어 장치.
  3. 제1항에 있어서, 각 배터리 보호 칩은 밸런스 신호를 수신하도록 구성된 밸런스 신호 단부를 갖고, 상기 밸런스 신호는, 상기 복수의 배터리 보호 칩의 각 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 상기 밸런스 임계값에 도달하면 하이 레벨 신호이고, 상기 밸런스 신호는, 상기 복수의 배터리 보호 칩의 각 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 상기 밸런스 임계값에 도달하지 못하면 로우 레벨 신호인, 배터리 보호 칩들의 밸런스 제어 장치.
  4. 제3항에 있어서, 각 배터리 보호 칩은 제1 모듈과 제2 모듈을 포함하고, 상기 제1 모듈은 제1 제어 신호를 제1 제어 단부로부터 상기 제2 모듈에 송신하고, 상기 제2 모듈은 제2 제어 신호를 제2 제어 단부로부터 상기 제1 모듈에 송신하고,
    상기 제1 모듈은, 상기 제1 단부와 상기 밸런스 신호 단부를 갖고, 상기 밸런스 신호 단부가 밸런스 신호를 로우 레벨 신호로서 수신하면 상기 제2 제어 신호에 기초하여 강한 풀업 신호를 출력하게끔 상기 제1 단부를 제어하도록 구성되고, 상기 밸런스 신호 단부가 밸런스 신호를 하이 레벨 신호로서 수신하면 상기 제2 제어 신호에 기초하여 약한 풀다운 신호를 출력하게끔 상기 제1 단부를 제어하고 상기 제1 제어 신호를 출력하게끔 상기 제1 제어 단부를 제어하도록 구성되고,
    상기 제2 모듈은, 상기 제2 단부와 상기 밸런스 신호 단부를 갖고, 상기 밸런스 신호 단부가 밸런스 신호를 로우 레벨 신호로서 수신하면 상기 제1 제어 신호에 기초하여 강한 풀다운 신호를 출력하게끔 상기 제2 단부를 제어하도록 구성되고, 상기 밸런스 신호 단부가 밸런스 신호를 하이 레벨 신호로서 수신하면 상기 제1 제어 신호에 기초하여 약한 풀업 신호를 출력하게끔 상기 제2 단부를 제어하고 상기 제2 제어 신호를 출력하게끔 상기 제2 제어 단부를 제어하도록 구성되고,
    상기 제1 제어 신호는 상기 제2 제어 신호와는 다른 상태를 갖는, 배터리 보호 칩들의 밸런스 제어 장치.
  5. 제4항에 있어서, 상기 제1 모듈은,
    상기 제2 제어 신호와 상기 밸런스 신호에 기초하여 제1 결정 신호를 생성하도록 구성된 제1 결정 유닛;
    상기 제1 결정 신호에 기초하여 레벨 시프트 신호(level shifting signal)를 생성하도록 구성된 레벨 시프트 유닛;
    상기 레벨 시프트 신호에 기초하여 풀업 신호와 제3 제어 신호를 생성하도록 구성된 풀업 제어 유닛으로서, 상기 풀업 신호는 상기 제3 제어 신호와는 다른 상태를 갖고, 상기 제1 결정 유닛이 또한 상기 제3 제어 신호와 상기 제1 결정 신호에 기초하여 제2 결정 신호를 생성하도록 구성된 것인, 풀업 제어 유닛; 및
    상기 제2 결정 신호에 기초하여 상기 제1 제어 신호를 생성하도록 구성된 제1 제어 유닛을 포함하는, 배터리 보호 칩들의 밸런스 제어 장치.
  6. 제4항에 있어서, 상기 제2 모듈은,
    상기 제1 제어 신호와 상기 밸런스 신호에 기초하여 제3 결정 신호를 생성하도록 구성된 제2 결정 유닛;
    상기 제3 결정 신호에 기초하여 풀다운 신호, 제4 제어 신호, 및 제5 제어 신호를 생성하도록 구성된 풀다운 제어 유닛으로서, 상기 제2 결정 유닛이 또한 상기 제4 제어 신호, 상기 제5 제어 신호, 및 상기 제3 결정 신호에 기초하여 제4 결정 신호를 생성하도록 구성된 것인, 풀다운 제어 유닛; 및
    상기 제4 결정 신호에 기초하여 상기 제2 제어 신호를 생성하도록 구성된 제2 제어 유닛을 포함하는, 배터리 보호 칩들의 밸런스 제어 장치.
  7. 복수의 배터리를 갖는 배터리 팩을 보호하기 위한 배터리 보호 칩으로서,
    상기 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 밸런스 임계값에 도달하지 못하면 강한 풀업 신호를 출력하고, 상기 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 상기 밸런스 임계값에 도달하면 약한 풀다운 신호를 출력하도록 구성된 제1 단부; 및
    상기 배터리 보호 칩에 의해 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 상기 밸런스 임계값에 도달하지 못하면 강한 풀다운 신호를 출력하고, 상기 배터리 보호 칩에 의해 보호되는 배터리 팩의 복수의 배터리의 전압들이 상기 밸런스 임계값에 도달하면 약한 풀업 신호를 출력하도록 구성된 제2 단부를 포함하고,
    상기 배터리 보호 칩의 제1 단부는 제2 배터리 보호 칩의 제2 단부에 접속되고, 상기 배터리 보호 칩의 제2 단부는 제3 배터리 보호 칩의 제1 단부에 접속되고,
    상기 제2 배터리 보호 칩의 제2 단부로부터 강한 풀다운 신호가 출력되고 상기 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 상기 배터리 보호 칩의 제1 단부로부터의 약한 풀다운 신호가 강한 풀업 신호로 되고,
    상기 제3 배터리 보호 칩의 제1 단부로부터 강한 풀업 신호가 출력되고 상기 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되면, 상기 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되고,
    상기 제2 배터리 보호 칩의 제2 단부로부터 약한 풀업 신호가 출력되고 상기 배터리 보호 칩의 제1 단부로부터 약한 풀다운 신호가 출력되면, 상기 제2 배터리 보호 칩의 제2 단부로부터의 약한 풀업 신호가 강한 풀다운 신호로 되는, 배터리 보호 칩.
  8. 제7항에 있어서, 상기 배터리 보호 칩은, 상기 보호되는 배터리 팩의 배터리들의 전압들에 기초하여 인팩 밸런스를 시작할지 여부를 결정하고, 상기 배터리 보호 칩의 제1 단부와 제2 단부로부터의 신호들에 기초하여 인터팩 밸런스를 시작할지 여부를 결정하는, 배터리 보호 칩.
  9. 제7항에 있어서, 밸런스 신호를 수신하도록 구성된 밸런스 신호 단부를 더 포함하고, 상기 밸런스 신호는, 상기 보호되는 배터리 팩의 모든 배터리들의 전압들이 상기 밸런스 임계값에 도달하면 하이 레벨 신호이고, 상기 밸런스 신호는, 상기 보호되는 배터리 팩의 적어도 하나의 배터리의 전압이 상기 밸런스 임계값에 도달하지 못하면 로우 레벨 신호인, 배터리 보호 칩.
  10. 제9항에 있어서, 제1 모듈과 제2 모듈을 포함하고, 상기 제1 모듈은 제1 제어 신호를 제1 제어 단부로부터 상기 제2 모듈에 송신하고, 상기 제2 모듈은 제2 제어 신호를 제2 제어 단부로부터 상기 제1 모듈에 송신하고,
    상기 제1 모듈은, 상기 제1 단부와 상기 밸런스 신호 단부를 갖고, 상기 밸런스 신호 단부가 밸런스 신호를 로우 레벨 신호로서 수신하면 상기 제2 제어 신호에 기초하여 강한 풀업 신호를 출력하게끔 상기 제1 단부를 제어하도록 구성되고, 상기 밸런스 신호 단부가 밸런스 신호를 하이 레벨 신호로서 수신하면 상기 제2 제어 신호에 기초하여 약한 풀다운 신호를 출력하게끔 상기 제1 단부를 제어하고 상기 제1 제어 신호를 출력하게끔 상기 제1 제어 단부를 제어하도록 구성되고,
    상기 제2 모듈은, 상기 제2 단부와 상기 밸런스 신호 단부를 갖고, 상기 밸런스 신호 단부가 밸런스 신호를 로우 레벨 신호로서 수신하면 상기 제1 제어 신호에 기초하여 강한 풀다운 신호를 출력하게끔 상기 제2 단부를 제어하도록 구성되고, 상기 밸런스 신호 단부가 밸런스 신호를 하이 레벨 신호로서 수신하면 상기 제1 제어 신호에 기초하여 약한 풀업 신호를 출력하게끔 상기 제2 단부를 제어하고 상기 제2 제어 신호를 출력하게끔 상기 제2 제어 단부를 제어하도록 구성되고,
    상기 제1 제어 신호는 상기 제2 제어 신호와는 다른 상태를 갖는, 배터리 보호 칩.
  11. 제10항에 있어서, 상기 제1 모듈은,
    상기 제2 제어 신호와 상기 밸런스 신호에 기초하여 제1 결정 신호를 생성하도록 구성된 제1 결정 유닛;
    상기 제1 결정 신호에 기초하여 레벨 시프트 신호를 생성하도록 구성된 레벨 시프트 유닛;
    상기 레벨 시프트 신호에 기초하여 풀업 신호와 제3 제어 신호를 생성하도록 구성된 풀업 제어 유닛으로서, 상기 풀업 신호는 상기 제3 제어 신호와는 다른 상태를 갖고, 상기 제1 결정 유닛이 또한 상기 제3 제어 신호와 상기 제1 결정 신호에 기초하여 제2 결정 신호를 생성하도록 구성된 것인, 풀업 제어 유닛; 및
    상기 제2 결정 신호에 기초하여 상기 제1 제어 신호를 생성하도록 구성된 제1 제어 유닛을 포함하는, 배터리 보호 칩.
  12. 제10항에 있어서, 상기 제2 모듈은,
    상기 제1 제어 신호와 상기 밸런스 신호에 기초하여 제3 결정 신호를 생성하도록 구성된 제2 결정 유닛;
    상기 제3 결정 신호에 기초하여 풀다운 신호, 제4 제어 신호, 및 제5 제어 신호를 생성하도록 구성된 풀다운 제어 유닛으로서, 상기 제2 결정 유닛이 또한 상기 제4 제어 신호, 상기 제5 제어 신호, 및 상기 제3 결정 신호에 기초하여 제4 결정 신호를 생성하도록 구성된 것인, 풀다운 제어 유닛; 및
    상기 제4 결정 신호에 기초하여 상기 제2 제어 신호를 생성하도록 구성된 제2 제어 유닛을 포함하는, 배터리 보호 칩.
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