KR101640470B1 - 저전력 전압제어발진기 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 저전력 전압제어발진기는 제어 전압에 응답하여 전류를 출력하는 전류원, 구동제어신호에 응답하여 상기 전류를 차단하는 스위치부, 및 상기 전류를 수신하여 클럭 신호를 생성하는 클럭발생부를 포함하고, 상기 클럭 신호의 주파수는 상기 제어 전압에 따라 변화된다.

Description

저전력 전압제어발진기{LOW POWER VOLTAGE CONTROLLED OSCILLATOR}
본 발명은 저전력 전압제어발진기에 관한 것이다.
일반적으로, 전압제어발진기는 외부에서 인가되는 제어 전압에 따라 발진 주파수가 조절되는 발진소자이다. 구체적으로, 낮은 제어 전압이 인가되면 출력 주파수가 낮은 클럭 신호가 생성되고, 높은 제어 전압이 인가되면 출력 주파수가 높은 클럭 신호가 발생한다.
전압제어발진기는 주파수 합성기(Frequency synthesizer), 클럭 신호 발생기(Clock pulse generator) 및 클럭 신호 복원(Timing recovery)용 위상 잠금장치(Phase-locked loop)에 주로 사용되어 이동 통신 단말기, RF(Radio frequency) 소자 등에 중요한 장치이다.
전압제어발진기는 인버터를 체인 형태로 배치하여 환형(Ring) 구조로 형성되는 것과, 인덕터(Inductor)와 커패시터(Capacitor)를 칩 안에 구현해 만든 LC 공진으로 형성되는 것으로 분류된다.
기존의 환형 구조의 전압제어발진기는 단순한 인버터를 기본 지연소자로 사용한다. 그리고, 전류원에서 생성되어 각 지연소자에 전달되는 전류(ID)가 각 지연소자의 출력단에 구비되는 기생 커패시턴스(Capacitance, CL)에 충전 및 방전되는 과정을 통해서 클럭 신호가 생성된다.
본 발명의 목적은 발진을 OFF하였을때, 전류원의 전류를 강제로 차단하여 불필요한 전력의 소모를 방지하는 저전력 전압제어발진기를 제공하는 데 있다.
본 발명의 다른 목적은 순간적인 전류 차단으로 발생되는 고임피던스에 의한 고전압이 발생을 방지하는 저전력 전압제어발진기를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 저전력 전압제어발진기는 제어 전압에 응답하여 전류를 출력하는 전류원, 구동제어신호에 응답하여 상기 전류를 차단하는 스위치부, 및 상기 전류를 수신하여 클럭 신호를 생성하는 클럭발생부를 포함하고, 상기 클럭 신호의 주파수는 상기 제어 전압에 따라 변화된다.
실시 예에 있어서, 상기 구동제어신호에 응답하여 고전압의 발생을 방지하는 저항부를 더 포함할 수 있다.
실시 예에 있어서, 상기 저항부는 PMOS풀업저항(Pull-up resistor) 및 NMOS푸쉬다운저항(Push-down resistor)을 포함할 수 있다.
실시 예에 있어서, 상기 클럭발생부는 복수의 인버터를 포함하고, 상기 스위치부는 NMOS 스위치를 포함할 수 있다.
실시 예에 있어서, 상기 복수의 인버터 중 마지막 인버터의 출력을 수신하는 버퍼부, 및 상기 복수의 인버터 중 첫 번째 인버터의 입력단과 연결되는 출력단, 상기 구동제어신호가 인가되는 제1 입력단 및 상기 마지막 인버터의 출력이 인가되는 제2 입력단을 구비하는 NAND 게이트를 더 포함할 수 있다.
본 발명에 따른 저전력 전압제어발진기는 발진을 OFF하였을때, 전류원의 전류를 강제로 차단하여 불필요한 전력의 소모를 방지할 수 있다.
또한, 갑작스러운 전류 차단으로 발생되는 고임피던스에 의한 고전압이 발생을 방지할 수 있다.
도 1은 일반적인 환형 구조의 전압제어발진기를 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 저전력 전압제어발진기를 나타내는 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 저전력 전압제어발진기를 나타내는 도면이다.
도 4는 본 발명의 일 실시 예에 따른 저전력 전압제어발진기에 구비되는 NMOS 스위치를 나타내는 도면이다.
도 5는 본 발명의 일 실시 예에 따른 저전력 전압제어발진기에 구비되는 구성들이 회로상에 배치되는 위치를 간략히 나타내는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 저전력 전압제어발진기에 인가되는 구동제어신호 및 저전력 전압제어발진기의 출력을 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 일반적인 환형 구조의 전압제어발진기를 나타내는 도면이다.
앞서 설명한 바와 같이, 일반적인 환형 구조의 전압제어발진기는 복수의 인버터(110)를 체인 형태로 배치하여 형성된다. 여기서, 복수의 체인 구조 중 하나의 체인의 등가회로(120)를 살펴보면, 등가회로(120)는 전류원, 인버터(M6, M7) 및 기생 커패시턴스(CL)를 포함한다.
일반적인 환형 구조의 전압제어발진기는 전류원에서 소모되는 전력이 존재한다. 따라서 일반적인 환형 구조의 전압제어발진기는 그 자체가 동작하지 않는 경우에도, 일정량의 전력이 소비되는 단점이 있고, 결국 저전력 소자의 구현에 있어서 기술적 한계를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 저전력 전압제어발진기를 나타내는 블록도이다. 도 2를 참조하면, 저전력 전압제어발진기는 클럭발생부(210), 스위치부(230) 및 전류원(240)을 포함하고, 저항부(220)를 더 포함할 수 있다.
전류원(240)은 외부로부터 인가되는 제어 전압을 수신하고, 수신된 제어 전압에 응답하여 전류를 출력하여 클럭발생부에 전달할 수 있다. 전달되는 전류는 클럭 발생부에 구비되는 커패시턴스를 충전하거나 또는 방전되도록하여 클럭 신호가 생성되도록 한다. 여기서, 전류원(240)은 커런트 미러를 이용하여 형성될 수 있다.
클럭발생부(210)는 전류원(240)으로부터 출력되는 전류를 수신하고, 수신된 전류에 따라 클럭 신호를 생성할 수 있다. 여기서, 클럭 신호의 주파수는 제어 전압에 따라 변화되는 가변 주파수이다. 그리고, 클럭발생부(210)는 복수의 인버터를 포함하여 형성될 수 있다.
스위치부(230)는 전류원(240)의 전류를 차단할 수 있다. 구체적으로, 스위치부(230)는 구동제어신호를 수신하고, 수신된 구동제어신호에 응답하여 전류원(240)의 내부에 흐르는 전류를 차단할 수 있다. 여기서, 구동제어신호는 저전력 전압제어발진기의 동작을 ON/OFF하는 제어신호일 수 있다. 그리고, 스위치부(230)는 NMOS 스위치를 포함할 수 있다.
스위치부(230)를 통하여, 본 발명에 따른 저전력 전압제어발진기는 발진 동작을 수행하지 않을 때, 전류원(240)에서 전류가 흐르지 않게 되고 전력이 소모되지 않는다.
본 발명에 따른 저전력 전압제어발진기는 저항부(220)를 더 포함할 수 있다. 저항부(220)는 구동제어신호를 수신한다. 그리고 수신된 구동제어신호에 응답하여 동작하여 저전력 전압제어발진기에 고전압이 발생하는 것을 방지할 수 있다. 구체적으로 설명하면, 스위치부(230)의 동작으로 전류원(240)의 전류가 차단되어 순간적으로 회로가 개방상태가 되는 경우, 고입피던스에 의한 고전압이 발생될 수 있다. 이렇게 저항부(220)는 회로가 순간적으로 개방상태가 되는 경우에 고전압의 발생을 방지할 수 있다.
여기서, 저항부(220)는 PMOS풀업저항(Pull-up resistor) 및 NMOS푸쉬다운저항(Push-down resistor)을 포함할 수 있고, 회로가 순간적으로 개방상태가 되는 경우에 PMOS풀업저항 및 NMOS푸쉬다운저항은 바이패스 상태를 형성하여 고전압이 발생되는 것을 방지한다.
도 3은 본 발명의 일 실시 예에 따른 저전력 전압제어발진기를 나타내는 도면이다. 도 3을 참고하면, 저전력 전압제어발진기는 클럭발생부(310), 전류원/PMOS풀업저항(320), 전류원/NMOS푸쉬다운저항 (330), 스위치부(340), 외부 인버터(350), NAND 게이트(360) 및 버퍼부(370)을 포함한다.
클럭발생부(310)는 복수의 인버터를 포함할 수 있다. 도 3에서 클럭발생부(310)는 4개의 인버터를 포함하고 있다. 이를 예시적인 것이고, 인버터의 개수는 4개로 한정되는 것은 아니다. 클럭발생부(310) 내부의 인버터는 체인 형태로 배치되고, 앞단의 인버터의 출력단은 뒷단의 인버터의 입력단으로 연결될 수 있다.
전류원/PMOS풀업저항(320)는 구동제어신호를 수신하고, 클럭발생부(310)와 연결될 수 있다.
전류원/NMOS푸쉬다운저항(330)는 외부 인버터(350)를 통해서 구동제어신호가 인버팅된 신호를 수신하고, 클럭발생부(310)와 연결될 수 있다.
스위치부(340)는 구동제어신호를 수신하고, 전류원에 구비된 PMOS 및 NMOS 사이에 형성될 수 있다. 수신된 구동제어신호에 응답하여 해당 PMOS 및 NMOS 사이에 전류의 흐름을 차단하거나 또는 통하도록 할 수 있다.
외부 인버터(350)는 구동제어신호를 수신하여 PMOS풀업저항(320) 및 NMOS푸쉬다운저항(330)에 동시에 같은 신호가 인가되지 않고, 반대의 신호가 인가되도록 할 수 있다.
NAND 게이트(360)는 제1 입력단, 제2 입력단 및 출력단을 구비할 수 있다. 여기서, 출력단은 복수의 인버터 중 첫 번째 인버터의 입력단과 연결될 수 있고, 제1 입력단은 구동제어신호가 인가되도록 열결될 수 있으며, 마지막으로 제2 입력단은 복수의 인버터 중 마지막 인버터의 출력이 인가되도록 연결될 수 있다.
버퍼부(370)는 복수의 인버터 중 마지막 인버터의 출력을 수신하여 출력한다. 클럭발생부(310)에 포함되는 복수의 인버터를 구성하는 PMOS(M17 내지 M20)와 NMOS(M26 내지 M29)의 W/L 비율을 증대시킨 구조로 형성될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 저전력 전압제어발진기에 구비되는 NMOS 스위치를 나타내는 도면이다. 도 4를 참조하면, 구동제어신호에 따라 NMOS 스위치의 동작을 알 수 있다.
High인 구동제어신호가 게이트(441)에 인가되는 경우, NMOS 스위치의 드레인(442)와 소스(443) 간에 전류가 흐른다. 반대로 Low인 구동제어신호가 게이트(441)에 인가되는 경우, NMOS 스위치의 드레인(442)와 소스(443) 간에 전류는 흐르지 않고 차단된다.
도 5는 본 발명의 일 실시 예에 따른 저전력 전압제어발진기에 구비되는 구성들이 회로상에 배치되는 위치를 간략히 나타내는 도면이다.
앞서 도 3을 통해서 설명한 구성들인 클럭발생부(510), 전류원/PMOS풀업저항(520), 전류원/NMOS푸쉬다운저항 (530), 스위치부 및 인버터(540), NAND 게이트(550) 및 버퍼부(560)가 도 3 및 도 5와 같이 회로 상에 배치될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 저전력 전압제어발진기에 인가되는 구동제어신호(610, 630) 및 저전력 전압제어발진기의 출력(620, 640)을 나타내는 도면이다.
도 6의 좌측의 그래프는 구동제어신호(610)의 듀티비가 20%이고, 도 6의 우측의 그래프는 구동제어신호(630)의 듀티비가 80%이다. 도 6에서 나타나는 결과와 같이 구동제어신호(610, 630)가 High인 경우에만, 저전력 전압제어발진기는 클럭 신호(620, 640)를 출력한다. 반대로 구동제어신호(610, 630)가 Low인 경우에는, 저전력 전압제어발진기는 클럭 신호(620, 640)를 출력하지 않는다.
결국, 본 발명의 일 실시 예에 따른 저전력 전압제어발진기는 구동제어신호에 따라 전류원의 전류를 차단하기 때문에, 전압제어발진기가 동작하지 않는 경우에, 전류원에서 전력이 소모되지 않도록 한다. 그리고, 저항부를 통해서 순간적인 회로의 개방에 따른 고전압 발생을 방지할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

Claims (5)

  1. 제어 전압에 응답하여 전류를 출력하는 전류원;
    구동제어신호에 응답하여 상기 전류를 차단하는 스위치부;
    상기 구동제어신호에 응답하여 고전압의 발생을 방지하는 저항부; 및
    상기 전류를 수신하여 클럭 신호를 생성하는 클럭발생부를 포함하고,
    상기 클럭 신호의 주파수는 상기 제어 전압에 따라 변화되고,
    상기 저항부는,
    PMOS풀업저항(Pull-up resistor) 및 NMOS푸쉬다운저항(Push-down resistor)을 포함하고,
    상기 PMOS풀업저항 및 NMOS푸쉬다운저항은,
    상기 스위치부의 동작으로 상기 전류원의 전류가 차단되어 순간적으로 회로가 개방상태가 되는 경우, 바이패스 상태를 형성하여 고전압이 발생되는 것을 방지하는 저전력 전압제어발진기.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 클럭발생부는 복수의 인버터를 포함하고,
    상기 스위치부는 NMOS 스위치를 포함하는 저전력 전압제어발진기.
  5. 제 4 항에 있어서,
    상기 복수의 인버터 중 마지막 인버터의 출력을 수신하는 버퍼부; 및
    상기 복수의 인버터 중 첫 번째 인버터의 입력단과 연결되는 출력단, 상기 구동제어신호가 인가되는 제1 입력단 및 상기 마지막 인버터의 출력이 인가되는 제2 입력단을 구비하는 NAND 게이트를 더 포함하는 저전력 전압제어발진기.
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