KR101633340B1 - 중성점 제어기능을 갖춘 무정전 전원장치 및 그 제어방법 - Google Patents

중성점 제어기능을 갖춘 무정전 전원장치 및 그 제어방법 Download PDF

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Abstract

본 발명은 무정전 전원장치에 포함된 3상 4선식 직류/교류 변환기(4-wire 3-phase DC/AC converter)의 출력전압 평형을 위한 제어장치 및 제어방법에 관한 것으로, 중성점 쉬프트(neutral point shift)로 인한 직류링크 전압 오차로 유발되는 여러 문제점을 해결하기 위해 중성선(neutral wire)에 흐르는 중성전류의 주기성을 활용하여 미래에 들어올 중성전류 값을 과거의 중성전류 값으로부터 예측하고, 이러한 예측값을 이용하여 미래의 상태변화를 예측하고 모델예측제어(model predictive control)를 이용하여 상태 예측값을 원하는 값으로 최대한 가깝게 이끌어 가는 것에 의해 직류링크 양단의 전압 오차를 없애는 모델예측제어기를 제공한다.
본 발명은 중성선(neutral wire)에 흐르는 중성전류의 주기성과 모델예측제어기법(model predictive control strategy)을 결합하여 이용함으로써, 직류링크 양단의 전압 오차를 없애고 직류링크 전압 오차로 유발되는 문제점을 효과적으로 제거하는 효과를 갖는다.

Description

중성점 제어기능을 갖춘 무정전 전원장치 및 그 제어방법{An apparatus and a method for control of the neutral point in an uninterruptible power supply}
본 발명은 중성점 제어기능을 갖춘 무정전 전원장치 및 그 제어방법에 관한 것이다. 구체적으로, 본 발명은 무정전 전원장치에 포함된 3상 4선식 직류/교류 변환기(4-wire 3-phase DC/AC converter)에서 중성전류의 주기성과 모델예측제어(model predictive control)의 특성을 결합하여 직류링크 양단의 전압 오차를 없애고 직류링크 전압 오차로 유발되는 출력전압의 불평형을 효과적으로 제거하는 제어장치 및 제어방법에 관한 것이다.
무정전 전원장치(uninterruptible power supply, UPS)는 다양한 부하 종류와 부하의 변동에 상관없이 일정 주파수 및 일정 전압의 교류 전원을 공급하는 장치이며, 디지털 정보기기의 사용 증가와 더불어 수요가 점차 증가하고 있다.
무정전 전원장치는 일반적으로, 상용 교류전원이 입력되는 교류전원 입력부, 상용 교류전원을 직류전원으로 변환하는 정류부, 정류부에서 변환 출력되는 직류전원을 교류전원으로 변환하는 인버터부, 인버터부를 거쳐 입력된 교류전원의 노이즈를 제거하는 필터부를 포함한다. 본 발명은 무정전 전원장치의 구성 중에서 직류전원을 교류전원으로 변환하는 인버터부와 관련된 것으로, 직류전원이 직류링크 양단에 공급될 때, 직류링크 양단의 전압 오차에 의해 인버터의 출력전압이 불평형하게 되는 것을 방지하기 위한 제어장치 및 제어방법에 관한 것이다.
직류/교류 변환이 이루어지는 인버터 회로를 포함하는 장치에서 중성선(neutral wire)은 불평형 부하(unbalanced loads)에 대한 전류 경로(current path)를 제공하기 위해 필요하다. 중성점(neutral point)이 제대로 제어되지 않으면, 보통 중성전류(neutral current)가 중성점을 쉬프트(shift)시키게 되고, 중성점의 쉬프트는 출력전압을 불평형하고 불안하게 만들며, 더 심각한 문제를 야기할 수 있다. 따라서, 안정한 중성점을 효율적으로 생성하는 것은 산업 응용분야에서 매우 중요한 문제이다.
이와 관련된 종래기술을 살펴보면, 아래 선행기술문헌에서 제시한 특허문헌1은 2개의 평활용 콘덴서에 걸리는 전압의 편차를 없애는 직류전압 평형기능을 갖는 단상 유피에스장치에 적용가능한 장치로서, 콘덴서 전압 검출부, 평균값 연산부, 오차 검출기, 위상동기루프, 직류전압 편차 제어기, 스위칭 소자 구동펄스 발생부를 포함하는 밸런스 제어부를 개시하고 있다.
비특허문헌1은 3상 4선식 직류/교류 변환기의 중성점 제어에 관한 것으로, 고전적인 관점에서 간단한 형태의 전압 및 전류 궤환 제어기를 설계하여 개시하고 있고, 비특허문헌2는 3상 4선식 직류/교류 변환기의 중성점의
Figure 112014091249352-pat00001
-제어에 관한 것으로, 인버터의 직류링크 내의 전압 밸런스 유지에 중성전류가 중요한 외란으로 작용하는 것을 고려하여, 능동 밸런스 스플릿 직류링크의 선형모델을 유도하고 고대역폭 강인제어를 위한
Figure 112014091249352-pat00002
-제어기를 설계하여 개시하고 있다.
상기 기술한 종래기술은 단상 유피에스 또는 3상 4선식 직류/교류 변환기를 위한 중성점 제어 방안을 제시하고 있으나, 중성선(neutral wire)에 흐르는 중성전류의 주기성과 모델예측제어기법(model predictive control strategy)을 결합하여 직류링크 양단의 전압 오차를 효과적으로 제거하는 방안은 고려하지 못하고 있다.
KR 10-1057097 B1 (2011.08.09.)
Q.-C. Zhong, L. Hobson, and M. G. Jayne, "Classical control of the neutral point in 4-wire 3-phase DC-AC converters," Electrical Power Quality and Utilisation, Journal vol.XI, no.2, pp.111-119, 2005.
Figure 112014091249352-pat00003
Q.-C. Zhong, J. Liang, G. Weiss, Chunmei Feng, and Timothy C. Green, "control of the neutral point in four-wire 3-phase DC-AC converters," IEEE Transactions on Industrial Electronics, vol.53, no.5, pp.1594-1602, October 2006.
따라서, 본 발명이 이루고자 하는 과제는 중성점 쉬프트로 인한 직류링크 전압 오차로 유발되는 여러 문제점을 해결하기 위해 중성선(neutral wire)에 흐르는 중성전류의 주기성을 활용하여 미래에 들어올 중성전류 값을 과거의 중성전류 값으로부터 예측하고, 이러한 예측값과 모델예측제어기법(model predictive control strategy)을 이용하여 미래의 상태변화를 예측하고 이를 원하는 값으로 최대한 가깝게 이끌어 가는 것에 의해 직류링크 양단의 전압 오차를 없애고 직류링크 전압 오차로 유발되는 문제점을 효과적으로 제거하는 제어기법을 제공하고자 하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명은 직류/교류 변환기능을 갖는 인버터 회로와, 직류링크 전압
Figure 112014091249352-pat00004
가 상기 인버터 회로에 공급되고, 직렬 연결된 상단 및 하단 커패시터가 직류링크 양단에 연결되고, 직렬 연결된 2개의 스위칭 소자
Figure 112014091249352-pat00005
,
Figure 112014091249352-pat00006
이 직류링크 양단에 연결되어 상기 상단 및 하단 커패시터와 병렬로 연결되며, 상기 상단 및 하단 커패시터의 중간 연결점과 2개의 스위칭 소자
Figure 112014091249352-pat00007
,
Figure 112014091249352-pat00008
의 중간 연결점이 인덕터를 통해 연결되어, 상기 상단 및 하단 커패시터의 중간 연결점과 상기 인덕터 사이에 중성점(neutral point) N을 형성하는 무정전 전원장치의 직류/교류 변환부에서 상기 상단 및 하단 커패시터는 각각 커패시턴스(capacitance)
Figure 112014091249352-pat00009
를 가지며, 상기 인덕터는 인덕턴스(inductance)
Figure 112014091249352-pat00010
을 가지며,
Figure 112014091249352-pat00011
를 커패시터 전류,
Figure 112014091249352-pat00012
을 중성선(neutral wire)에 흐르는 중성전류,
Figure 112014091249352-pat00013
을 인덕터 전류, 중성점 N에 대한 상기 상단 캐패시터의 전압을
Figure 112014091249352-pat00014
, 중성점 N 에 대한 상기 하단 커패시터의 전압을
Figure 112014091249352-pat00015
라 하면, 직류링크 전압은
Figure 112014091249352-pat00016
가 되며, 직류링크 양단의 전압 오차를 나타내는 직류링크 전압 오차
Figure 112014091249352-pat00017
로 정의하여 상태변수를
Figure 112014091249352-pat00018
로 정의하면, 직류링크 전압 오차
Figure 112014091249352-pat00019
과 인덕터 전류
Figure 112014091249352-pat00020
에 대한 상태방정식이 (E1)으로 주어지고,
Figure 112014091249352-pat00021
(E1)
(E1)에서,
Figure 112014091249352-pat00022
,
Figure 112014091249352-pat00023
,
Figure 112014091249352-pat00024
이고,
Figure 112014091249352-pat00025
는 스위칭 소자
Figure 112014091249352-pat00026
을 온(오프)시키는 듀티비(duty ratio)로서 제어입력을 의미하며, 샘플링 주기(sampling period)를
Figure 112014091249352-pat00027
라 하고, 이산화된 직류링크 전압 오차와 이산화된 인덕터 전류를 상태변수
Figure 112014091249352-pat00028
로 정의하고, 이산화된 제어입력을
Figure 112014091249352-pat00029
, 이산화된 중성전류를
Figure 112014091249352-pat00030
라 하여, (E1)을 이산화한 이산시간 상태방정식을 (E2)라 하고,
Figure 112014091249352-pat00031
(E2)
(E2)에서,
Figure 112014091249352-pat00032
,
Figure 112014091249352-pat00033
,
Figure 112014091249352-pat00034
이고,
Figure 112014091249352-pat00035
는 펄스폭변조 주기(pulse width modulation period) 동안 스위칭 소자
Figure 112014091249352-pat00036
이 온(오프)되는 듀티비(duty ratio)라 할 때, 직류링크 전압 오차
Figure 112014091249352-pat00037
, 인덕터 전류
Figure 112014091249352-pat00038
, 중성전류
Figure 112014091249352-pat00039
를 입력받아 제어입력
Figure 112014091249352-pat00040
를 출력하는 모델예측제어기(model predictive controller, MPC)를 포함하고, 상기 모델예측제어기에서 출력되는 제어입력
Figure 112014091249352-pat00041
는 설계 파라미터(design parameter)로서 미리 선택된 행렬
Figure 112014091249352-pat00042
과 상수
Figure 112014091249352-pat00043
, 정수인 예측길이
Figure 112014091249352-pat00044
에 대해
Figure 112014091249352-pat00045
(E3)로 주어지며, (E3)에서
Figure 112014091249352-pat00046
,
Figure 112014091249352-pat00047
이고,
Figure 112014091249352-pat00048
,
Figure 112014091249352-pat00049
,
Figure 112014091249352-pat00050
,
Figure 112014091249352-pat00051
,
Figure 112014091249352-pat00052
이며,
Figure 112014091249352-pat00053
는 이산시간
Figure 112014091249352-pat00054
에서 예측한 이산시간
Figure 112014091249352-pat00055
에서의 중성전류 값의 예측값을 의미하며,
Figure 112014091249352-pat00056
은
Figure 112014091249352-pat00057
이고,
Figure 112014091249352-pat00058
,
Figure 112014091249352-pat00059
를 만족하는
Figure 112014091249352-pat00060
가 존재하도록 선택되는 무정전 전원장치를 제공한다.
또한, 본 발명은 상기 직류/교류 변환부의 이산시간 상태방정식 (E2)로부터
Figure 112014091249352-pat00061
,
Figure 112014091249352-pat00062
,
Figure 112014091249352-pat00063
로 정의하고,
Figure 112014091249352-pat00064
,
Figure 112014091249352-pat00065
를 고려하여 상태변수
Figure 112014091249352-pat00066
, 출력
Figure 112014091249352-pat00067
로 정의하여 얻은 상태방정식을 (E4), (E5)라 하고,
Figure 112014091249352-pat00068
(E4)
Figure 112014091249352-pat00069
(E5)
(E4), (E5)에서
Figure 112014091249352-pat00070
,
Figure 112014091249352-pat00071
,
Figure 112014091249352-pat00072
,
Figure 112014091249352-pat00073
라 할 때, 직류링크 전압 오차
Figure 112014091249352-pat00074
, 인덕터 전류
Figure 112014091249352-pat00075
, 중성전류
Figure 112014091249352-pat00076
를 입력받아 제어입력
Figure 112014091249352-pat00077
를 출력하는 모델예측제어기(model predictive controller, MPC)를 포함하고, 상기 모델예측제어기에서 출력되는 제어입력
Figure 112014091249352-pat00078
는 설계 파라미터(design parameter)로서 미리 선택된 상수
Figure 112014091249352-pat00079
과 정수인 예측길이
Figure 112014091249352-pat00080
, 초기 제어입력
Figure 112014091249352-pat00081
에 대해
Figure 112014091249352-pat00082
(E6)로 주어지며, (E6)에서
Figure 112014091249352-pat00083
,
Figure 112014091249352-pat00084
이고,
Figure 112014091249352-pat00085
,
Figure 112014091249352-pat00086
,
Figure 112014091249352-pat00087
,
Figure 112014091249352-pat00088
이며,
Figure 112014091249352-pat00089
는 이산시간
Figure 112014091249352-pat00090
에서 예측한 이산시간
Figure 112014091249352-pat00091
에서의
Figure 112014091249352-pat00092
값의 예측값을 의미하는 무정전 전원장치를 제공한다.
또한, 본 발명은 상기 직류/교류 변환부를 고려하여 얻은 상태방정식을 (E4), (E5)라 할 때, 전류검출부에서 상기 직류/교류 변환부로부터 인덕터 전류
Figure 112014091249352-pat00093
, 중성전류
Figure 112014091249352-pat00094
를 검출하여 출력하는 단계; 전압검출부에서 상기 직류/교류 변환부로부터 상기 상단 캐패시터 전압
Figure 112014091249352-pat00095
, 상기 하단 커패시터 전압
Figure 112014091249352-pat00096
를 검출하여 출력하는 단계; 가산기에서 상기 상단 캐패시터 전압
Figure 112014091249352-pat00097
, 상기 하단 커패시터 전압
Figure 112014091249352-pat00098
를 입력받아 가산하여 직류링크 전압 오차
Figure 112014091249352-pat00099
를 출력하는 단계; 모델예측제어기(model predictive controller, MPC)에서 직류링크 전압 오차
Figure 112014091249352-pat00100
, 인덕터 전류
Figure 112014091249352-pat00101
, 중성전류
Figure 112014091249352-pat00102
를 입력받아 제어입력
Figure 112014091249352-pat00103
를 출력하는 단계; 펄스폭변조부(pulse-width modulator)에서 상기 모델예측제어기로부터 출력된 제어입력
Figure 112014091249352-pat00104
를 입력받아 상기 직류/교류 변환부에 제어신호를 출력하는 단계;를 포함하고, 상기 모델예측제어기에서 출력되는 제어입력
Figure 112014091249352-pat00105
는 설계 파라미터(design parameter)로서 미리 선택된 상수
Figure 112014091249352-pat00106
과 정수인 예측길이
Figure 112014091249352-pat00107
, 초기 제어입력
Figure 112014091249352-pat00108
에 대해
Figure 112014091249352-pat00109
(E6)로 주어지며, (E6)에서
Figure 112014091249352-pat00110
,
Figure 112014091249352-pat00111
이고,
Figure 112014091249352-pat00112
,
Figure 112014091249352-pat00113
,
Figure 112014091249352-pat00114
,
Figure 112014091249352-pat00115
이며,
Figure 112014091249352-pat00116
는 이산시간
Figure 112014091249352-pat00117
에서 예측한 이산시간
Figure 112014091249352-pat00118
에서의
Figure 112014091249352-pat00119
값의 예측값을 의미하는 무정전 전원장치의 제어방법을 제공한다.
본 발명은 중성선(neutral wire)에 흐르는 중성전류의 주기성을 활용하여 미래에 들어올 중성전류 값을 과거의 중성전류 값으로부터 예측하고, 이러한 예측값을 이용하여 미래의 상태변화를 예측하고 모델예측제어(model predictive control)를 이용하여 상태 예측값을 원하는 값으로 최대한 가깝게 이끌어 가는 제어기법을 제공함으로써, 직류링크 양단의 전압 오차를 없애고 직류링크 전압 오차로 유발되는 문제점을 효과적으로 제거하는 효과를 갖는다.
도 1은 직류/교류 변환부에서 중성점(neutral point)을 생성하기 위한 회로 구성을 보인 도면.
도 2는 본 발명의 일 실시예에 따른 중성점 제어기능을 갖춘 무정전 전원장치를 보인 블록도.
도 3은 시뮬레이션에서 사용된 직류/교류 변환부 구성을 보인 도면.
도 4는 본 발명의 모델예측제어기에서 5-스텝 예측기를 이용한 경우 직류링크 전압 오차의 시뮬레이션 파형을 보인 도면.
본 발명은 3상 4선식 직류/교류 변환기(4-wire 3-phase DC/AC converter)의 출력전압 평형을 위한 제어장치 및 제어방법에 관한 것으로, 이러한 직류/교류 변환기를 포함하는 무정전 전원장치(uninterruptible power supply, UPS)에 적용 가능하며, 무정전 전원장치 외에도 직류/교류 변환기를 포함하여 중성점(neutral point) 쉬프트(shift)의 영향을 받는 다양한 기술분야에 적용될 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 직류/교류 변환부에서 중성점(neutral point)을 생성하기 위한 회로 구성을 보인 도면이고, 도 2는 본 발명의 일 실시예에 따른 중성점 제어기능을 갖춘 무정전 전원장치를 보인 블록도이다. 도 2에 보인 무정전 전원장치의 직류/교류 변환부는 도 1의 회로 구성을 갖는다.
도 1을 참조하면, 본 발명의 제어대상이 되는 회로 구성의 모델은 직류링크 전압
Figure 112014091249352-pat00120
가 직류/교류 변환기능을 갖는 인버터 회로에 공급되고, 직렬 연결된 상단 및 하단 커패시터가 직류링크 양단에 연결되고, 직렬 연결된 2개의 스위칭 소자(
Figure 112014091249352-pat00121
,
Figure 112014091249352-pat00122
)가 직류링크 양단에 연결되어 상기 상단 및 하단 커패시터와 병렬로 연결되며, 상기 상단 및 하단 커패시터의 중간 연결점과 2개의 스위칭 소자(
Figure 112014091249352-pat00123
,
Figure 112014091249352-pat00124
)의 중간 연결점이 인덕터를 통해 연결되어, 상기 상단 및 하단 커패시터의 중간 연결점과 상기 인덕터 사이에 중성점(neutral point) N을 형성한다. 상기 상단 및 하단 커패시터에 걸리는 전압의 차이를 검출하여 2개의 스위칭 소자(
Figure 112014091249352-pat00125
,
Figure 112014091249352-pat00126
)의 스위칭 제어에 의해 직류링크 양단의 전압 평형을 유지시키게 된다. 상기 상단 및 하단 커패시터는 각각 커패시턴스(capacitance)
Figure 112014091249352-pat00127
를 가지며, 상기 인덕터는 인덕턴스(inductance)
Figure 112014091249352-pat00128
을 갖는다. 도 1에서
Figure 112014091249352-pat00129
는 직류링크 전압,
Figure 112014091249352-pat00130
는 커패시터 전류,
Figure 112014091249352-pat00131
은 중성선(neutral wire)에 흐르는 중성전류, 중성점 N에 대한 상기 상단 캐패시터의 전압을
Figure 112014091249352-pat00132
, 중성점 N 에 대한 상기 하단 커패시터의 전압을
Figure 112014091249352-pat00133
라 하면, 직류링크 전압은
Figure 112014091249352-pat00134
가 되며, 직류링크 양단의 전압 오차를 나타내는 직류링크 전압 오차
Figure 112014091249352-pat00135
로 정의하면, 직류링크 전압 오차
Figure 112014091249352-pat00136
과 인덕터 전류
Figure 112014091249352-pat00137
은 다음 관계를 만족한다.
Figure 112014091249352-pat00138
(1)
여기서,
Figure 112014091249352-pat00139
는 스위치
Figure 112014091249352-pat00140
을 온(오프)시키는 듀티비(duty ratio)로서 제어입력을 의미하며,
Figure 112014091249352-pat00141
사이의 값을 갖는다.
상태변수를
Figure 112014091249352-pat00142
로 정의하면 (1)은 다음과 같이 표현된다.
Figure 112014091249352-pat00143
(2)
여기서,
Figure 112014091249352-pat00144
,
Figure 112014091249352-pat00145
,
Figure 112014091249352-pat00146
이다.
(2)의 시스템을 샘플링 주기(sampling period)
Figure 112014091249352-pat00147
에 대해서 이산화하고 정리하면 다음과 같다.
Figure 112014091249352-pat00148
(3)
여기서,
Figure 112014091249352-pat00149
,
Figure 112014091249352-pat00150
,
Figure 112014091249352-pat00151
,
Figure 112014091249352-pat00152
이다.
Figure 112014091249352-pat00153
는 펄스폭변조 주기(pulse width modulation period) 동안 스위치
Figure 112014091249352-pat00154
이 온(오프)되는 듀티비(duty ratio)로서
Figure 112014091249352-pat00155
사이의 값을 가지며,
Figure 112014091249352-pat00156
에 의해
Figure 112014091249352-pat00157
의 전압은
Figure 112014091249352-pat00158
사이의 값을 갖는다.
본 발명에서 직류링크 양단의 전압은 평형을 이루어야 하므로, 제어목표(control objective)는
Figure 112014091249352-pat00159
이며 이는 다음과 같이 표현된다.
Figure 112014091249352-pat00160
(4)
이제, (4)의 제어목표를 달성하기 위하여 다음과 같은 비용함수(cost function)를 고려한다.
Figure 112014091249352-pat00161
(5)
여기서, 정수
Figure 112014091249352-pat00162
는 예측길이(horizon)를 의미하고, 행렬
Figure 112014091249352-pat00163
과 상수
Figure 112014091249352-pat00164
은 설계파라미터이다.
Figure 112014091249352-pat00165
이며,
Figure 112014091249352-pat00166
는 이산시간(discrete-time)
Figure 112014091249352-pat00167
에서 예측한 이산시간
Figure 112014091249352-pat00168
에서의 상태변수 값의 예측값,
Figure 112014091249352-pat00169
는 이산시간
Figure 112014091249352-pat00170
에서 예측한 이산시간
Figure 112014091249352-pat00171
에서의 제어입력 값의 예측값,
Figure 112014091249352-pat00172
는 이산시간
Figure 112014091249352-pat00173
에서 예측한 이산시간
Figure 112014091249352-pat00174
에서의 중성전류 값의 예측값을 의미한다.
(3)으로부터 다음과 같이 정리할 수 있다.
Figure 112014091249352-pat00175
Figure 112014091249352-pat00176
Figure 112014091249352-pat00177
Figure 112014091249352-pat00178
위 식은 다음과 같이 간단히 정리할 수 있다.
Figure 112014091249352-pat00179
(6)
여기서,
Figure 112014091249352-pat00180
,
Figure 112014091249352-pat00181
,
Figure 112014091249352-pat00182
,
Figure 112014091249352-pat00183
,
Figure 112014091249352-pat00184
,
Figure 112014091249352-pat00185
이다. (6)에서
Figure 112014091249352-pat00186
는 비용함수 (5)를 최소화하기 위해서 결정해야할 미래의 제어입력 값들의 예측값들의 벡터이고,
Figure 112014091249352-pat00187
은 미래의 중성전류
Figure 112014091249352-pat00188
의 예측값들의 벡터이다. 따라서, 비용함수 (5)와 (6)의 예측값을 계산하기 위해서는 미래의 중성전류
Figure 112014091249352-pat00189
의 예측값들의 벡터인
Figure 112014091249352-pat00190
을 알아야 한다. 일반적으로 미래에 나타날 전류의 값을 알 수는 없지만 중성전류
Figure 112014091249352-pat00191
이 주기적인 신호라는 것에 착안하면 과거의
Figure 112014091249352-pat00192
값으로부터 미래의
Figure 112014091249352-pat00193
값을 추정해낼 수 있다. 즉,
Figure 112014091249352-pat00194
을 다음과 같이 대체한다.
Figure 112014091249352-pat00195
(7)
여기서,
Figure 112014091249352-pat00196
은 중성전류
Figure 112014091249352-pat00197
의 주기를 의미하고,
Figure 112014091249352-pat00198
은 기본파인 60Hz에 맞추어서 샘플링 주파수에 따라서 정해진다. 즉,
Figure 112014091249352-pat00199
를 샘플링 주기(sampling period)라 하면,
Figure 112014091249352-pat00200
로 주어진다. 처음 제어를 시작할 때는 중성전류
Figure 112014091249352-pat00201
의 값이 없으므로,
Figure 112014091249352-pat00202
의 초기값은 0으로 설정하여 적용한다.
(6)을 이용하면, (5)의 비용함수는 다음과 같이 정리할 수 있다.
Figure 112014091249352-pat00203
(8)
여기서,
Figure 112014091249352-pat00204
,
Figure 112014091249352-pat00205
,
Figure 112014091249352-pat00206
이다.
위에서 설명한 바와 같이, 중성전류
Figure 112014091249352-pat00207
은 주기적인 신호이므로
Figure 112014091249352-pat00208
는 다음과 같이 대체한다.
Figure 112014091249352-pat00209
이제 다음과 같은 최적화 문제를 고려한다.
Figure 112014091249352-pat00210
(9)
(9)에서 비용함수
Figure 112014091249352-pat00211
가
Figure 112014091249352-pat00212
에 대한 2차 함수이므로 최적해
Figure 112014091249352-pat00213
는 다음 방정식을 풀어서 얻을 수 있다.
Figure 112014091249352-pat00214
(10)
방정식 (10)을 만족하는 해
Figure 112014091249352-pat00215
는 다음과 같다.
Figure 112014091249352-pat00216
(11)
실제의 제어입력은 (11)로부터 매 제어주기마다 계산한
Figure 112014091249352-pat00217
의 첫번째 요소
Figure 112014091249352-pat00218
만 제어입력으로 인가하며, 이는 다음과 같다.
Figure 112014091249352-pat00219
(12)
(12)에서 비용함수
Figure 112014091249352-pat00220
의 가중치
Figure 112014091249352-pat00221
은 다음의 조건이 만족되도록 선택된다.
Figure 112014091249352-pat00222
,
Figure 112014091249352-pat00223
(13)
Figure 112014091249352-pat00224
,
Figure 112014091249352-pat00225
를 만족하는
Figure 112014091249352-pat00226
가 존재 (14)
(13), (14)의 조건이 만족되면, 폐루프 시스템
Figure 112014091249352-pat00227
은 안정하다. 안정도는 (5)의 비용함수를 리아프노프 함수(Lyapunov function)로 선택하고 선형시스템의 성질을 이용하여 증명할 수 있다.
(5)의 비용함수에서 예측길이
Figure 112014091249352-pat00228
는 예측값들이 고려되는 구간의 크기를 나타내는데,
Figure 112014091249352-pat00229
는 중성전류의 주기
Figure 112014091249352-pat00230
과 비교하면 일반적으로 매우 작은 값이 된다. 즉,
Figure 112014091249352-pat00231
이다. 구간
Figure 112014091249352-pat00232
가 길수록 정상상태 성능이 좋아질 것이나, 반면에 부하에 변동이 생길 경우 정상상태까지 도달하는데 걸리는 시간은 더 오래 걸릴 것이므로,
Figure 112014091249352-pat00233
의 선택은 정상상태 성능과 새로운 부하에의 적응시간 사이의 타협점(trade-off)을 적절히 구하는 선에서 결정될 수 있다.
다음으로, 실제 구현시 발생할 수 있는 정상상태 오차를 제거하기 위해 직류링크 전압 오차
Figure 112014091249352-pat00234
에 대한 적분기를 추가하여 설계한 모델예측제어기에 대해 설명한다.
(3)으로부터 다음과 같은 시스템을 고려한다.
Figure 112014091249352-pat00235
(15)
Figure 112014091249352-pat00236
(16)
여기서,
Figure 112014091249352-pat00237
이다.
Figure 112014091249352-pat00238
,
Figure 112014091249352-pat00239
,
Figure 112014091249352-pat00240
로 정의하면, (3), (15), (16)에서 다음과 같은 식을 얻을 수 있다.
Figure 112014091249352-pat00241
(17)
Figure 112014091249352-pat00242
(18)
위 식에서 직류링크 전압 오차
Figure 112014091249352-pat00243
에 대한 적분기가 추가되었음을 알 수 있다. (17), (18)은 상태변수
Figure 112014091249352-pat00244
로 정의하면 다음과 같이 정리할 수 있다.
Figure 112014091249352-pat00245
(19)
여기서,
Figure 112014091249352-pat00246
,
Figure 112014091249352-pat00247
,
Figure 112014091249352-pat00248
이다.
본 발명에서는 중성전류
Figure 112014091249352-pat00249
의 시변성(time-varying property)을 고려하여 제어목표 (4)를 보장하기 위한 모델예측제어기를 설계한다. 이를 위해 출력
Figure 112014091249352-pat00250
를 다음과 같이 정의한다.
Figure 112014091249352-pat00251
(20)
여기서,
Figure 112014091249352-pat00252
이다. 이제 다음과 같은 비용함수를 고려한다.
Figure 112014091249352-pat00253
(21)
여기서,
Figure 112014091249352-pat00254
예측길이를 의미하고, 상수
Figure 112014091249352-pat00255
은 설계파라미터이다.
Figure 112014091249352-pat00256
는 이산시간
Figure 112014091249352-pat00257
에서 예측한 이산시간
Figure 112014091249352-pat00258
에서의 출력 값의 예측값이고,
Figure 112014091249352-pat00259
이산시간
Figure 112014091249352-pat00260
에서 예측한 이산시간
Figure 112014091249352-pat00261
에서의
Figure 112014091249352-pat00262
값의 예측값이며,
Figure 112014091249352-pat00263
이산시간
Figure 112014091249352-pat00264
에서 예측한 이산시간
Figure 112014091249352-pat00265
에서의
Figure 112014091249352-pat00266
값의 예측값이다. (19)를 이용하면 다음과 같이 정리할 수 있다.
Figure 112014091249352-pat00267
Figure 112014091249352-pat00268
Figure 112014091249352-pat00269
Figure 112014091249352-pat00270
위 식은 다음과 같이 간단히 정리할 수 있다.
Figure 112014091249352-pat00271
(22)
여기서,
Figure 112014091249352-pat00272
,
Figure 112014091249352-pat00273
,
Figure 112014091249352-pat00274
,
Figure 112014091249352-pat00275
,
Figure 112014091249352-pat00276
,
Figure 112014091249352-pat00277
이다. (22)에서
Figure 112014091249352-pat00278
는 비용함수 (21)을 최소화하기 위해서 결정해야할 미래의 제어입력 차이값들의 예측값들의 벡터이고,
Figure 112014091249352-pat00279
은 미래의 중성전류 차이
Figure 112014091249352-pat00280
의 예측값들의 벡터이다. 따라서, 비용함수 (21)과 (22)의 예측값을 계산하기 위해서는 중성전류
Figure 112014091249352-pat00281
의 미래값을 알아야 한다. 일반적으로 미래에 나타날 전류의 값을 알 수는 없지만 중성전류
Figure 112014091249352-pat00282
가 주기적인 신호라는 것에 착안하면
Figure 112014091249352-pat00283
의 과거값으로부터
Figure 112014091249352-pat00284
의 미래값을 추정해낼 수 있다. 즉, 다음과 같이 대체한다.
Figure 112014091249352-pat00285
(23)
여기서,
Figure 112014091249352-pat00286
은 중성전류
Figure 112014091249352-pat00287
의 주기를 의미하고,
Figure 112014091249352-pat00288
은 기본파인 60Hz에 맞추어서 샘플링 주파수에 따라서 정해진다. 즉,
Figure 112014091249352-pat00289
를 샘플링 주기(sampling period)라 하면,
Figure 112014091249352-pat00290
로 주어진다.
Figure 112014091249352-pat00291
이며, 처음 제어를 시작할 때는 중성전류
Figure 112014091249352-pat00292
의 값이 없으므로,
Figure 112014091249352-pat00293
의 초기값은 0으로 설정하여 적용한다.
(22)를 이용하면 비용함수 (21)은 다음과 같이
Figure 112014091249352-pat00294
에 대한 2차 함수로 정리할 수 있다.
Figure 112014091249352-pat00295
여기서,
Figure 112014091249352-pat00296
,
Figure 112014091249352-pat00297
이다.
이제, 다음의 최적화 문제를 고려한다.
Figure 112014091249352-pat00298
(24)
비용함수
Figure 112014091249352-pat00299
가
Figure 112014091249352-pat00300
에 대한 2차 함수이므로, 최적해
Figure 112014091249352-pat00301
는 다음 방정식을 풀어서 얻을 수 있다.
Figure 112014091249352-pat00302
(25)
(25)의 해
Figure 112014091249352-pat00303
는 다음과 같다.
Figure 112014091249352-pat00304
(26)
실제의 제어입력은 (26)으로부터 매 제어주기마다 계산한
Figure 112014091249352-pat00305
의 첫번째 요소
Figure 112014091249352-pat00306
만 인가하며,
Figure 112014091249352-pat00307
는 다음과 같다.
Figure 112014091249352-pat00308
(27)
즉, 실제 제어대상 시스템에 인가되는 제어입력은 다음과 같다.
Figure 112014091249352-pat00309
(28)
도 2를 참조하여 실제 적용시에
Figure 112014091249352-pat00310
의 예측값
Figure 112014091249352-pat00311
,
Figure 112014091249352-pat00312
를 구하는 방법을 설명한다. 모델예측제어기(150)는 중성전류
Figure 112014091249352-pat00313
의 주기
Figure 112014091249352-pat00314
-스텝(
Figure 112014091249352-pat00315
-step) 동안 입력받는 중성전류
Figure 112014091249352-pat00316
를 저장하는
Figure 112014091249352-pat00317
-스텝 메모리(
Figure 112014091249352-pat00318
-step memory)를 포함하고, 상기
Figure 112014091249352-pat00319
-스텝 메모리에 저장된 과거의 중성전류 값을 이용하여 미래의 중성전류 값을 구하는
Figure 112014091249352-pat00320
-스텝 예측기(
Figure 112014091249352-pat00321
-step predictor)를 포함할 수 있다. 위에서 설명한 바와 같이,
Figure 112014091249352-pat00322
-스텝 예측기는 예측값
Figure 112014091249352-pat00323
,
Figure 112014091249352-pat00324
는
Figure 112014091249352-pat00325
인 경우 상기
Figure 112014091249352-pat00326
-스텝 메모리에 저장된 과거의 중성전류 값
Figure 112014091249352-pat00327
으로 대체하여 구하고,
Figure 112014091249352-pat00328
인 경우, 초기값 0으로 설정하여 구한다.
도면을 참조하여, 본 발명의 일 실시예에 따른 제어장치를 포함하는 무정전 전원장치와 그 제어방법을 정리하여 기술하면 다음과 같다.
본 발명의 일 실시예에 따른 무정전 전원장치는 직류/교류 변환기능을 갖는 인버터 회로와, 직류링크 전압
Figure 112014091249352-pat00329
가 상기 인버터 회로에 공급되고, 직렬 연결된 상단 및 하단 커패시터가 직류링크 양단에 연결되고, 직렬 연결된 2개의 스위칭 소자
Figure 112014091249352-pat00330
,
Figure 112014091249352-pat00331
이 직류링크 양단에 연결되어 상기 상단 및 하단 커패시터와 병렬로 연결되며, 상기 상단 및 하단 커패시터의 중간 연결점과 2개의 스위칭 소자
Figure 112014091249352-pat00332
,
Figure 112014091249352-pat00333
의 중간 연결점이 인덕터를 통해 연결되어, 상기 상단 및 하단 커패시터의 중간 연결점과 상기 인덕터 사이에 중성점(neutral point) N을 형성하는 무정전 전원장치의 직류/교류 변환부(100)에서 상기 상단 및 하단 커패시터는 각각 커패시턴스(capacitance)
Figure 112014091249352-pat00334
를 가지며, 상기 인덕터는 인덕턴스(inductance)
Figure 112014091249352-pat00335
을 가지며,
Figure 112014091249352-pat00336
를 커패시터 전류,
Figure 112014091249352-pat00337
을 중성선(neutral wire)에 흐르는 중성전류,
Figure 112014091249352-pat00338
을 인덕터 전류, 중성점 N에 대한 상기 상단 캐패시터의 전압을
Figure 112014091249352-pat00339
, 중성점 N 에 대한 상기 하단 커패시터의 전압을
Figure 112014091249352-pat00340
라 하면, 직류링크 전압은
Figure 112014091249352-pat00341
가 되며, 직류링크 양단의 전압 오차를 나타내는 직류링크 전압 오차
Figure 112014091249352-pat00342
로 정의하여 상태변수를
Figure 112014091249352-pat00343
로 정의하면, 직류링크 전압 오차
Figure 112014091249352-pat00344
과 인덕터 전류
Figure 112014091249352-pat00345
에 대한 상태방정식이 (E1)으로 주어지고,
Figure 112014091249352-pat00346
(E1)
(E1)에서,
Figure 112014091249352-pat00347
,
Figure 112014091249352-pat00348
,
Figure 112014091249352-pat00349
이고,
Figure 112014091249352-pat00350
는 스위칭 소자
Figure 112014091249352-pat00351
을 온(오프)시키는 듀티비(duty ratio)로서 제어입력을 의미하며, 샘플링 주기(sampling period)를
Figure 112014091249352-pat00352
라 하고, 이산화된 직류링크 전압 오차와 이산화된 인덕터 전류를 상태변수
Figure 112014091249352-pat00353
로 정의하고, 이산화된 제어입력을
Figure 112014091249352-pat00354
, 이산화된 중성전류를
Figure 112014091249352-pat00355
라 하여, (E1)을 이산화한 이산시간 상태방정식을 (E2)라 하고,
Figure 112014091249352-pat00356
(E2)
(E2)에서,
Figure 112014091249352-pat00357
,
Figure 112014091249352-pat00358
,
Figure 112014091249352-pat00359
이고,
Figure 112014091249352-pat00360
는 펄스폭변조 주기(pulse width modulation period) 동안 스위칭 소자
Figure 112014091249352-pat00361
이 온(오프)되는 듀티비(duty ratio)라 할 때, 직류링크 전압 오차
Figure 112014091249352-pat00362
, 인덕터 전류
Figure 112014091249352-pat00363
, 중성전류
Figure 112014091249352-pat00364
를 입력받아 제어입력
Figure 112014091249352-pat00365
를 출력하는 모델예측제어기(150)를 포함하고, 모델예측제어기(150)에서 출력되는 제어입력
Figure 112014091249352-pat00366
는 설계 파라미터(design parameter)로서 미리 선택된 행렬
Figure 112014091249352-pat00367
과 상수
Figure 112014091249352-pat00368
, 정수인 예측길이
Figure 112014091249352-pat00369
에 대해
Figure 112014091249352-pat00370
(E3)
로 주어지며, (E3)에서
Figure 112014091249352-pat00371
,
Figure 112014091249352-pat00372
이고,
Figure 112014091249352-pat00373
,
Figure 112014091249352-pat00374
,
Figure 112014091249352-pat00375
,
Figure 112014091249352-pat00376
,
Figure 112014091249352-pat00377
이며,
Figure 112014091249352-pat00378
는 이산시간
Figure 112014091249352-pat00379
에서 예측한 이산시간
Figure 112014091249352-pat00380
에서의 중성전류 값의 예측값을 의미하며,
Figure 112014091249352-pat00381
은
Figure 112014091249352-pat00382
이고,
Figure 112014091249352-pat00383
,
Figure 112014091249352-pat00384
를 만족하는
Figure 112014091249352-pat00385
가 존재하도록 선택된다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 중성전류
Figure 112014091249352-pat00386
의 주기
Figure 112014091249352-pat00387
이 샘플링 주기(sampling period)
Figure 112014091249352-pat00388
에 대해
Figure 112014091249352-pat00389
로 주어지며, 모델예측제어기(150)는 중성전류
Figure 112014091249352-pat00390
의 주기
Figure 112014091249352-pat00391
-스텝(
Figure 112014091249352-pat00392
-step) 동안 입력받는 중성전류
Figure 112014091249352-pat00393
를 저장하는
Figure 112014091249352-pat00394
-스텝 메모리(
Figure 112014091249352-pat00395
-step memory)를 포함하고,
Figure 112014091249352-pat00396
의 예측값
Figure 112014091249352-pat00397
,
Figure 112014091249352-pat00398
는
Figure 112014091249352-pat00399
인 경우 상기
Figure 112014091249352-pat00400
-스텝 메모리에 저장된 과거의 중성전류 값
Figure 112014091249352-pat00401
으로 대체하여 구하고,
Figure 112014091249352-pat00402
인 경우, 초기값 0으로 설정하여 구한다.
또한, 본 발명의 일 실시예에 따른 무정전 전원장치는 직류/교류 변환부(100)에서 인덕터 전류
Figure 112016025224668-pat00403
, 중성전류
Figure 112016025224668-pat00404
를 검출하여 출력하는 전류검출부(110), 직류/교류 변환부(100)에서 상기 상단 캐패시터 전압
Figure 112016025224668-pat00405
, 상기 하단 커패시터 전압
Figure 112016025224668-pat00406
를 검출하여 출력하는 전압검출부(120), 상기 상단 캐패시터 전압
Figure 112016025224668-pat00407
, 상기 하단 커패시터 전압
Figure 112016025224668-pat00408
를 입력받아 가산하여 직류링크 전압 오차
Figure 112016025224668-pat00409
를 출력하는 가산기(130), 모델예측제어기(150)로부터 출력된 제어입력
Figure 112016025224668-pat00410
를 입력받아 직류/교류 변환부(100)에 제어신호를 출력하는 펄스폭변조부(pulse-width modulator. 140)를 더 포함한다.
본 발명의 다른 실시예에 따른 무정전 전원장치는 직류/교류 변환부(100)의 이산시간 상태방정식 (E2)로부터
Figure 112014091249352-pat00411
,
Figure 112014091249352-pat00412
,
Figure 112014091249352-pat00413
로 정의하고,
Figure 112014091249352-pat00414
,
Figure 112014091249352-pat00415
를 고려하여 상태변수
Figure 112014091249352-pat00416
, 출력
Figure 112014091249352-pat00417
로 정의하여 얻은 상태방정식을 (E4), (E5)라 하고,
Figure 112014091249352-pat00418
(E4)
Figure 112014091249352-pat00419
(E5)
(E4), (E5)에서
Figure 112014091249352-pat00420
,
Figure 112014091249352-pat00421
,
Figure 112014091249352-pat00422
,
Figure 112014091249352-pat00423
라 할 때, 직류링크 전압 오차
Figure 112014091249352-pat00424
, 인덕터 전류
Figure 112014091249352-pat00425
, 중성전류
Figure 112014091249352-pat00426
를 입력받아 제어입력
Figure 112014091249352-pat00427
를 출력하는 모델예측제어기(150)를 포함하고, 모델예측제어기(150)에서 출력되는 제어입력
Figure 112014091249352-pat00428
는 설계 파라미터(design parameter)로서 미리 선택된 상수
Figure 112014091249352-pat00429
과 정수인 예측길이
Figure 112014091249352-pat00430
, 초기 제어입력
Figure 112014091249352-pat00431
에 대해
Figure 112014091249352-pat00432
(E6)
로 주어지며, (E6)에서
Figure 112014091249352-pat00433
,
Figure 112014091249352-pat00434
이고,
Figure 112014091249352-pat00435
,
Figure 112014091249352-pat00436
,
Figure 112014091249352-pat00437
,
Figure 112014091249352-pat00438
이며,
Figure 112014091249352-pat00439
는 이산시간
Figure 112014091249352-pat00440
에서 예측한 이산시간
Figure 112014091249352-pat00441
에서의
Figure 112014091249352-pat00442
값의 예측값을 의미한다.
또한, 본 발명의 다른 실시예에 따른 무정전 전원장치는 중성전류
Figure 112014091249352-pat00443
의 주기
Figure 112014091249352-pat00444
이 샘플링 주기(sampling period)
Figure 112014091249352-pat00445
에 대해
Figure 112014091249352-pat00446
로 주어지며, 모델예측제어기(150)는 중성전류
Figure 112014091249352-pat00447
의 주기
Figure 112014091249352-pat00448
-스텝(
Figure 112014091249352-pat00449
-step) 동안 입력받는 중성전류
Figure 112014091249352-pat00450
를 저장하는
Figure 112014091249352-pat00451
-스텝 메모리(
Figure 112014091249352-pat00452
-step memory)를 포함하고,
Figure 112014091249352-pat00453
의 예측값
Figure 112014091249352-pat00454
,
Figure 112014091249352-pat00455
를 구할 때,
Figure 112014091249352-pat00456
는
Figure 112014091249352-pat00457
인 경우 상기
Figure 112014091249352-pat00458
-스텝 메모리에 저장된 과거의 중성전류 값
Figure 112014091249352-pat00459
으로 대체하여 구하고,
Figure 112014091249352-pat00460
인 경우, 초기값 0으로 설정하여 구하며,
Figure 112014091249352-pat00461
는
Figure 112014091249352-pat00462
인 경우 상기
Figure 112014091249352-pat00463
-스텝 메모리에 저장된 과거의 중성전류 값
Figure 112014091249352-pat00464
으로 대체하여 구하고,
Figure 112014091249352-pat00465
인 경우, 초기값 0으로 설정하여 구한다. 또한, 직류/교류 변환부(100)에서 인덕터 전류
Figure 112014091249352-pat00466
, 중성전류
Figure 112014091249352-pat00467
를 검출하여 출력하는 전류검출부(110), 직류/교류 변환부(100)에서 상기 상단 캐패시터 전압
Figure 112014091249352-pat00468
, 상기 하단 커패시터 전압
Figure 112014091249352-pat00469
를 검출하여 출력하는 전압검출부(120), 상기 상단 캐패시터 전압
Figure 112014091249352-pat00470
, 상기 하단 커패시터 전압
Figure 112014091249352-pat00471
를 입력받아 가산하여 직류링크 전압 오차
Figure 112014091249352-pat00472
를 출력하는 가산기(130), 모델예측제어기(150)로부터 출력된 제어입력
Figure 112014091249352-pat00473
를 입력받아 직류/교류 변환부(100)에 제어신호를 출력하는 펄스폭변조부(pulse-width modulator, 140)를 더 포함한다.
본 발명의 또 다른 실시예에 따른 무정전 전원장치의 제어방법은 직류/교류 변환부(100)를 고려하여 얻은 상태방정식을 (E4), (E5)라 할 때, 전류검출부(110)에서 직류/교류 변환부(100)로부터 인덕터 전류
Figure 112014091249352-pat00474
, 중성전류
Figure 112014091249352-pat00475
를 검출하여 출력하는 단계, 전압검출부(120)에서 직류/교류 변환부(100)로부터 상기 상단 캐패시터 전압
Figure 112014091249352-pat00476
, 상기 하단 커패시터 전압
Figure 112014091249352-pat00477
를 검출하여 출력하는 단계, 가산기(130)에서 상기 상단 캐패시터 전압
Figure 112014091249352-pat00478
, 상기 하단 커패시터 전압
Figure 112014091249352-pat00479
를 입력받아 가산하여 직류링크 전압 오차
Figure 112014091249352-pat00480
를 출력하는 단계, 모델예측제어기(150)에서 직류링크 전압 오차
Figure 112014091249352-pat00481
, 인덕터 전류
Figure 112014091249352-pat00482
, 중성전류
Figure 112014091249352-pat00483
를 입력받아 제어입력
Figure 112014091249352-pat00484
를 출력하는 단계, 펄스폭변조부(140)에서 모델예측제어기(150)로부터 출력된 제어입력
Figure 112014091249352-pat00485
를 입력받아 직류/교류 변환부(100)에 제어신호를 출력하는 단계를 포함하고, 모델예측제어기(150)에서 출력되는 제어입력
Figure 112014091249352-pat00486
는 설계 파라미터(design parameter)로서 미리 선택된 상수
Figure 112014091249352-pat00487
과 정수인 예측길이
Figure 112014091249352-pat00488
, 초기 제어입력
Figure 112014091249352-pat00489
에 대해
Figure 112014091249352-pat00490
(E6)
로 주어지며, (E6)에서
Figure 112014091249352-pat00491
,
Figure 112014091249352-pat00492
이고,
Figure 112014091249352-pat00493
,
Figure 112014091249352-pat00494
,
Figure 112014091249352-pat00495
,
Figure 112014091249352-pat00496
이며,
Figure 112014091249352-pat00497
는 이산시간
Figure 112014091249352-pat00498
에서 예측한 이산시간
Figure 112014091249352-pat00499
에서의
Figure 112014091249352-pat00500
값의 예측값을 의미한다.
또한, 본 발명의 또 다른 실시예에 따른 무정전 전원장치의 제어방법은 중성전류
Figure 112014091249352-pat00501
의 주기
Figure 112014091249352-pat00502
이 샘플링 주기(sampling period)
Figure 112014091249352-pat00503
에 대해
Figure 112014091249352-pat00504
로 주어지며, 모델예측제어기(150)의
Figure 112014091249352-pat00505
-스텝 메모리(
Figure 112014091249352-pat00506
-step memory)에서 중성전류
Figure 112014091249352-pat00507
의 주기
Figure 112014091249352-pat00508
-스텝(
Figure 112014091249352-pat00509
-step) 동안 입력받는 중성전류
Figure 112014091249352-pat00510
를 저장하는 단계를 더 포함하고,
Figure 112014091249352-pat00511
의 예측값
Figure 112014091249352-pat00512
,
Figure 112014091249352-pat00513
를 구할 때,
Figure 112014091249352-pat00514
는
Figure 112014091249352-pat00515
인 경우 상기
Figure 112014091249352-pat00516
-스텝 메모리에 저장된 과거의 중성전류 값
Figure 112014091249352-pat00517
으로 대체하여 구하고,
Figure 112014091249352-pat00518
인 경우, 초기값 0으로 설정하여 구하며,
Figure 112014091249352-pat00519
는
Figure 112014091249352-pat00520
인 경우 상기
Figure 112014091249352-pat00521
-스텝 메모리에 저장된 과거의 중성전류 값
Figure 112014091249352-pat00522
으로 대체하여 구하고,
Figure 112014091249352-pat00523
인 경우, 초기값 0으로 설정하여 구하는 단계를 더 포함한다.
다음으로, 도 2에 보인 무정전 전원장치의 모델예측제어기(150)를 이용하여 시뮬레이션한 결과를 설명한다. 시뮬레이션 결과는 모델예측제어기(150)에서 5-스텝 예측기를 이용한 경우에 대한 것이다.
도 3은 시뮬레이션에서 사용된 직류/교류 변환부(100)를 보인 것으로 도 1과 동일한 구성이며, 파라미터에 대한 표기법(notation)만 차이가 있다. 도 3을 참조하여 시뮬레이션에 사용된 파라미터값을 정리하면 다음과 같다.
Figure 112014091249352-pat00524
,
Figure 112014091249352-pat00525
,
Figure 112014091249352-pat00526
,
Figure 112014091249352-pat00527
,
Figure 112014091249352-pat00528
도 4는 모델예측제어기(150)에서 5-스텝 예측기를 이용한 경우 직류링크 전압 오차의 시뮬레이션 파형을 보인 도면이다. 시뮬레이션 파형에서 직류링크 전압 오차
Figure 112014091249352-pat00529
은
Figure 112014091249352-pat00530
로 정의되는데, 이는 앞서 설명한 직류링크 전압 오차와 동일하다. 즉,
Figure 112014091249352-pat00531
이다. 시뮬레이션 시나리오(scenario)는 0.1초에 인버터 기동, 0.2초에 불평형 부하(unbalanced loads) 투입, 0.3초에 제어입력 (E6)를 적용하는 순서이다. 도 4를 참조하면, 인버터 기동 시 부하가 존재하지 않으므로, 직류링크 전압 오차가 발생하지 않고, 불평형 부하가 투입되면, 그에 따라서 직류링크 전압 오차가 발생함을 알 수 있다. 본 발명의 모델예측제어기를 이용한 제어가 시작되면, 불평형 부하에도 불구하고 중성전류의 주기성을 이용한 모델예측 제어입력에 의해 직류링크 전압 오차가 줄어드는 것을 확인할 수 있다.
100: 무정전 전원장치의 직류/교류 변환부
110: 전류검출부
120: 전압검출부
130: 가산기
140: 펄스폭변조부(PWM)
150: 모델예측제어기

Claims (8)

  1. 직류/교류 변환기능을 갖는 인버터 회로와, 직류링크 전압
    Figure 112016025224668-pat00532
    가 상기 인버터 회로에 공급되고, 직렬 연결된 상단 및 하단 커패시터가 직류링크 양단에 연결되고, 직렬 연결된 2개의 스위칭 소자
    Figure 112016025224668-pat00533
    ,
    Figure 112016025224668-pat00534
    이 직류링크 양단에 연결되어 상기 상단 및 하단 커패시터와 병렬로 연결되며, 상기 상단 및 하단 커패시터의 중간 연결점과 2개의 스위칭 소자
    Figure 112016025224668-pat00535
    ,
    Figure 112016025224668-pat00536
    의 중간 연결점이 인덕터를 통해 연결되어, 상기 상단 및 하단 커패시터의 중간 연결점과 상기 인덕터 사이에 중성점(neutral point) N을 형성하는 무정전 전원장치의 직류/교류 변환부에서 상기 상단 및 하단 커패시터는 각각 커패시턴스(capacitance)
    Figure 112016025224668-pat00537
    를 가지며, 상기 인덕터는 인덕턴스(inductance)
    Figure 112016025224668-pat00538
    을 가지며,
    Figure 112016025224668-pat00539
    를 커패시터 전류,
    Figure 112016025224668-pat00540
    을 중성선(neutral wire)에 흐르는 중성전류,
    Figure 112016025224668-pat00541
    을 인덕터 전류, 중성점 N에 대한 상기 상단 캐패시터의 전압을
    Figure 112016025224668-pat00542
    , 중성점 N 에 대한 상기 하단 커패시터의 전압을
    Figure 112016025224668-pat00543
    라 하면, 직류링크 전압은
    Figure 112016025224668-pat00544
    가 되며, 직류링크 양단의 전압 오차를 나타내는 직류링크 전압 오차
    Figure 112016025224668-pat00545
    로 정의하여 상태변수를
    Figure 112016025224668-pat00546
    로 정의하면, 직류링크 전압 오차
    Figure 112016025224668-pat00547
    과 인덕터 전류
    Figure 112016025224668-pat00548
    에 대한 상태방정식이 (E1)으로 주어지고,
    Figure 112016025224668-pat00549
    (E1)
    (E1)에서,
    Figure 112016025224668-pat00550
    ,
    Figure 112016025224668-pat00551
    ,
    Figure 112016025224668-pat00552
    이고,
    Figure 112016025224668-pat00553
    는 스위칭 소자
    Figure 112016025224668-pat00554
    을 온(오프)시키는 듀티비(duty ratio)로서 제어입력을 의미하며,
    샘플링 주기(sampling period)를
    Figure 112016025224668-pat00555
    라 하고, 이산화된 직류링크 전압 오차와 이산화된 인덕터 전류를 상태변수
    Figure 112016025224668-pat00556
    로 정의하고, 이산화된 제어입력을
    Figure 112016025224668-pat00557
    , 이산화된 중성전류를
    Figure 112016025224668-pat00558
    라 하여, (E1)을 이산화한 이산시간 상태방정식을 (E2)라 하고,
    Figure 112016025224668-pat00559
    (E2)
    (E2)에서,
    Figure 112016025224668-pat00560
    ,
    Figure 112016025224668-pat00561
    ,
    Figure 112016025224668-pat00562
    이고,
    Figure 112016025224668-pat00563
    는 펄스폭변조 주기(pulse width modulation period) 동안 스위칭 소자
    Figure 112016025224668-pat00564
    이 온(오프)되는 듀티비(duty ratio)라 할 때,
    직류링크 전압 오차
    Figure 112016025224668-pat00565
    , 인덕터 전류
    Figure 112016025224668-pat00566
    , 중성전류
    Figure 112016025224668-pat00567
    를 입력받아 제어입력
    Figure 112016025224668-pat00568
    를 출력하는 모델예측제어기(model predictive controller, MPC)를 포함하고,
    상기 모델예측제어기에서 출력되는 제어입력
    Figure 112016025224668-pat00569
    는
    설계 파라미터(design parameter)로서 미리 선택된 행렬
    Figure 112016025224668-pat00570
    과 상수
    Figure 112016025224668-pat00571
    , 정수인 예측길이
    Figure 112016025224668-pat00572
    에 대해
    Figure 112016025224668-pat00573
    (E3)
    로 주어지며, (E3)에서
    Figure 112016025224668-pat00574
    ,
    Figure 112016025224668-pat00575
    이고,
    Figure 112016025224668-pat00576
    ,
    Figure 112016025224668-pat00577
    ,
    Figure 112016025224668-pat00578
    ,
    Figure 112016025224668-pat00579
    ,
    Figure 112016025224668-pat00580
    이며,
    Figure 112016025224668-pat00581
    는 이산시간
    Figure 112016025224668-pat00582
    에서 예측한 이산시간
    Figure 112016025224668-pat00583
    에서의 중성전류 값의 예측값을 의미하며,
    Figure 112016025224668-pat00584
    은
    Figure 112016025224668-pat00585
    이고,
    Figure 112016025224668-pat00586
    ,
    Figure 112016025224668-pat00587
    를 만족하는
    Figure 112016025224668-pat00588
    가 존재하도록 선택되며,
    중성전류
    Figure 112016025224668-pat00589
    의 주기
    Figure 112016025224668-pat00590
    이 샘플링 주기(sampling period)
    Figure 112016025224668-pat00591
    에 대해
    Figure 112016025224668-pat00592
    로 주어지며,
    상기 모델예측제어기는 중성전류
    Figure 112016025224668-pat00593
    의 주기
    Figure 112016025224668-pat00594
    -스텝(
    Figure 112016025224668-pat00595
    -step) 동안 입력받는 중성전류
    Figure 112016025224668-pat00596
    를 저장하는
    Figure 112016025224668-pat00597
    -스텝 메모리(
    Figure 112016025224668-pat00598
    -step memory)를 포함하고,
    Figure 112016025224668-pat00599
    의 예측값
    Figure 112016025224668-pat00600
    ,
    Figure 112016025224668-pat00601
    는
    Figure 112016025224668-pat00602
    인 경우 상기
    Figure 112016025224668-pat00603
    -스텝 메모리에 저장된 과거의 중성전류 값
    Figure 112016025224668-pat00604
    으로 대체하여 구하고,
    Figure 112016025224668-pat00605
    인 경우, 초기값 0으로 설정하여 구하는 무정전 전원장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 직류/교류 변환부에서 인덕터 전류
    Figure 112014091249352-pat00606
    , 중성전류
    Figure 112014091249352-pat00607
    를 검출하여 출력하는 전류검출부;
    상기 직류/교류 변환부에서 상기 상단 캐패시터 전압
    Figure 112014091249352-pat00608
    , 상기 하단 커패시터 전압
    Figure 112014091249352-pat00609
    를 검출하여 출력하는 전압검출부;
    상기 상단 캐패시터 전압
    Figure 112014091249352-pat00610
    , 상기 하단 커패시터 전압
    Figure 112014091249352-pat00611
    를 입력받아 가산하여 직류링크 전압 오차
    Figure 112014091249352-pat00612
    를 출력하는 가산기;
    상기 모델예측제어기로부터 출력된 제어입력
    Figure 112014091249352-pat00613
    를 입력받아 상기 직류/교류 변환부에 제어신호를 출력하는 펄스폭변조부(pulse-width modulator);
    를 더 포함하는 무정전 전원장치.
  4. 직류/교류 변환기능을 갖는 인버터 회로와, 직류링크 전압
    Figure 112016025224668-pat00614
    가 상기 인버터 회로에 공급되고, 직렬 연결된 상단 및 하단 커패시터가 직류링크 양단에 연결되고, 직렬 연결된 2개의 스위칭 소자
    Figure 112016025224668-pat00615
    ,
    Figure 112016025224668-pat00616
    이 직류링크 양단에 연결되어 상기 상단 및 하단 커패시터와 병렬로 연결되며, 상기 상단 및 하단 커패시터의 중간 연결점과 2개의 스위칭 소자
    Figure 112016025224668-pat00617
    ,
    Figure 112016025224668-pat00618
    의 중간 연결점이 인덕터를 통해 연결되어, 상기 상단 및 하단 커패시터의 중간 연결점과 상기 인덕터 사이에 중성점(neutral point) N을 형성하는 무정전 전원장치의 직류/교류 변환부에서 상기 상단 및 하단 커패시터는 각각 커패시턴스(capacitance)
    Figure 112016025224668-pat00619
    를 가지며, 상기 인덕터는 인덕턴스(inductance)
    Figure 112016025224668-pat00620
    을 가지며,
    Figure 112016025224668-pat00621
    를 커패시터 전류,
    Figure 112016025224668-pat00622
    을 중성선(neutral wire)에 흐르는 중성전류,
    Figure 112016025224668-pat00623
    을 인덕터 전류, 중성점 N에 대한 상기 상단 캐패시터의 전압을
    Figure 112016025224668-pat00624
    , 중성점 N 에 대한 상기 하단 커패시터의 전압을
    Figure 112016025224668-pat00625
    라 하면, 직류링크 전압은
    Figure 112016025224668-pat00626
    가 되며, 직류링크 양단의 전압 오차를 나타내는 직류링크 전압 오차
    Figure 112016025224668-pat00627
    로 정의하여 상태변수를
    Figure 112016025224668-pat00628
    로 정의하면, 직류링크 전압 오차
    Figure 112016025224668-pat00629
    과 인덕터 전류
    Figure 112016025224668-pat00630
    에 대한 상태방정식이 (E1)으로 주어지고,
    Figure 112016025224668-pat00631
    (E1)
    (E1)에서,
    Figure 112016025224668-pat00632
    ,
    Figure 112016025224668-pat00633
    ,
    Figure 112016025224668-pat00634
    이고,
    Figure 112016025224668-pat00635
    는 스위칭 소자
    Figure 112016025224668-pat00636
    을 온(오프)시키는 듀티비(duty ratio)로서 제어입력을 의미하며,
    샘플링 주기(sampling period)를
    Figure 112016025224668-pat00637
    라 하고, 이산화된 직류링크 전압 오차와 이산화된 인덕터 전류를 상태변수
    Figure 112016025224668-pat00638
    로 정의하고, 이산화된 제어입력을
    Figure 112016025224668-pat00639
    , 이산화된 중성전류를
    Figure 112016025224668-pat00640
    라 하여, (E1)을 이산화한 이산시간 상태방정식을 (E2)라 하고,
    Figure 112016025224668-pat00641
    (E2)
    (E2)에서,
    Figure 112016025224668-pat00642
    ,
    Figure 112016025224668-pat00643
    ,
    Figure 112016025224668-pat00644
    이고,
    Figure 112016025224668-pat00645
    는 펄스폭변조 주기(pulse width modulation period) 동안 스위칭 소자
    Figure 112016025224668-pat00646
    이 온(오프)되는 듀티비(duty ratio)라 하고,
    Figure 112016025224668-pat00647
    ,
    Figure 112016025224668-pat00648
    ,
    Figure 112016025224668-pat00649
    로 정의하고,
    Figure 112016025224668-pat00650
    ,
    Figure 112016025224668-pat00651
    를 고려하여 상태변수
    Figure 112016025224668-pat00652
    , 출력
    Figure 112016025224668-pat00653
    로 정의하여 얻은 상태방정식을 (E4), (E5)라 하고,
    Figure 112016025224668-pat00654
    (E4)
    Figure 112016025224668-pat00655
    (E5)
    (E4), (E5)에서
    Figure 112016025224668-pat00656
    ,
    Figure 112016025224668-pat00657
    ,
    Figure 112016025224668-pat00658
    ,
    Figure 112016025224668-pat00659
    라 할 때,
    직류링크 전압 오차
    Figure 112016025224668-pat00660
    , 인덕터 전류
    Figure 112016025224668-pat00661
    , 중성전류
    Figure 112016025224668-pat00662
    를 입력받아 제어입력
    Figure 112016025224668-pat00663
    를 출력하는 모델예측제어기(model predictive controller, MPC)를 포함하고,
    상기 모델예측제어기에서 출력되는 제어입력
    Figure 112016025224668-pat00664
    는
    설계 파라미터(design parameter)로서 미리 선택된 상수
    Figure 112016025224668-pat00665
    과 정수인 예측길이
    Figure 112016025224668-pat00666
    , 초기 제어입력
    Figure 112016025224668-pat00667
    에 대해
    Figure 112016025224668-pat00668
    (E6)
    로 주어지며, (E6)에서
    Figure 112016025224668-pat00669
    ,
    Figure 112016025224668-pat00670
    이고,
    Figure 112016025224668-pat00671
    ,
    Figure 112016025224668-pat00672
    ,
    Figure 112016025224668-pat00673
    ,
    Figure 112016025224668-pat00674
    이며,
    Figure 112016025224668-pat00675
    는 이산시간
    Figure 112016025224668-pat00676
    에서 예측한 이산시간
    Figure 112016025224668-pat00677
    에서의
    Figure 112016025224668-pat00678
    값의 예측값을 의미하며,
    중성전류
    Figure 112016025224668-pat00679
    의 주기
    Figure 112016025224668-pat00680
    이 샘플링 주기(sampling period)
    Figure 112016025224668-pat00681
    에 대해
    Figure 112016025224668-pat00682
    로 주어지며,
    상기 모델예측제어기는 중성전류
    Figure 112016025224668-pat00683
    의 주기
    Figure 112016025224668-pat00684
    -스텝(
    Figure 112016025224668-pat00685
    -step) 동안 입력받는 중성전류
    Figure 112016025224668-pat00686
    를 저장하는
    Figure 112016025224668-pat00687
    -스텝 메모리(
    Figure 112016025224668-pat00688
    -step memory)를 포함하고,
    Figure 112016025224668-pat00689
    의 예측값
    Figure 112016025224668-pat00690
    ,
    Figure 112016025224668-pat00691
    를 구할 때,
    Figure 112016025224668-pat00692
    는
    Figure 112016025224668-pat00693
    인 경우 상기
    Figure 112016025224668-pat00694
    -스텝 메모리에 저장된 과거의 중성전류 값
    Figure 112016025224668-pat00695
    으로 대체하여 구하고,
    Figure 112016025224668-pat00696
    인 경우, 초기값 0으로 설정하여 구하며,
    Figure 112016025224668-pat00697
    는
    Figure 112016025224668-pat00698
    인 경우 상기
    Figure 112016025224668-pat00699
    -스텝 메모리에 저장된 과거의 중성전류 값
    Figure 112016025224668-pat00700
    으로 대체하여 구하고,
    Figure 112016025224668-pat00701
    인 경우, 초기값 0으로 설정하여 구하는 무정전 전원장치.
  5. 삭제
  6. 제4항에 있어서,
    상기 직류/교류 변환부에서 인덕터 전류
    Figure 112014091249352-pat00702
    , 중성전류
    Figure 112014091249352-pat00703
    를 검출하여 출력하는 전류검출부;
    상기 직류/교류 변환부에서 상기 상단 캐패시터 전압
    Figure 112014091249352-pat00704
    , 상기 하단 커패시터 전압
    Figure 112014091249352-pat00705
    를 검출하여 출력하는 전압검출부;
    상기 상단 캐패시터 전압
    Figure 112014091249352-pat00706
    , 상기 하단 커패시터 전압
    Figure 112014091249352-pat00707
    를 입력받아 가산하여 직류링크 전압 오차
    Figure 112014091249352-pat00708
    를 출력하는 가산기;
    상기 모델예측제어기로부터 출력된 제어입력
    Figure 112014091249352-pat00709
    를 입력받아 상기 직류/교류 변환부에 제어신호를 출력하는 펄스폭변조부(pulse-width modulator);
    를 더 포함하는 무정전 전원장치.
  7. 직류/교류 변환기능을 갖는 인버터 회로와, 직류링크 전압
    Figure 112016025224668-pat00710
    가 상기 인버터 회로에 공급되고, 직렬 연결된 상단 및 하단 커패시터가 직류링크 양단에 연결되고, 직렬 연결된 2개의 스위칭 소자
    Figure 112016025224668-pat00711
    ,
    Figure 112016025224668-pat00712
    이 직류링크 양단에 연결되어 상기 상단 및 하단 커패시터와 병렬로 연결되며, 상기 상단 및 하단 커패시터의 중간 연결점과 2개의 스위칭 소자
    Figure 112016025224668-pat00713
    ,
    Figure 112016025224668-pat00714
    의 중간 연결점이 인덕터를 통해 연결되어, 상기 상단 및 하단 커패시터의 중간 연결점과 상기 인덕터 사이에 중성점(neutral point) N을 형성하는 무정전 전원장치의 직류/교류 변환부에서 상기 상단 및 하단 커패시터는 각각 커패시턴스(capacitance)
    Figure 112016025224668-pat00715
    를 가지며, 상기 인덕터는 인덕턴스(inductance)
    Figure 112016025224668-pat00716
    을 가지며,
    Figure 112016025224668-pat00717
    를 커패시터 전류,
    Figure 112016025224668-pat00718
    을 중성선(neutral wire)에 흐르는 중성전류,
    Figure 112016025224668-pat00719
    을 인덕터 전류, 중성점 N에 대한 상기 상단 캐패시터의 전압을
    Figure 112016025224668-pat00720
    , 중성점 N 에 대한 상기 하단 커패시터의 전압을
    Figure 112016025224668-pat00721
    라 하면, 직류링크 전압은
    Figure 112016025224668-pat00722
    가 되며, 직류링크 양단의 전압 오차를 나타내는 직류링크 전압 오차
    Figure 112016025224668-pat00723
    로 정의하여 상태변수를
    Figure 112016025224668-pat00724
    로 정의하면, 직류링크 전압 오차
    Figure 112016025224668-pat00725
    과 인덕터 전류
    Figure 112016025224668-pat00726
    에 대한 상태방정식이 (E1)으로 주어지고,
    Figure 112016025224668-pat00727
    (E1)
    (E1)에서,
    Figure 112016025224668-pat00728
    ,
    Figure 112016025224668-pat00729
    ,
    Figure 112016025224668-pat00730
    이고,
    Figure 112016025224668-pat00731
    는 스위칭 소자
    Figure 112016025224668-pat00732
    을 온(오프)시키는 듀티비(duty ratio)로서 제어입력을 의미하며,
    샘플링 주기(sampling period)를
    Figure 112016025224668-pat00733
    라 하고, 이산화된 직류링크 전압 오차와 이산화된 인덕터 전류를 상태변수
    Figure 112016025224668-pat00734
    로 정의하고, 이산화된 제어입력을
    Figure 112016025224668-pat00735
    , 이산화된 중성전류를 라 하여, (E1)을 이산화한 이산시간 상태방정식을 (E2)라 하고,
    Figure 112016025224668-pat00737
    (E2)
    (E2)에서,
    Figure 112016025224668-pat00738
    ,
    Figure 112016025224668-pat00739
    ,
    Figure 112016025224668-pat00740
    이고,
    Figure 112016025224668-pat00741
    는 펄스폭변조 주기(pulse width modulation period) 동안 스위칭 소자
    Figure 112016025224668-pat00742
    이 온(오프)되는 듀티비(duty ratio)라 하고,
    Figure 112016025224668-pat00743
    ,
    Figure 112016025224668-pat00744
    ,
    Figure 112016025224668-pat00745
    로 정의하고,
    Figure 112016025224668-pat00746
    ,
    Figure 112016025224668-pat00747
    를 고려하여 상태변수
    Figure 112016025224668-pat00748
    , 출력
    Figure 112016025224668-pat00749
    로 정의하여 얻은 상태방정식을 (E4), (E5)라 하고,
    Figure 112016025224668-pat00750
    (E4)
    Figure 112016025224668-pat00751
    (E5)
    (E4), (E5)에서
    Figure 112016025224668-pat00752
    ,
    Figure 112016025224668-pat00753
    ,
    Figure 112016025224668-pat00754
    ,
    Figure 112016025224668-pat00755
    라 할 때,

    전류검출부에서 상기 직류/교류 변환부로부터 인덕터 전류
    Figure 112016025224668-pat00756
    , 중성전류
    Figure 112016025224668-pat00757
    를 검출하여 출력하는 단계;
    전압검출부에서 상기 직류/교류 변환부로부터 상기 상단 캐패시터 전압
    Figure 112016025224668-pat00758
    , 상기 하단 커패시터 전압
    Figure 112016025224668-pat00759
    를 검출하여 출력하는 단계;
    가산기에서 상기 상단 캐패시터 전압
    Figure 112016025224668-pat00760
    , 상기 하단 커패시터 전압
    Figure 112016025224668-pat00761
    를 입력받아 가산하여 직류링크 전압 오차
    Figure 112016025224668-pat00762
    를 출력하는 단계;
    모델예측제어기(model predictive controller, MPC)에서 직류링크 전압 오차
    Figure 112016025224668-pat00763
    , 인덕터 전류
    Figure 112016025224668-pat00764
    , 중성전류
    Figure 112016025224668-pat00765
    를 입력받아 제어입력
    Figure 112016025224668-pat00766
    를 출력하는 단계;
    펄스폭변조부(pulse-width modulator)에서 상기 모델예측제어기로부터 출력된 제어입력
    Figure 112016025224668-pat00767
    를 입력받아 상기 직류/교류 변환부에 제어신호를 출력하는 단계;
    를 포함하고,
    상기 모델예측제어기에서 출력되는 제어입력
    Figure 112016025224668-pat00768
    는
    설계 파라미터(design parameter)로서 미리 선택된 상수
    Figure 112016025224668-pat00769
    과 정수인 예측길이
    Figure 112016025224668-pat00770
    , 초기 제어입력
    Figure 112016025224668-pat00771
    에 대해
    Figure 112016025224668-pat00772
    (E6)
    로 주어지며, (E6)에서
    Figure 112016025224668-pat00773
    ,
    Figure 112016025224668-pat00774
    이고,
    Figure 112016025224668-pat00775
    ,
    Figure 112016025224668-pat00776
    ,
    Figure 112016025224668-pat00777
    ,
    Figure 112016025224668-pat00778
    이며,
    Figure 112016025224668-pat00779
    는 이산시간
    Figure 112016025224668-pat00780
    에서 예측한 이산시간
    Figure 112016025224668-pat00781
    에서의
    Figure 112016025224668-pat00782
    값의 예측값을 의미하며,
    중성전류
    Figure 112016025224668-pat00783
    의 주기
    Figure 112016025224668-pat00784
    이 샘플링 주기(sampling period)
    Figure 112016025224668-pat00785
    에 대해
    Figure 112016025224668-pat00786
    로 주어지며,
    상기 모델예측제어기의
    Figure 112016025224668-pat00787
    -스텝 메모리(
    Figure 112016025224668-pat00788
    -step memory)에서 중성전류
    Figure 112016025224668-pat00789
    의 주기
    Figure 112016025224668-pat00790
    -스텝(
    Figure 112016025224668-pat00791
    -step) 동안 입력받는 중성전류
    Figure 112016025224668-pat00792
    를 저장하는 단계를 더 포함하고,
    Figure 112016025224668-pat00793
    의 예측값
    Figure 112016025224668-pat00794
    ,
    Figure 112016025224668-pat00795
    를 구할 때,
    Figure 112016025224668-pat00796
    는
    Figure 112016025224668-pat00797
    인 경우 상기
    Figure 112016025224668-pat00798
    -스텝 메모리에 저장된 과거의 중성전류 값
    Figure 112016025224668-pat00799
    으로 대체하여 구하고,
    Figure 112016025224668-pat00800
    인 경우, 초기값 0으로 설정하여 구하며,
    Figure 112016025224668-pat00801
    는
    Figure 112016025224668-pat00802
    인 경우 상기
    Figure 112016025224668-pat00803
    -스텝 메모리에 저장된 과거의 중성전류 값
    Figure 112016025224668-pat00804
    으로 대체하여 구하고,
    Figure 112016025224668-pat00805
    인 경우, 초기값 0으로 설정하여 구하는 단계;
    를 더 포함하는 무정전 전원장치의 제어방법.
  8. 삭제
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