KR101621998B1 - Ⅲ족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스 - Google Patents

Ⅲ족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스 Download PDF

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Abstract

반도체 디바이스(100)에서는, 표면(10a)이 특정 면방위를 갖는데다가, S 환산으로 30×1010 개/㎠∼2000×1010 개/㎠의 황화물 및 O 환산으로 2 at％∼20 at％의 산화물이 표면층(12)에 존재함으로써, 에피택셜층(22)과 III족 질화물 반도체 기판(10)의 계면의 C가 파일 업하는 것을 억제할 수 있다. 이에 따라, 에피택셜층(22)과 III족 질화물 반도체 기판(10)의 계면에 있어서의 고저항층의 형성이 억제된다. 따라서, 반도체 디바이스(100)의 발광 강도를 향상시킬 수 있다.

Description

Ⅲ족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스{Ⅲ NITRIDE SEMICONDUCTOR SUBSTRATE, EPITAXIAL SUBSTRATE, AND SEMICONDUCTOR DEVICE}
본 발명은 III족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스에 관한 것이다.
최근, 화합물 반도체를 비롯한 반도체는, 그 여러가지 특성을 살려 응용 범위가 더욱 넓어지고 있다. 예컨대, 화합물 반도체는, 에피택셜층을 적층하기 위한 하지 기판으로서 유용하며, 발광 다이오드(LED), 레이저 다이오드(LD) 등의 반도체 디바이스에 이용되고 있다.
하지 기판으로서 반도체 기판을 이용하는 경우, 반도체 기판의 표면을 일그러짐이 없는 경면으로 할 필요가 있다. 그 때문에, 반도체의 단결정 잉곳에 전가공(예컨대, 절단, 랩핑, 에칭)을 실시하여 반도체 기판을 얻은 후, 반도체 기판의 표면에 대하여 경면 연마가 실시되고 있다.
반도체 기판으로서는, 예컨대 하기 특허문헌 1∼3에 기재된 것이 알려져 있다. 특허문헌 1에서는, 기상 에피택시(VPE)에 의해 결정 성장시킨 결정성 III-V족 질화물[예컨대(Al, Ga, In)-N]을 절단한 후에 전가공을 실시하여 얻어지는 반도체 기판이 개시되어 있다. 특허문헌 1에서는, 전가공으로서, 반도체 기판의 표면을 기계적 연마한 후에, 기계적 연마에 의해 생긴 표면 손상을 제거하기 위해 화학적 연마(CMP)를 실시하는 것이 개시되어 있다.
특허문헌 2에는, AlxGayInzN(0<y≤1, x+y+z=1) 웨이퍼의 표면을 CMP에 의해 연마하여 RMS 기준의 표면 거칠기를 0.15 ㎚ 미만으로 함으로써, 표면의 결함이나 오염이 저감된 반도체 기판이 개시되어 있다. 특허문헌 2에서는, CMP를 행하는데 있어서, 지립으로서 Al2O3 또는 SiO2를 이용하는 것이나, 연마액에 산화제를 첨가하여 pH를 조정하는 것이 개시되어 있다.
특허문헌 3에는, 에피택셜층과 반도체 기판의 계면에 파일 업(축적)된 Si가 디바이스의 특성을 저하시키고 있다고 하는 추측을 기초로, 에피택셜층과 반도체 기판의 계면에 있어서의 Si 농도를 8×1017 ㎝-3 이하로 한 반도체 기판이 개시되어 있다.
특허문헌 1: 미국 특허 제6596079호 명세서 특허문헌 2: 미국 특허 제6488767호 명세서 특허문헌 3: 일본 특허 제3183335호 공보
그러나, 상기 특허문헌 1∼3에 기재된 반도체 기판의 위에 에피택셜층(우물층)을 배치하여 이루어지는 적층체를 이용한 반도체 디바이스에서는, 발광 강도를 향상시키는 데에는 한계가 있다. 그 때문에, 반도체 디바이스의 발광 강도를 향상시키는 것이 가능한 반도체 기판의 개발이 강하게 갈망되고 있다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것이며, 반도체 디바이스의 발광 강도를 향상시키는 것이 가능한 III족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스를 제공하는 것을 목적으로 한다.
본 발명자들은 예의 연구한 끝에, 반도체 기판의 표면에 C(탄소) 등의 불순물이 존재하면, 반도체 기판의 표면 위에 에피택셜층을 형성하였을 때에 C가 계면에 파일 업하여, 에피택셜층/반도체 기판 계면에 전기 저항이 높은 층(이하, 「고저항층」이라고 함)이 형성되어 버리는 것을 발견하였다. 또한, 고저항층이 형성됨으로써, 에피택셜층/반도체 기판 계면의 전기 저항이 증가하여 버려, 발광 강도가 저하하여 버리는 것을 발견하였다.
또한, 본 발명자들은 반도체 디바이스에 이용되는 III족 질화물 반도체 기판에 있어서, 기판 표면이 특정 면방위를 갖는데다가, 특정량의 황화물 및 산화물이 기판 표면에 존재함으로써, 에피택셜층과 반도체 기판의 계면에 있어서 C가 파일 업하는 것을 억제할 수 있는 것을 발견하였다. 이와 같이 C의 파일 업을 억제함으로써, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성이 억제된다. 이에 따라, 에피택셜층과 반도체 기판의 계면에 있어서의 전기 저항을 저감할 수 있어, 에피택셜층의 결정 품질을 향상시킬 수 있다. 따라서, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
즉, 본 발명은 반도체 디바이스에 이용되는 III족 질화물 반도체 기판으로서, III족 질화물 반도체 기판의 표면에 표면층을 가지고, 표면층이, S 환산으로 30×1010 개/㎠∼2000×1010 개/㎠의 황화물 및 O 환산으로 2 at％∼20 at％의 산화물을 포함하고, c축에 대한 표면의 법선축의 경사 각도는 10°∼81°이다.
또한, 표면층은 S 환산으로 40×1010 개/㎠∼1500×1010 개/㎠의 황화물을 포함하는 것이 바람직하다. 이 경우, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 더욱 억제하여, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있다.
또한, 표면층은 O 환산으로 3 at％∼16 at％의 산화물을 포함하는 것이 바람직하다. 이 경우, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 더욱 억제하여, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있다.
또한, 본 발명자들은 특정량의 염화물, 또는, 특정량의 실리콘 화합물이 기판 표면에 존재함으로써, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 더욱 억제하여, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있는 것을 발견하였다.
즉, 표면층은 Cl 환산으로 120×1010 개/㎠∼15000×1010 개/㎠의 염화물을 포함하는 것이 바람직하다. 또한, 표면층은 Si 환산으로 100×1010 개/㎠∼12000×1010 개/㎠의 실리콘 화합물을 포함하는 것이 바람직하다.
또한, 본 발명자들은 기판 표면에서의 탄소 화합물의 함유량을 특정량 이하로 함으로써, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 더욱 억제하여, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있는 것을 발견하였다.
즉, 표면층에 있어서의 탄소 화합물의 함유량은 C 환산으로 22 at％ 이하인 것이 바람직하다.
또한, 본 발명자들은 기판 표면에 있어서의 구리 화합물이 고저항층의 형성에 기여하는 것을 발견하였다. 또한, 기판 표면에 있어서의 구리 화합물의 함유량을 특정량 이하로 함으로써, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 더욱 억제하여, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있는 것을 발견하였다.
즉, 표면층에 있어서의 구리 화합물의 함유량은 Cu 환산으로 150×1010 개/㎠ 이하인 것이 바람직하다.
또한, 표면층의 표면 거칠기는 RMS 기준으로 5 ㎚ 이하인 것이 바람직하다. 이 경우, 에피택셜층의 결정 품질을 더욱 향상시키는 것이 가능하여, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있다.
또한, 표면층의 전위 밀도는 1×106 개/㎠ 이하인 것이 바람직하다. 이 경우, 에피택셜층의 결정 품질을 더욱 향상시킬 수 있기 때문에, 반도체 디바이스의 발광 강도를 더욱 향상시킬 수 있다.
또한, 표면의 면방위는, {20-21}면, {20-2-1}면, {10-11}면, {10-1-1}면, {11-22}면, {11-2-2}면, {22-43}면, {22-4-3}면, {11-21}면, {11-2-1}면 중 어느 하나인 것이 바람직하다. 이 경우, 발광의 반치폭을 저감할 수 있다.
본 발명에 따른 에피택셜 기판은, 상기 III족 질화물 반도체 기판과, III족 질화물 반도체 기판의 표면층 위에 형성된 에피택셜층을 가지고, 에피택셜층이 III족 질화물 반도체를 포함한다.
본 발명에 따른 에피택셜 기판으로서는, 상기 III족 질화물 반도체 기판을 가지고 있기 때문에, 에피택셜층과 반도체 기판의 계면에 있어서 C가 파일 업하는 것을 억제 가능하다. 따라서, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 억제하여, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
또한, 에피택셜 기판은, 에피택셜층이 양자 우물 구조를 갖는 활성층을 가지고, 활성층이 파장 430 ㎚∼550 ㎚의 광을 발생하도록 마련되어 있는 것이 바람직하다.
본 발명에 따른 반도체 디바이스는, 상기 에피택셜 기판을 구비한다.
본 발명에 따른 반도체 디바이스에서는, 상기 에피택셜 기판을 구비하고 있기 때문에, 에피택셜층과 반도체 기판의 계면에 있어서 C가 파일 업하는 것을 억제 가능하다. 따라서, 에피택셜층과 반도체 기판의 계면에 있어서의 고저항층의 형성을 억제하여, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
본 발명에 따르면, 반도체 디바이스의 발광 강도를 향상시키는 것이 가능한 III족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스가 제공된다.
도 1은 제1 실시형태에 따른 III족 질화물 반도체 기판을 나타내는 개략 단면도이다.
도 2는 드라이 에칭에 이용하는 것이 가능한 장치를 나타내는 도면이다.
도 3은 폴리싱에 이용하는 것이 가능한 장치를 나타내는 도면이다.
도 4는 제1 실시형태에 따른 에피택셜 기판을 나타내는 개략 단면도이다.
도 5는 제2 실시형태에 따른 에피택셜 기판을 나타내는 개략 단면도이다.
도 6은 제3 실시형태에 따른 에피택셜 기판을 나타내는 평면도이다.
도 7a 및 도 7b는 제3 실시형태에 따른 에피택셜 기판을 제작하는 순서를 나타낸 도면이다.
도 8a 및 도 8b는 제3 실시형태에 따른 에피택셜 기판의 변형예를 나타내는 평면도이다.
도 9는 제1 실시형태에 따른 반도체 디바이스를 나타내는 개략 단면도이다.
도 10은 제2 실시형태에 따른 반도체 디바이스를 나타내는 개략 단면도이다.
도 11은 실시예에서 이용한 반도체 디바이스를 나타내는 개략 단면도이다.
이하, 도면을 참조하면서, 본 발명에 따른 III족 질화물 반도체 기판, 에피택셜 기판 및 반도체 디바이스의 적합한 실시형태에 대해서 상세하게 설명한다.
(III족 질화물 반도체 기판)
도 1은 제1 실시형태에 따른 III족 질화물 반도체 기판(10)을 나타내는 개략 단면도이다. III족 질화물 반도체 기판(10)(이하, 「질화물 기판(10)」이라고 함)은, 도 1에 나타내는 바와 같이, 서로 대향하는 표면(10a) 및 이면(10b)을 가지고 있으며, 표면(10a)에는, 표면층(12)이 형성되어 있다.
질화물 기판(10)의 구성 재료로서는, 우르차이트형 구조를 갖는 결정이 바람직하며, 예컨대, GaN, AlN, InN, AlGaN, InGaN을 들 수 있다. GaN으로 이루어지는 질화물 기판(10)은, HVPE법, 플럭스법 등에 따라 제작할 수 있다. AlN으로 이루어지는 질화물 기판(10)은, HVPE법, 승화법 등에 따라 제작할 수 있다. InN, AlGaN, InGaN으로 이루어지는 질화물 기판(10)은, HVPE법 등에 따라 제작할 수 있다.
질화물 기판(10)은, 표면(10a) 위에 원하는 반도체층(에피택셜층)을 에피택셜 성장시키는 것이 가능하다. 표면(10a)의 품질은, 에피택셜층의 형성에 적합한 것이 바람직하다. 표면(10a)의 품질은, 기판 내부의 벌크 부분에 있어서의 결정 품질과는 다르게, 표면 조성이나 거칠기, 가공 변질층에 의해 영향을 받기 쉽다.
여기서, 가공 변질층이란, 결정의 연삭 또는 연마에 의해 결정의 표면측 영역에 형성되는 결정 격자가 흐트러진 층을 말한다. 가공 변질층은, 결정을 벽개면에서 파단한 단면을 SEM 관찰이나 TEM 관찰, CL(캐소드 루미네센스) 관찰함으로써, 그 존재 및 그 두께를 확인할 수 있다. 가공 변질층의 두께는, 20 ㎚ 이하가 바람직하고, 10 ㎚ 이하가 보다 바람직하다. 가공 변질층의 두께가 두꺼우면, 에피택셜층의 모폴로지 및 결정성이 저하하는 경향이 있다.
CL 관찰이란, III족 질화물 반도체 결정에 여기광으로서 전자선을 입사시키고, III족 질화물 반도체 결정으로부터 방출되는 가시광 또는 가시 파장 영역에 가까운 파장의 광을 관찰하는 것을 말한다. III족 질화물 반도체 결정의 CL 관찰을 행하면, 표면 상태가 양호한 결정 영역에서는 광이 관찰되고, 결정이 흐트러진 가공 변질층의 영역에서는 광이 관찰되지 않으며, 검은 직선형의 음영으로서 관찰된다.
질화물 기판(10)을 반도체 디바이스에 이용하는 경우에는, 질화물 기판(10)과 에피택셜층의 계면에 고저항층이 형성되는 것을 억제하는 것이 바람직하다. 고저항층의 존재에 기인하여 상기 계면의 전기 저항이 높아지면, 반도체 디바이스의 발광 효율이 저하한다. 특히, 반도체 디바이스에 큰 전류를 주입한 경우에는, 발광 효율은 현저하게 저하하여 버린다.
이러한 고저항층의 형성을 억제하는 관점에서, 표면층(12)은 황화물 및 산화물을 포함한다.
표면층(12)은, S 환산으로 30×1010 개/㎠∼2000×1010 개/㎠의 황화물 및 O 환산으로 2 at％∼20 at％의 산화물을 포함한다. 황화물의 함유량은, S 환산으로 40×1010 개/㎠∼1500×1010 개/㎠가 바람직하고, 100×1010 개/㎠∼500×1010 개/㎠가 보다 바람직하다. 산화물의 함유량은, O 환산으로 3 at％∼16 at％가 바람직하고, 4 at％∼12 at％가 보다 바람직하다. 황화물의 함유량이 30×1010 개/㎠ 미만, 또는, 산화물의 함유량이 2 at％ 미만이면, 반도체 기판과 에피택셜층의 계면에 고저항층이 형성되고, 계면의 고저항화에 의해 반도체 디바이스의 발광 강도가 저하한다. 황화물의 함유량이 2000×1010 개/㎠를 넘거나, 또는, 산화물의 함유량이 20 at％를 넘으면, 에피택셜층의 결정 품질이 저하하며, 반도체 디바이스의 발광 강도가 저하한다.
표면층(12)은, Cl 환산으로 120×1010 개/㎠∼15000×1010 개/㎠의 염화물을 포함하는 것이 바람직하다. 염화물의 함유량은, Cl 환산으로 350×1010 개/㎠∼10000×1010 개/㎠가 보다 바람직하고, 1000×1010 개/㎠∼5000×1010 개/㎠가 더욱 바람직하다. 염화물의 함유량이 120×1010 개/㎠ 미만이면, 반도체 기판과 에피택셜층의 계면에 고저항층이 형성되기 쉽고, 계면의 고저항화에 의해 반도체 디바이스의 발광 강도가 저하하는 경향이 있다. 염화물의 함유량이 15000×1010 개/㎠를 넘으면, 에피택셜층의 결정 품질이 저하하기 쉽고, 반도체 디바이스의 발광 강도가 저하하는 경향이 있다.
표면층(12)은, Si 환산으로 100×1010 개/㎠∼12000×1010 개/㎠의 실리콘 화합물을 포함하는 것이 바람직하다. 실리콘 화합물의 함유량은, Si 환산으로 200×1010 개/㎠∼12000×1010 개/㎠가 보다 바람직하고, 500×1010 개/㎠∼8000×1010 개/㎠가 더욱 바람직하며, 1000×1010 개/㎠∼5000×1010 개/㎠가 매우 바람직하다. 실리콘 화합물의 함유량이 100×1010 개/㎠ 미만이면, 반도체 기판과 에피택셜층의 계면에 고저항층이 형성되기 쉽고, 계면의 고저항화에 의해 반도체 디바이스의 발광 강도가 저하하는 경향이 있다. 실리콘 화합물의 함유량이 12000×1010 개/㎠를 넘으면, 에피택셜층의 결정 품질이 저하하기 쉽고, 반도체 디바이스의 발광 강도가 저하하는 경향이 있다.
표면층(12)은, 탄소 화합물을 포함하고 있어도 좋다. 표면층(12)에 있어서의 탄소 화합물의 함유량은, C 환산으로 22 at％ 이하가 바람직하고, 18 at％ 이하가 보다 바람직하며, 15 at％ 이하가 더욱 바람직하다. 탄소 화합물의 함유량이 22 at％를 넘으면, 에피택셜층의 결정 품질이 저하하기 쉽고, 반도체 디바이스의 발광 강도가 저하하는 경향이 있으며, 반도체 기판과 에피택셜층의 계면에 고저항층이 형성되기 쉽고, 계면의 고저항화에 의해 반도체 디바이스의 발광 강도가 저하하는 경향이 있다.
표면층(12)은, 구리 화합물을 포함하고 있어도 좋다. 표면층(12)에 있어서의구리 화합물의 함유량은, Cu 환산으로 150×1010 개/㎠ 이하가 바람직하고, 100×1010 개/㎠ 이하가 보다 바람직하며, 50×1010 개/㎠ 이하가 더욱 바람직하다. 구리 화합물의 함유량이 150×1010 개/㎠를 넘으면, 에피택셜층의 결정 품질이 저하하기 쉽고, 반도체 디바이스의 발광 강도가 저하하는 경향이 있으며, 반도체 기판과 에피택셜층의 계면에 고저항층이 형성되기 쉽고, 계면의 고저항화에 의해 반도체 디바이스의 발광 강도가 저하하는 경향이 있다.
표면층(12)의 조성은, S, Si, Cl 및 Cu에 대해서는, TXRF(전반사 형광 X선 분석)로 정량할 수 있다. TXRF는, X선의 진입 깊이로부터, 표면으로부터 5 ㎚ 정도까지의 조성을 평가한다. O 및 C에 대해서는, AES[오제(Auger) 전자 분광 분석]으로 정량할 수 있다. AES는, 0.1％의 분해능이 있다. AES는, 오제 전자의 탈출 깊이로부터 표면에서 5 ㎚ 정도의 조성을 평가한다. 또한, 표면층(12)은, 함유 성분을 TXRF나 AES에 의해 계측될 수 있는 두께를 갖는 층이며, 예컨대 5 ㎚ 정도의 두께를 갖는다.
표면층(12)과 질화물 기판(10) 내부의 벌크 부분의 조성의 차이는, SIMS(2차 이온 질량 분석)에 의해 깊이 방향의 분석을 행하는 것으로 평가할 수 있다. 또한, 질화물 기판(10)의 내부, 질화물 기판(10)과 에피택셜층의 계면 및 에피택셜층 내부의 조성의 차이에 대해서도 SIMS로 평가할 수 있다.
질화물 기판(10)에 있어서의 표면층(12)의 표면 거칠기는, 에피택셜층의 결정 품질을 더욱 향상시키고, 소자 발광의 적분 강도를 더욱 향상시킬 수 있는 관점에서, RMS 기준으로 5 ㎚ 이하가 바람직하며, 3 ㎚ 이하가 보다 바람직하고, 1 ㎚ 이하가 더욱 바람직하다. 또한, 우수한 생산성과 에피택셜층의 결정 품질을 양립시키는 관점에서는, 표면 거칠기는 1 ㎚∼3 ㎚가 바람직하다. 여기서, RMS 기준의 표면 거칠기(제곱 평균 거칠기)는, AFM(원자간력 현미경)을 이용하여, 표면(10a)의 한 변이 10 ㎛인 정사각형의 영역을 기준 면적으로 하여 측정할 수 있다.
표면층(12)의 전위 밀도는, 1×106 개/㎠ 이하가 바람직하고, 1×105 개/㎠ 이하가 보다 바람직하며, 1×104 개/㎠ 이하가 더욱 바람직하다. 전위 밀도가 1×106 개/㎠를 넘으면, 에피택셜층의 결정 품질이 저하하기 쉽고, 반도체 디바이스의 발광 강도가 저하하는 경향이 있다. 한편, 결정 제작 시의 우수한 비용·생산성의 관점에서, 전위 밀도는 1×102 개/㎠ 이상이 바람직하다. 전위 밀도는, CL 관찰을 행하고, 표면층(12)의 한 변이 10 ㎛인 정사각형 영역 내의 비발광으로 되는 점의 수를 카운트하여 산출할 수 있다.
질화물 기판(10)의 표면(10a)은 반극성면이며, 표면(10a)의 면방위는, 우르차이트형 구조의 {20-21}면, {20-2-1}면, {10-11}면, {10-1-1}면, {11-22}면, {11-2-2}면, {22-43}면, {22-4-3}면, {11-21}면, {11-2-1}면 중 어느 하나인 것이 바람직하다. 이 경우, 에피택셜층의 인듐(In)의 취득 효율을 향상시킬 수도 있기 때문에, 양호한 발광 특성을 얻을 수 있다. 표면(10a)의 면방위는, 예컨대 X선 회절 장치를 이용하여 측정할 수 있다.
c축에 대한 표면(10a)의 법선축의 경사 각도(오프각)는 10°∼81°이며, 17°∼80°가 바람직하고, 63°∼79°가 보다 바람직하다. 경사 각도를 10°이상으로 함으로써, 우르차이트형 구조의 자발 분극에 의한 피에조 전계가 억제되기 때문에, 발광 디바이스의 PL 강도를 향상시킬 수 있다. 경사 각도를 81°이하로 함으로써, 에피택셜층(우물층)의 전위 밀도를 저감하고, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
다음에, 질화물 기판(10)의 제조 방법에 대해서 설명한다.
우선, HVPE법 등에 따라 III족 질화물 반도체 결정을 c축 방향이나 m축 방향으로 성장시킨 후에, 그 결정에 외주 가공을 실시하여 성형하고, III족 질화물 반도체의 잉곳을 얻는다. 다음에, 얻어진 잉곳을 원하는 각도로 와이어 소(wire saw)나 블레이드 소를 이용하여 절단하여, 표면(10a)이 원하는 오프각을 갖는 질화물 기판(10)을 얻는다. 또한, 하지 기판으로서 반극성 기판을 이용하여, 반극성 기판의 위에 III족 질화물 반도체의 결정을 성장시켜, 표면이 원하는 오프각을 갖는 잉곳을 이용하여도 좋다.
다음에, 기판 표면을 평탄화하기 위해, 그라인딩 가공(연삭)이나 랩핑 가공 등의 기계 가공을 행한다. 연삭에는, 경질 지립으로서 다이아몬드, SiC, BN, Al2O3, Cr2O3, ZrO2 등을 포함하는 지석을 이용할 수 있다. 랩핑 가공에는, 경질 지립으로서 다이아몬드, SiC, BN, Al2O3, Cr2O3, ZrO2 등을 포함하는 일반적인 연마제를 이용할 수 있다.
지립은, 기계적인 작용이나 특성을 고려하여 적절하게 선정된다. 예컨대, 연마 레이트를 올리는 관점에서, 고경도이며 입자 직경이 큰 지립이 사용된다. 표면을 평활하게 하는 관점이나, 가공 변질층의 형성을 억제하는 관점에서, 저경도이며 입자 직경이 작은 지립이 사용된다. 또한, 연마 시간을 단축하고, 또한, 평활한 표면을 얻는 관점에서, 연마 처리의 진행에 따라 입도가 큰 지립으로부터 작은 지립으로 변화시키는 다단계의 연마가 적합하다.
질화물 기판(10)에 연삭이나 랩핑 가공을 실시한 후, 질화물 기판(10)의 표면(10a)의 표면 거칠기의 저감이나 가공 변질층의 제거를 위해, 표면(10a)에 대하여 드라이 에칭이나 CMP 등의 표면 마무리를 행한다. 또한, 드라이 에칭은, 연삭이나 랩핑 가공 전에 행하여도 좋다.
드라이 에칭에서는, RIE(반응성 이온 에칭), 유도 결합 플라즈마 RIE(ICP-RIE), ECR(전자 사이클로트론 공명)-RIE, CAIBE(화학 어시스트 이온빔 에칭), RIBE(반응성 이온빔 에칭) 등을 들 수 있고, 그 중에서도 반응성 이온 에칭이 바람직하다. 반응성 이온 에칭에는, 예컨대, 도 2에 나타내는 드라이 에칭 장치(16)를 이용할 수 있다.
드라이 에칭 장치(16)는, 챔버(16a)를 구비하고 있다. 챔버(16a) 내에는, 평행 평판형의 상부 전극(16b) 및 하부 전극(16c)과, 상부 전극(16b)과 대향하도록 하부 전극(16c) 위에 배치된 기판 지지대(16d)가 마련되어 있다. 챔버(16a) 내에는, 가스원에 접속된 가스 공급구(16e)와, 진공 펌프에 접속된 가스 배기구(16f)가 마련되어 있다. 챔버(16a)의 외부에는, 하부 전극(16c)에 접속된 고주파 전원(16g)이 배치되어 있다.
드라이 에칭 장치(16)에서는, 가스 공급구(16e)로부터 가스를 챔버(16a) 내에 공급하고, 고주파 전원(16g)으로부터 고주파 전력을 하부 전극(16c)에 공급함으로써, 챔버(16a) 내에 플라즈마를 발생시킬 수 있다. 기판 지지대(16d) 위에 질화물 기판(10)을 배치함으로써, 질화물 기판(10)의 표면(10a)을 드라이 에칭할 수 있다.
가스 공급구(16e)로부터 공급되는 에칭 가스로서 유황계 가스를 이용함으로써, 높은 에칭률을 얻을 수 있으며, 표면층(12)의 황화물의 함유량을 조정할 수 있다. 유황계 가스로서, 예컨대, H2S, SO2, SF4, SF6 등을 이용할 수 있다. 마찬가지로, 에칭 가스로서 염소계 가스를 이용함으로써, 높은 에칭률을 얻을 수 있으며, 표면층(12)의 염화물의 함유량을 조정할 수 있다. 염소계 가스로서는, 예컨대, Cl2, HCl, CCl4, BCl3, SiCl4, SiHCl3을 이용할 수 있다. 표면층(12)의 실리콘 화합물, 탄소 화합물의 함유량은, 에칭 가스로서, 예컨대 SiCl4, SiHCl3, CH4, C2H2를 이용함으로써 조정할 수 있다. 또한, 가스의 종류, 가스 유량, 챔버 내의 압력, 에칭의 파워를 조정함으로써, 표면층(12)의 함유 성분의 함유량을 제어할 수도 있다.
반응성 이온 에칭으로서는, 챔버 내의 압력을 P(㎩), 가스 유량을 Q(sc㎝), 챔버 용적을 V(L)로 하였을 때에, 하기 식 (1)을 만족하는 것이 바람직하다.
0.05≤PV/Q≤3.0…(1)
PV/Q가 0.05보다도 작은 경우에는, 표면 거칠기가 증가하는 경향이 있다. PV/Q가 3.0보다도 큰 경우에는, 표면 개질의 효과가 작아지는 경향이 있다.
CMP에는, 예컨대, 도 3에 나타내는 폴리싱 장치(18)를 이용할 수 있다. 폴리싱 장치(18)는, 정반(18a), 폴리싱 패드(18b), 결정 홀더(18c), 추(18d) 및 슬러리액 공급구(18e)를 구비하고 있다.
폴리싱 패드(18b)는, 정반(18a) 위에 배치되어 있다. 정반(18a) 및 폴리싱 패드(18b)는, 정반(18a)의 중심 축선(X1)을 중심으로 회전 가능하다. 결정 홀더(18c)는, 질화물 기판(10)을 그 하면에 지지하기 위한 부품이다. 질화물 기판(10)에는, 결정 홀더(18c)의 상면에 배치된 추(18d)에 의해 하중이 부가된다. 결정 홀더(18c)는, 축선(X1)과 대략 평행하며, 또한, 축선(X1)으로부터 변위한 위치에 중심 축선(X2)을 가지고 있고, 이 중심 축선(X2)을 중심으로 회전 가능하다. 슬러리액 공급구(18e)는, 폴리싱 패드(18b) 위에 CMP 용액의 슬러리(S)를 공급한다.
이 폴리싱 장치(18)에 따르면, 정반(18a) 및 폴리싱 패드(18b)와, 결정 홀더(18c)를 회전시켜, 슬러리(S)를 폴리싱 패드(18b) 위에 공급하고, 질화물 기판(10)의 표면(10a)을 폴리싱 패드(18b)에 접촉시킴으로써, 표면(10a)의 CMP를 행할 수 있다.
표면층(12)의 함유 성분의 함유량은, CMP 용액의 첨가물, pH, 산화 환원 전위에 의해 조정할 수 있다. CMP 용액에는 지립을 첨가할 수 있다. 지립의 재질로서는, ZrO2, SiO2, CeO2, MnO2, Fe2O3, Fe3O4, NiO, ZnO, CoO, Co3O4, GeO2, CuO, Ga2O3, In2O3으로 이루어지는 군에서 선택되는 적어도 1종의 금속 산화물을 이용할 수 있다. Si, Cu, Cu-Zn 합금, Cu-Sn 합금, Si3N4, SiAlON 등의 화합물을 이용할 수도 있다. 지립의 재질은, 세정성을 높이는 관점에서, 이온화 경향이 높은 재질이 바람직하고, H보다도 이온화 경향이 높은 재질이면, 세정에 의한 제거 효율을 특히 향상시킬 수 있다. 또한, 지립을 포함하지 않는 CMP 용액을 이용하여도 좋다. 지립으로서, Si, Si3N4, SiAlON 등을 이용함으로써, 표면층(12)의 실리콘 화합물의 함유량을 조정할 수 있다. Cu, Cu-Zn 합금, Cu-Sn 합금 등을 이용함으로서, 표면층(12)의 구리 화합물의 함유량을 조정할 수 있다.
CMP 후에 표면(10a)에 지립이 잔존하는 것을 충분히 억제하는 관점에서, CMP 용액에는 계면 활성제를 첨가할 수 있다. 계면 활성제로서는, 예컨대, 카르복실산형, 술폰산형, 황산에스테르형, 제4급 암모늄염형, 알킬아민염형, 에스테르형, 에테르형을 들 수 있다.
CMP 용액의 용매로서는, 비극성 용매가 바람직하다. 비극성 용매로서는, 탄화수소, 4염화탄소, 디에틸에테르 등을 들 수 있다. 비극성 용매를 이용함으로써, 금속 산화물인 지립과 기판의 고체 접촉을 촉진시킬 수 있기 때문에, 효율적으로 기판 표면의 금속 조성을 제어할 수 있다.
CMP 용액의 반도체 기판에 대한 화학적인 작용(기계 화학 효과)은, CMP 용액의 pH나 산화 환원 전위에 의해 조정할 수 있다. CMP 용액의 pH는, 1∼6 또는 8.5∼14가 바람직하고, 1.5∼4 또는 10∼13이 보다 바람직하다. pH 조정제로서는, 염산, 질산, 황산, 인산 등의 무기산, 포름산, 초산, 시트르산, 말산, 타르타르산, 호박산, 프탈산, 말레산, 푸마르산 등의 유기산, KOH, NaOH, NH4OH, 유기 알칼리, 아민 등의 알칼리 외에 황산염, 탄산염, 인산염 등의 염을 이용할 수 있다. pH 조정제로서 유기산을 사용함으로써, 무기산, 무기염과 비교하여, 동일한 pH라도 불순물 제거 효과를 향상시킬 수 있다. 유기산으로서는 디카르복실산(2가 카르복실산)이 바람직하다.
pH 조정제 및 산화제로서, 황산 등의 유황 원자를 포함하는 산, 황산나트륨 등의 황산염, 티오황산나트륨 등의 티오황산염을 이용함으로써, 표면층(12)의 황화물의 함유량을 조정할 수 있다. 염산 등의 염소 원자를 포함하는 산, 염화칼륨 등의 염, 차아염소산, 차아염소산나트륨, 차아염소산칼슘 등의 차아염소산염, 트리클로로이소시아눌산 등의 염소화이소시아눌산, 디클로로이소시아눌산나트륨 등의 염소화이소시아눌산염을 이용함으로써, 표면층(12)의 염화물의 함유량을 조정할 수 있다. 탄산, 탄산염, 시트르산, 옥살산, 푸마르산, 프탈산, 말산 등의 유기산, 유기산염 등을 이용함으로써, 표면층(12)의 탄소 화합물의 함유량을 조정할 수 있다.
CMP 용액의 산화 환원 전위는, 산화제를 이용하여 조정할 수 있다. CMP 용액에 산화제를 첨가하여 산화 환원 전위를 증가시킴으로써, 지립의 제거 효과를 높게 유지하면서 연마 레이트를 향상시키며, 표면층(12)의 산화물의 함유량을 조정할 수 있다. 산화제로서는, 특별히 제한은 없지만, 산화 환원 전위를 충분히 높이는 관점에서, 차아염소산, 차아염소산나트륨, 차아염소산칼슘 등의 차아염소산염, 트리클로로이소시아눌산 등의 염소화이소시아눌산, 디클로로이소시아눌산나트륨 등의 염소화이소시아눌산염 등의 염소계 산화제, 황산, 티오황산나트륨 등의 티오황산염 등의 유황계 산화제, 과망간산칼륨 등의 과망간산염, 니크롬산칼륨 등의 니크롬산염, 브롬산칼륨 등의 브롬산염, 티오황산나트륨 등의 티오황산염, 과황산암모늄, 과황산칼륨 등의 과황산염, 질산, 과산화수소수, 오존 등이 바람직하게 이용된다. 이들 중에서도, 유황계 산화제나 염소계 산화제를 이용함으로써, 연마 레이트를 향상시키는 것이나, 연마 후의 표면층(12)의 황화물이나 염화물의 함유량을 상기 적합한 함유량으로 조정할 수 있다.
여기서, CMP 용액의 pH의 값을 x로 하고, 산화 환원 전위의 값을 y(mV)로 하였을 때에, x 및 y의 관계는, 하기 식 (2)를 만족하는 것이 바람직하다.
-50x+1400≤y≤-50x+1900…(2)
y가 식 (2)의 상한값을 넘으면, 폴리싱 패드나 연마 설비에 대한 부식 작용이 강해져, 안정된 상태로 연마하는 것이 곤란해지는 경향이 있으며, 기판 표면의 산화가 과도하게 진행하는 경향이 있다. y가 식 (2)의 하한값 미만이면, 기판 표면의 산화 작용이 약해지기 쉬워, 연마 레이트가 저하하는 경향이 있다.
CMP 용액의 점도를 제어함으로써, 표면층(12)의 함유 성분의 함유량을 조정할 수 있다. CMP 용액의 점도는, 2 m㎩·s∼30 m㎩·s가 바람직하고, 5 m㎩·s∼10 m㎩·s가 보다 바람직하다. CMP 용액의 점도가 2 m㎩·s보다 낮으면, 표면층(12)의 함유 성분의 함유량이 상술한 원하는 값보다도 많아지는 경향이 있고, 30 m㎩·s를 넘으면, 표면층(12)의 함유 성분의 함유량이 상술한 원하는 값보다 낮아지는 경향이 있다. 또한, CMP 용액의 점도는, 에틸렌글리콜 등의 고점도의 유기 화합물이나 베마이트 등의 무기 화합물을 첨가함으로써 조정할 수 있다.
CMP 용액의 황산 이온의 농도나 접촉 계수(C)에 의해, 표면층(12)의 황화물의 함유량을 조정할 수 있다. 접촉 계수(C)란, CMP 용액의 점도 η(m㎩·s), 연마 시의 둘레 속도 V(m/s), 연마 시의 압력 P(㎪)를 이용하여, 「C=η×V/P」로 정의된다. 접촉 계수(C)는, 1.0×10-6 m∼2.0×10-6 m가 바람직하다. 접촉 계수(C)가 1.0×10-6 m 미만이면, CMP에 있어서의 반도체 기판에 대한 부하가 강해지기 쉬우며, 표면층(12)의 황화물의 함유량이 과잉량으로 되는 경향이 있고, 2.0×10-6 m를 넘으면, 연마 레이트가 저하하는 경향이 있으며, 표면층(12)의 황화물의 함유량이 작아지는 경향이 있다.
연마 시의 압력은, 3 ㎪∼80 ㎪가 바람직하고, 10 ㎪∼60 ㎪가 보다 바람직하다. 압력이 3 ㎪ 미만이면, 연마 레이트가 실용상 불충분하게 되는 경향이 있고, 80 ㎪를 넘으면, 기판의 표면 품질이 저하하는 경향이 있다.
질화물 기판(10)에 따르면, 표면(10a)이 상기 특정 면방위를 갖는데다가, S 환산으로 30×1010 개/㎠∼2000×1010 개/㎠의 황화물 및 O 환산으로 2 at％∼20 at％의 산화물이 표면층(12)에 존재함으로써, 에피택셜층과 질화물 기판(10)의 계면에 있어서 C가 파일 업하는 것을 억제할 수 있다. 이와 같이 C의 파일 업을 억제함으로써, 에피택셜층과 질화물 기판(10)의 계면에 있어서의 고저항층의 형성이 억제된다. 이에 따라, 에피택셜층과 질화물 기판(10)의 계면에 있어서의 전기 저항을 저감할 수 있으며, 에피택셜층의 결정 품질을 향상시킬 수 있다. 따라서, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
(에피택셜 기판)
도 4는 제1 실시형태에 따른 에피택셜 기판(20)을 나타내는 개략 단면도이다. 에피택셜 기판(20)은, 도 4에 나타내는 바와 같이, 베이스 기판으로서의 상기 질화물 기판(10)과, 질화물 기판(10)의 표면(10a) 위에 적층된 에피택셜층(22)을 갖고 있다.
에피택셜층(22)은, 예컨대 III족 질화물 반도체를 포함한다. III족 질화물 반도체로서는, 우르차이트형 구조를 갖는 결정이 바람직하고, 예컨대, GaN, AlN, InN, AlGaN, InGaN을 들 수 있다. 에피택셜층(22)은, HVPE법, MOCVD법, VOC법, MBE법, 승화법 등의 기상 성장법에 따라 형성할 수 있다. 질화물 기판(10) 위에 에피택셜층(22)을 마련함으로써, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
도 5는 제2 실시형태에 따른 에피택셜 기판(30)을 나타내는 개략 단면도이다. 에피택셜 기판(30)은, 도 5에 나타내는 바와 같이, 질화물 기판(10)의 표면(10a) 위에, 복수층에 의해 구성된 에피택셜층(32)이 형성되어 있다. 질화물 기판(10) 위에 에피택셜층(32)을 마련함으로써, 반도체 디바이스의 발광 강도를 향상시킬 수 있다.
에피택셜층(32)은, 제1 반도체 영역(32a)과, 제2 반도체 영역(32b)과, 제1 반도체 영역(32a) 및 제2 반도체 영역(32b) 사이에 마련된 활성층(32c)을 구비한다. 제1 반도체 영역(32a)은, 하나 또는 복수의 n형 반도체층을 가지고, 예컨대, 두께 1 ㎛의 n형 GaN층(32d) 및 두께 150 ㎚의 n형 Al0 .1Ga0 .9N층(32e)을 갖는다. 제2 반도체 영역(32b)은, 하나 또는 복수의 p형 반도체층을 가지고, 예컨대, 두께 20 ㎚의 p형 Al0 .2Ga0 .8N층(32f) 및 두께 150 ㎚의 p형 GaN층(32g)을 갖는다. 에피택셜층(32)에서는, n형 GaN층(32d), n형 Al0 .1Ga0 .9N층(32e), 활성층(32c), p형 Al0.2Ga0.8N층(32f) 및 p형 GaN층(32g)이 질화물 기판(10) 위에 이 순서로 적층되어 있다.
활성층(32c)은, 예컨대, 파장 430 ㎚∼550 ㎚의 광을 발생하도록 마련되어 있다. 활성층(32c)은, 예컨대, 4층의 장벽층과 3층의 우물층을 가지고, 장벽층 및 우물층이 교대로 적층된 다중 양자 우물 구조(MQW)를 갖는다. 장벽층은, 예컨대, 두께 10 ㎚의 GaN층이다. 우물층은, 예컨대, 두께 3 ㎚의 Ga0 .85In0 .15N층이다.
에피택셜층(32)은, 예컨대, MOCVD(유기 금속 화학 기상 퇴적)법에 따라, n형 GaN층(32d), n형 Al0 .1Ga0 .9N층(32e), 활성층(32c), p형 Al0 .2Ga0 .8N층(32f) 및 p형 GaN층(32g)을 질화물 기판(10) 위에 순차 에피택셜 성장시켜 형성할 수 있다.
도 6은 제3 실시형태에 따른 에피택셜 기판(40)을 나타내는 평면도이다. 에피택셜 기판(40)은, 도 6에 나타내는 바와 같이, 질화물 기판(10)의 표면(10a) 위에 배치된 에피택셜층(42)을 갖는다.
에피택셜층(42)은, 정해진 전위 밀도보다 작은 전위 밀도를 갖는 복수의 저전위 밀도 영역(44A)과, 상기 정해진 전위 밀도보다 큰 전위 밀도를 갖는 복수의 고전위 밀도 영역(44B)을 갖는다. 이 정해진 전위 밀도는, 예컨대 8×107 ㎝-2이다.
저전위 밀도 영역(44A) 및 고전위 밀도 영역(44B)의 각각은, 질화물 기판(10)의 표면(10a)의 평면 방향(도 6 중 Y 방향)으로 서로 대략 평행하게 스트라이프형으로 연장되고 있으며, 에피택셜층(42)의 이면으로부터 표면에 걸쳐 형성되어 있다. 에피택셜층(42)은, 저전위 밀도 영역(44A) 및 고전위 밀도 영역(44B)이 교대로 배열되는 스트라이프 구조를 갖고 있다. 에피택셜층(42)은, 예컨대 GaN에 의해 구성되어 있고, 상기 스트라이프 구조에 의해 결정 내의 전위 밀도가 저감되어 있다. 저전위 밀도 영역(44A) 및 고전위 밀도 영역(44B)은, 주사형 전자 현미경(예컨대, 히타치 세이사쿠쇼 제조 S-4300)을 이용하여 CL 관찰함으로써 확인할 수 있다.
다음에, 도 7a 및 도 7b를 이용하여 에피택셜 기판(40)의 제조 방법에 대해서 설명한다. 우선, 도 7a에 나타내는 바와 같이, 하지 기판으로 되는 질화물 기판(10)의 표면(10a) 위에, 예컨대 도 7a의 Y 방향으로 연장되도록 스트라이프형의 마스크층(46)을 패터닝 형성한다. 마스크층(46)은, 예컨대 SiO2에 의해 형성되어 있다.
다음에, 도 7b에 나타내는 바와 같이, 상기 마스크층(46)이 형성된 표면(10a) 위에, 기상 성장법에 따라 에피택셜층(42)을 패싯 성장시킨다(facet-grown). 기상 성장법으로서는, HVPE법, MOCVD법, VOC법, MBE법, 승화법 등을 이용할 수 있다. 에피택셜층(42)을 패싯 성장에 의해 후막 성장시켜 가면, 마스크층(46)이 에피택셜층(42)에 의해 덮이고, 마스크층(46) 위에 위치하는 부분에 고전위 밀도 영역(44B)이 형성된다.
고전위 밀도 영역(44B)은, 상기 스트라이프 구조뿐만 아니라, 도 8a에 나타내는 바와 같이, 스트라이프형의 고전위 밀도 영역(44B)이 서로 직교한 스퀘어 구조나, 도 8b에 나타내는 바와 같이, 도트형의 고전위 밀도 영역(44B)이 서로 정해진 간격을 두고 규칙적으로 배열된 도트 구조여도 좋다. 이러한 스퀘어 구조나 도트 구조의 고전위 밀도 영역(44B)은, 스트라이프 구조와 마찬가지로, 마스크층(46)을 이용한 에피택셜층(42)의 패터닝 형성에 의해 얻을 수 있다.
(반도체 디바이스)
도 9는 제1 실시형태에 따른 반도체 디바이스(100)를 나타내는 개략 단면도이다. 반도체 디바이스(100)는, 도 9에 나타내는 바와 같이, 에피택셜 기판(20)과, 에피택셜층(22)의 표면(23) 전체를 덮게 형성된 전극(90A)과, 질화물 기판(10)의 이면(10b) 전체를 덮게 형성된 전극(90B)을 갖는다. 전극(90A, 90B)은, 예컨대 금속 증착에 의해 형성된다. 전극(90A, 90B)의 형성 위치는, 필요에 따라 적절하게 변경 가능하고, 전극(90B)이 질화물 기판(10)에 전기적으로 접속되어 있으며, 전극(90A)이 에피택셜층(22)에 전기적으로 접속되어 있으면 좋다.
도 10은 제2 실시형태에 따른 반도체 디바이스(200)를 나타내는 개략 단면도이다. 반도체 디바이스(200)는, 도 10에 나타내는 바와 같이, 에피택셜 기판(30)과, 에피택셜층(32)의 표면(33)의 전체를 덮게 형성된 제1 전극(p측 전극)(92A)과, 질화물 기판(10)의 이면(10b)의 일부를 덮게 형성된 제2 전극(n측 전극)(92B)을 갖는다. 반도체 디바이스(200)의 사이즈는, 예컨대 한 변이 400 ㎛인 정사각형이나 한 변이 2 ㎜인 정사각형이다. 도전체(91A)는, 땜납층(93)을 통해 전극(92A)에 전기적으로 접속되어 있다. 도전체(91B)는, 와이어(94)를 통해 전극(92B)에 전기적으로 접속되어 있다.
반도체 디바이스(200)는, 이하의 순서에 따라 제조할 수 있다. 우선, 상술한 방법에 따라 질화물 기판(10)을 얻는다. 다음에, 질화물 기판(10)의 표면(10a) 위에 에피택셜층(32)을 적층한다. 또한, 에피택셜층(32)의 표면(33) 위에 전극(92A)을 형성하며 질화물 기판(10)의 이면(10b) 위에 전극(92B)을 형성한다. 계속해서, 전극(92A)을 땜납층(93)에 의해 도전체(91A)에 전기적으로 접속하며 전극(92B)을 와이어(94)에 의해 도전체(91B)에 전기적으로 접속한다.
또한, 본 발명은 상기 실시형태에 한정되는 것이 아니다. 상기 설명에 기재된 {20-21}면, M면, A면 등의 면방위는, 그 기재 자체에 의해 특정되는 것뿐만 아니라, 결정학적으로 등가인 면 및 방위를 포함한다. 예컨대, {20-21}면이란, {20-21}면뿐만 아니라, (02-21)면, (0-221)면, (2-201)면, (-2021)면, (-2201)면을 포함한다.
실시예
이하, 본 발명을 실시예에 의해 상세하게 설명하지만, 본 발명의 범위가 이들 실시예에 한정되는 것은 아니다.
(1) GaN 기판의 제작
우선, n형 GaN 결정(도펀트: O)를 HVPE법에 따라 c축 방향으로 성장시켰다. 다음에, GaN 결정을 c축에 수직 또는 평행하게 슬라이스하고, 직경 50 ㎜×두께 0.5 ㎜의 GaN 기판을 각각 얻었다. 또한, GaN 결정을 c축으로부터 m축 방향으로 경사지게, 또는, c축으로부터 a 축방향으로 경사지게 슬라이스하여, 직경 50 ㎜×두께 0.5 ㎜의 GaN 기판을 각각 얻었다.
계속해서, GaN 기판의 표면 및 표면과 반대측의 이면에 드라이 에칭을 실시하여 가공 변질층을 제거하였다. 드라이 에칭에는, 도 2와 동일한 구성을 갖는 RIE 장치를 이용하였다. 진공 챔버의 용적(V)은 20 L로 하였다. 기판 지지대의 재질은 SiC로 하였다. 에칭 가스로는 Cl2, CH4를 이용하며, 가스 유량(Q)은 30 sc㎝으로 하였다. 압력(P) 4.0 ㎩, 파워 50 W∼200 W로 드라이 에칭을 행하였다(PV/Q=2.67).
(2) GaN 기판 표면의 랩핑
GaN 기판의 이면을 세라믹스 제조의 결정 홀더에 왁스로 접착하였다. 랩 장치에 직경 380 ㎜의 정반을 설치하고, 다이아몬드의 지립이 분산된 슬러리를 슬러리 공급구로부터 정반에 공급하면서, 정반을 그 회전축을 중심으로 하여 회전시켰다. 다음에, 결정 홀더 위에 추를 실음으로써 GaN 기판을 정반에 압박하면서, GaN 기판을 결정 홀더의 회전축을 중심으로 하여 회전시킴으로써, n형 GaN 결정의 표면의 랩핑을 행하였다.
랩핑은 이하의 조건으로 행하였다. 정반으로서는 구리 정반, 주석 정반을 이용하였다. 지립으로서는 지립 직경이 9 ㎛, 3 ㎛, 2 ㎛인 3종류의 다이아몬드의 지립을 준비하고, 랩핑의 진행과 함께, 지립 직경이 작은 지립을 단계적으로 이용하였다. 연마 압력은 100 g/㎠∼500 g/㎠로 하고, GaN 기판 및 정반의 회전수는 모두 30 회/min∼60 회/min으로 하였다. 이상의 랩핑에 의해 GaN 결정 기판의 표면은 경면으로 된 것을 확인하였다.
(3) GaN 기판 표면의 CMP
도 3과 동일한 구성을 갖는 폴리싱 장치를 이용하여, GaN 기판의 표면의 CMP를 행하였다. CMP는 이하의 조건으로 행하였다. 폴리싱 패드로서는, 폴리우레탄의 스웨이드(suede) 패드(닛타·하스 가부시키가이샤 제조, Supreme RN-R)를 이용하였다. 정반으로서는, 직경 380 ㎜의 원형의 스테인리스강 정반을 이용하였다. GaN 기판과 폴리싱 패드의 접촉 계수(C)는, 1.0×10-6 m∼2.0×10-6 m로 하였다. 폴리싱 압력은 10 ㎪∼80 ㎪로 하고, GaN 기판 및 폴리싱 패드의 회전수는 모두 30 회/min∼120 회/min으로 하였다. 슬러리(CMP 용액)에는, 지립으로서 입자 직경 200 ㎚의 실리카 입자를 물에 20 질량％ 분산시켰다. 슬러리에는 pH 조정제로서 시트르산, H2SO4를 첨가하고, 산화제로서 디클로로이소시아눌산나트륨을 첨가하여, 슬러리의 pH 및 산화 환원 전위를 하기 식 (3)의 범위로 조정하였다(x: pH, y: 산화 환원 전위(mV)).
-50x+1400≤y≤-50x+1900…(3)
드라이 에칭, CMP의 조건을 적절하게 변경함으로써, 표면 조성이 다른 GaN 기판을 제작하였다. GaN 기판의 표면의 황화물의 함유량의 평가는 TXRF에 의해 행하고, 산화물의 함유량의 평가는 AES에 의해 행하였다. TXRF는 X선의 선원에 W 봉입형 X선 관구를 이용하고, X선 출력은 전압 40 ㎸, 전류 40 ㎃로 하며, 입사 각도 0.05°에서 측정을 행하였다. AES는, 가속 전압 10 keV에서 측정을 행하였다. GaN 기판의 표면의 면방위 및 표면 조성을 표 1∼표 5에 나타낸다.
(4) GaN 기판을 포함하는 레이저 다이오드의 제작
도 11에 나타내는 구성을 갖는 레이저 다이오드를 이하의 순서에 따라 제작하였다. 우선, GaN 기판(10)을 MOCVD 노내의 서셉터 위에 배치한 후, 표면(10a) 위에 에피택셜층(52)을 형성하여, 에피택셜 기판(50)을 얻었다.
에피택셜층(52)은, MOCVD법에 따라 이하의 성장 순서로 제작하였다. 우선, GaN 기판(10) 위에 두께 1000 ㎚의 n형 GaN(52a)을 성장시켰다. 다음에, 두께 1200 ㎚의 n형 InAlGaN 클래드층(52b)을 성장시켰다. 계속해서, 두께 200 ㎚의 n형 GaN 가이드층(52c) 및 두께 65 ㎚의 언도프 InGaN 가이드층(52d)을 성장시킨 후에, GaN 두께 15 ㎚/InGaN 두께 3 ㎚로 구성되는 3주기 MQW(활성층)(52e)를 성장시켰다. 계속해서, 두께 65 ㎚의 언도프 InGaN 가이드층(52f), 두께 20 ㎚의 p형 AlGaN 블록층(52g) 및 두께 200 ㎚의 p형 GaN 가이드층(52h)을 성장시켰다. 다음에, 두께 400 ㎚의 p형 InAlGaN 클래드층(52i)을 성장시켰다. 마지막으로, 두께 50 ㎚의 p형 GaN 컨택트층(52j)을 성장시켰다. 또한, 에피택셜층(52)의 제작에 있어서는, 원료로서 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 트리메틸인듐(TMIn), 암모니아(NH3), 실란(SiH4), 시클로펜타디에닐마그네슘(Cp2Mg)을 이용하였다.
SiO2의 절연막(95)을 컨택트층(52j) 위에 성막한 후에, 포토리소그래피를 이용하여 폭 10 ㎛의 스트라이프창을 웨트 에칭에 의해 형성하였다. c축을 기판 표면에 투영한 방향에 평행으로 되도록 레이저 스트라이프를 마련하였다.
스트라이프창을 형성한 후에, Ni/Au로 이루어지는 p측 전극(96A)과, Ti/Al로 이루어지는 패드 전극을 증착하였다. 계속해서, GaN 기판(10)의 이면(10b)을 다이아몬드 슬러리를 이용하여 연마하고, 이면(10b)이 경면(미러) 상태인 기판 생산물을 제작하였다. 이때, 접촉식 막 두께 계기를 이용하여 기판 생산물의 두께를 측정하였다. 또한, 두께의 측정은, 시료 단면의 현미경 관찰에 의해 행하여도 좋다. 현미경으로는, 광학 현미경이나, 주사형 전자 현미경을 이용할 수 있다. 또한, GaN 기판(10)의 이면(연마면)(10b)에는, Ti/Al/Ti/Au로 이루어지는 n측 전극(96B)을 증착에 의해 형성하였다.
레이저 스트라이프에 대한 공진기 미러의 제작에는, 파장 355 ㎚의 YAG 레이저를 이용하는 레이저 스크라이버를 이용하였다. 레이저 스크라이버를 이용하여 브레이크한 경우에는, 다이아몬드 스크라이브를 이용한 경우와 비교하여, 발진칩 수율을 향상시키는 것이 가능하다. 스크라이브홈은, 이하의 조건으로 형성하였다: 레이저광 출력 100 ㎽; 주사 속도 5 ㎜/s. 스크라이브홈은, 길이 30 ㎛, 폭 10 ㎛, 깊이 40 ㎛의 홈이었다. 800 ㎛ 피치로 기판의 절연막의 개구 부분을 통해서 에피택셜층의 표면에 직접 레이저광을 조사함으로써, 스크라이브홈을 형성하였다. 공진기 길이는 600 ㎛로 하였다.
블레이드를 이용하여, 공진 미러를 할단에 의해 제작하였다. 기판 이면에 압박에 의해 브레이크함으로써, 레이저바를 제작하였다. 레이저바의 단면에 진공 증착법에 따라 유전체 다층막을 코팅하였다. 유전체 다층막은, SiO2와 TiO2를 교대로 적층하여 구성하였다. 막 두께는 각각, 50∼100 ㎚의 범위로 조정하여, 반사율의 중심 파장이 500∼530 ㎚의 범위가 되도록 설계하였다. 편측의 반사면을 10주기로 하고, 반사율의 설계값을 약 95％로 설계하였다. 또 다른 편측의 반사면을 6주기로 하고, 반사율의 설계값을 약 80％로 하였다.
이상에 의해 얻어진 LD에 대해서, 통전에 의한 평가를 실온에서 행하였다. 전원에는, 펄스폭 500 ns, 듀티비 0.1％의 펄스 전원을 이용하고, 표면 전극에 바늘을 떨어뜨려 통전하였다. 전류 밀도는 100 A/㎠로 하였다. LED 모드광을 관측할 때에는, 광파이버를 레이저바 표면측에 배치함으로써, 표면으로부터 방출되는 발광 스펙트럼을 측정하였다. LED 모드광의 적분 강도 및 스펙트럼 측정의 발광 피크로부터 산출된 반치폭을 표 1∼표 5에 나타낸다. 또한, 표 1∼표 3은 GaN 결정을 c축으로부터 m축 방향으로 경사지게 슬라이스한 GaN 기판을 이용한 LD의 평가 결과이다. 표 4, 표 5는 GaN 결정을 c축으로부터 a축 방향으로 경사지게 슬라이스한 GaN 기판을 이용한 LD의 평가 결과이다. 레이저광을 관측할 때에는, 광파이버를 레이저바 단면측에 배치함으로써, 단면으로부터 방출되는 발광 스펙트럼을 측정하였다. LED 모드광의 발광 파장은, 500 ㎚∼550 ㎚였다. 레이저의 발진 파장은 500 ㎚∼530 ㎚였다.
Figure 112011085142309-pct00001
Figure 112011085142309-pct00002
Figure 112011085142309-pct00003
Figure 112011085142309-pct00004
Figure 112011085142309-pct00005
표 1∼표 5에 나타내는 바와 같이, 실시예 1-1∼1-14 및 실시예 2-1∼2-10은, 표면의 법선축이 c축에 대하여 특정 경사 각도를 갖는데다가, 황화물의 함유량이 S 환산으로 30×1010 개/㎠∼2000×1010 개/㎠의 범위이며, 산화물의 함유량이 O 환산으로 2 at％∼20 at％의 범위이기 때문에, 양호한 발광 강도를 얻을 수 있었다. 또한, 표면의 면방위가, {20-21}면, {20-2-1}면, {10-11}면, {10-1-1}면, {11-22}면, {11-2-2}면, {22-43}면, {22-4-3}면, {11-21}면, {11-2-1}면 중 어느 하나인 경우에는, 스펙트럼 측정의 발광 피크로부터 산출된 반치폭이 작고, 발광 파장의 확장이 작은 것이 확인되었다. 특히, {20-21}면, {20-2-1}면, {11-21}면, {11-2-1}면에서는, 높은 적분 강도와 작은 반치폭을 얻을 수 있었다.
한편, 비교예 1-1, 1-3, 1-4, 1-6, 2-1, 2-3, 2-4 및 2-6에서는, 산화물의 함유량이 상기 범위로부터 벗어나 있기 때문에, 발광 강도가 감소하는 것이 확인되었다. 비교예 1-2, 1-5, 2-2 및 2-5에서는, 표면이 상기 특정 면방위를 갖고 있지 않기 때문에, 발광 강도가 감소하는 것이 확인되었다. 비교예 1-7∼1-10에서는, 산화물의 함유량, 혹은 황화물의 함유량이 상기 범위로부터 벗어나 있기 때문에, 발광 강도가 감소하는 것이 확인되었다.
또한, 실시예 1-15 및 실시예 1-16으로서, 실시예 1-5와 동등한 면방위, 산화물, 황화물의 함유량이며, 염화물, 실리콘 화합물, 탄소 화합물 및 구리 화합물의 함유량 및 표면 거칠기, 전위 밀도가 다른 기판을 제작하고, 마찬가지로 레이저 특성의 평가를 행하였다. 실시예 1-15는, Cl 농도가 5000×1010 개/㎠, Si 농도가 2000×1010 개/㎠, 탄소 농도가 12 at％, 구리 농도가 50×1010 개/㎠, 표면 거칠기가 1.5 ㎚, 전위 밀도가 1×106 개/㎠였다. 실시예 1-16은 Cl 농도가 18000×1010 개/㎠, Si 농도가 15000×1010 개/㎠, 탄소 농도가 25 at％, 구리 농도가 200×1010 개/㎠, 표면 거칠기가 6 ㎚, 전위 밀도가 1×107 개/㎠였다. 실시예 1-15는 적분 강도가 17.3, 반치폭이 47 ㎚였다. 실시예 1-16은 적분 강도가 14.9, 반치폭이 50 ㎚였다. 실시예 1-15에서는, 산화물, 황화물, 염화물, 실리콘 화합물, 탄소 화합물 및 구리 화합물의 함유량 및 표면 거칠기, 전위 밀도가 상기 특정 범위이기 때문에, 특히 양호한 특성을 얻을 수 있었다.
10…질화물 기판(III족 질화물 반도체 기판), 10a…표면, 12…표면층, 20, 30, 40, 50…에피택셜 기판, 22, 32, 42, 52…에피택셜층, 32c, 52e…활성층, 100, 200…반도체 디바이스.

Claims (13)

  1. 반도체 디바이스에 이용되는 III족 질화물 반도체 기판으로서,
    상기 III족 질화물 반도체 기판의 표면에 표면층을 갖고,
    상기 표면층이, S 환산으로 30×1010 개/㎠∼2000×1010 개/㎠의 황화물과, O 환산으로 2 at％∼20 at％의 산화물을 포함하고,
    c축에 대한 상기 표면의 법선축의 경사 각도가 10°∼81°인 것인 III족 질화물 반도체 기판.
  2. 제1항에 있어서, 상기 표면층이 S 환산으로 40×1010 개/㎠∼1500×1010 개/㎠의 상기 황화물을 포함하는 것인 III족 질화물 반도체 기판.
  3. 제1항 또는 제2항에 있어서, 상기 표면층이 O 환산으로 3 at％∼16 at％의 상기 산화물을 포함하는 것인 III족 질화물 반도체 기판.
  4. 제1항 또는 제2항에 있어서, 상기 표면층이 Cl 환산으로 120×1010 개/㎠∼15000×1010 개/㎠의 염화물을 포함하는 것인 III족 질화물 반도체 기판.
  5. 제1항 또는 제2항에 있어서, 상기 표면층이 Si 환산으로 100×1010 개/㎠∼12000×1010 개/㎠의 실리콘 화합물을 포함하는 것인 III족 질화물 반도체 기판.
  6. 제1항 또는 제2항에 있어서, 상기 표면층에 있어서의 탄소 화합물의 함유량이 C 환산으로 22 at％ 이하인 것인 III족 질화물 반도체 기판.
  7. 제1항 또는 제2항에 있어서, 상기 표면층에 있어서의 구리 화합물의 함유량이 Cu 환산으로 150×1010 개/㎠ 이하인 것인 III족 질화물 반도체 기판.
  8. 제1항 또는 제2항에 있어서, 상기 표면층의 표면 거칠기가 RMS 기준으로 5 ㎚ 이하인 것인 III족 질화물 반도체 기판.
  9. 제1항 또는 제2항에 있어서, 상기 표면층의 전위 밀도가 1×106 개/㎠ 이하인 것인 III족 질화물 반도체 기판.
  10. 제1항 또는 제2항에 있어서, 상기 표면의 면방위가, {20-21}면, {20-2-1}면, {10-11}면, {10-1-1}면, {11-22}면, {11-2-2}면, {22-43}면, {22-4-3}면, {11-21}면, {11-2-1}면 중 어느 하나인 것인 III족 질화물 반도체 기판.
  11. 제1항 또는 제2항에 기재된 III족 질화물 반도체 기판과, 상기 III족 질화물 반도체 기판의 상기 표면층 위에 형성된 에피택셜층을 갖고, 상기 에피택셜층이 III족 질화물 반도체를 포함하는 것인 에피택셜 기판.
  12. 제11항에 있어서, 상기 에피택셜층이 양자 우물 구조를 갖는 활성층을 구비하고,
    상기 활성층이 파장 430 ㎚∼550 ㎚의 광을 발생하도록 마련되어 있는 것인 에피택셜 기판.
  13. 제11항에 기재된 에피택셜 기판을 구비하는 반도체 디바이스.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5365454B2 (ja) 2009-09-30 2013-12-11 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
US20120153297A1 (en) * 2010-07-30 2012-06-21 The Regents Of The University Of California Ohmic cathode electrode on the backside of nonpolar m-plane (1-100) and semipolar (20-21) bulk gallium nitride substrates
DE102010050507A1 (de) * 2010-11-08 2012-05-24 H.C. Starck Clevios Gmbh Verfahren zur Herstellung von Schichtkörpern durch Behandlung mit organischen Ätzmitteln und daraus erhältliche Schichtkörper
DE112012002127B4 (de) * 2011-05-18 2022-10-27 Sumitomo Electric Industries, Ltd. Verfahren zur Herstellung eines Verbindungshalbleitersubstrats
DE202012013581U1 (de) 2011-07-20 2018-01-08 Sumitomo Electric Industries, Ltd. Siliziumkarbidsubstrat und Halbleitervorrichtung
US8698163B2 (en) 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
JP2013201326A (ja) * 2012-03-26 2013-10-03 Hitachi Cable Ltd 窒化ガリウム基板及びエピタキシャルウェハ
JP5803786B2 (ja) * 2012-04-02 2015-11-04 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
KR102100841B1 (ko) * 2013-03-29 2020-04-14 엔지케이 인슐레이터 엘티디 Iii족 질화물 기판의 처리 방법 및 에피택셜 기판의 제조 방법
CN103278518A (zh) * 2013-04-28 2013-09-04 上海宏力半导体制造有限公司 氧化层中的氯含量的检测方法
JP6477501B2 (ja) 2014-01-17 2019-03-06 三菱ケミカル株式会社 ＧａＮ基板、ＧａＮ基板の製造方法、ＧａＮ結晶の製造方法および半導体デバイスの製造方法
DE102014110719A1 (de) * 2014-07-29 2016-02-04 Osram Opto Semiconductors Gmbh Halbleiterbauelement, Beleuchtungsvorrichtung und Verfahren zur Herstellung eines Halbleiterbauelements
JP2016069205A (ja) * 2014-09-29 2016-05-09 三菱化学株式会社 窒化物半導体基板の製造方法
JP6128262B2 (ja) * 2016-05-20 2017-05-17 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
US10291203B2 (en) * 2016-07-12 2019-05-14 Murata Manufacturing Co., Ltd. Piezoelectric MEMS resonator with a high quality factor
WO2018211842A1 (ja) 2017-05-19 2018-11-22 住友電気工業株式会社 炭化珪素基板および炭化珪素エピタキシャル基板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005213075A (ja) 2004-01-28 2005-08-11 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板およびその製造方法ならびに発光デバイス
JP2008300422A (ja) 2007-05-29 2008-12-11 Sumitomo Electric Ind Ltd 化合物半導体基板の研磨方法、化合物半導体基板、化合物半導体エピ基板の製造方法および化合物半導体エピ基板

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3183335A (en) 1962-03-23 1965-05-11 Albert & J M Anderson Mfg Co High pressure contact switch with rotatable locking means
JP2657265B2 (ja) 1989-04-26 1997-09-24 康夫 南日 化合物半導体表面の安定化方法
US4988069A (en) 1989-11-27 1991-01-29 Baxter International Inc. Stepping motor mounting
DE4014489A1 (de) 1990-05-07 1991-11-14 Merck Patent Gmbh Copolymerisierbare benzilketal-fotoinitiatoren
JPH04333820A (ja) 1991-05-10 1992-11-20 Sony Corp 二次元表示素子の特性評価装置および二次元表示素子の製造方法
JP2905667B2 (ja) 1992-12-17 1999-06-14 シャープ株式会社 Ｉｉ−ｖｉ族化合物半導体薄膜の製造方法およびｉｉ−ｖｉ族化合物半導体装置
JP3183335B2 (ja) 1997-12-26 2001-07-09 住友電気工業株式会社 積層体及び半導体基板の製造方法
TW428331B (en) * 1998-05-28 2001-04-01 Sumitomo Electric Industries Gallium nitride single crystal substrate and method of producing the same
JP4282173B2 (ja) 1999-09-03 2009-06-17 シャープ株式会社 窒素化合物半導体発光素子およびその製造方法
JP3480411B2 (ja) 2000-02-10 2003-12-22 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体ウェハおよびその製造方法
US6596079B1 (en) 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
US6488767B1 (en) 2001-06-08 2002-12-03 Advanced Technology Materials, Inc. High surface quality GaN wafer and method of fabricating same
JP2005005378A (ja) * 2003-06-10 2005-01-06 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶およびその製造方法
US7170095B2 (en) * 2003-07-11 2007-01-30 Cree Inc. Semi-insulating GaN and method of making the same
JP4276020B2 (ja) * 2003-08-01 2009-06-10 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法
US7125801B2 (en) 2003-08-06 2006-10-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Group III nitride crystal substrate, etchant used in the method, Group III nitride crystal substrate, and semiconductor device including the same
JP2005112641A (ja) 2003-10-03 2005-04-28 Sumitomo Electric Ind Ltd 窒化物半導体基板および窒化物半導体基板の製造方法
WO2005041283A1 (ja) 2003-10-27 2005-05-06 Sumitomo Electric Industries, Ltd. 窒化ガリウム系半導体基板と窒化ガリウム系半導体基板の製造方法
US7276779B2 (en) 2003-11-04 2007-10-02 Hitachi Cable, Ltd. III-V group nitride system semiconductor substrate
JP3888374B2 (ja) 2004-03-17 2007-02-28 住友電気工業株式会社 ＧａＮ単結晶基板の製造方法
JP5194334B2 (ja) 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
JP4872246B2 (ja) 2005-06-10 2012-02-08 住友電気工業株式会社 半絶縁性ＧａＡｓ基板及びエピタキシャル基板
JP4277826B2 (ja) 2005-06-23 2009-06-10 住友電気工業株式会社 窒化物結晶、窒化物結晶基板、エピ層付窒化物結晶基板、ならびに半導体デバイスおよびその製造方法
JP2008010835A (ja) * 2006-05-31 2008-01-17 Sumitomo Electric Ind Ltd 窒化物結晶の表面処理方法、窒化物結晶基板、エピタキシャル層付窒化物結晶基板および半導体デバイス、ならびにエピタキシャル層付窒化物結晶基板および半導体デバイスの製造方法
WO2008047627A1 (fr) * 2006-10-19 2008-04-24 Sumitomo Electric Industries, Ltd. Substrat à base de nitrure d'élément du groupe iii, substrat présentant une couche épitaxiale, procédé de fabrication de ces substrats et procédé de fabrication d'un élément semiconducteur
DE102007010286B4 (de) * 2007-03-02 2013-09-05 Freiberger Compound Materials Gmbh Verfahren zum Herstellen eines Verbindungshalbleiterwerkstoffs, einer III-N-Schicht oder eines III-N-Bulkkristalls, Reaktor zur Herstellung des Verbindungshalbleiterwerkstoffs, Verbindungshalbleiterwerkstoff, III-N-Bulkkristall und III-N-Kristallschicht
EP2003696B1 (en) 2007-06-14 2012-02-29 Sumitomo Electric Industries, Ltd. GaN substrate, substrate with epitaxial layer, semiconductor device and method of manufacturing GaN substrate
JP2009137776A (ja) 2007-12-04 2009-06-25 Sumitomo Electric Ind Ltd ＧａＡｓ半導体基板およびその製造方法、ならびにＩＩＩ−Ｖ族化合物半導体デバイスおよびその製造方法
JP4305574B1 (ja) 2009-01-14 2009-07-29 住友電気工業株式会社 Ｉｉｉ族窒化物基板、それを備える半導体デバイス、及び、表面処理されたｉｉｉ族窒化物基板を製造する方法
JP4333820B1 (ja) * 2009-01-19 2009-09-16 住友電気工業株式会社 化合物半導体基板
JP4337953B2 (ja) 2009-03-17 2009-09-30 住友電気工業株式会社 窒化物結晶基板、エピ層付窒化物結晶基板および半導体デバイス
JP5365454B2 (ja) * 2009-09-30 2013-12-11 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005213075A (ja) 2004-01-28 2005-08-11 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板およびその製造方法ならびに発光デバイス
JP2008300422A (ja) 2007-05-29 2008-12-11 Sumitomo Electric Ind Ltd 化合物半導体基板の研磨方法、化合物半導体基板、化合物半導体エピ基板の製造方法および化合物半導体エピ基板

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