KR101621543B1 - 레귤레이터 및 이를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로 - Google Patents

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Abstract

리플 전압을 감소시킬 수 있는 레귤레이터 및 이를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로가 개시된다. 멀티 레벨 셀 메모리 장치의 전압 발생 회로는 소정 주파수의 클럭 신호를 생성시키는 오실레이터와, 피드백된 비교 결과 신호에 기초하여 클럭 신호의 제공 여부를 제어하는 펌핑 제어부와, 제공된 클럭 신호에 상응하여 고전압을 생성하는 차지 펌프 및 고전압을 분압하여 검출 전압을 생성하고 검출 전압과 기준 전압의 비교 결과에 따라 비교 결과 신호를 제공하고, 비교 결과 신호에 상응하여 별도의 전류 싱크 경로를 형성하여 싱크 경로를 통해 전류가 흐르도록 함으로써 리플 전압을 감소시키는 레귤레이터를 포함한다. 따라서, 전압에 포함된 리플 전압을 감소시켜 다양한 레벨의 워드 라인 전압을 안정적으로 생성시킬 수 있다.
플래시 메모리, MLC, 레귤레이터, 리플

Description

레귤레이터 및 이를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로{Regulator And Voltage Generating Circuit Having The Same For Multi-Level Cell Memory}
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 하나의 메모리 셀에 멀티 비트 데이터가 저장되는 MLC(Multi-Level Cell) 메모리에 적용될 수 있는 레귤레이터 및 이를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로에 관한 것이다.
비휘발성 메모리는 전원의 공급이 차단되더라도 저장된 정보를 보존할 수 있는 소자이다. 특히, 플래시 메모리는 비휘발성 메모리 중에서 대표적인 소자로서, 높은 집적도와 우수한 데이터 보존성을 가진다.
플래쉬 메모리는 셀과 비트 라인의 연결 상태에 따라 NOR형과 NAND형으로 구분될 수 있다. NOR형 플래쉬 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 구조를 가지며, NAND형 플래쉬 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 구조를 가진다. NOR형 플래쉬 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하나 고속 동작이 요구되는 메모리에 적합하고, NAND형 플래쉬 메모리는 고집적화에 유리하여 대용량의 메모리 구현이 용이한 특징이 있다.
또한, 플래쉬 메모리는 단위 메모리 셀에 저장할 수 있는 비트 수에 따라 싱글 레벨 셀(SLC: Single-Level Cell, 이하 'SLC'라 약칭함) 메모리와 멀티 레벨 셀(MLC: Multi-Level Cell, 이하 'MLC'라 약칭함) 메모리로 구분될 수 있다.
SLC 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리로 싱글 비트 셀(SBC: Single-Bit Cell)로도 불린다. MLC 메모리는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있고 멀티 비트 셀(MBC: Multi-Bit Cell) 메모리로도 불린다. MLC 메모리는 하나의 메모리 셀이 복수의 비트를 저장할 수 있기 때문에 메모리의 고집적화를 가능하게 한다.
MLC 메모리에 데이터를 프로그램하거나, 소거 또는 독출하기 위해서는 하나의 메모리 셀에 저장되는 비트 수에 따라 복수의 워드 라인 전압이 필요하다.
도 1은 하나의 메모리 셀에 3비트의 데이터가 저장되는 경우의 문턱 전압 분포를 나타낸다.
도 1에 도시된 바와 같이 하나의 메모리 셀에 저장되는 3비트의 데이터는 각각의 데이터 '111', '110', '101', '100', '011', '010', '001'및 '000'에 대응되는 8개의 문턱 전압 분포로 표현될 수 있다.
따라서, 메모리 셀에 멀티 비트 데이터를 프로그램하거나 소거 또는 독출하기 위해서는 멀티 비트에 상응하는 복수개의 워드 라인 전압 레벨(즉, Vr1 내지 Vr8)을 정확하게 제어하는 것이 필요하다.
그러나, 복수의 워드 라인 전압 각각에 포함된 리플 전압은 메모리 셀의 오버프로그램(overprogram) 및 센싱(sensing)의 정확도를 떨어뜨리기 때문에 리플 전압이 최소화 되어야 한다.
특히, 하나의 메모리 셀에 저장되는 비트수가 증가할수록 더욱 다양한 종류의 워드 라인 전압 레벨이 필요하고 회로의 구성이 복잡하게 된다. 또한, 회로의 구성이 복잡할수록 발생되는 워드 라인 전압 레벨의 편차가 증가하게 되고 이로 인해 워드 라인 전압에 포함된 리플 전압의 영향이 더욱 커질 수 있기 때문에 리플 전압을 최소화시킬 수 있는 방법이 요구된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 리플 전압을 감소시킬 수 있는 레귤레이터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 레귤레이터를 포함하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 멀티 레벨 셀 메모리 장치의 레귤레이터는, 차지 펌프로부터 제공된 전압을 분압하여 검출 전압을 생성하는 전압 강하부와, 상기 검출 전압과 기준 전압을 비교하고 비교 결과에 따라 비교 결과 신호를 제공하는 비교부 및 상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드 사이에 전류가 흐를 수 있는 싱크 경로를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 리플 제거부를 포함한다. 상기 리플 제거부는 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성할 수 있다. 상기 리플 제거부는 상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부 및 상기 리플 제어 신호에 상응하여 턴 온되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함할 수 있다. 상기 리플 제어부는 상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공할 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 측면에 따른 멀티 레벨 셀 메모리 장치의 전압 발생 회로는 소정 주파수의 클럭 신호를 생성시키는 오실레이터와, 피드백된 비교 결과 신호에 기초하여 상기 오실레이터로부터 제공된 상기 클럭 신호의 제공 여부를 제어하는 펌핑 제어부와, 제공된 상기 클럭 신호에 상응하여 소정 크기의 전압을 생성하는 차지 펌프 및 상기 소정 크기의 전압을 분압하여 검출 전압을 생성하고 상기 검출 전압과 기준 전압의 비교 결과에 따라 상기 비교 결과 신호를 제공하는 레귤레이터를 포함하되, 상기 레귤레이터는 상기 차지 펌프로부터 제공된 전압을 분압하여 상기 검출 전압을 생성하는 전압 강하부를 포함하고, 상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드 사이에 전류가 흐를 수 있는 싱크 경로를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 것을 리플 제거부를 포함한다. 상기 레귤레이 터는 상기 검출 전압과 상기 기준 전압을 비교하고 비교 결과에 따라 상기 비교 결과 신호를 제공하는 비교부를 더 포함할 수 있다. 상기 리플 제거부는 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성할 수 있다. 상기 리플 제거부는 상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부 및 상기 리플 제어 신호에 상응하여 턴 온되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함할 수 있다. 상기 리플 제어부는 상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공할 수 있다.
상기와 같은 레귤레이터 및 멀티 레벨 셀 메모리 장치의 전압 발생 회로에 따르면, 검출 전압과 기준 전압의 비교 결과에 따라 활성화되어 전류의 싱크 경로를 형성하는 리플 제거부를 포함하고, 검출 전압이 기준 전압보다 큰 경우 싱크 경로를 형성하여 전압 강하부를 흐르는 전류가 형성된 싱크 경로를 통해 흐르도록 함으로써 검출 전압을 감소시키고 이와 동시에 리플 전압의 기울기를 상승시켜 결과적으로 리플 전압을 감소시킨다.
따라서, 전압 생성 회로로부터 발생되는 전압에 포함된 리플 전압을 감소시켜 다양한 레벨의 워드 라인 전압을 안정적으로 생성시킬 수 있다. 또한, 상기 리플 제거부는 별도의 인에이블 신호를 통해 선택적으로 동작시킬 수 있기 때문에 메 모리 셀에 데이터를 프로그램하거나 소거 동작을 수행할 때만 선택적으로 사용할 수 있고 이로 인해 추가적인 전력 소모를 감소시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되 어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 본 발명의 실시예에서, 멀티 레벨 셀 메모리 장치는 3.3V, 0.18㎛ 공정을 이용하여 제조된 MLC(Multi-Level Cell)형 플래시 메모리를 의미한다.
실시예
도 2는 본 발명의 일 실시예에 따른 멀티 레벨 셀 메모리 장치의 전압 발생 회로의 구성을 나타내는 블록도이다.
도 2를 참조하면, 전압 발생 회로는 오실레이터(oscillator; 100), 펌핑 제어부(200), 차지 펌프(charge pump; 300) 및 레귤레이터(regulator; 400)를 포함할 수 있다.
오실레이터(100)는 소정 주파수의 클럭 신호를 출력하고, 펌핑 제어부(200)는 오실레이터(100)로부터 제공된 소정 주파수의 클럭 신호를 클럭 펄스 파형으로 변환하여 차지 펌프(300)에 인가한다.
또한, 펌핑 제어부(200)는 레귤레이터(400)로부터 제공된 피드백 신호인 비교 결과 신호(Disclk)에 기초하여 차지 펌프(300)에 대한 클럭의 제공 여부를 결정함으로써 레귤레이터(400)에서 발생되는 전압(wppi)이 목표 전압이 되도록 한다.
차지 펌프(300)는 펌핑 제어부(200)로부터 제공된 클럭 신호에 기초하여 전원 전압보다 높은 고전압을 발생한다. 여기서, 차지 펌프를 구성하는 MOSFET는 HV_MOS(High Voltage MOS)로 구성될 수 있다.
레귤레이터(400)는 메모리 장치에 구비된 제어부(미도시)로부터 제공된 인에이블 신호에 응답하여 활성화되고 차지 펌프(300)로부터 제공된 고전압을 소정 전압으로 분압한 후 분압된 전압과 소정의 기준 전압을 비교하여 비교 결과 신호(Disclk)를 펌핑 제어부(200)에 피드백 신호로 제공한다.
레귤레이터(400)는 차지 펌프(300)로부터 제공된 고전압을 분압하여 메모리 셀에 저장된 데이터를 독출하기 위한 복수의 독출 전압 및 프로그램 검증 전압을 생성한다. 여기서, 레귤레이터(400)는 발생된 전압에 포함된 리플 전압을 제거하기 위한 리플 제거부(도 3 참조)를 포함한다.
도 3은 도 2에 도시된 레귤레이터의 세부 구성을 나타내는 회로도이고, 도 4 는 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 전압 감소 방법을 설명하기 위한 개념도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 레귤레이터는 전압 강하부(410), 비교부(430) 및 리플 제거부(450)를 포함할 수 있다.
전압 강하부(410)는 차지 펌프의 출력과 연결되고 서로 직렬로 연결된 복수의 저항(R1, R2 및 R3)으로 구성되어 차지 펌프로부터 제공된 고전압(WPPI)을 분압하여 검출 전압(Vsense)를 생성한다.
도 3에서는 전압 강하부(410)가 복수의 저항이 직렬로 연결된 것으로 예를 들어 도시하였으나, 본 발명의 다른 실시예에서는 전압 강하부(410)가 복수의 트랜지스터(예를 들면, High Voltage MOS)로 구성되고 각 트랜지스터가 제어 신호에 따라 턴 온되어 각각의 문턱 전압만큼 전압을 강하시킴으로써 상기 고전압을 분압하도록 구성될 수도 있다.
비교부(430)는 전압 강하부(410)에서 제공된 검출 전압(Vsense)과 미리 설정된 소정의 기준 전압(Vref)을 입력받고 상기 검출 전압(Vsense)과 기준 전압(Vref)을 비교하여 비교 결과 신호(Disclk)를 출력하는 비교기(431)로 구성될 수 있다.
예를 들어, 비교부(430)는 기준 전압(Vref) 보다 검출 전압(Vsense)이 크면 비교 결과 신호(Disclk)로 논리 '하이'를 출력하고, 검출 전압(Vsense)이 기준 전압(Vref) 보다 크면 비교 결과 신호(Disclk) 논리 '로우'를 출력할 수 있다.
비교기(431)로부터 제공된 비교 결과 신호(Disclk)는 펌핑 제어부(420)에 피드백 되어 펌핑 제어부(420)가 상기 피드백된 비교 결과 신호(Disclk)에 상응하여 클럭의 출력을 온 또는 오프 함으로써 전압 발생 회로에서 발생되는 전압이 목표 전압에 수렴되도록 한다.
예를 들어, 비교 결과 신호(Disclk)가 논리 '하이'인 경우 펌핑 제어부(420)는 클럭 출력을 비활성화시켜 차치 펌프(300)에 클럭을 제공하지 않고, 비교 결과 신호(Disclk)가 논리 '로우'인 경우에는 클럭 출력을 활성화시켜 차지 펌프(300)에 클럭을 제공한다.
리플 제거부(450)는 비교부(430)로부터 제공된 비교 결과 신호(Disclk) 및 인에이블 신호(EN)에 상응하여 추가적으로 전류의 싱크 경로(sink path)를 형성하여 전압 강하부(410)에 흐르는 전류를 싱크 시킴으로써 리플 전압의 기울기를 크게하여 리플 전압을 감소시킨다.
구체적으로, 리플 제어부(450)는 비교부(430)로부터 제공된 비교 결과 신호(Disclk) 및 인에이블 신호(EN)에 기초하여 리플 제어 신호(Rcon)를 출력하는 리플 제어부(451) 및 리플 제어부(451)에서 출력된 상기 리플 제어 신호(Rcon)에 상응하여 턴 온(turn on)되어 전압 강하부(410)에 흐르는 전류를 싱크시키기 위한 싱크 경로를 형성하는 구동 트랜지스터(Mn1)로 구성될 수 있다.
본 발명의 일 실시예에 따른 리플 제거부(450)는 비교 결과 신호(Disclk)가 논리 '하이(high)'인 경우 즉, 검출 전압(Vsense)이 기준 전압(Vref)보다 큰 경우 싱크 경로를 형성하여 전압 구동부(410)를 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 함으로써 도 4에 도시된 바와 같이 리플 전압의 기울기를 증가시켜 결과적으로 리플 전압이 감소되도록 한다.
도 5는 도 3에 도시된 리플 제거부의 동작을 나타내는 타이밍도이다.
도 5를 참조하여 본 발명의 일 실시예에 따른 리플 제거부(450)의 동작을 설명하면, 리플 제어부(451)는 비교 결과 신호(Disclk) 및 인에이블 신호(EN)가 모두 논리 '하이'가 되면 리플 제어 신호(Rcon)를 논리 '하이'로 출력한다. 구동 트랜지스터(Mn1)는 리플 제어 신호(Rcon)가 논리 '하이'가 되면 턴 온 상태가 되고 이에 따라 전압 강하부(410)의 소정 위치부터 그라운드(GND)까지 싱크 경로가 형성되어 전압 강하부(410)를 흐르는 전류가 상기 형성된 싱크 경로를 통해 흐르게 되어 검출 전압(Vsense)이 기준 전압(Vref)보다 떨어지게 된다. 동시에, 펌핑 제어부(200)는 피드백된 비교 결과 신호(Disclk, 논리 '하이')에 상응하여 차지 펌프(300)에 클럭을 제공하지 않고 차지 펌프(300)는 차지 펌핑을 수행하지 않는다.
또는, 비교 결과 신호(Disclk)가 논리 '로우(low)'이고 인에이블 신호(EN)가 논리 '하이'인 경우에는 리플 제어 신호(Rcon)는 논리 '로우'가 되고 이에 따라 구동 트랜지스터(Mn1)는 턴 오프 상태가 되어 싱크 경로는 형성되지 않는다. 동시에 펌핑 제어부(200)는 차지 펌프(300)에 클럭을 제공하고 차지 펌프(300)는 이에 상응하여 차지 펌핑을 수행함으로써 검출 전압(Vsense)이 상승된다.
도 6은 도 3에 도시된 리플 제어부의 구체적인 회로 구성 및 진리표를 나타낸다.
도 6에 도시된 바와 같이 리플 제어부(451)는 두 개의 입력(즉, 비교 결과 신호(Disclk) 및 인에이블 신호(EN))이 모두 논리 하이인 경우에만 출력(즉, 리플 제어 신호(Rcon))이 논리 하이가 되는 2 입력 AND 게이트의 기능을 수행하도록 구성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 제거 성능을 나타내는 그래프로써, 도 7의 (a)는 목표 전압이 +9V인 경우의 리플 감소를 나타내고, 도 7의 (b)는 목표 전압이 -9V인 경우의 리플 감소를 나타낸다.
도 7의 (a)에 도시된 바와 같이 본 발명의 일 실시예에 따른 전압 발생 회로는 레귤레이터에 조건에 따라 싱크 경로를 형성하는 리플 제거부를 부가함으로써 +9V의 목표 전압을 생성하는 경우, 리플 제거부를 사용하지 않는 경우의 리플 전압인 0.2V에서 0.1V로 감소하였다.
또한, 본 발명의 일 실시예에 따른 리플 제거부를 네거티브 레귤레이터에 적용하여 -9V의 목표 전압을 생성하는 경우에는 리플 제거부를 사용하지 않는 경우의 리플 전압인 0.1V에서 0.03V로 리플 전압이 획기적으로 감소하였다.
도 7에 도시된 리플 제거 성능 그래프는 본 발명의 일 실시예에 따른 리플 제거부를 포지티브 또는 네거티브 레귤레이터에 모두 사용할 수 있음을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 리플 제거부의 동작 여부에 따른 리플 제거 성능을 나타내는 그래프이다.
도 8을 참조하면, 시간 8㎲ 내지 20㎲에서 리플 제어 신호(Rcon)가 논리 '하 이'(약 3.3V)가 되고, 이 구간에서 목표 전압(9V)에 포함된 리플 전압이 리플 제어 신호(Rcon)가 논리 '로우'(약 0V)인 구간(즉, 0㎲ 내지 7㎲ 및 20㎲ 내지 30㎲) 보다 감소하는 것을 알 수 있다.
본 발명의 일 실시예에 따른 전압 발생 회로는 검출 전압(Vsense)이 기준 전압보다 큰 경우 리플 제거부가 싱크 경로를 형성하여 전압 강하부를 흐르는 전류가 상기 형성된 싱크 경로를 통해 흐르도록 함으로써 검출 전압을 감소시키고 이와 동시에 리플 전압의 기울기를 상승시키기 때문에 도 8에 도시된 바와 같은 리플 감소 효과를 얻을 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 하나의 메모리 셀에 3비트의 데이터가 저장되는 경우의 문턱 전압 분포를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 멀티 셀 메모리 장치의 전압 발생 회로의 구성을 나타내는 블록도이다.
도 3은 도 2에 도시된 레귤레이터의 세부 구성을 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 전압 감소 방법을 설명하기 위한 개념도이다.
도 5는 도 3에 도시된 리플 제거부의 동작을 나타내는 타이밍도이다.
도 6은 도 3에 도시된 리플 제어부의 구체적인 회로 구성 및 진리표를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 전압 발생 회로의 리플 제거 성능을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 리플 제거부의 동작 여부에 따른 리플 제거 성능을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 오실레이터 200 : 펌핑 제어부
300 : 차지 펌프 400 : 레귤레이터
410 : 전압 강하부 430 : 비교부
450 : 리플 제거부

Claims (9)

  1. 멀티 레벨 셀 메모리 장치의 레귤레이터에 있어서,
    차지 펌프로부터 제공된 전압을 분압하여 검출 전압을 생성하는 전압 강하부;
    상기 검출 전압과 기준 전압을 비교하고 비교 결과에 따라 비교 결과 신호를 제공하는 비교부; 및
    상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드(ground) 사이에 전류가 흐를 수 있는 싱크 경로(sink path)를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 리플 제거부를 포함하고,
    상기 리플 제거부는
    상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 레귤레이터.
  2. 삭제
  3. 제1항에 있어서, 상기 리플 제거부는
    상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부; 및
    상기 리플 제어 신호에 상응하여 턴 온(turn on)되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 레귤레이터.
  4. 제3항에 있어서, 상기 리플 제어부는
    상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 레귤레이터.
  5. 소정 주파수의 클럭 신호를 생성시키는 오실레이터;
    피드백된 비교 결과 신호에 기초하여 상기 오실레이터로부터 제공된 상기 클럭 신호의 제공 여부를 제어하는 펌핑 제어부;
    제공된 상기 클럭 신호에 상응하여 소정 크기의 전압을 생성하는 차지 펌프; 및
    상기 소정 크기의 전압을 분압하여 검출 전압을 생성하고 상기 검출 전압과 기준 전압의 비교 결과에 따라 상기 비교 결과 신호를 제공하는 레귤레이터를 포함하되,
    상기 레귤레이터는 상기 차지 펌프로부터 제공된 전압을 분압하여 상기 검출 전압을 생성하는 전압 강하부를 포함하고, 상기 비교 결과 신호에 상응하여 상기 전압 강하부와 그라운드 사이에 전류가 흐를 수 있는 싱크 경로를 형성하여 상기 전압 강하부에 흐르는 전류가 상기 싱크 경로를 통해 흐르도록 하는 리플 제거부를 포함하고,
    상기 리플 제거부는
    상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하는 비교 결과 신호에 상응하여 상기 싱크 경로를 형성하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.
  6. 제5항에 있어서, 상기 레귤레이터는
    상기 검출 전압과 상기 기준 전압을 비교하고 비교 결과에 따라 상기 비교 결과 신호를 제공하는 비교부를 더 포함하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.
  7. 삭제
  8. 제5항에 있어서, 상기 리플 제거부는
    상기 비교 결과 신호 및 인에이블(enable) 신호에 상응하여 리플 제어 신호를 제공하는 리플 제어부; 및
    상기 리플 제어 신호에 상응하여 턴 온되어 상기 전압 강하부의 소정 분압 지점부터 상기 그라운드까지 상기 싱크 경로를 형성하는 구동 트랜지스터를 포함하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.
  9. 제8항에 있어서, 상기 리플 제어부는
    상기 비교 결과 신호가 상기 검출 전압이 상기 기준 전압보다 큰 것을 지시하고, 상기 인에이블 신호가 활성화를 지시하는 경우에만 상기 리플 제어 신호를 제공하는 것을 특징으로 하는 멀티 레벨 셀 메모리 장치의 전압 발생 회로.
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