KR101615688B1 - 선형성이 증가된 증폭기 회로, 및 증폭기 회로의 선형성을 증가시키는 방법 - Google Patents

선형성이 증가된 증폭기 회로, 및 증폭기 회로의 선형성을 증가시키는 방법 Download PDF

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Abstract

본 발명은 전류 증폭을 위한 증폭기 회로(300, 400, 500, 600)에 관한 것이다. 증폭기 회로(300, 400, 500, 600)는 입력 신호를 수신하도록 된 입력 스테이지와; 상기 입력 스테이지에 연결된 적어도 하나의 전류 배율 스테이지를 포함하며, 상기 전류 배율 스테이지는 상기 입력 스테이지로부터 전류 신호(Isignal)를 수신하고 상기 증폭기 회로(300, 400, 500, 600)의 출력에 배율된 출력 전류 신호(Iout)를 제공하도록 되어 있으며, 상기 전류 배율 스테이지는 서로에 연결된 적어도 2개의 전류 배율 회로를 포함하며, 이들 전류 배율 회로 각각은 상기 입력 스테이지로부터의 전류 신호와 본질적으로 동등한 출력 전류 신호(Isignal)를 생성하도록 되어 있어, 상기 증폭기 회로(300, 400, 500, 600)의 출력에서의 출력 전류 신호(Iout)가 각각의 상기 전류 배율 회로에서 수신되는 전류 신호들의 합으로 된다. 증폭기 회로에서의 선형성을 증가시키기 위한 방법이 또한 제시된다.

Description

선형성이 증가된 증폭기 회로, 및 증폭기 회로의 선형성을 증가시키는 방법 {AMPLIFIER CIRCUITS WITH INCREASED LINEARITY AND METHOD FOR INCREASING LINEARITY IN AMPLIFIER CIRCUITS}
본 발명은 증폭기 회로에 관한 것이다. 보다 구체적으로는, 본 발명은 증폭기 회로들에 있어서의 선형성(linearity)에 관한 것이다.
오늘날의 레이더 시스템들 (radar systems)에 있어서, 증폭기 회로에 대한 다소 일정한 전류 소비에서 더욱 높은 선형성이 요구된다. 만일 2개의 신호가 증폭기의 2개의 입력에 공급되면, 증폭기의 선형성은 증폭기가 소정의 신호 파워당 증폭기 출력에서의 상호변조 기생신호(intermodulation products)를 억제할 수 있는 능력으로서 정의될 수 있다.
유용한 신호와 바람직하지 않은 상호변조 기생신호간의 차이는 IM3 = 2(lP3 -Isignal)(dB)로 나타낼 수 있다. 이 경우에, IP3는 모든 톤(tone)에 관한 것이지만은 이는 또한 각 톤에서의 기생 신호들(products)의 합(즉, Isignal + 3) 또는 톤들의 벡터 합(즉, lsignal+ 6.IP3)에 관한 것일 수도 있다. IP3는 종종 dBm으로 주어지지만, 전류 또는 전압에 관해 동등하게 주어질 수 있다. 상호변조 기생신호의 크기에 영향을 주는 것은 전류 크기이기 때문에 IP3를 전류에 관한 것으로 선정하기로 한다.
신호 증폭을 위한 하나의 일반적인 회로는 도 1에 보인 캐스코드 증폭기(cascode amplifier)이다. 이 회로의 상부는 트랜지스터(Q1, Q2)로 구성되는 전류 팔로워(current follower)를 포함하며, 이 전류 팔로워는 비록 이의 출력에 높은 파워 소비를 야기할 수도 있는 높은 임피던스가 로드(load)된다 하더라도, 출력 전류(Iout)를 동일 레벨로 유지하는 기능을 한다. 따라서, 출력 전류(Iout)는 비록 저항(R1)이 증가하더라도 본질적으로 동일하게 유지된다.
상기 회로의 하부는 입력 전압 신호를 출력 신호 전류로 변환한다. 이들 양 스테이지(stages)는 도 1에 보인 바와 같이 동일한 바이어스 전류(Ibias)를 이용한다.
도 7은 증폭기의 양 스테이지에 의해 생성되는 상호변조 기생신호와 함께 캐스코드 증폭기를 도시한 것이다. 캐스코드 증폭기의 좌측의 선도(diagrams)는 주파수의 함수로서 신호 크기(dB)를 나타낸다. 도 7의 선도를 보면, 전류 팔로워 스테이지 앞 및 뒤에서의 상호변조 기생신호의 크기가 동일하게 나타남을 볼 수 있다. 그러므로, 상호변조 기생신호의 크기의 증가의 모든 기여(contribution)는 캐스코드 증폭기의 트랜스콘덕턴스 스테이지(transconductance stage)로부터 오게 된다.
캐스코드 증폭기의 선형성의 검토해보면, 이론적으로 선형성을 희생( sacrificing)시킴이 없이 트랜지스터(Q3 및 Q4)로 구성되는 트랜스콘덕턴스 스테이지를 통한 바이어스 전류를 증가시키고 전류 팔로워에서의 바이어스 전류를 감소시키는 것이 가능함을 인지할 수 있다. 그러나, 만일 전류 팔로워 스테이지에서의 바이어스 전류 감소 및 캐스코드 증폭기를 통한 후속적인 전류 증가로 인한 전류 절약(current saving)이 쓸모가 있으려면, 증대된 전류가 이용되어야만 한다. 그렇지못한 경우, 오직 트랜스콘덕턴스 스테이지에서 낭비될 전류 팔로워의 파워 소비가 감소된다. 그러나, 이러한 해결방안의 문제점으로서, 트랜스콘덕턴스 스테이지는 소정의 바이어스 전류에서 전류 팔로워만큼 높은 신호 전류를 처리할 수 없다. 그 이유는, 트랜스콘덕턴스 스테이지를 통한 신호 전류의 증가는 트랜스콘덕턴스 스테이지로부터의 출력신호에서 상호변조 기생신호의 크기를 증가시킬 수 있기 때문이다.
하나의 다른 대안은 캐스코드 증폭기 전체 (즉, 트랜스콘덕턴스 스테이지 및 전류 팔로워 스테이지 모두)에서의 바이어스 전류(Ibias)를 증가시키는 것이다. 그러나, 이 해결방안은 전류 낭비 및 그로 인한 전류 팔로워에서의 전력 낭비를 야기하므로 신호에 대한 증폭을 성취할 수 없다.
또 하나의 대안은, 트랜스콘덕턴스가 전류 팔로워보다 낮은 신호 전류를 배송할 수 있도록 함으로써 증폭기 회로의 선형성을 증가시키는 것일 수 있다. 그러나, 이는 전류 팔로워를 전류 증폭기로 대체해야 함을 필요로 한다. 통상적으로, 전류 증폭기들은 트랜스콘덕턴스 증폭기로 구성되어야 하는바, 이 경우는 만족할 만한 솔루션이 될 수가 없다.
본 발명은 공지된 기술과 관련된 문제점들 중 적어도 일부를 해결하는데 목표를 두고 있다.
본 발명에 따른 하나의 솔루션은 전류 증폭을 위한 증폭기 회로에 관한 것으로서, 이 증폭기 회로는 입력 신호를 수신하도록 된 입력 스테이지와; 상기 입력 스테이지에 연결된 적어도 하나의 전류 배율 스테이지(current multiplication stage)를 포함하며, 상기 전류 배율 스테이지는 상기 입력 스테이지로부터 전류 신호를 수신하고 상기 증폭기 회로에 배율된 출력 전류 신호를 제공하도록 되어 있으며, 상기 전류 배율 스테이지는 서로에 연결된 적어도 2개의 전류 배율 회로를 포함하며, 이들 전류 배율 회로 각각은 상기 입력 스테이지로부터의 전류 신호와 본질적으로 동등한 출력신호를 생성하도록 되어 있어, 상기 증폭기 회로의 출력에서의 출력 전류 신호가 각각의 상기 전류 배율 회로에서 수신되는 전류 신호들의 합으로 된다.
공지된 기술에 비교되는 본 발명에 따른 증폭기 회로의 장점은 선형성 및 전류 증폭이 동시에 증가된다는 점이다. 이 증폭으로부터의 결과적인 추가의 전류가 본 발명의 증폭 회로를 이용하는 전기 회로에서 항상 이용될 수 있다.
본 발명의 다른 태양은 전류 배율 회로를 포함하는바, 이 전류 배율 회로는 게이트 단자들이 서로에 연결된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 에미터 단자에서 입력 신호 전류를 수신하고, 그의 콜렉터 단자 및 상기 제 2 트랜지스터의 에미터 단자에 상기 입력 신호 전류와 본질적으로 동일한 출력 전류를 출력하도록 되어 있으며, 상기 전류 배율 회로는 전술한 본 발명에 따른 증폭기 회로에서 전류 배율 스테이지의 기능을 실행하도록 되어 있다.
더욱이, 본 발명에 따른 또 다른 태양은 증폭기 회로의 선형성을 증가시키는 방법에 관한 것으로서, 이 방법은 증폭기 회로의 입력 스테이지에서 신호를 수신하는 단계와; 전류 증폭 스테이지에서 상기 입력 스테이지로부터의 신호 전류를 수신하는 단계와; 상기 전류 증폭 스테이지의 적어도 2개의 전류 증폭 회로의 출력에서 본질적으로 동일한 신호 전류를 생성하는 단계와; 그리고 상기 적어도 2개의 전류 증폭 회로들에서 상기 신호 전류들을 결합하여 상기 증폭 회로의 출력에서 상기 신호 전류들의 합이 생성되도록 하는 단계를 포함한다.
본 발명의 상기 및 기타 장점들이 첨부 도면을 참조로 한 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 공지된 기술에 따른 캐스코드 증폭기를 도시한 것이다.
도 2는 액티브 발룬(active balun)으로서 이용되는 커먼-베이스(common-base) 증폭기 (이후, 커먼-베이스 발룬으로 표기함)을 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 변형된 캐스코드 증폭기 회로를 보인 도면이다.
도 4는 본 발명의 다른 실시예에 따른 변형된 캐스코드 증폭기 회로를 보인 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 변형된 캐스코드 증폭기 회로를 보인 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 전류 증폭 회로를 보인 도면이다.
도 7 내지 9는 도 1및 3으로부터의 회로들에서의 상호변조 기생신호의 증폭 선도를 보인 도면이다.
도 8내지 9는 서로 다른 신호레벨을 갖는 본질적으로 동일한 도면이다.
하기 도면에 설명된 본 발명의 실시예들에 포함된 소자들(components)에 대해 설명하기에 앞서, 모든 트랜지스터들은 액티브 모드에서 동작하는 것으로서 즉, 이들이 증폭기들로서 작용하는 것으로 간주한다. 더욱이, 주목할 사항으로서, 비록 본 발명의 실시예들은 바이폴라 트랜지스터들을 이용하지만은 본 발명이 오직 이러한 바이폴라 트랜지스터들만 이용하는 것으로만 한정되어서는 아니된다. 전계효과트랜지스터들(FETs) 및 기타 고체 상태 소자들을 이용하는 유사한 솔루션들이 역시 동등하게 이용 가능하다. 또한, 비록 도 3 내지 6에서의 솔루션이 트랜지스터들을 개별(discrete) 소자들로서 이용하고 있지만은, 통합된 소자들을 이용하는 균등적인 솔루션들이 동등하게 가능함이 주목되어야 한다.
도 2는 도 3 내지 6의 본 발명의 실시예들내에 포함되는 기본 소자들이 되는 커먼-베이스 발룬(200)을 도시한 것이다. 본 커먼-베이스 발룬 버전에서, 2개의 트랜지스터(Q5, Q6)가 커먼 베이스를 공유하며, 여기서 트랜지스터(Q5)는 그의 에미터 단자에서 신호 전류(Isignal)를 수신한다. 이 입력신호 전류(Isignal)는 트랜지스터(Q5)의 콜렉터 단자에서 출력 신호 전류로서 재생된다. 동시에, 트래지스터(Q5)의 베이스 단자로부터의 전류는 트랜지스터(Q6)로의 입력 전류(Isignal /β)로서 이용된다. 트랜지스터(Q6) 역시 그의 콜렉터 단자에 동일한 출력 전류(isignal)를 생성한다. 그러나, 주목할 사항으로서, 트랜지스터(Q5, Q6)로 부터의 출력 전류는 극성이 서로 다르다. 저항 (R1, R2)은 출력 전류(isignal)에 의해 구동되는 부하 저항이다. 저항(R1, R2)은 패시브 또는 액티브 부하일 수 있으며, 액티브 부하들은 예컨대 트랜지스터들이다.
커먼-베이스 발룬 회로(200)의 장점은 이것이 단일 신호 입력 전류로부터 그의 출력 단자들 모두에 동일한 출력 신호 전류isignal)를 생성한다는 것이다.
도 3은 본 발명의 일 실시예에 따른 증폭기 회로(300)를 도시한 것이다. 도 3의 실시예에서, 증폭기 회로(300)는 변형된 캐스코드 증폭기를 포함하며, 도 2로부터의 2개의 교차 결합된 커먼-베이스 발룬은 전류 팔로워의 트랜지스터(Q1, Q2)를 대체하였다. 트랜지스터(Q5a)의 에미터에서 수신된 신호 전류는 트랜지스터(Q6a)의 콜렉터에서 다른 극성으로 재생된다. 같은 방식으로, 트랜지스터(Q5b)의 에미터에서 수신된 신호 전류가 트랜지스터(Q6b)의 콜렉터에서 다른 극성으로 재생된다. 트랜지스터 (Q5a)의 콜렉터 전류를 트랜지스터(Q6b)의 콜랙터 전류와 결합하고 그리고 트랜지스터(Q5b)의 콜렉터 전류를 트랜지스터(Q6a)의 콜랙터 전류와 결합하면, 트랜스콘덕턴스 스테이지(Q3, Q4)로부터의 신호 전류에 비해 신호 전류의 효과적인 배가(doubling)가 달성된다. 이러한 배가는 유용한 신호들에 대해 상호변조 기생신호의 신호 레벨을 증가시킴이 없이 행해질 수 있어 선형성을 증가시키는 바, 이에 대해서는 도 8과 관련하여 상세히 설명하기로 한다. 출력 전류(Iout)가 부하(R1, R2)에 공급되는데, 이들 부하는 저항성, 용량성, 유도성 또는 기타 유사한 부하의 형태인 순수한 패시브 부하로 될 수 있거나, 혹은 추가적인 증폭기 회로들 또는 트랜지스터들과 같은 그러한 액티브 소자들로 될 수도 있다. 그러므로, 본 발명의 장점으로서, 증폭기 회로를 통한 전류의 증가에 의해 증폭기 회로의 선형성을 증대시킬 수 있다. 동시에, 2개의 커먼-베이스 발룬으로부터의 바이어스 전류(ibias)가 증폭기 회로(300)에 연결되는 다른 회로 소자들을 바이어스하는데 이용될 수 있다. 2개의 커먼-베이스 발룬으로부터의 추가의 바이어스 전류(ibias)를 이용하는 하나의 방안이 도 4에 도시되어있다. 주목할 사항으로, 출력 전류의 더욱 높은 증대를 달성하고자 전류 팔로워를 대체하기 위해 직렬 연결된 도 2의 2개보다 많은 수의 발룬들을 이용할 수 있다. 이는 도 5와 관련하여 상세히 설명한다.
도 4는 도 3의 증폭기 회로를 변형한 것으로서, 트랜지스터(Q7, Q8)는 변형된 캐스코드 회로에 연결되어, 이들은 변형된 캐스코드 증폭기에 입력을 제공하는 에미터 팔로워를 형성한다. 이제, 상기 입력 신호는 트랜지스터 (Q7, Q8)의 베이스 단자에서 입력 전압(Vin)의 형태로 상기 회로에 나타난다. 동시에, 상기 2개의 커먼-베이스 발룬들로부터의 추가의 바이어스 전류가 트랜지스터(Q7, Q8)를 바이어스하는데 이용된다.
도 5는 본 발명의 다른 실시예에 따른 증폭기 회로(500)를 도시한 것이다. 이 증폭기 회로는 도 4의 증폭기 회로와 유사하지만은 증폭기 회로(500)의 전류 배율 스테이지가 이제 서로 연결된 제 1, 제 2 및 제 3 발룬으로 구성된 점에서 차이가 있다. 주목할 사항으로, 트랜지스터 (Q5a, Q6a), (Q5b, Q6b) 및 (Q5c, Q6c)로 구성된 제 1, 제 2 및 제 3 발룬은 본질적으로 도 2의 발룬과 동일하다. 도 5의 증폭기 회로의 장점으로서, 이 증폭기 회로는 트랜지스터(Q3, Q4)의 베이스 단자에 나타나는 입력 전압 신호(Vin)로부터의 상수 IM3와 더불어 트리플 출력 전류 (3*isignal)을 생성함으로써 보다 높은 선형성을 제공한다. 여기서, 이론적으로, 최대 N개의 발룬이 전류 팔로워의 트랜지스터(Q1, Q2)를 대체하도록 연결될 수도 있다. 이 결과, 이론적으로 출력 전류(Iout)는 회로(300)의 출력전류보다 N배로 될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 트랜스콘덕턴스 증폭 스테이지를 구비하지 않는 순수한 전류 배율기를 도시한 것이다. 여기서, 증폭 회로(600)는 트랜지스터 (Q5a, Q6a, Q5b, Q6b)로 구성된 전류 배율기만을 포함한다. 입력 전압(Vin)이 도 6에 도시한 바와 같이 단자들에만 나타나며 그 결과, 입력 신호 전류(Isignal)가 트랜지스터(Q5a)의 에미터 단자내로 흐르게 된다. 도 3과 도 6을 비교해보면, 도 6은 트랜스콘덕턴스 스테이지가 없는 것을 제외하고는 도 3의 구성과 유사하다. 그러므로, 증폭기 회로(600)는 입력 전류(isignal)를 배가(즉, iout=2*isignal)하기 위해 입력 전류(isignal)의 형태로 입력신호를 증폭한다. 도 3의 회로의 상부의 기능 원리에 대해서는 전술하였으며 회로(600)과 동일하기 때문에, 이의 기능 원리에 대해서는 반복설명하지 않기로 한다. 도 6에 따른 본 발명의 실시예는, 역시 2개의 커먼-베이스 발룬을 이용한 증대된 선형성을 갖는 전류 배율의 원리가 트랜스콘덕턴스 증폭기 없이 회로에 유지됨을 설명하는 역할만을 한다. 따라서, 도 5와 같은 방식으로 증폭 회로내에 결합된 증폭기 회로(600)에서 2개보다 많은 교차 결합된 커먼-베이스 발룬들을 이용하는 것이 가능하다.
도 7은 도 1의 캐스코드 증폭기 회로의 선형성을 선도로 도시한 것으로서, 여기서, 2개의 밀접한 톤 및 이들과 관련된 상호변조 기생신호들의 크기를 주파수의 함수로서 나타냈다. 주목할 사항으로서, 상기 선도의 y-축은 신호 증폭(dB)을 나타내는데 반해, x-축은 주파수(GHz)를 나타낸다.
본 도면으로부터 알 수 있는 바와 같이, 최하위의 증폭 선도는 도 1의 캐스코드 회로의 트랜스콘덕턴스에 속하는 트랜지스터들의 베이스 단자들에 대해 2개의 주파수 f1 및 f2로서 나타낸 입력 전압 신호(Vsignal)의 신호 레벨을 도시한다. 본 예의 시뮬레이션에서 2개의 주파수(1GHz 부근)에서 오리지날 신호 레벨은 -40.91dB 이였다.
전류 신호 (isignal)로의 변환 및 증폭된 후, 이 전류 신호는 주파수 2f1-f2 및 2f2-f1에서 상호변조 기생신호를 가지게 될 것이다. 전술한 바와 같이, 증폭 회로가 상호변조 기생 신호를 억제할 수 있는 능력은 그의 선형성의 척도(measure)이다.
주목되는 사항으로서, 트랜스콘덕턴스 후의 신호 전류의 크기는 -58.02dB가 되게 된다. 동시에, 상호변조 기생신호의 크기는 대략 42dB로 되며, 이는 유용한 신호들보다 낮다. 도 7의 중간 선도로부터, 유용한 신호(IM2)의 신호 레벨이 트랜스콘덕턴스 증폭 스테이지 후에 42.2dB임을 볼 수 있다.
전류 팔로워 스테이지를 통과한 후, 상기 유용한 전류 신호의 신호 레벨은 본질적으로 불변한다.
결론적으로, 캐스코드 회로에서의 상호변조 기생신호에의 전반적인 기여는 트랜스콘덕턴스 스테이지로부터 온다.
도 3의 실시예에 따른 증폭기 회로를 보인 도 8의 시뮬레이션 결과로부터, 입력 신호 레벨이 트랜스콘덕턴스 스테이지에 의해 -40.91 dB로부터 -58.04dB (절대치)로 증폭되었음을 알 수 있다. 이 중간 선도는 상기 유용한 신호와 상호변조 기생 신호들간의 차이가 42.26dB임을 보여준다. 그러나, 도 8의 최상위의 증폭 선도를 분석해보면, 상기 유용한 신호와 상호변조 기생신호들간의 차이는 캐스코드 증폭기의 경우에서보다 다소 높음이 분명하다. 동시에, 도 3의 실시예에 따른 증폭 회로로부터의 출력 전류는 배가된다. IM3=2(IP3-Isignal)을 감안해보면, 이는 선형성에 있어 6dB 증가를 의미한다.
도 9는 도 3과 동일한 실시예를 사용하지만은 트랜스콘덕턴스 스테이지로부터의 신호 전류가 절반으로 감소된 상황을 도시한 것이다. 따라서, 도 9의 회로로부터의 출력 전류 역시 절반으로 감소하는바, 이는 증폭 회로가 본질적으로 도 1의 캐스코드 증폭기와 동일한 출력 전류를 가짐을 의미한다. 그러나, 트랜스콘덕턴스이후의 전류의 감소는 중요한 효과를 가져오게 된다.
도 9의 좌측의 증폭 선도로부터 볼 수 있는 바와 같이, 트랜스콘덕턴스로부터의 전류의 감소 결과 상호변조 기생신호들이 상당히 억제되어 도 3의 증폭회로의 선형성이 증가하게 된다. 중간 선도로부터, 유용한 신호와 상호변조 기생신호들간의 차이는 54.36dB 증가하였고, 따라서 12.16dB의 개선이 이루어졌음이 분명하다. 도 9의 최상위의 선도를 분석해보면, 상기 유용한 신호는 도 7의 크기와 동일한데 반해, 상호 변조 기생신호들이 12dB 감소 되었음을 볼 수가 있다.
상기 변형된 캐스코드 증폭기를 위한 상기 회로 솔루션을 숙지한 당업자이면 분명히 알 수 있는 바와 같이, 도 3의 변형된 캐스코드 회로를 위한 커먼-베이스 발룬 이외에 다른 회로 솔루션들이 가능하다.
궁극적으로, 본 발명은 첨부된 특허청구의 범위에 의해서만 한정되어야 한다.

Claims (16)

  1. 전류 증폭을 위한 증폭기 회로로서,
    - 입력 신호를 수신하도록 된 입력 스테이지와;
    - 상기 입력 스테이지에 연결된 적어도 하나의 전류 배율 스테이지(current multiplication stage)를 포함하며,
    상기 전류 배율 스테이지는 상기 입력 스테이지로부터 전류 신호(Isignal)를 수신하고 상기 증폭기 회로의 출력에 배율된 출력 전류 신호(Iout)를 제공하도록 되어 있으며,
    상기 전류 배율 스테이지는 서로에 연결된 적어도 2개의 전류 배율 회로를 포함하며, 이들 전류 배율 회로 각각은 상기 입력 스테이지로부터의 전류 신호(Isignal)와 동등한 출력 전류 신호(Isignal)를 생성하도록 되어 있어, 상기 증폭기 회로의 출력에서의 출력 전류 신호(Iout)가 각각의 상기 전류 배율 회로에서 수신되는 전류 신호들(Isignal)의 합이 되며, 상기 적어도 2개의 전류 배율 회로 각각은 베이스 단자들이 서로 연결된 제1 및 제2 트랜지스터(Q5, Q6)를 포함하고, 상기 제1 트랜지스터(Q5)는 자신의 에미터 단자에서 입력 신호 전류(Isignal)를 수신하고 상기 제1 트랜지스터(Q5)의 콜렉터 단자 및 상기 제2 트랜지스터(Q6)의 에미터 단자 상에 상기 입력 신호 전류와 동일하지만 반대 극성을 가지는 출력 전류(Isignal)를 출력하도록 되어 있고, 상기 전류 배율 회로는 상기 증폭기 회로에서 전류 배율 스테이지의 기능을 실행하도록 된 것을 특징으로 하는 증폭기 회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 전류 배율 스테이지는 그 자신의 바이어스 전류(Ibias)를 포함하는 것을 특징으로 하는 증폭기 회로.
  4. 제 1항에 있어서,
    상기 입력 스테이지는 입력 전압 신호(Vin)을 상기 전류 신호(Isignal)로 변환하도록 된 전압 변환 스테이지를 포함하는 것을 특징으로 하는 증폭기 회로.
  5. 제 4항에 있어서,
    변형된 캐스코드 증폭기를 포함하며, 상기 전압 변환 스테이지는 캐스코드 증폭기의 트랜스콘덕턴스 증폭 스테이지에 대응하고, 상기 전류 배율 스테이지는 상기 캐스코드 증폭기의 전류 팔로워 스테이지를 대체한 것을 특징으로 하는 증폭기 회로.
  6. 제 5항에 있어서,
    상기 전압 변환 스테이지의 트랜지스터(Q3, Q4)의 에미터 단자들은 커먼 바이어스 전류(Ibias)를 공유하도록 연결되어 있고, 그들의 베이스 단자를 통해 입력 전압 신호(Vin)를 수신하여 이를 신호 전류(Isignal)로 변환하도록 되어 있으며,
    상기 전류 배율 스테이지는 그의 트랜지스터들 중 하나의 트랜지스터(Q5a)의 에미터 단자에서 상기 신호 전류를 수신함과 아울러 그의 트랜지스터들 중 다른 하나의 트랜지스터(Q6a)의 콜렉터 단자에서 다른 극성을 갖는 동일한 신호 전류를 재생하도록 된 제 1 커먼 베이스 발룬을 구비하며,
    상기 전류 배율 스테이지는 그의 트랜지스터들 중 하나의 트랜지스터(Q5b)의 에미터 단자에서 상기 트랜스콘덕턴스 증폭 스테이지로부터의 신호 전류(Isignal)를 수신함과 아울러 그의 트랜지스터들 중 다른 하나의 트랜지스터(Q6b)의 콜렉터 단자에서 반대 극성을 갖는 신호 전류(Isignal)를 재생하도록 된 제 2 커먼 베이스 발룬을 구비하며,
    상기 제 1 및 제 2 커먼 베이스 발룬은 교차 결합됨으로써 상기 트랜지스터 (Q5a, Q6b)의 콜렉터 단자 및 상기 트랜지스터(Q5b, Q6a)의 콜렉터 단자에서 생성된 출력 전류 신호(Isignal)가 결합되어, 상기 트랜스콘덕턴스 증폭 스테이지에 의해 생성된 신호 전류를 배가(doubling)한 것과 동일한 출력 신호(Iout)를 생성하도록 된 것을 특징으로 하는 증폭기 회로.
  7. 제 4항에 있어서,
    상기 증폭기 회로의 전압 변환 스테이지에 상기 증폭기 회로에 피딩(feeding)을 하도록 된 에미터 팔로워가 연결된 것을 특징으로 하는 증폭기 회로.
  8. 제 7항에 있어서,
    상기 에미터 팔로워는 상기 전류 배율 스테이지의 바이어스 전류(Ibias)를 이용하도록 상기 전류 배율 스테이지에 연결된 것을 특징으로 하는 증폭기 회로.
  9. 제 1항에 있어서,
    상기 전류 배율 스테이지는 서로에 연결된 3개의 전류 배율 회로를 포함하며,
    상기 각각의 전류 배율 회로는 상기 증폭기 회로의 입력 스테이지로부터의 상기 전류 신호(Isignal)와 동일한 출력 전류 신호(Iout)를 생성하도록 되어 있어, 상기 증폭기 회로의 출력에서의 출력 전류(Iout)는 상기 입력 스테이지로부터의 전류 신호(Isignal)에 본질적으로 3배로 되는 것을 특징으로 하는 증폭기 회로.
  10. 제 1항에 있어서,
    상기 증폭기 회로의 입력 스테이지는 전류 신호(Isignal)를 수신하도록 되어 있고,
    상기 전류 배율 스테이지의 적어도 2개의 전류 배율 회로는 상기 증폭기 회로의 출력에 출력 전류(Iout)를 생성하도록 되어 있으며,
    상기 출력 전류(Iout)는 상기 입력 스테이지로부터의 전류 신호(Isignal)에 적어도 2배인 것을 특징으로 하는 증폭기 회로.
  11. 제 1항에 있어서,
    상기 전류 배율 스테이지는 상기 증폭기 회로의 출력에 상기 입력 스테이지로부터의 출력 전류의 N배가 되는 전류를 배송하도록 되어 있으며, 여기서 N은 정수이고 상기 전류 배율 스테이지에서 서로 연결된 전류 배율 회로의 수에 대응하는 것을 특징으로 하는 증폭기 회로.
  12. 제 1항에 있어서,
    상기 전류 배율 스테이지의 상기 적어도 2개의 전류 배율 회로는 서로 교차 결합된 것을 특징으로 하는 증폭기 회로.
  13. 제 4항에 있어서,
    상기 전압 변환 스테이지 및 상기 전류 배율 스테이지는 트랜지스터 형태의 바이어스되는 반도체 소자들로 이루어진 것을 특징으로 하는 증폭기 회로.
  14. 제 13항에 있어서,
    상기 트랜지스터들은 바이폴라 트랜지스터들이거나 혹은 전계효과 트랜지스터인 것을 특징으로 하는 증폭기 회로.
  15. 삭제
  16. 증폭기 회로의 입력 스테이지에서 신호를 수신하는 단계와;
    전류 배율 스테이지에서 상기 입력 스테이지로부터의 신호 전류를 수신하는 단계와;
    상기 전류 배율 스테이지의 적어도 2개의 전류 배율 회로들의 출력에서 동일한 신호 전류를 생성하는 단계와; 그리고
    상기 적어도 2개의 전류 배율 회로들의 출력에서 상기 신호 전류들을 결합하여 상기 증폭기 회로의 출력에서 상기 신호 전류들의 합이 생성되도록 하는 단계를 포함하며,
    상기 적어도 2개의 전류 배율 회로 각각은 베이스 단자들이 서로 연결된 제1 및 제2 트랜지스터(Q5, Q6)를 포함하고, 상기 제1 트랜지스터(Q5)는 자신의 에미터 단자에서 입력 신호 전류(Isignal)를 수신하고 상기 제1 트랜지스터(Q5)의 콜렉터 단자 및 상기 제2 트랜지스터(Q6)의 에미터 단자 상에 상기 입력 신호 전류(Isignal)와 동일하지만 반대 극성을 가지는 출력 전류(Isignal)를 출력하도록 되어 있고, 상기 전류 배율 회로는 상기 증폭기 회로에서 전류 배율 스테이지의 기능을 실행하도록 된 것을 특징으로 하는 증폭기 회로의 선형성을 증가시키는 방법.
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