KR101605363B1 - 질화물 반도체 표면 처리방법 - Google Patents

질화물 반도체 표면 처리방법 Download PDF

Info

Publication number
KR101605363B1
KR101605363B1 KR1020140153594A KR20140153594A KR101605363B1 KR 101605363 B1 KR101605363 B1 KR 101605363B1 KR 1020140153594 A KR1020140153594 A KR 1020140153594A KR 20140153594 A KR20140153594 A KR 20140153594A KR 101605363 B1 KR101605363 B1 KR 101605363B1
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
plasma
etching
gas
oxygen
Prior art date
Application number
KR1020140153594A
Other languages
English (en)
Inventor
이정희
김지현
강희성
김도균
김동석
Original Assignee
경북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 경북대학교 산학협력단 filed Critical 경북대학교 산학협력단
Priority to KR1020140153594A priority Critical patent/KR101605363B1/ko
Application granted granted Critical
Publication of KR101605363B1 publication Critical patent/KR101605363B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • H01L21/30621Vapour phase etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

질화물 반도체 표면 처리방법이 개시된다. 본 방법은, 질화물 반도체를 기 설정된 마스크를 통해 건식 식각하는 단계, 건식 식각된 질화물 반도체를 산소(O2) 기체의 플라즈마를 이용하여 처리하는 단계 및 산소 기체의 플라즈마를 이용한 처리에 의해 형성된 산화물을 불소(F2) 기체의 플라즈마를 이용하여 식각하는 단계를 포함한다.

Description

질화물 반도체 표면 처리방법{METHOD FOR TREATING THE SURFACE OF NITRIDE SEMICONDUCTOR}
본 발명은 건식 식각에 의해 거칠어진 질화물 반도체 표면을 매끄럽게 하기 위한, 질화물 반도체 표면 처리방법에 관한 것이다.
질화물 반도체는 높은 항복 전계와 높은 전자 이동도를 를 갖고 있다. 이러한 물질 특성은 높은 항복전압, 빠른 스위칭 속도, 그리고 낮은 온저항 구현이 가능하기 때문에 고전류, 고전압을 필요로 하는 고출력 전력소자 분야에서 각광받고 있었다.
이러한 질화물 반도체는 화학적으로 매우 안정하기 때문에 습식 식각 방법에 의해서는 만족할만한 효과를 얻을 수 없어 일반적으로 건식 식각 방법이 사용되어 왔다.
알루미늄, 갈륨, 인듐 등의 3족 원소와 5족 원소인 질소가 강하게 결합된 질화물 반도체의 건식 식각에는 통상적으로 염소(Cl2), 브롬(Br2) 및 요오드(I2)와 같은 할로겐 기체의 플라즈마, 아르곤과 같은 불활성 기체의 플라즈마, 또는 이들의 혼합기체의 플라즈마가 사용된다. 식각 반응을 개시하기 위해서는, 반도체 구성 성분인 3족 원소와 5족 원소의 화학적 결합을 물리적으로 끊을 수 있도록 플라즈마 상태에 있는 이온들을 높은 이온 에너지로 반도체 표면에 충돌시켜야하므로, 식각 후 반도체 표면에는 피트(pit), 공공(vacancy) 또는 식각 잔류물과 같은 결함들이 존재하게 된다.
이러한 결함은 소자의 작동 효율을 저하시키고 수명을 단축시켜 고품질의 소자 생산을 어렵게 한다. 또한, 건식 식각에 의한 질소의 우선적인 탈착으로 비화학양론적인(nonstoichiometric) 표면이 형성되면, 소자의 신뢰성이 저하될 뿐만 아니라 소자의 수명을 단축시킬 수 있다.
본 발명은 상술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은 건식 식각에 의해 거칠어진 질화물 반도체 표면을 매끄럽게 하기 위한, 질화물 반도체 표면 처리방법을 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 질화물 반도체 표면 처리방법은, 질화물 반도체를 기 설정된 마스크를 통해 건식 식각하는 단계, 상기 건식 식각된 질화물 반도체를 산소(O2) 기체의 플라즈마를 이용하여 처리하는 단계 및 상기 산소 기체의 플라즈마를 이용한 처리에 의해 형성된 산화물을 불소(F2) 기체의 플라즈마를 이용하여 식각하는 단계를 포함한다.
이 경우, 상기 건식 식각하는 단계, 상기 산소 기체의 플라즈마를 이용하여 처리하는 단계 및 상기 불소 기체의 플라즈마로 식각하는 단계가 연속적으로 하나의 반응 챔버에서 수행될 수 있다.
이 경우, 상기 불소 기체의 플라즈마를 이용하여 식각하는 단계는, 상기 반응 챔버에 DC 전력(DC power)이 공급되지 않는 상태에서 수행될 수 있다.
이 경우, 상기 반응 챔버는, 트랜스포머 결합 플라즈마(Transformer Coupled Plasma, TCP) 식각 장치일 수 있다.
한편, 상기 질화물 반도체는, 질화 갈륨(GaN), 알루미늄 질화갈륨(AlxGa1 - xN, 0< x< 1) 또는 인듐 질화갈륨(InyGa1 - yN, 0< y< 1)일 수 있다.
상술한 다양한 실시 예에 따르면, 양질의 질화물 반도체 표면을 얻을 수 있는바, 반도체 소자의 파워 특성 및 스위칭 특성을 개선시킬 수 있다.
도 1 내지 도 4는 본 발명의 일 실시 예에 따른 질화물 반도체 표면 처리방법을 설명하기 위한 도면, 그리고,
도 5는 본 발명의 일 실시 예에 따른 질화물 반도체 표면 처리방법을 설명하기 위한 흐름도이다.
이하에서는, 첨부된 도면을 이용하여 본 발명의 실시 예들에 대하여 더욱 상세하게 설명하도록 한다.
한편, 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막들은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다.
그리고 이하에서 사용되는 용어 "식각(etching)"은, 반도체 물질의 선택된 부분을 제거하기 위해 사용되는 공정을 의미한다.
도 1 내지 도 4는 본 발명의 일 실시 예에 따른 질화물 반도체 표면 처리방법을 설명하기 위한 도면이다.
도 1을 참고하면 먼저, 질화물 반도체(100)를 마련한다. 질화물 반도체(100)는 질화 갈륨(GaN), 알루미늄 질화갈륨(AlxGa1 - xN, 0< x< 1) 또는 인듐 질화갈륨(InyGa1 - yN, 0< y< 1) 등과 같은 갈륨을 포함한 화합물 반도체일 수 있다. 질화물 반도체(100)는 반응 챔버 내에서 성장된 것이거나, 다른 곳에서 형성되어 반응 챔버로 옮겨진 것일 수 있다.
그리고, 질화물 반도체(100)가 배치된 반응 챔버에서, 질화물 반도체(100)를 기 설정된 마스크를 통해 건식 식각한다. 건식 식각(Dry etching)이란, 반도체 가공에 있어서, 습식 식각과는 다르게, 화학 약품을 사용하지 않고, 기체의 플라즈마에 의한 반응을 이용하여 반도체를 식각하는 공정을 의미한다. 본 발명의 다양한 실시 예에 따르면, 플라즈마를 유도하는 방식과 장비의 구조에 따라 다양한 건식 식각 방식이 이용될 수 있다.
예를 들어, 반응성 이온 식각(Reactive-ion etching, RIE), 전자공명(Electron cyclotron resonance,ECR) 플라즈마 식각, 유도결합 플라즈마(Inductively Coupled Plasma, ICP) 식각, 트랜스포머 결합 플라즈마(Transformer Coupled Plasma, TCP) 식각, 마그네트론 반응성 이온 식각(Magnetron reactive ion etching, MRIE), 반응성 이온 빔 식각(Reactive Ion Beam Etching, RIBE) 또는 화학적 보조 이온 빔 식각(Chemically Assisted Ion Beam Etching, CAIBE) 등의 방식에 의해 건식 식각이 수행될 수 있다.
구체적으로, TCP 식각 장치는, 장치의 챔버 내부를 터보펌프에 의해 공정에 필요한 압력으로 유지된다. 그리고 가스 입구를 통하여 반응 가스가 공급된다. 그리고 상부에 마련된 전극에 고주파(Radio Friquency)를 인가하면 전기장 및 자기장이 형성되고, 전기장 및 자기장에 의해 챔버 내에 플라즈마가 형성된다. 이와 같이 형성된 플라즈마를 이용하여 반도체 물질을 에치백(Etch Back)하거나, 마스킹 되지 않은 영역을 식각한다.
한편, 도 2는 본 발명의 일 실시 예에 따라 질화물 반도체(100)가 건식 식각된 상태를 설명하기 위한 것이다. 도 2에 도시되지 않았지만, 마스크가 질화물 반도체(100) 상에 배치되며, 마스크가 되지 않은 영역이 식각된다. 도 2의 형태는 본 발명의 일 실시 예에 따른 것에 불과하고, 다양한 목적에 따라 다양한 형상으로 질화물 반도체가 건식 식각 될 수 있다. 예컨대, 리세스 게이트(recess gate) 구조 또는 핀펫(FinFET) 구조 등의 형성을 위해 건식 식각이 이용될 수 있다. 여기서 리세스 게이트 구조란, 반도체 층의 오목한 홈(리세스)에 게이트 전극이 형성된 구조를 의미하고, 이러한 홈을 형성하기 위해 건식 식각이 이용될 수 있다. 그리고 핀펫 구조란, 채널이 3차원 형태인 구조로, 게이트 전극이 채널의 3면 또는 4면을 둘러싸도록 형성된 것이다. 이와 같은 3차원 형태의 채널을 형성하기 위해 건식 식각이 이용될 수 있다.
그리고, 반응 챔버 안에서, 건식 식각된 질화물 반도체(100)를 산소 기체의 플라즈마를 이용하여 처리한다. 여기서 '처리'한다는 의미는, 질화물 반도체(100)를 산소 기체의 플라즈마 존재 하에 놓아둔다는 것을 의미할 수 있다. 이는, 건식 식각된 질화물 반도체(100)의 거친 표면(110)을 산소 라디칼을 이용하여 산화시키기 위함이다. 구체적으로, 반응 챔버 내에 산소(O2) 기체를 주입한 후, 산소 분위기에서 기 설정된 조건으로 플라즈마를 형성을 위한 처리를 하여, 산소의 라디칼(radical)을 유발시킨다. 보통 라디칼은 전기적으로 중성이지만, 화학적으로는 강한 성질 갖기 때문에, 질화물 반도체(100)에 산화물(130)을 형성시킬 수 있다. 도 3을 참고하면, 산소 라디칼(10)이 질화물 반도체(100) 표면과 반응한 곳에서 산화물(130)이 형성될 수 있다.
질화물 반도체(100)가 GaN인 경우 산소 라디칼과 반응하여 갈륨 산화물(GaOx)이 형성될 수 있다. 형성되는 갈륨 산화물은 예컨대, Ga2O3, GaO2, Ga2O 등일 수 있다.
그리고, 산소 기체의 플라즈마를 이용한 처리에 의해 형성된 산화물을 불소(F2) 기체의 플라즈마를 이용하여 식각한다. 구체적으로, 질화물 반도체(100)가 배치된 챔버 내로 불소 기체를 주입하여 불소 기체 분위기를 형성하고, 기 설정된 조건으로 플라즈마를 형성시키면 불소의 라디칼이 반응 챔버 내에 만들어진다. 도 4를 참고하여 설명하자면, 이와 같이 형성된 불소 라디칼(20)은 산화물(130)을 화학적으로 식각시킨다. 결과적으로, 도 4에 도시된 것처럼 건식 식각에 의한 거친 표면은 사라지고 매끈한 표면(150)이 얻어지게 되는 것이다.
한편, 불소(F2) 기체의 플라즈마를 이용하여 식각하는 단계는, 반응 챔버에 DC 전력(DC power)이 공급되지 않는 상태에서 수행된다. 즉, DC 전력이 0W이므로, 플라즈마 충돌에 의한 표면 손상이 더 이상 발생하지 않는 것이다.
한편, 상술한 일련의 단계들은 모두 하나의 챔버에서 수행될 수 있다. 즉, 건식 식각하는 단계 산소 기체의 플라즈마를 이용하여 처리하는 단계 및 불소 기체의 플라즈마로 식각하는 단계 모두 하나의 챔버에서 수행된다. 특히, 산소 기체의 플라즈마를 이용하여 처리하는 단계 수행 후, 그 자리에서(in-situ) 불소 기체의 플라즈마로 식각하는 단계가 수행된다. 즉, 단계별로 질화물 반도체(100)를 다른 장소로 옮기지 않아도 되므로, 공정 비용 측면에서 경제적이며, 단계마다 옮김에 따라 발생할 수 있는 오염 문제 등의 염려도 없다.
도 5는 본 발명의 일 실시 예에 따른 질화물 반도체 표면 처리방법을 설명하기 위한 흐름도이다.
도 5를 참고하면, 먼저, 질화물 반도체를 기 설정된 마스크를 통해 건식 식각한다(S510). 마스크란, 질화물 반도체를 식각하여 원하는 형상으로 만들기 위해 사용되는 것으로서, 마스크에 의해 가려진 영역을 제외하고 식각될 수 있다. 마스크는 포토레지스트를 도포한 후, 포토레지스트 상에 회로가 설계된 레티클을 정렬하여 소정의 빛을 레티클을 통하여 포토레지스트에 조사하는 노광을 한 후, 현상 공정을 수행하여 형성된다. 한편, 식각 시간, 반응 챔버 내로 주입되는 기체, 기체 주입 속도, 반응 챔버 내 온도, 압력 등을 조절함에 따라, 식각 깊이, 식각된 영역의 기울기 등이 제어될 수 있다.
그리고, 이상과 같이 건식 식각된 질화물 반도체를 산소(O2) 기체의 플라즈마를 이용하여 처리한다(S520). 산소 기체의 플라즈마를 발생시키기 위해, 반응 챔버 내 압력, RF 전력(RF power) 등이 조절된다. 한편, 이때 반응 챔버에는 DC 전력이 공급되지 않는다. 그리고, 산소 기체의 플라즈마 내의 산소 라디칼은 질화물 반도체 표면과 반응하여 표면에 산화막을 형성한다. 이 경우, 산화시키고자 하는 영역만 남긴 채, 질화물 반도체 상에 마스크가 배치될 수 있다.
그리고, 이상과 같이 산소 기체의 플라즈마를 이용한 처리에 의해 형성된 산화물을, 불소(F2) 기체의 플라즈마를 이용하여 식각한다(S530). 불소 기체의 플라즈마를 발생시키기 위해, 반응 챔버 내 압력, RF 전력(RF power) 등이 조절된다. 한편, 이때 반응 챔버에는 DC 전력이 공급되지 않는다. 그리고, 불소 기체의 플라즈마 내의 불소 라디칼은 산화막과 반응하여 산화막을 화학적으로 식각시킨다. 이 경우, 식각시키고자 하는 영역만 남긴 채, 질화물 반도체 상에 마스크가 배치될 수 있다. 또는, 불소 라디칼은 선택적으로 산화물과만 반응하므로, 본 단계에선 마스크가 요구되지 않을 수 있다.
결과적으로, 건식 식각에 의해 거칠어진 질화물 반도체 표면이 상술한 다양한 실시 예에 따라 매끄럽게 형성될 수 있다. 이와 같은 매끄러운 표면은 다른 반도체 층과의 관계에서 양질의 인터페이스를 제공한다.
한편, 위와 같은 표면 처리 이후, 표면에 잔존하는 불순물을 제거하기 위한 공정이 추가적으로 수행될 수 있다. 구체적으로,
한편, 위와 같이 양질의 표면을 형성한 후, 후속 공정이 수행될 수 있다. 일 예로, 상술한 실시 예에 따라 표면처리된 리세스에 게이트 전극이 형성될 수 있다. 구체적으로, 표면처리된 리세스에 게이트 절연막이 증착되고, 증착된 게이트 절연막 상에 게이트 전극이 형성될 수 있다.
또 다른 예로, 상술한 실시 예에 따라 표면 처리된 핀 구조의 채널에 게이트 절연막이 증착되고, 증착된 게이트 절연막 상에 게이트 전극이 형성될 수 있다.
이하, 본 발명을 하기의 실시 예에 의거하여 좀 더 상세하게 설명하고자 한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이것으로 제한되는 것은 아니다.
실시 예
Transformer Coupled Plasma (TCP) 식각 장치를 이용하였고, DC power: 30 W, RF power: 150 W, Pressure: 10 mTorr, BCl3: 20 sccm, Ar: 5 sccm인 조건에서 GaN 물질을 상부에서 하부로 일정 깊이만큼 만큼 건식 식각하였다(기체 유량 단위 sccm:Standard Cubic Centimeter per Minute).
그리고, 상기 TCP 식각 장치 내에 산소 및 아르곤을 주입하여, 산소(O2) 분위기에서 플라즈마 처리를 하여, 산소의 라디칼을 유발시킨다. 구체적으로, DC power: 0 W, RF power: 150 W, Pressure: 10 mTorr, O2: 10~100 sccm, Ar: 5 sccm인 조건에서 산소의 라디칼을 유발시켰다. 라디칼은 전기적으로 중성이지만 화학적으로는 강한 성질을 보이기 때문에 GaN 표면에 GaOx 물질을 형성시킬 수 있다.
그리고, in-situ로 불소(F2)의 분위기에서 DC power: 0 W, RF power: 150 W, Pressure: 10 mTorr, CF2: 10~100 sccm, Ar: 5 sccm와 같은 조건으로 플라즈마를 형성시키면, 불소의 라디칼이 TCP 식각 장치 내에 형성되고, 불소의 라디칼은 GaOx 층을 화학적으로 식각시킨다. 이때 DC power는 0W 이므로, GaOx 층을 식각시킬 뿐, 표면에 결함을 형성시키지 않는다.
결과적으로, 건식 식각 후에 이상과 같은 산소/불소 기체를 이용한 표면 처리된 표면을 관찰한 결과, 양질의 GaN 반도체 표면을 얻었음을 알 수 있었다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100: 질화물 반도체

Claims (5)

  1. 질화물 반도체 표면 처리방법에 있어서,
    질화물 반도체를 기 설정된 마스크를 통해 건식 식각하는 단계;
    상기 건식 식각된 질화물 반도체를 산소(O2) 기체의 플라즈마를 이용하여 처리하는 단계; 및
    상기 산소 기체의 플라즈마를 이용한 처리에 의해 형성된 산화갈륨을 불소(F2) 기체의 플라즈마를 이용하여 식각하는 단계;를 포함하는 질화물 반도체 표면 처리방법.
  2. 제1항에 있어서,
    상기 건식 식각하는 단계, 상기 산소 기체의 플라즈마를 이용하여 처리하는 단계 및 상기 불소 기체의 플라즈마로 식각하는 단계가 연속적으로 하나의 반응 챔버에서 수행되는 것을 특징으로 하는 질화물 반도체 표면 처리방법.
  3. 제2항에 있어서,
    상기 불소 기체의 플라즈마를 이용하여 식각하는 단계는,
    상기 반응 챔버에 DC 전력(DC power)이 공급되지 않는 상태에서 수행되는 것을 특징으로 하는 질화물 반도체 표면 처리방법.
  4. 제2항에 있어서,
    상기 반응 챔버는,
    트랜스포머 결합 플라즈마(Transformer Coupled Plasma, TCP) 식각 장치인 것을 특징으로 하는 질화물 반도체 표면 처리방법.
  5. 제1항에 있어서,
    상기 질화물 반도체는,
    질화 갈륨(GaN), 알루미늄 질화갈륨(AlxGa1 - xN, 0< x< 1) 또는 인듐 질화갈륨(InyGa1 - yN, 0< y< 1)인 것을 특징으로 하는 질화물 반도체 표면 처리방법.
KR1020140153594A 2014-11-06 2014-11-06 질화물 반도체 표면 처리방법 KR101605363B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140153594A KR101605363B1 (ko) 2014-11-06 2014-11-06 질화물 반도체 표면 처리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140153594A KR101605363B1 (ko) 2014-11-06 2014-11-06 질화물 반도체 표면 처리방법

Publications (1)

Publication Number Publication Date
KR101605363B1 true KR101605363B1 (ko) 2016-03-22

Family

ID=55644935

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140153594A KR101605363B1 (ko) 2014-11-06 2014-11-06 질화물 반도체 표면 처리방법

Country Status (1)

Country Link
KR (1) KR101605363B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242583A (zh) * 2021-12-22 2022-03-25 江苏第三代半导体研究院有限公司 AlGaN材料的刻蚀方法及其应用
WO2023140839A1 (en) * 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for forming trench structures in substrates

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010054763A1 (en) * 1997-01-14 2001-12-27 Masaaki Nido Contact electrode for n-type gallium nitride-based compound semiconductor and method for forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010054763A1 (en) * 1997-01-14 2001-12-27 Masaaki Nido Contact electrode for n-type gallium nitride-based compound semiconductor and method for forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242583A (zh) * 2021-12-22 2022-03-25 江苏第三代半导体研究院有限公司 AlGaN材料的刻蚀方法及其应用
WO2023140839A1 (en) * 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for forming trench structures in substrates

Similar Documents

Publication Publication Date Title
US9570317B2 (en) Microelectronic method for etching a layer
TWI626686B (zh) 用於半導體製造之內部電漿格柵應用
TWI603373B (zh) 在氮化矽間隔物蝕刻期間之蝕刻選擇比的改良方法
US9287124B2 (en) Method of etching a boron doped carbon hardmask
JP5042162B2 (ja) 半導体加工方法
KR100428889B1 (ko) 플라즈마에칭방법
US6905626B2 (en) Notch-free etching of high aspect SOI structures using alternating deposition and etching and pulsed plasma
KR20160102356A (ko) 10nm 이하의 패터닝을 달성하기 위한 물질 처리
US8987140B2 (en) Methods for etching through-silicon vias with tunable profile angles
US20150228495A1 (en) Plasma etching process
US10078266B2 (en) Implanted photoresist stripping process
JP4653603B2 (ja) プラズマエッチング方法
TWI555080B (zh) Dry etching method
US20160372568A1 (en) Method for forming spacers for a transistor gate
EP2022106A2 (en) Methods for minimizing mask undercuts and notches for plasma processing system
KR20090008240A (ko) Mram 디바이스 구조체에서 전기적 단락을 제거하기 위한 건식 식각정지 방법
KR101605363B1 (ko) 질화물 반도체 표면 처리방법
JP2017112293A (ja) 溝を有するシリコンカーバイド基板の製造方法
US11424120B2 (en) Plasma etching techniques
US20050211668A1 (en) Methods of processing a substrate with minimal scalloping
KR20190006205A (ko) 유기 멘드렐 보호 공정
JP6579786B2 (ja) プラズマエッチング方法
US10937662B2 (en) Method of isotropic etching of silicon oxide utilizing fluorocarbon chemistry
RU2694164C1 (ru) Способ сухого травления нитридных слоев
KR101133697B1 (ko) 반도체소자 가공방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200302

Year of fee payment: 5