KR101600759B1 - Method and Apparatus for Simplified Merged Processing Element for Successive-Cancellation Polar Decoder - Google Patents
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Abstract
Description
본 발명은 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 방법 및 장치에 관한 것이다. 더욱 상세하게는 디지털 통신 시스템에 있어서 송신단에서 데이터 전송 과정 중 데이터에 발생한 오류를 수신단에서 정정하는 연판정 순방향 오류 정정 방법 및 장치에 관한 것이다.The present invention relates to a method and apparatus for a simple merge processing operation for a consecutive canceled polesignal decoder with high throughput and low complexity. To a soft-decision forward error correction method and apparatus for correcting an error occurring in data during a data transmission process in a transmitter in a digital communication system.
최근 광대역 통신망에서 전송 대역폭의 증가 및 3G, LTE 등의 새로운 통신 서비스의 출현과 함께 인터넷 트래픽이 지속적으로 성장함에 따라 유무선 통신시스템은 고속 데이터 전송이 가능하도록 빠르게 변화하고 있다. 이러한 통신 시스템에서 고속 데이터 전송만큼 중요한 부분이 오류 검출 부호 이다. 극 부호(Polar Code)는 최근 새로운 기술로 관심을 받고 있는 연판정(soft-decision) 오류 검출 부호이다. 이러한, 극 부호는 2008년 Arikan이 제안한 부호로서 채널 양극화(channel polarization) 현상을 이용하여 이진 입력 이산 비기억(discrete memoryless) 채널에서 무한한 길이에 대해서 채널 용량을 달성할 수 있는 특징을 가지고 있다. In recent years, with the increase of transmission bandwidth and the emergence of new communication services such as 3G and LTE in the broadband communication network, Internet traffic is rapidly growing, so that the wired / wireless communication system is rapidly changing to enable high-speed data transmission. In such a communication system, an error detection code is as important as a high-speed data transmission. The Polar Code is a soft-decision error detection code that has recently been attracting attention as a new technology. This polarity code is a code proposed by Arikan in 2008, and has a feature of achieving a channel capacity for an infinite length in a binary input discrete memoryless channel by using a channel polarization phenomenon.
극 부호의 복호 알고리즘은 확률 기반의 연속-제거(Successive-Cancellation) 알고리즘을 적용하여 복호화 할 수 있다. 여기서, 연속-제거 알고리즘은 극 부호 복호를 위해 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 복호를 수행한다. 이렇게 하면 확률 기반의 알고리즘에서 복잡한 곱셈 연산 및 수식을 덧셈과 뺄셈 연산만을 이용하여 구현함으로써, 복호기의 연산 복잡도를 상당히 감소시킬 수 있다. 또한, 대부분의 극 부호의 복호 방법인 연속-제거 알고리즘을 이용한 극 부호 복호기에 사용되는 병합처리 연산부의 부호와 크기(Sign-Magnitude) 변환 부분이 많이 사용되고 있어, 하드웨어 복잡도가 상당히 높다는 문제점이 있다. The decoding algorithm of the polar sign can be decoded by applying a probability-based successive-cancellation algorithm. Here, the continuous-cancellation algorithm performs decoding using a log likelihood ratio (LLR) value of a symbol received from a channel for polar code decoding. In this way, complex computation complexity of the decoder can be reduced significantly by implementing complex multiplication operations and mathematical expressions using only addition and subtraction operations in probability-based algorithms. In addition, since sign and magnitude conversion portions of a merge processing operation unit used in a polesignal decoder using a consecutive-cancellation algorithm, which is a decoding method of most polar codes, are frequently used, there is a problem that hardware complexity is considerably high.
본 발명이 이루고자 하는 기술적 과제는 극 부호 복호기 설계에 있어서 병합처리 연산부에서 사용되는 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 같이 사용함으로써, 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 방법 및 장치를 제공하는데 있다. 또한, 극 부호 복호기 설계에 있어서 복호를 수행하는 마지막 단계의 병합처리 연산부에서 부호(Sign)비트만을 사용함으로써, 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 방법 및 장치를 제공하고자 한다.According to an aspect of the present invention, there is provided a method for designing a polesignal decoder, the method comprising the steps of: selecting a multiplexer for finding a minimum value used in a merge processing operation unit; And a method for decoding a poles having a low hardware complexity. Also, an efficient polar code decoding method and apparatus with low hardware complexity are provided by using only Sign bits in a merge processing operation unit of a final stage of decoding in the design of a polar code decoder.
일 측면에 있어서, 본 발명에서 제안하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 장치는 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 제1 병합 처리 연산부(SM-PE1), 복호를 수행하는 마지막 단계에서 부호(Sign)비트 만을 사용하여 연산을 처리하는 제2 병합 처리 연산부(SM-PE2)를 포함한다. In one aspect, the present invention provides a merge processing arithmetic unit for a consecutive remove polynomial decoder, comprising: a first merge processing unit (SM-PE1) for finding a select signal of a multiplexer using an XOR operation; And a second merge processing operation unit (SM-PE2) for performing an operation using only Sign bits in the step (a).
상기 제1 병합 처리 연산부(SM-PE1)는 감가산기의 올림수(Carry)의 최상위 비트 및 감가산기의 빌림수(Borrow)의 최상위 비트를 상기 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호를 찾는다. The first merge processing operation unit SM-PE1 receives the most significant bit of the carry of the subtractor and the most significant bit of the borrow of the subtractor using the XOR operation, .
상기 제2 병합 처리 연산부(SM-PE2)는 복호를 수행하는 마지막 단계에서 부호(Sign)비트 만을 사용하여 부호와-크기(Sign-Magnitude) 변환 없이 극 부호의 복호를 수행한다. The second merge processing operation unit (SM-PE2) performs decoding of the polar sign without performing sign-magnitude conversion using only the sign bit in the final step of performing the decoding.
상기 제1 병합 처리 연산부(SM-PE2)는 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 연속 제거 알고리즘을 통해 최소값을 찾고, 상기 제2 병합 처리 연산부(SM-PE2)는 양자화된 심볼의 LLR의 비트의 부호 비트를 이용한다. The first merge processing operation unit (SM-PE2) finds a minimum value through a successive cancellation algorithm using a LLR (Log Likelihood Ratio) value of a symbol received from a channel, and the second merge processing operation unit Lt; RTI ID = 0.0 > LLR < / RTI >
또 다른 일 측면에 있어서, 본 발명에서 제안하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 방법은 제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 단계, 제2 병합 처리 연산부(SM-PE2)를 통해 부호(Sign)비트 만을 사용하여 연산을 처리하고 복호를 수행하는 단계를 포함한다. According to another aspect of the present invention, there is provided a merging process arithmetic operation method for a consecutive removed polarity code decoder according to the present invention includes a step of finding a selection signal of a multiplexer using an XOR operation through a first merging processing operation unit (SM-PE1) And processing the operation using only Sign bits through the second merge processing operation unit (SM-PE2) and performing decoding.
상기 제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 단계는 감가산기의 올림수(Carry)의 최상위 비트 및 감가산기의 빌림수(Borrow)의 최상위 비트를 상기 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호를 찾는다. The step of searching for a multiplexer selection signal using the XOR operation through the first merging processing operation unit (SM-PE1) comprises the most significant bit of the carry of the subtractor and the most significant bit of the borrow of the subtractor And searches the multiplexer for the selection signal using the XOR operation.
상기 제2 병합 처리 연산부(SM-PE2)를 통해 부호(Sign)비트 만을 사용하여 연산을 처리하고 복호를 수행하는 단계는 복호를 수행하는 마지막 단계에서 부호(Sign)비트 만을 사용하여 부호와-크기(Sign-Magnitude) 변환 없이 극 부호의 복호를 수행한다. The step of processing and performing the decoding using only the sign bit through the second merging processing operation unit (SM-PE2) may include the step of performing a decoding operation by using only the sign bits in the decoding step, (Sign-Magnitude) transformation.
상기 제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 단계는 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 연속 제거 알고리즘을 통해 최소값을 찾고, 제2 병합 처리 연산부(SM-PE2)를 통해 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연산을 처리하고 복호를 수행하는 단계는 양자화된 심볼의 LLR의 비트의 부호 비트를 이용한다.The step of finding the selection signal of the multiplexer using the XOR operation through the first merging processing operation unit (SM-PE1) uses a log likelihood ratio (LLR) value of the symbol received from the channel, (SM-PE1) through the second merge processing operation unit (SM-PE2) and performing decoding by using only the sign bits input from the first merge processing operation unit (SM-PE1) The sign bit of the LLR is used.
본 발명의 실시예들에 따르면 극 부호 복호기 설계에 있어서 병합처리 연산부에서 사용되는 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 같이 사용함으로써, 낮은 하드웨어 복잡도를 가질 수 있다. 또한, 극 부호 복호기 설계에 있어서 복호를 수행하는 마지막 단계의 병합처리 연산부에서 부호(Sign)비트만을 사용함으로써, 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 방법 및 장치를 제공할 수 있다.According to the embodiments of the present invention, the selection signal of the multiplexer that finds the minimum value used in the merge processing operation unit in the design of the polarity code decoder is converted into the most significant bit and the number of borrows of the carry- By using the most significant bits of the bits, it is possible to have low hardware complexity. Also, by using only Sign bits in the merge processing operation unit at the final stage of performing decoding in the design of the polar code decoder, it is possible to provide an efficient polar code decoding method and apparatus having low hardware complexity.
도 1은 종래기술에 따른 극 부호 복호기의 감가산기의 구조를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 장치의 전체 구조를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 제1 병합 처리 연산부(Simplified Merged Processing Element 1: SM-PE1)의 구조를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 제2 병합 처리 연산부(Simplified Merged Processing Element 2: SM-PE2)의 구조를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 방법의 흐름도를 나타내는 도면이다.1 is a diagram illustrating a structure of a subtractor of a polar-code decoder according to the prior art.
FIG. 2 is a block diagram illustrating an overall structure of a simple merge processing arithmetic unit for a consecutive elimination polesignal decoder according to an embodiment of the present invention. Referring to FIG.
3 is a diagram illustrating a structure of a first merged processing element (SM-PE1) according to an embodiment of the present invention.
4 is a diagram illustrating a structure of a second merged processing element (SM-PE2) according to an embodiment of the present invention.
FIG. 5 is a flowchart illustrating a simple merge processing operation method for a consecutive canceling polesignal decoder according to an embodiment of the present invention. Referring to FIG.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 종래기술에 따른 극 부호 복호기의 감가산기의 구조를 나타내는 도면이다. 1 is a diagram illustrating a structure of a subtractor of a polar-code decoder according to the prior art.
극 부호 복호를 위해 사용하는 g 함수에서는 복호된 비트에 따라서 아래 수학식1과 같이 가감산을 수행하게 된다.In the g function used for polar code decoding, the addition / subtraction is performed according to the decoded bit as shown in Equation (1) below.
g 함수는 이전에 복호된 비트가 0일 경우 덧셈 연산을 하게 되고, 복호된 비트가 1일 경우 뺄셈 연산을 하게 된다. 이를 모두 연산하기 위해서 가감산기를 사용한다.
The g function performs an addition operation when the previously decoded bit is 0, and performs a subtraction operation when the decoded bit is 1. An adder / subtracter is used to compute all of them.
도 2는 본 발명의 일 실시예에 따른 연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 장치의 전체 구조를 나타내는 도면이다. FIG. 2 is a block diagram illustrating an overall structure of a simple merge processing arithmetic unit for a consecutive elimination polesignal decoder according to an embodiment of the present invention. Referring to FIG.
연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 장치는 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 제1 병합 처리 연산부(SM-PE1) 및 복호를 수행하는 마지막 단계에서 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연산을 처리하는 제2 병합 처리 연산부(SM-PE2)를 포함한다. A simple merge processing arithmetic unit for a consecutive elimination polesignal decoder comprises a first merging processing unit (SM-PE1) for finding a multiplexer selection signal by using an XOR operation and a first merging processing unit And a second merge processing operation unit (SM-PE2) for performing an operation using only sign bits input from the SM-PE1.
제1 병합 처리 연산부(SM-PE1)는 감가산기의 올림수(Carry)의 최상위 비트 및 감가산기의 빌림수(Borrow)의 최상위 비트를 상기 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호를 찾고, 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 연속 제거 알고리즘을 통해 최소값을 찾는다. The first merge processing operation unit SM-PE1 outputs the most significant bit of the carry of the subtractor and the most significant bit of the borrow of the subtractor to the multiplexer using the XOR operation And finds the minimum value through the successive cancellation algorithm using the LLR (Log Likelihood Ratio) value of the symbol received from the channel.
제2 병합 처리 연산부(SM-PE2)는 복호를 수행하는 마지막 단계에서 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 부호와-크기(Sign-Magnitude) 변환 없이 극 부호의 복호를 수행하고, 양자화된 심볼의 LLR의 비트의 부호 비트를 이용한다. The second merge processing operation unit SM-PE2 performs sign-magnitude conversion using only the sign bits input from the first merge processing operation unit SM-PE1 at the final stage of performing the decode, , And uses the sign bit of the bit of the LLR of the quantized symbol.
본 실시예들은 디지털 통신 시스템에 있어서 송신단에서 데이터 전송 과정 중 데이터에 발생한 오류를 수신단에서 정정하는 순방향 오류 정정(Forward Error Correction; FEC) 시스템으로, 낮은 복잡도를 갖는 최적화된 병합 처리 연산부를 포함하는 극 부호 복호 장치에 관한 것이다.The present embodiments are directed to a forward error correction (FEC) system for correcting, in a digital communication system, an error occurring in data during a data transmission process in a transmitter, by a receiver, and includes a pole including an optimized merge processing operation unit having a low complexity And a code decoding apparatus.
본 실시예에서는 (1024, 512) 부호를 기준으로 설명하고, 본 발명은 다양한 통신 시스템을 위한 극 부호 복호기 구조의 구현에도 동일하게 적용될 수 있다.In this embodiment, the (1024, 512) code is used as a reference, and the present invention can be similarly applied to the implementation of a polar-decoded decoder structure for various communication systems.
또한, 본 실시예에서는 극 부호의 복호를 위한 알고리즘으로서 선형적이고 낮은 복잡도를 가지는 연속-제거 알고리즘이 사용될 수 있다. 이러한 실시예들은 본 발명을 설명하기 위한 예시일 뿐 본 발명을 한정하지 않으며, 이와 유사한 다른 방법들이 제안하는 발명에 적용될 수 있다. Also, in the present embodiment, a linear-low-complexity continuous-elimination algorithm can be used as an algorithm for decoding a polar code. These embodiments are merely examples for explaining the present invention and are not intended to limit the present invention, and other similar methods can be applied to the proposed invention.
본 발명에서 제안하는 간단한 병합처리 연산부를 기반으로 한 연속 제거 극 부호 복호 장치는 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트 및 빌림수(Borrow)의 최상위 비트를 같이 사용하는 제1 병합 처리 연산부(211, 212, 213, 2147, 215, 216)를 포함한다. 그리고, 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하고, 복호를 결정하는 마지막 단계에서 부호(Sign) 비트를 사용하여 복호를 수행하는 제2 병합 처리 연산부(221)를 포함한다.The consecutive elimination polesignal decoding apparatus based on a simple merge processing operation unit proposed by the present invention is a device for decoding a selection signal of a multiplexer for finding a minimum value, a most significant bit and a borrow of a carry- 212, 213, 2147, 215, and 216 that use the most significant bits of the first and second bits. The second merge
제1 병합 처리 연산부는, 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 최소값을 찾는 다중화기(Multiplexer)의 선택 신호를 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR연산을 사용하여 연산을 수행할 수 있다.The first merging processing operation unit multiplies the most significant bit of the carry number of the subtracter and the number of leases (number of leases) by using a log likelihood ratio (LLR) value of a symbol received from the channel, The most significant bit of the bitstream can be operated using an XOR operation.
그리고, 제2 병합처리 연산부는 마지막 단계에서, 양자화한 심볼의 LLR의 비트의 부호(Sign) 비트를 사용하여 적은 비트수를 가지고 연산을 수행할 수 있다.In a final step, the second merging process operation unit can perform an operation with a small number of bits using the sign bit of the bit of the LLR of the quantized symbol.
다시 말해, 본 발명의 일 실시예에 따른 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트 및 빌림수(Borrow)의 최상위 비트를 같이 사용하는 간단한 제1 병합 처리 연산부(SM-PE1)는 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호로 사용하는 구조를 갖는다. In other words, a simple signal that uses a most significant bit of the carry and a most significant bit of the borrow are used together with a select signal of a multiplexer for finding a minimum value according to an embodiment of the present invention. The 1-merge processing operation unit (SM-PE1) has a structure in which the MSB of the most significant bit and the most significant bit of the Borrow are used as a selection signal of a multiplexer .
제안하는 발명의 제1 병합 처리 연산부(SM-PE1)는 최소값을 찾는 다중화기(Multiplexer)의 선택신호로 감가산기의 연산을 통해서 구해진 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR 연산을 한 값을 사용하였다. 이를 통해서 기존의 구조에서 사용하던 부호와-크기(Sign-Magnitude) 변환 블록의 수가 감소 하게 됨으로써, 하드웨어 복잡도가 감소하여 단순한 구조를 가지는 극 부호기의 병합처리 연산부를 구현할 수 있다.The first merging operation unit (SM-PE1) of the proposed invention calculates the highest bit of the carry and the highest bit of the borrow obtained through the operation of the adder with the select signal of the multiplexer searching for the minimum value And the value obtained by XORing the bit is used. This reduces the number of sign-magnitude transform blocks used in the existing structure, thereby reducing the hardware complexity and realizing a merge processing operation unit of the extreme coder having a simple structure.
그리고, 복호를 수행하는 마지막 단계에서 부호(Sign) 비트를 사용하는 간단한 제2 병합 처리 연산부(SM-PE2)는 부호(Sign) 비트만을 사용하여 연산을 처리 하는 병합 처리 연산부의 구조를 가질 수 있다. The second merge processing operation unit SM-PE2 using the sign bit in the final stage of performing the decryption may have a structure of a merge processing operation unit that processes the operation using only Sign bits .
제안하는 발명의 제2 병합 처리 연산부(SM-PE2)는 마지막 단계에서 부호(Sign)만을 사용하여 복호 비트를 결정할 수 있게 함으로써, 마지막 단계의 병합처리 연산부 에서는 부호와-크기(Sign-Magnitude) 변환을 전혀 사용하지 않게 됨으로써 하드웨어 복잡도가 감소하여 단순한 구조를 가지는 극 부호기의 병합 처리 연산부를 구현할 수 있다.
The second merge processing operation unit (SM-PE2) of the proposed invention can determine a decoded bit using only a sign in the last step, so that the merge processing operation unit at the final stage can perform sign- The hardware complexity is reduced and a merge processing operation unit of a coder having a simple structure can be implemented.
도 3은 본 발명의 일 실시예에 따른 제1 병합 처리 연산부(Simplified Merged Processing Element 1: SM-PE1)의 구조를 나타내는 도면이다. 3 is a diagram illustrating a structure of a first merged processing element (SM-PE1) according to an embodiment of the present invention.
다시 말해, 본 발명의 일 실시예에 따른 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트 및 빌림수(Borrow)의 최상위 비트를 같이 사용하는 간단한 제1 병합 처리 연산부(SM-PE1)의 구조를 나타낸 도이다.In other words, a simple signal that uses a most significant bit of the carry and a most significant bit of the borrow are used together with a select signal of a multiplexer for finding a minimum value according to an embodiment of the present invention. 1 shows a structure of a single merge processing operation unit (SM-PE1).
도 3을 참조하면, 제1 병합 처리 연산부(SM-PE1)는 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호로 사용하는 구조를 갖는다. Referring to FIG. 3, the first merging operation unit (SM-PE1) selects the most significant bit of the carry and the most significant bit of the borrow from the multiplexer by using the XOR operation. Signal.
종래기술의 구조에서는 최소값을 찾기 위해서 심볼의 LLR(Log Likelihood Ratio) 값을 부호와-크기(Sign-Magnitude) 변환을 먼저 시행 한 후, 크기(Magnitude)를 감가산기를 통해 연산하여 빌림수(Borrow)의 최상위 비트를 최소값을 찾는 다중화기(Multiplexer)의 선택신호로 사용하여 최소값을 구했다. 반면 본 발명에서는 최소값을 찾는 다중화기(Multiplexer)의 선택신호로 감가산기의 연산을 통해서 구해진 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR 연산을 한 값을 사용하였다. 이를 통해서 기존의 구조에서 사용하던 부호와-크기(Sign-Magnitude) 변환 블록의 수가 감소 하게 됨으로써, 하드웨어 복잡도가 감소하여 단순한 구조를 가지는 극 부호기의 병합처리 연산부를 구현할 수 있다.
In the prior art structure, sign-magnitude conversion of the LLR value of the symbol is first performed to find the minimum value, and then the magnitude is calculated by a subtracter to calculate the Borrow number ) Is used as a selection signal of a multiplexer for finding a minimum value to obtain a minimum value. On the other hand, in the present invention, a value obtained by XORing the most significant bits of the carry and the most significant bits of the borrow obtained through the operation of the subtractor is used as the select signal of the multiplexer for finding the minimum value. This reduces the number of sign-magnitude transform blocks used in the existing structure, thereby reducing the hardware complexity and realizing a merge processing operation unit of the extreme coder having a simple structure.
도 4는 본 발명의 일 실시예에 따른 제2 병합 처리 연산부(Simplified Merged Processing Element 2: SM-PE2)의 구조를 나타내는 도면이다.4 is a diagram illustrating a structure of a second merged processing element (SM-PE2) according to an embodiment of the present invention.
다시 말해, 본 발명의 일 실시예에 따른 복호를 수행하는 마지막 단계에서 부호(Sign) 비트를 사용하는 간단한 제2 병합 처리 연산부(SM-PE2)의 구조를 나타낸다.In other words, a structure of a simple second merging processing unit (SM-PE2) using a sign bit in a final stage of performing decoding according to an embodiment of the present invention is shown.
도 4를 참조하면, 제2 병합 처리 연산부(SM-PE2)는 부호(Sign) 비트만을 사용하여 연산을 처리 하는 병합 처리 연산부의 구조를 가질 수 있다. 그리고, 극 부호 복호 장치의 마지막 단계에서 연산된 값을 통하여 복호 비트를 아래 수학식2를 이용하여 결정하게 된다.Referring to FIG. 4, the second merge processing operation unit (SM-PE2) may have a structure of a merge processing operation unit that processes an operation using only Sign bits. Then, the decoding bit is determined using the value calculated in the last step of the polar code decoding apparatus using Equation (2) below.
종래기술의 구조에서는 마지막 단계에서 부호(Sign) 비트만을 이용하지 않고 모든 값을 연산하여 복호 비트를 결정하였다. 반면에 본 발명에서는 마지막 단계에서 부호(Sign)만을 사용하여 복호 비트를 결정할 수 있게 함으로써, 마지막 단계의 병합처리 연산부 에서는 부호와-크기(Sign-Magnitude) 변환을 전혀 사용하지 않게 됨으로써 하드웨어 복잡도가 감소하여 단순한 구조를 가지는 극 부호기의 병합 처리 연산부를 구현할 수 있다.
In the prior art structure, at the last step, all values are calculated without using only the sign bit to determine the decoded bits. On the other hand, according to the present invention, the decryption bit can be determined using only the sign in the last step, so that the merge processing operation unit at the final stage does not use sign-magnitude conversion at all, A merge processing operation unit of a polar coder having a simple structure can be implemented.
도 5는 본 발명의 일 실시예에 따른 연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 방법의 흐름도를 나타내는 도면이다. FIG. 5 is a flowchart illustrating a simple merge processing operation method for a consecutive canceling polesignal decoder according to an embodiment of the present invention. Referring to FIG.
연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 방법은 제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 단계(510), 제2 병합 처리 연산부(SM-PE2)를 통해 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연산을 처리하고 복호를 수행하는 단계(520)를 포함한다. A simple merge processing operation method for a consecutive removal polynomial decoder includes a
단계(510)에서, 감가산기의 올림수(Carry)의 최상위 비트 및 감가산기의 빌림수(Borrow)의 최상위 비트를 상기 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호를 찾고, 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 연속 제거 알고리즘을 통해 최소값을 찾는다. In
단계(520)에서, 복호를 수행하는 마지막 단계에서 부호(Sign)비트 만을 사용하여 부호와-크기(Sign-Magnitude) 변환 없이 극 부호의 복호를 수행하고, 양자화된 심볼의 LLR의 비트의 부호 비트를 이용한다. In
본 실시예들은 디지털 통신 시스템에 있어서 송신단에서 데이터 전송 과정 중 데이터에 발생한 오류를 수신단에서 정정하는 순방향 오류 정정(Forward Error Correction; FEC) 방법으로, 낮은 복잡도를 갖는 최적화된 병합 처리 연산부를 포함하는 극 부호 복호 방법에 관한 것이다.The present embodiments are directed to a forward error correction (FEC) method for correcting errors occurring in data during a data transmission process in a transmitter in a digital communication system, Code decoding method.
본 실시예에서는 (1024, 512) 부호를 기준으로 설명하고, 본 발명은 다양한 통신 시스템을 위한 극 부호 복호기 구조의 구현에도 동일하게 적용될 수 있다.In this embodiment, the (1024, 512) code is used as a reference, and the present invention can be similarly applied to the implementation of a polar-decoded decoder structure for various communication systems.
또한, 본 실시예에서는 극 부호의 복호를 위한 알고리즘으로서 선형적이고 낮은 복잡도를 가지는 연속-제거 알고리즘이 사용될 수 있다. 이러한 실시예들은 본 발명을 설명하기 위한 예시일 뿐 본 발명을 한정하지 않으며, 이와 유사한 다른 방법들이 제안하는 발명에 적용될 수 있다. Also, in the present embodiment, a linear-low-complexity continuous-elimination algorithm can be used as an algorithm for decoding a polar code. These embodiments are merely examples for explaining the present invention and are not intended to limit the present invention, and other similar methods can be applied to the proposed invention.
본 발명에서 제안하는 간단한 병합처리 연산부를 기반으로 한 연속 제거 극 부호 복호 방법은 제1 병합 처리 연산부를 통해 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트 및 빌림수(Borrow)의 최상위 비트를 같이 사용하여 연산한다. 그리고, 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하고, 제2 병합 처리 연산부(221)를 통해 복호를 결정하는 마지막 단계에서 부호(Sign) 비트를 사용하여 복호를 수행한다. The method of decoding consecutive cancellation polices based on a simple merge processing operation unit proposed in the present invention is a method in which a selection signal of a multiplexer which finds a minimum value through a first merge processing operation unit is input to a top of a carry- Bit and the most significant bit of the borrow are used together. Then, a successive cancellation algorithm is performed, and decoding is performed using a sign bit in a final step of deciding a decoding through the second merge processing
단계(510)에서, 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 최소값을 찾는 다중화기(Multiplexer)의 선택 신호를 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR연산을 사용하여 연산을 수행할 수 있다.In
단계(520)에서, 양자화한 심볼의 LLR의 비트의 부호(Sign) 비트를 사용하여 적은 비트수를 가지고 연산을 수행할 수 있다.In
다시 말해, 단계(510)에서 제1 병합 처리 연산부(SM-PE1)를 통해 최소 값을 찾는 다중화기(Multiplexer)의 선택신호를 감가산기의 올림수(Carry)의 최상위 비트 및 빌림수(Borrow)의 최상위 비트를 같이 사용하고, 감가산기의 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR 연산을 이용하여 다중화기(Multiplexer)의 선택신호로 사용한다. In other words, in
단계(510)에서 최소값을 찾는 다중화기(Multiplexer)의 선택신호로 감가산기의 연산을 통해서 구해진 올림수(Carry)의 최상위 비트와 빌림수(Borrow)의 최상위 비트를 XOR 연산을 한 값을 사용하였다. 이를 통해서 기존의 구조에서 사용하던 부호와-크기(Sign-Magnitude) 변환 블록의 수가 감소 하게 됨으로써, 하드웨어 복잡도가 감소하여 단순한 구조를 가지는 극 부호기의 병합처리 연산부를 구현할 수 있다.A value obtained by XORing the most significant bit of the carry and the most significant bit of the borrow obtained through the operation of the subtracter is used as a selection signal of the multiplexer for finding the minimum value in
그리고, 복호를 수행하는 마지막 단계(520)에서 제2 병합 처리 연산부(SM-PE2)를 통해 부호(Sign) 비트만을 사용하여 연산을 처리 하는 병합 처리 연산부의 구조를 가질 수 있다. In the
단계(520)에서 제2 병합 처리 연산부(SM-PE2)를 통해 부호(Sign)만을 사용하여 복호 비트를 결정할 수 있게 함으로써, 마지막 단계의 병합처리 연산부 에서는 부호와-크기(Sign-Magnitude) 변환을 전혀 사용하지 않게 됨으로써 하드웨어 복잡도가 감소하여 단순한 구조를 가지는 극 부호기의 병합 처리 연산부를 구현할 수 있다.
The merge processing operation unit in the last stage can perform sign-magnitude conversion by allowing the decryption bit to be determined using only the sign through the second merge processing operation unit (SM-PE2) in
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable gate array (FPGA) , A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing unit may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.
Claims (8)
XOR 연산을 이용하여 최소값을 찾기 위한 다중화기의 선택신호를 찾는 제1 병합 처리 연산부(SM-PE1); 및
연속 제거 극 부호의 복호를 수행하는 단계에서 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연속 제거 극 부호의 복호 비트를 결정하기 위한 연산을 처리하는 제2 병합 처리 연산부(SM-PE2)
를 포함하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 장치.1. A merge processing arithmetic unit for a consecutive canceling polesignal decoder,
A first merge processing operation unit (SM-PE1) for finding a selection signal of a multiplexer for finding a minimum value using an XOR operation; And
(2) for performing an operation for determining a decoded bit of a consecutively-removed polarity code using only a sign bit input from the first merging processing operation unit (SM-PE1) The merge processing operation unit (SM-PE2)
And a decode unit for decoding the decoded signal.
상기 제1 병합 처리 연산부(SM-PE1)는,
감가산기의 올림수(Carry)의 최상위 비트 및 감가산기의 빌림수(Borrow)의 최상위 비트를 상기 XOR 연산에 적용함으로써 다중화기(Multiplexer)의 선택신호를 찾는 것
을 특징으로 하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 장치.The method according to claim 1,
The first merge processing operation unit (SM-PE1)
Finding the selection signal of the multiplexer by applying the MSB of the least significant bit of the carry adder and the most significant bit of the borrow of the adder to the XOR operation
Wherein the decoding unit comprises:
상기 제2 병합 처리 연산부(SM-PE2)는,
연속 제거 극 부호의 복호를 수행하는 단계에서 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 극 부호의 복호 비트를 결정하는 것
을 특징으로 하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 장치.The method according to claim 1,
The second merge processing operation unit (SM-PE2)
The decode bit of the polarity code is determined using only the sign bit input from the first merge processing operation unit (SM-PE1) in the step of performing the decoding of the consecutive removed polarity code
Wherein the decoding unit comprises:
상기 제1 병합 처리 연산부(SM-PE1)는 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 연속 제거 알고리즘을 통해 상기 최소값을 찾고,
상기 제2 병합 처리 연산부(SM-PE2)는 상기 제1 병합 처리 연산부(SM-PE1)를 통해 양자화된 심볼의 LLR의 비트의 부호 비트만을 사용하여 복호 비트를 계산하는 것
을 특징으로 하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 장치.The method according to claim 1,
The first merge processing operation unit (SM-PE1) finds the minimum value through a succession elimination algorithm using a LLR (Log Likelihood Ratio) value of a symbol received from a channel,
The second merge processing operation unit (SM-PE2) calculates the decode bit using only the sign bit of the LLR of the quantized symbol through the first merge processing operation unit (SM-PE1)
Wherein the decoding unit comprises:
제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 최소값을 찾기 위한 다중화기의 선택신호를 찾는 단계; 및
제2 병합 처리 연산부(SM-PE2)를 통해 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연속 제거 극 부호의 복호 비트를 결정하기 위한 연산을 수행하는 단계
를 포함하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 방법.In the merge processing operation method,
Finding a selection signal of a multiplexer for searching a minimum value using an XOR operation through a first merging processing operation unit (SM-PE1); And
Performing an operation for determining a decoded bit of a consecutively-removed polarity code using only a sign bit input from the first merging processing operation unit (SM-PE1) through a second merge processing operation unit (SM-PE2)
And a decode unit for decoding the decoded data.
상기 제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 단계는,
감가산기의 올림수(Carry)의 최상위 비트 및 감가산기의 빌림수(Borrow)의 최상위 비트를 상기 XOR 연산에 적용함으로써 다중화기(Multiplexer)의 선택신호를 찾는 것
을 특징으로 하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 방법.6. The method of claim 5,
The step of finding a selection signal of the multiplexer using the XOR operation through the first merging processing operation unit (SM-PE1)
Finding the selection signal of the multiplexer by applying the MSB of the least significant bit of the carry adder and the most significant bit of the borrow of the adder to the XOR operation
Wherein the decoded data is decoded by the decoding unit.
상기 제2 병합 처리 연산부(SM-PE2)를 통해 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연산을 처리하고 복호를 수행하는 단계는,
연속 제거 극 부호의 복호를 수행하는 단계에서 부호(Sign)비트 만을 사용하여 극 부호의 복호 비트를 결정하는 것
을 특징으로 하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 방법.6. The method of claim 5,
The step of processing and performing decoding using only Sign bits input from the first merge processing operation unit (SM-PE1) through the second merge processing operation unit (SM-PE2)
Determining a decoding bit of the polarity code using only a sign bit in the step of performing decoding of the consecutive removed polarity code
Wherein the decoded data is decoded by the decoding unit.
상기 제1 병합 처리 연산부(SM-PE1)를 통해 XOR 연산을 이용하여 다중화기의 선택신호를 찾는 단계는,
채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 연속 제거 알고리즘을 통해 상기 최소값을 찾고,
제2 병합 처리 연산부(SM-PE2)를 통해 상기 제1 병합 처리 연산부(SM-PE1)로부터 입력 받은 부호(Sign)비트 만을 사용하여 연산을 처리하고 복호를 수행하는 단계는,
상기 제1 병합 처리 연산부(SM-PE1)를 통해 양자화된 심볼의 LLR의 비트만을 사용하여 복호 비트를 계산하는 것
을 특징으로 하는 연속 제거 극 부호 복호기를 위한 병합 처리 연산 방법.6. The method of claim 5,
The step of finding a selection signal of the multiplexer using the XOR operation through the first merging processing operation unit (SM-PE1)
Finds the minimum value through a successive cancellation algorithm using a log likelihood ratio (LLR) value of the symbol received from the channel,
The step of processing and performing decoding using only Sign bits input from the first merge processing operation unit (SM-PE1) through the second merge processing operation unit (SM-PE2)
And calculating a decoding bit using only the bits of the LLR of the quantized symbol through the first merging processing operation unit (SM-PE1)
Wherein the decoded data is decoded by the decoding unit.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
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| KR (1) | KR101600759B1 (en) |
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