KR101583517B1 - 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101583517B1
KR101583517B1 KR1020080117868A KR20080117868A KR101583517B1 KR 101583517 B1 KR101583517 B1 KR 101583517B1 KR 1020080117868 A KR1020080117868 A KR 1020080117868A KR 20080117868 A KR20080117868 A KR 20080117868A KR 101583517 B1 KR101583517 B1 KR 101583517B1
Authority
KR
South Korea
Prior art keywords
mold
substrate
dimensional nanostructures
dimensional
nanostructures
Prior art date
Application number
KR1020080117868A
Other languages
English (en)
Other versions
KR20100059187A (ko
Inventor
조병옥
이문숙
정석우
타카히로 야스에
전상훈
조은희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080117868A priority Critical patent/KR101583517B1/ko
Publication of KR20100059187A publication Critical patent/KR20100059187A/ko
Application granted granted Critical
Publication of KR101583517B1 publication Critical patent/KR101583517B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

1차원 나노 구조물 배열 방법에서, 일정한 패턴을 갖는 몰드를 복수 개의 1차원 나노 구조물들이 형성된 제1 기판 상으로 제1 기판에 평행한 방향을 따라 이동시켜, 1차원 나노 구조물들을 몰드 상에 접착시킨다. 몰드를 제2 기판 상에 접촉시킴으로써, 몰드 상에 접착된 1차원 나노 구조물들을 제2 기판 상으로 전사시킨다. 이에 따라, 간단하고 효율적으로 1차원 나노 구조물들을 제2 기판 상에 원하는 방향으로 배열하거나 혹은 미리 디자인된 패턴대로 배열할 수 있다.

Description

1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법{METHOD OF ARRANGING ONE-DIMENSIONAL NANOSTRUCTURES AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 간단하면서도 효율적인 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
최근 다양한 분야에서 나노 와이어(nano-wire), 나노 튜브(nano-tube), 나노 로드(nano-rod), 나노 파이버(nano-fiber), 나노 리본(nano-ribbon) 등의 1차원 나노 구조물을 사용하기 위한 시도가 행해지고 있다. 여기서 1차원 나노 구조물이란 나노 싸이즈를 갖는 구조물로서, 길이가 너비, 높이 등의 다른 2개의 축방향 싸이즈에 비해 현저히 큰 구조물을 말하며, 보통 상기 길이가 상기 너비 및 높이에 비해 2배 이상의 싸이즈를 갖는 구조물을 말한다. 일례로, 기판 상에서 바텀-업(bottom-up) 방식으로 성장한 1차원 나노 구조물들을 상기 기판으로부터 분리하여 최종 기판 상에 정렬함으로써 트랜지스터의 채널로 사용하려는 시도가 이루어지고 있다. 하지만, 현재까지의 기술로는 바텀 업 방식으로 성장한 1차원 나노 구조 물들을 원하는 위치에 정렬하는 것이 용이하지 않을 뿐만 아니라 복잡한 공정을 거쳐야만 한다.
이에 따라, 본 발명의 일 목적은 간단하면서도 효율적인 1차원 나노 구조물 배열 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 1차원 나노 구조물 배열 방법을 사용하여 반도체 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 1차원 나노 구조물 배열 방법에서는, 일정한 패턴을 갖는 몰드를 복수 개의 1차원 나노 구조물들이 형성된 제1 기판 상으로 상기 제1 기판에 평행한 방향을 따라 이동시켜, 상기 1차원 나노 구조물들을 상기 몰드 상에 접착시킨다. 상기 몰드를 제2 기판 상에 접촉시킴으로써, 상기 몰드 상에 접착된 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시킨다.
일 실시예에 따르면, 상기 몰드의 패턴은 양각 패턴이고, 상기 양각 패턴의 표면상에는 상기 1차원 나노 구조물들이 상기 몰드에 접착하도록 하는 접착막이 형성될 수 있다.
일 실시예에 따르면, 상기 몰드는 폴리디메틸실록산(polydimethylsiloxane: PDMS)를 포함할 수 있고, 상기 접착막은 자기조립 단분자막(self-assembled monolayer: SAM)일 수 있다.
일 실시예에 따르면, 상기 몰드를 상기 제2 기판 상에 접촉시킬 때, 상기 몰드를 통해 상기 제2 기판을 가압할 수 있다.
일 실시예에 따르면, 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시키기 이전에, 상기 몰드에 에너지를 공급하여 상기 1차원 나노 구조물들 중 일부를 상기 몰드로부터 제거할 수 있다.
일 실시예에 따르면, 상기 몰드에 에너지를 공급할 때, 상기 몰드 상에 질소 가스를 불어넣거나 혹은 초음파를 조사할 수 있다.
일 실시예에 따르면, 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시키기 이전에, 자외선/오존 처리 공정을 통해 상기 접착막을 상기 몰드로부터 제거할 수 있다.
일 실시예에 따르면, 상기 자외선/오존 처리 공정을 수행하는 동안, 상기 1차원 나노 구조물들을 친수성을 띠게 하거나 혹은 음전하를 띠게 할 수 있다.
일 실시예에 따르면, 상기 제2 기판의 표면을 친수성을 띠게 하거나 혹은 양전하를 띠게 할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 1차원 나노 구조물 배열 방법에서는, 일정한 패턴을 갖는 몰드가 표면상에 부착된 실린더를 회전시켜, 복수 개의 1차원 나노 구조물들이 형성된 제1 기판에 근접하도록 이동시킴으로써, 상기 1차원 나노 구조물들을 상기 몰드 상에 접착시킨다. 상기 몰드를 제2 기판 상에 접촉시키고 가압함으로써, 상기 몰드 상에 접착된 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시킨다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 제2 기판 상에 하부 게이트 전극을 형성한다. 상기 하부 게이트 전극 상에 하부 게이트 절연막을 형성한다. 일정한 패턴을 갖는 몰드를 복수 개의 1차원 나노 구조물들이 형성된 제1 기판 상으로 상기 제1 기판과 평행한 방향을 따라 이동시켜, 상기 1차원 나노 구조물들을 상기 몰드 상에 접착시킨다. 상기 몰드를 상기 하부 게이트 절연막에 접촉시킴으로써, 상기 몰드 상에 접착된 상기 1차원 나노 구조물들을 상기 하부 게이트 절연막 상으로 전사시킨다. 상기 1차원 나노 구조물들 양단에 소스/드레인 전극을 형성한다.
일 실시예에 따르면, 상기 1차원 나노 구조물들을 덮는 상부 게이트 절연막을 형성하고, 상기 상부 게이트 절연막 상에 상부 게이트 전극을 형성할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 의하면, 제1 기판에서 성장한 1차원 나노 구조물들을 일정한 패턴이 형성된 몰드 상으로 접착시키고, 이후 상기 몰드를 제2 기판에 접촉시킴으로써, 상기 1차원 나노 구조물들을 상기 제2 기판에 전사시킨다. 이와 같이 간단한 공정들을 수행함으로써, 상기 제2 기판 상에 상기 1차원 나노 구조물들을 원하는 방향으로 효율적으로 배열할 수 있다. 또한, 상기 1차원 나노 구조물 배열 방법을 이용하여, 1차원 나노 구조물 채널을 갖는 반도체 장치를 용이하게 제조할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 1차원 나노 구조물의 배열 방법 및 이를 이용한 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1, 2, 5, 9 및 10은 본 발명의 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 사시도들이고, 도 3 및 4는 본 발명의 실시예들에 따른 1차 원 나노 구조물 배열 방법을 설명하기 위한 저면도들이며, 도 6 내지 8은 본 발명의 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 측면도들이다. 특히, 도 3 및 4는 상기 1차원 나노 구조물 배열 방법에 사용되는 몰드(mold)들의 저면도들이다.
도 1을 참조하면, 제1 기판(100) 상에 복수 개의 1차원 나노 구조물들(10)을 성장시킨다.
구체적으로, 제1 기판(100) 상에 복수 개의 촉매 입자들(도시하지 않음)을 도포한다. 제1 기판(100)은 실리콘 혹은 게르마늄과 같은 반도체 물질이나 산화물 혹은 질화물과 같은 절연 물질을 포함할 수 있다.
상기 촉매 입자들은 수 나노미터의 직경을 가지며, 금속을 포함할 수 있다. 예를 들어, 상기 촉매 입자들은 금, 니켈, 코발트, 알루미늄 등의 금속을 포함할 수 있다. 상기 촉매 입자들은 임프린트(imprint) 방식, 리프트-오프(lift-off) 방식 혹은 사진 식각(photo-etch) 방식으로 제1 기판(100) 상에 도포될 수 있다.
이후, 1차원 나노 구조물 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 상기 촉매 입자들이 위치한 곳에서 1차원 나노 구조물들(10)을 각각 성장시킨다. 1차원 나노 구조물들(10)은 제1 기판(100)에 수직한 방향으로 성장하거나, 혹은 제1 기판(100)에 수직하지 않고 랜덤한 방향으로 성장할 수 있다. 1차원 나노 구조물들(10)은 단면이 원형을 가질 수도 있고, 이와는 달리 사각형, 육각형, 팔각형 등의 다각형 형상을 가질 수도 있다.
상기 1차원 나노 구조물 소스 가스로서, SiH4, SiCl4 등과 같은 실리콘 소스 가스, GeH4, GeCl4 등과 같은 게르마늄 소스 가스, Ga(C2H5)3 및 AsH3와 같은 갈륨비소 소스 가스 등이 사용될 수 있다. 이에 따라, 1차원 나노 구조물들(10)은 실리콘, 게르마늄 혹은 갈륨비소를 포함하는 반도체 1차원 나노 구조물로 성장할 수 있다. 하지만, 1차원 나노 구조물들(10)은 전술한 물질에만 한정되지 않으며, 4족 물질 혹은 3-5족 화합물 중에서 양호한 채널 특성을 가지는 물질을 포함하도록 형성될 수 있다. 한편, 1차원 나노 구조물들(10)은 B2H6와 같은 P 타입의 불순물 소스 가스를 사용하여 P 타입으로 도핑되거나, 혹은 PH3와 같은 N 타입의 불순물 소스 가스를 사용하여 N 타입으로 도핑될 수도 있다.
도 2를 참조하면, 제1 패턴(210)을 갖는 몰드(200) 혹은 스탬프(stamp)를 준비한다.
구체적으로, 기판(도시하지 않음) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 사진 식각 공정을 수행하여 음각 패턴이 형성된 마스터를 형성한다. 이후, 상기 마스터 상에 열경화성 물질, 예를 들어, 폴리디메틸실록산(polydimethylsiloxane: PDMS)을 도포하고 경화시킨다. 상기 경화된 열경화성 물질을 상기 기판으로부터 분리함으로서, 상기 음각 패턴에 대응하는 양각 제1 패턴(210)을 갖는 몰드(200)가 형성된다. 이와는 달리, 양각 패턴이 형성된 마스터 상에 열경화성 물질을 도포하고 경화시킨 후 상기 마스터로부터 분리함으로써, 음각 패턴을 갖는 몰드(200)를 형성할 수도 있다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 몰드(200)는 각각 제1 방향으로 연장되는 복수 개의 라인들이 상기 제1 방향에 수직한 제2 방향으로 연장되는 브리지에 의해 가운데 부분에서 서로 연결된 형상의 제1 패턴(210)을 갖는다. 이와는 달리, 도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 몰드(200)는 각각 상기 제1 방향으로 연장되는 복수 개의 라인들이 단부에서 서로 연결된 지그재그 형상의 제2 패턴(220)을 가질 수도 있다. 도 3 및 4에 도시된 몰드들은 예시적인 것들로서, 이외의 다양한 형상의 패턴을 갖는 몰드들이 사용될 수 있음은 자명하다 할 것이다.
도 5를 참조하면, 제1 패턴(210)을 갖는 몰드(200)를 1차원 나노 구조물들(10)이 형성된 제1 기판(100) 상으로 제1 기판(100)에 평행한 방향을 따라 이동시켜, 1차원 나노 구조물들(10)을 몰드(200) 상에 접착시킨다. 즉, 제1 패턴(210)이 제1 기판(100)에 대향하도록 한 상태에서 몰드(200)를 제1 기판(100) 상으로 이동시켜, 1차원 나노 구조물들(10)을 제1 기판(100)으로부터 몰드(200)로 옮긴다. 도 6은 상기 공정에 따라 1차원 나노 구조물들(10)이 몰드(200) 상에 접착된 것을 설명하기 위해, 상기 제1 방향에 수직한 제2 방향으로 본 측면도이다.
본 발명의 일 실시예에 따르면, 제1 패턴(210)의 상기 라인들이 각각 연장되는 상기 제1 방향을 따라 몰드(200)를 이동시킨다. 이때, 몰드(200)는 제1 기판(100)으로부터 제1 기판(100)에 수직한 제3 방향을 따라 일정 거리만큼 이격된 채로 이동한다. 이와는 달리, 몰드(200)는 제1 기판(100)에 실질적으로 접촉한 상태에서 상기 제1 방향으로 따라 이동할 수도 있다. 이에 따라, 제1 기판(100) 상에 형성된 1차원 나노 구조물들(10)이 제1 기판(100)으로부터 분리되어 몰드(200) 상으로 접착된다. 몰드(200)와 제1 기판(100)사이의 상기 거리, 몰드(200)가 제1 기판(100)에 가하는 압력, 몰드(200)의 이동 속도 등을 조절함으로써, 몰드(200) 상으로 접착되는 1차원 나노 구조물들(10)의 개수를 조절할 수 있다.
또한, 1차원 나노 구조물들(10)이 몰드(200)의 특정 영역 즉, 제1 패턴(210) 상에 보다 잘 접착되도록 하기 위하여 접착막(230)을 제1 패턴(210) 상에 더 형성할 수 있다. 본 발명의 일 실시예에 따르면, 자기조립 단분자막(self-assembled monolayer: SAM)을 제1 패턴(210)의 표면상에 형성한다. 예를 들어, 옥타데실-트리클로로실란 단분자막(octadecyl-trichlorosilane monolayer: OTS), 3-아미노프로필-트리메토옥실란(3-aminopropyl trimethoxysilane: APS)막 등을 제1 패턴(210)의 표면상에 형성할 수 있다. 여기서, OTS는 소수성의 중성 단분자막이며, APS막은 친수성으로서 양전하를 띤 단분자막이다. 접착막(230)을 제1 패턴(210) 상에 형성함에 따라, 1차원 나노 구조물들(10)은 제1 패턴(210)이 형성되지 않은 몰드(200)의 표면에 비해 제1 패턴(210)의 표면상에 보다 잘 접착될 수 있다.
도 7을 참조하면, 몰드(200)에 에너지를 공급하여 몰드(200)에 약하게 접착된 1차원 나노 구조물들(10)을 분리시켜 제거할 수 있다. 특히 접착막(230)이 제1 패턴(210)의 표면상에 형성된 경우에는, 상기 에너지 공급에 의해 접착막(230)이 형성되지 않은 몰드(200)의 표면상에 접착된 1차원 나노 구조물들(10)이 용이하게 제거될 수 있다.
본 발명의 일 실시예에 따르면, 질소 가스를 몰드(200) 상으로 불어넣어 에 너지를 공급한다. 본 발명의 다른 실시예에 따르면, 초음파를 몰드(200) 상에 조사하여 에너지를 공급할 수 있다.
도 8을 참조하면, 접착막(230)을 몰드(200)로부터 제거하여, 1차원 나노 구조물들(10)과 몰드(200)와의 접착력을 약화시킬 수 있다.
본 발명의 일 실시예에 따르면, 자외선을 사용하여 접착막(230)을 분해하는 건식 세정 공정 즉, 자외선/오존 처리 공정을 통해 접착막(230)을 제거할 수 있다. 본 발명의 다른 실시예에 따르면, 플라즈마 처리 공정을 통해 몰드(200)로부터 접착막(230)을 제거할 수 있다.
한편 접착막(230) 제거 공정으로서 상기 자외선/오존 처리 공정을 수행할 때 발생하는 수산기(-OH)에 의해 1차원 나노 구조물들(10)이 친수성을 띠거나 혹은 음전하를 띨 수 있다.
도 9를 참조하면, 1차원 나노 구조물들(10)이 잔류하는 제1 패턴(210)이 제2 기판(300)에 대향하도록 한 상태에서 몰드(200)를 제2 기판(300)을 향하도록 이동시켜, 몰드(200)를 제2 기판(300)상에 접촉시킨다. 이에 따라, 몰드(200) 상에 접착된 1차원 나노 구조물들(10)이 제2 기판(300) 상으로 전사된다. 이때, 몰드(200)에 일정한 압력을 가하여 1차원 나노 구조물들(10)이 제2 기판(300)에 보다 잘 전사되도록 할 수 있다.
한편, 1차원 나노 구조물들(10)이 제2 기판(300) 상으로 전사되는 비율을 높이기 위해, 제2 기판(300)의 표면을 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 실시예에 따르면, 자외선/오존 처리 공정을 수행하여, 제2 기 판(300) 표면이 친수성을 갖도록 한다. 본 발명의 다른 실시예에 따르면, 제2 기판(300) 표면에 친수성의 양전하를 띤 APS막(310)을 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 피엠엠에이(polymethyl methacrylate: PMMA)를 제2 기판(300) 표면에 코팅한 후 가열하여, 상기 PMMA막의 점도를 증가시킴으로써 접착성을 증가시킬 수 있다.
도 10을 참조하면, 전술한 공정을 통해 1차원 나노 구조물들(10)이 제2 기판(300) 상에 일정한 방향으로 배열된다. 즉, 각 1차원 나노 구조물들(10)은 상기 제1 방향으로 연장되도록 배열될 수 있다. 이에 따라, 1차원 나노 구조물들(10)은 제2 기판(300) 상에 원하는 방향으로 혹은 미리 디자인된 패턴으로 배열될 수 있다.
본 발명의 실시예들에 따르면, 일정한 패턴이 형성된 몰드를 1차원 나노 구조물들이 형성된 제1 기판 상으로 일정한 방향을 따라 이동시킴으로써 상기 1차원 나노 구조물들을 상기 몰드 특히, 상기 패턴 상에 접착시킨다. 이후 상기 몰드를 제2 기판에 접촉시킴으로써 혹은 이와 함께 가압함으로써, 상기 1차원 나노 구조물들을 상기 제2 기판에 전사시킨다. 한편, 상기 1차원 나노 구조물들이 상기 몰드의 패턴에 보다 잘 접착되도록 상기 패턴 표면상에 접착막을 부가적으로 형성할 수 있으며, 또한 상기 몰드로부터 상기 제2 기판으로 상기 1차원 나노 구조물들이 보다 잘 전사되도록 상기 제2 기판의 표면 처리를 더 수행할 수 있다. 이와 같이 간단한 공정들을 수행함으로써, 상기 제2 기판 상에 상기 1차원 나노 구조물들을 원하는 방향 혹은 미리 디자인된 패턴으로 효율적으로 배열할 수 있다.
한편, 도 11 및 12는 본 발명의 다른 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 측면도들이다.
도 11을 참조하면, 플레이트(400) 상에 실린더(420)가 배치된다. 또한, 플레이트(400) 상에는 지지대(410)가 배치되어, 1차원 나노 구조물들(10)이 형성된 제1 기판(100)과 스트링(430)으로 연결된다. 스트링(430)은 일정한 길이를 갖는다. 실린더(420) 표면에는 몰드(200)가 배치되며, 몰드(200) 상에는 일정한 패턴(210, 220, 도 2 내지 4 참조)이 형성된다.
실린더(420)가 제1 방향의 중심축을 중심으로 회전하여, 플레이트(400) 상에서 제2 방향으로 이동한다. 이에 따라, 제1 기판(100)에 형성된 1차원 나노 구조물들(10)이 실린더(420) 표면에 형성된 몰드(200) 상으로 접착된다.
즉, 몰드(200)의 각 지점은 제1 기판(100)과 일정 거리 이격된 상태에서 혹은 실질적으로 접촉한 상태에서 제1 기판(100)의 대응하는 영역 아래 부분을 통과하며, 이때 제1 기판(100)에 형성된 1차원 나노 구조물들(10)이 몰드(200)와 접촉하게 됨으로써 몰드(200)에 접착된다. 상기 이격 거리 혹은 제1 기판(100)이 몰드(200)에 미치는 압력은 제1 기판(100)의 무게를 조절함으로써 적절히 조절할 수 있다.
본 실시예에서는 몰드(200) 전체가 제1 기판(100)에 평행한 방향으로 이동하는 것이 아니라, 몰드(200)의 각 지점들이 제1 기판(100)의 대응하는 영역 상에서만 국지적으로 평행한 방향으로 이동하여 1차원 나노 구조물들(10)과 접촉하며, 곧 제1 기판(100)으로부터 멀어지게 된다. 따라서 1차원 나노 구조물들(10) 혹은 제1 기판(100)과 몰드(200)와의 마찰력이 상대적으로 낮으므로, 도 1 내지 도 10을 참조로 설명한 실시예에 비해서, 몰드(200)와 제1 기판(100) 사이의 이격 거리 혹은 압력의 범위를 보다 넓게 가질 수 있다.
한편, 도시하지는 않았지만, 제2 기판을 실린더(420) 진행 방향의 플레이트(400) 상에 배치하여, 몰드(200) 상에 접착된 1차원 나노 구조물들(10)을 상기 제2 기판으로 용이하게 전사시킬 수 있다.
도 11 및 12를 참조로 설명한 1차원 나노 구조물 배열 방법은 예시적인 것으로서, 실린더 상에 몰드를 배치하고 상기 실린더를 회전시켜, 상기 몰드를 제1 기판 혹은 제2 기판과 접촉시킴으로써 1차원 나노 구조물들을 전사시키는 방법의 경우 본원 발명의 범위에 속함은 당업자라면 충분히 이해할 수 있을 것이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 제조 방법을 설명하기 위한 사시도들이다.
도 13을 참조하면, 제3 기판(500) 상에 하부 게이트 전극(510)을 형성하고, 하부 게이트 전극(510) 상에 하부 게이트 절연막(520)을 형성한다.
하부 게이트 전극(510)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성할 수 있다. 하부 게이트 절연막(520)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성할 수 있다.
이후, 도 1 내지 10을 참조하여 설명한 방법과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 1차원 나노 구조물들(10)을 하부 게이트 절연막(520) 상에 일정한 방향으로 배열한다. 본 발명의 일 실시예에 따르면, 각 1차원 나노 구 조물들(10)은 제3 기판(500)에 평행한 제1 방향으로 연장되고, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 1차원 나노 구조물들(10)이 일정한 간격으로 배열된다.
도 14를 참조하면, 1차원 나노 구조물들(10)의 단부들을 덮으면서 하부 게이트 절연막(520) 상에 소스/드레인 전극(530)을 형성한다. 소스/드레인 전극(530)은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
이에 따라, 1차원 나노 구조물들(10)을 채널로 사용하는 반도체 장치가 완성된다. 전술한 1차원 나노 구조물 배열 방법을 사용함으로써 1차원 나노 구조물들(10)을 제3 기판(500) 상에 효과적으로 배열할 수 있으므로, 1차원 나노 구조물 채널을 포함하는 반도체 장치를 용이하게 제조할 수 있다.
도 15 및 도 16은 본 발명의 다른 실시예들에 따른 반도체 제조 방법을 설명하기 위한 사시도들이다. 도 15 및 도 16에서는 도 13 및 도 14에서 설명한 반도체 장치 상에 다른 구조물들을 형성하여 전체적으로 하나의 반도체 장치를 제조하는 것을 도시하고 있지만, 당업자라면 하부 게이트 전극(510) 및 하부 게이트 절연막(520)을 형성하지 않고, 1차원 나노 구조물들(10) 및 소스/드레인 전극(530) 상에 후술하는 구조물들을 형성하여 하나의 반도체 장치를 형성하는 것도 본 발명의 범위에 속함을 이해할 것이다.
도 15를 참조하면, 노출된 1차원 나노 구조물들(10) 부분을 덮는 상부 게이트 절연막(540)을 형성한다. 이때, 상부 게이트 절연막(540)은 소스/드레인 전극(530) 일부 상에도 형성될 수 있다. 상부 게이트 절연막(540)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성할 수 있다.
도 16을 참조하면, 상부 게이트 절연막(540) 상에 상부 게이트 전극(550)을 형성한다. 상부 게이트 전극(550)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성할 수 있다.
이에 따라, 1차원 나노 구조물들(10)을 채널로 사용하는 반도체 장치가 완성된다. 전술한 1차원 나노 구조물 배열 방법을 사용함으로써 1차원 나노 구조물들(10)을 제3 기판(500) 상에 효과적으로 배열할 수 있으므로, 1차원 나노 구조물 채널을 포함하는 반도체 장치를 용이하게 제조할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 제1 기판에서 성장한 1차원 나노 구조물들을 일정한 패턴이 형성된 몰드 상으로 접착시키고, 이후 상기 몰드를 제2 기판에 접촉시킴으로써, 상기 1차원 나노 구조물들을 상기 제2 기판에 전사시킨다. 이와 같이 간단한 공정들을 수행함으로써, 상기 제2 기판 상에 상기 1차원 나노 구조물들을 원하는 방향으로 효율적으로 배열할 수 있다. 또한, 상기 1차원 나노 구조물 배열 방법을 이용하여, 1차원 나노 구조물 채널을 갖는 반도체 장치를 용이하게 제조할 수 있다. 특히, 상기 1차원 나노 구조물 배열 방법은 올 프린팅 인쇄 소자에 유용하게 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경시킬 수 있음을 이해할 수 있을 것이다.
도 1, 2, 5, 9 및 10은 본 발명의 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 사시도들이다.
도 3 및 4는 본 발명의 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 저면도들이다. 구체적으로, 도 3 및 4는 상기 1차원 나노 구조물 배열 방법에 사용되는 몰드(mold)들의 저면도들이다.
도 6 내지 8은 본 발명의 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 측면도들이다.
도 11 및 12는 본 발명의 다른 실시예들에 따른 1차원 나노 구조물 배열 방법을 설명하기 위한 측면도들이다.
도 13 내지 14는 본 발명의 실시예들에 따른 반도체 제조 방법을 설명하기 위한 사시도들이다.
도 15 내지 16은 본 발명의 다른 실시예들에 따른 반도체 제조 방법을 설명하기 위한 사시도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 1차원 나노 구조물 100, 300, 500 : 제1, 제2, 제3 기판
210, 220 : 제1, 제2 패턴 230 : 접착막
310 : APS막 400 : 플레이트
410 : 지지대 420 : 실린더
430 : 스트링 510 : 하부 게이트 전극
520 : 하부 게이트 절연막 530 : 소스/드레인 전극
540 : 상부 게이트 절연막 550 : 상부 게이트 전극

Claims (10)

  1. 일정한 패턴을 갖는 몰드를 복수 개의 1차원 나노 구조물들이 형성된 제1 기판 상으로 상기 제1 기판에 평행한 방향을 따라 이동시킴으로써 이에 따라 상기 1차원 나노 구조물들을 상기 몰드 상에 접착시키는 단계;
    상기 몰드 상에 질소 가스를 불어넣거나 혹은 초음파를 조사하여 상기 1차원 나노 구조물들 중 일부를 상기 몰드로부터 제거하는 단계; 및
    상기 몰드를 제2 기판 상에 접촉시킴으로써, 상기 몰드 상에 접착된 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시키는 단계를 포함하는 1차원 나노 구조물 배열 방법.
  2. 제1항에 있어서, 상기 몰드의 패턴은 양각 패턴이고, 상기 양각 패턴의 표면상에는 상기 1차원 나노 구조물들이 상기 몰드에 접착하도록 하는 접착막이 형성되어 있는 것을 특징으로 하는 1차원 나노 구조물 배열 방법.
  3. 제2항에 있어서, 상기 몰드는 폴리디메틸실록산(polydimethylsiloxane: PDMS)를 포함하고, 상기 접착막은 자기조립 단분자막(self-assembled monolayer: SAM)인 것을 특징으로 하는 1차원 나노 구조물 배열 방법.
  4. 삭제
  5. 제2항에 있어서, 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시키기 이전에,
    자외선 처리 공정 혹은 오존 처리 공정을 통해 상기 접착막을 상기 몰드로부터 제거하는 단계를 더 포함하는 1차원 나노 구조물 배열 방법.
  6. 제5항에 있어서, 상기 자외선 처리 공정 혹은 오존 처리 공정을 수행하는 동안, 상기 1차원 나노 구조물들을 친수성을 띠게 하거나 혹은 음전하를 띠게 하는 단계를 더 포함하는 것을 특징으로 하는 1차원 나노 구조물 배열 방법.
  7. 제1항에 있어서, 상기 몰드를 상기 제2 기판 상에 접촉시키는 단계는 상기 몰드를 통해 상기 제2 기판을 가압하는 단계를 더 포함하는 것을 특징으로 하는 1차원 나노 구조물 배열 방법.
  8. 일정한 패턴을 갖는 몰드가 표면상에 부착된 실린더를 회전시켜, 복수 개의 1차원 나노 구조물들이 형성된 제1 기판에 근접하도록 이동시킴으로써 이에 따라 상기 1차원 나노 구조물들을 상기 몰드 상에 접착시키는 단계;
    상기 몰드 상에 질소 가스를 불어넣거나 혹은 초음파를 조사하여 상기 1차원 나노 구조물들 중 일부를 상기 몰드로부터 제거하는 단계; 및
    상기 몰드를 제2 기판 상에 접촉시킴으로써, 상기 몰드 상에 접착된 상기 1차원 나노 구조물들을 상기 제2 기판 상으로 전사시키는 단계를 포함하는 1차원 나노 구조물 배열 방법.
  9. 제2 기판 상에 하부 게이트 전극을 형성하는 단계;
    상기 하부 게이트 전극 상에 하부 게이트 절연막을 형성하는 단계;
    일정한 패턴을 갖는 몰드를 복수 개의 1차원 나노 구조물들이 형성된 제1 기판 상으로 상기 제1 기판과 평행한 방향을 따라 이동시킴으로써 이에 따라 상기 1차원 나노 구조물들을 상기 몰드 상에 접착시키는 단계;
    상기 몰드 상에 질소 가스를 불어넣거나 혹은 초음파를 조사하여 상기 1차원 나노 구조물들 중 일부를 상기 몰드로부터 제거하는 단계;
    상기 몰드를 상기 하부 게이트 절연막에 접촉시킴으로써, 상기 몰드 상에 접착된 상기 1차원 나노 구조물들을 상기 하부 게이트 절연막 상으로 전사시키는 단계; 및
    상기 1차원 나노 구조물들 양단에 소스 전극 및 드레인 전극을 각각 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 1차원 나노 구조물들을 덮는 상부 게이트 절연막을 형성하는 단계; 및
    상기 상부 게이트 절연막 상에 상부 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020080117868A 2008-11-26 2008-11-26 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법 KR101583517B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080117868A KR101583517B1 (ko) 2008-11-26 2008-11-26 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080117868A KR101583517B1 (ko) 2008-11-26 2008-11-26 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100059187A KR20100059187A (ko) 2010-06-04
KR101583517B1 true KR101583517B1 (ko) 2016-01-20

Family

ID=42360530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080117868A KR101583517B1 (ko) 2008-11-26 2008-11-26 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR101583517B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011099750A2 (ko) * 2010-02-11 2011-08-18 연세대학교 산학협력단 3차원 구조를 이용한 나노선 정렬방법, 나노선 정렬용 3차원 틀, 나노선 정렬용 3차원 틀의 제조 방법, 및 정렬된 나노선의 전사 방법
KR101273695B1 (ko) * 2010-11-17 2013-06-14 경희대학교 산학협력단 그래핀 패턴의 형성방법 및 그래핀 패턴을 갖는 전자소자의 제조방법
KR101677339B1 (ko) * 2014-11-18 2016-11-18 영남대학교 산학협력단 은나노와이어 투명전극 제조방법
CN110044463B (zh) * 2019-04-28 2021-05-07 陕西师范大学 一种基于光纤传感的传感结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678537B1 (ko) * 2006-01-06 2007-02-02 재단법인서울대학교산학협력재단 박막 전이 기법을 이용한 미세 패턴 형성 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060024564A (ko) * 2004-09-14 2006-03-17 삼성에스디아이 주식회사 카본나노튜브의 정렬방법 및 이를 이용한 전계방출소자의제조방법
KR101197767B1 (ko) * 2005-12-30 2012-11-06 엘지디스플레이 주식회사 박막 트랜지스터, 이를 구비하는 액정표시장치 및 이의제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678537B1 (ko) * 2006-01-06 2007-02-02 재단법인서울대학교산학협력재단 박막 전이 기법을 이용한 미세 패턴 형성 방법

Also Published As

Publication number Publication date
KR20100059187A (ko) 2010-06-04

Similar Documents

Publication Publication Date Title
US8216636B2 (en) Method of aligning nanotubes
US7422980B1 (en) Methods of positioning and/or orienting nanostructures
Long et al. Recent advances in large-scale assembly of semiconducting inorganic nanowires and nanofibers for electronics, sensors and photovoltaics
US20050191419A1 (en) Fabrication of nanostructures
TWI469916B (zh) 奈米線製造方法
KR101583517B1 (ko) 1차원 나노 구조물 배열 방법 및 이를 이용한 반도체 장치의 제조 방법
US8329386B2 (en) Method to assemble nano-structure on a substrate and nano-molecule device comprising nano-structure formed thereby
KR100992834B1 (ko) 나노선 다중채널 전계효과 트랜지스터 소자의 제조방법
US20070110639A1 (en) System and method for positioning and synthesizing of nanostructures
KR20130138877A (ko) 전사층을 이용한 패턴 제조방법, 이에 의하여 제조된 패턴 및 그 응용
US9180608B2 (en) Stamp, method of manufacturing the same, and imprinting method using the stamp
TW201438247A (zh) 具有一致圖案排列之奈米粒子的單電子電晶體及其製造方法
KR101356010B1 (ko) 2차원 전사층 및 블록공중합체를 이용한 나노구조체 제조방법, 이에 의하여 제조된 나노구조체 및 그 응용소자
KR101029995B1 (ko) 대전된 물질을 이용한 1 차원 또는 2 차원 전도성 나노선의 고집적 방법 및 그에 의한 전도성 집적 나노선
JP7026120B2 (ja) 化学機械的平坦化なしで製作されたナノ要素プリンティング用のダマシンテンプレート
KR100841457B1 (ko) 오산화이바나듐 나노선 패턴 및 금나노입자 패턴을 포함하는 나노회로의 제조방법
KR20080103195A (ko) 소프트 몰딩을 이용한 잔여층이 없는 레지스트 패턴형성방법 및 그 방법을 이용한 패턴화된 금속층의 형성방법
KR101303855B1 (ko) 나노 구조체의 제조 방법
Oh et al. Silicon nanowire bridge arrays with dramatically improved yields enabled by gold colloids functionalized with HF acid and poly-L-Lysine
KR101081717B1 (ko) 나노선 성장용 촉매 패턴 형성 방법, 이를 이용한 나노선 형성 방법 및 그 방법으로 형성된 나노선을 이용한 나노선 소자
Salimitari et al. Assembly of Single-nanowires by Combining Soft Transfer and Surface Controlled Contact Printing
Dattoli et al. Hierarchical 3D Nanostructure Organization for Next-Generation Devices
Zhang et al. Hierarchical Organization in Two and Three Dimensions
Barry Electrostatic force directed integration of nanomaterials
Shin et al. Nanomanufacturing strategy for aligned assembly of nanowire arrays

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 5