KR101559985B1 - 실리콘 웨이퍼의 산화막 형성방법 - Google Patents

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Abstract

본 발명은, 실리콘 웨이퍼의 산화막 형성방법으로서, 미리, 실리콘 웨이퍼의 표면 거칠기, 및/또는 실리콘 웨이퍼 표층부의 결정성을 측정하고, 측정값으로부터 실리콘 웨이퍼의 산화 조건을 조정하여, 조정된 산화 조건 하에서 실리콘 웨이퍼에 산화막을 형성하는 실리콘 웨이퍼의 산화막 형성방법에 관한 것이다. 이렇게 함으로써, 산화막 형성 전의 실리콘 웨이퍼의 표면, 및/또는 표면층의 상태에 따라 산화 조건을 조정할 수 있으며, 이에 따라, 예를 들면, 극박의 산화막인 경우에도 정밀도 좋게 형성할 수 있는 산화막 형성방법이 제공된다.

Description

실리콘 웨이퍼의 산화막 형성방법{METHOD FOR FORMATION OF OXIDE FILM FOR SILICON WAFER}
본 발명은, 실리콘 웨이퍼에, 예를 들면 얇은 산화막을 형성하는 방법에 관한 것이다.
반도체 실리콘 웨이퍼의 주 표면에는 MOS(Metal Oxide Semiconductor) 커패시터나 트랜지스터 등의 반도체 소자가 형성된다. 이들 반도체 소자에 형성되는 게이트 산화막 등의 절연막은, 반도체 소자의 고밀도화에 따라 그 두께가 감소하는 한편, 전원전압을 낮추는 것은 어렵기 때문에, 절연막은 높은 전계강도 하에서 사용되고 있다. 따라서, 보다 높은 품질의 절연막이 필요시 되고 있다.
미세화에 수반한 실리콘 산화막의 박막화가 진행됨에 따라, 산화막 두께의 편차 허용범위도, 절대값으로서는 원자수 개수만큼 달하는 실정이다. 또한, 박막화에 따라 산화막에 전계를 인가했을 때에 직접 터널 전류에 의해 절연성이 저하되고, 게이트 리크가 증대하여 절연막으로서의 한계에 대해서는 새로운 High-k 재료가 연구되고 있다. 그러나, 이들 신 재료를 사용할 때에도 실리콘 산화막을 얇게 성장시키고, 그 위에 High-k 재료를 성장시키는 등, 박막 산화막을 정밀도 좋게 형성하는 것도 점점 중요해지고 있다.
이 산화막 성장 제어로서는, 산화 방법의 검토 등이 이뤄지고 있지만, 실리콘 웨이퍼 그 자체의 영향으로서는, 결정방위(B. E. Deal, J. Electrochem. Soc., 125, 576(1978)., 및 E.A.Irene et. al., J. Electrochem. Soc., 133, 1253(1986)., 및 S. I. Raider et. al., J. Electrochem. Soc., 127, 1783(1980).)이나 도펀트(B. E. Deal et. al., J. Electrochem. Soc., 112, 430(1965)., 및 C. P. Ho et. al., J. . Electrochem. Soc., 125, 665(1978)., 및 Seong S. Choi et. al., Appl. Phys. Lett., 51, 1001(1987)., 및 C. P. Ho et. al., J. Electrochem. Soc., 126, 1516, 1523(1979).) 등은 잘 알려져 있지만, 5nm 근방, 또는, 그 이하의 이른바 극박 산화막 형성 시대가 되고 나서, 상기 이외의 파라미터는 거의 보고되어 있지 않다.
결정방위 의존으로서는, 웨트, 드라이 산화를 불문하고 산화 속도는 <111> > <100>의 관계에 있다. 이 산화 속도의 면방위 의존성은, 각 면방위의 결정면에서의 실리콘 원자의 밀도차로 설명되고 있다. <111>은 7.85×1014(/cm2)인 것에 반해, <100>은 6.8×1014(/cm2)로, 면밀도가 높은 쪽이 산화 속도가 크다.
그러나, <110>과 <111>면 사이에는 복잡한 관계가 존재한다. 면밀도는 <111>이 7.85×1014(/cm2)이고, <110>이 9.6×1014(/cm2)로, 면밀도 논의로부터 말하면, 산화 속도는 <110> > <111>으로 추정된다. 산화막이 15nm 정도까지 얇을 경우에는 이 순서이지만, 두꺼워 지면 순서가 역전되어, <111> > <110>이 된다. 이 같은 복잡한 거동에 대해서는 아직도 논의가 이뤄지고 있다.
또한, 도펀트는 산화 속도를 가속하는 방향으로 작동하지만, 상세하게는, 도펀트가 인인 경우일 때에는 저온일수록 산화 증속의 정도가 커지고 고온이 되면 증속 효과는 작아진다. 비소도 마찬가지의 경향을 보인다. 한편, 붕소인 경우에는, 고온이더라도 증속 효과는 지속된다.
또한, 최근의 연구에 의하면(예를 들면, TAKAKUWA, 「극박 실리콘 산화막 형성 과정의 리얼타임 RHEED-AES 관찰」, 표면과학, 23, 536(2002).), 계면 변형에 의해 생긴 점 결함의 공공과 방출 Si 원자의 양자가, 산화반응을 촉진시키는 역할을 담당하고 있다는 모델이 제창되고 있다. 이들은 산화반응의 상세 해석이 진행됨에 따라, 종래의 Deal-Grove 모델에서는 설명할 수 없었던, 특히 박막영역에서의 산화기구의 설명을 시도하는 것이다.
그러나, 상기 서술한 바와 같은 종래 파라미터만으로는, 예를 들면, 극박의 산화막을 형성할 때에 막 두께를 균일하게 형성하기에는 불충분하므로, 보다 정밀도를 높게 산화 조건을 조정하기 위한 새로운 파라미터가 필요해졌다.
이에, 본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 산화막 형성 전의 실리콘 웨이퍼의 표면, 및/또는 표면층의 상태에 따라 산화 조건을 조정할 수 있고, 이에 따라, 예를 들면, 극박의 산화막인 경우에도 정밀도 좋게 형성할 수 있는 산화막 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 실리콘 웨이퍼의 산화막 형성방법으로서, 미리, 실리콘 웨이퍼의 표면 거칠기(roughness), 및/또는 실리콘 웨이퍼 표층부의 결정성을 측정하고, 그 측정값으로부터 상기 실리콘 웨이퍼의 산화 조건을 조정하여, 그 조정된 산화 조건 하에서 상기 실리콘 웨이퍼에 산화막을 형성하는 것을 특징으로 하는 실리콘 웨이퍼의 산화막 형성방법을 제공한다.
이와 같이, 본 발명의 산화막 형성방법에 의하면, 실리콘 웨이퍼의 표면 거칠기 및/또는 결정성에 따라, 산화 조건을 조정할 수 있으므로, 간편한 방법으로 측정하여 정확하게 산화 조건을 조정할 수 있다. 또한, 본 발명의 방법을 이용하면, 표면 거칠기나 결정성에 따라 산화 조건을 조정할 수 있으므로, 종래의 파라미터로서 이용되어 왔던 재료 또는 결정방위가 동일한 웨이퍼끼리의 경우에도, 각각의 웨이퍼의 산화 속도를 파악할 수 있어, 정밀도 좋게 산화막을 형성하여 얇은 산화막인 경우에도 각 웨이퍼에 있어서 균일한 막 두께로 형성할 수 있다. 또한, 종래의 산화 속도의 파라미터와 달리, 측정 후, 산화막 형성 전에 재연마 등을 함으로써, 표면 거칠기나 결정성을 조정하고, 이에 따라 웨이퍼의 산화 속도를 조정할 수 있으므로, 양질의 산화막을 형성할 수 있다.
또한, 결정성과 표면 거칠기는, 서로 밀접한 관계가 있으므로, 양쪽 모두를 측정하거나, 또는 결정성과 표면 거칠기 중 어느 한 가지를 측정하여서, 실리콘 웨이퍼의 산화 조건을 정확하게 조정할 수 있다.
또한, 표면 거칠기나 결정성이 좋은 웨이퍼는, 웨이퍼면 내에서 산화 속도가 균일해져, 면내 균일한 두께의 산화막이 형성되기 쉬우므로, 표면 거칠기나 결정성이 좋은 웨이퍼를 선별하여 산화막을 형성할 수도 있다.
이때, 상기 실리콘 웨이퍼의 표면 거칠기의 측정을, AFM을 이용하여 상기 실리콘 웨이퍼의 표면 거칠기의 Ra 값을 측정하여 행하는 것이 바람직하다.
이와 같이, 본 발명에서는, 표면 거칠기를 측정하기 위하여, 일반적으로 이용되는 AFM을 이용하여 실리콘 웨이퍼의 표면 거칠기의 Ra 값을 측정할 수 있다.
이때, 상기 측정한 표면 거칠기의 Ra 값이, 0.17nm 이하인지 아닌지에 따라 상기 실리콘 웨이퍼의 산화 조건을 조정하는 것이 바람직하다.
이와 같이, AFM을 이용하여 측정한 표면 거칠기의 Ra 값이 0.17nm 이하라면, 산화 속도가 충분히 작기 때문에 산화막의 막 두께를 제어하기 쉽고, 웨이퍼면 내에서 균일한 산화막이 형성되기 쉬우므로, 상기 값을 기준으로 하여 함께 산화막을 형성하는 웨이퍼를 양분하거나 함으로써, 더욱 용이하게 산화 조건을 조정할 수 있다.
또한, 상기 실리콘 웨이퍼 표층부의 결정성의 측정을, X선 회절 측정에 의해 얻어지는 로킹 커브(Rocking curve)의 반치폭을 측정하여 행하는 것이 바람직하다.
이와 같이, 결정성의 측정을, X선 회절 측정에 의해 얻어지는 로킹 커브의 반치폭을 측정하여 행한다면, 결정성을 정확하게 나타내는 수치로서 파악할 수 있으므로, 산화 조건의 조정을 보다 용이하게 행할 수 있다.
이때, 상기 측정한 로킹 커브의 반치폭이, 0.00074° 이하인지 아닌지에 따라 상기 실리콘 웨이퍼의 산화 조건을 조정하는 것이 바람직하다.
이와 같이, X선 회절 측정하여 얻어진 로킹 커브의 반치폭이 0.00074° 이하라면, 산화 속도가 충분히 작기 때문에 산화막의 막 두께를 제어하기 쉽고, 웨이퍼면 내에서 균일한 산화막이 형성되기 쉬우므로, 상기 값을 기준으로 하여 동일한 배치에 넣은 웨이퍼를 양분하거나 함으로써, 더욱 용이하게 산화 조건을 조정할 수 있다.
이때, 상기 형성하는 산화막의 두께를, 5nm 이하의 두께로 하는 것이 바람직하다.
이와 같이, 5nm 이하의 극박의 산화막이더라도, 본 발명의 산화막 형성방법을 이용하면, 실리콘 웨이퍼마다의 산화 속도를 정확하게 파악할 수 있으므로, 막 두께의 정밀도가 좋은, 웨이퍼면 내에서 균일한 산화막을 형성할 수 있다.
이상과 같이, 본 발명의 실리콘 웨이퍼의 산화막 형성방법에 의하면, 실리콘 웨이퍼의 산화막 형성 전의 표면 거칠기나 결정성에 따라 산화 조건을 조정할 수 있으므로, 도프량이나 결정방위에 의한 종래의 산화 속도의 파라미터와 달리, 동일 소재, 결정방위의 웨이퍼끼리의 산화 속도에 대해서도 파악 가능하기 때문에, 간편한 방법으로 정확하게 원하는 두께의 산화막을 형성할 수 있다. 또한, 표면 거칠기나 결정성이 좋은 웨이퍼는, 그 면 내에서, 산화 속도가 거의 동일해지기 때문에, 그러한 웨이퍼를 선택하여, 웨이퍼면 내에서 균일한 두께의 양호한 산화막을 형성할 수도 있다. 그러므로, 본 발명에 있어서, 측정하여 표면 거칠기나 결정성이 좋지 않으면, 재연마하거나 함으로써, 효율적으로 간편한 방법으로, 웨이퍼면 내에서 균일한 막 두께의 산화막을 형성할 수 있다. 특히, 본 발명에서는, 5nm 이하라고 하는 극박의 산화막이더라도 정확하게 두께를 컨트롤하여 형성할 수 있다.
도 1은, 실리콘 웨이퍼의 표면 거칠기와 산화막 두께의 관계를 나타내는 그래프이다.
도 2는, X선 회절 측정의 개요를 나타내는 도면이다.
도 3은, 로킹 커브의 반치폭과 표면 거칠기의 관계를 나타내는 그래프이다.
도 4는, TDDB 평가 결과의 와이블 플롯을 나타내는 그래프이다.
예를 들면, 극박의 산화막을 형성할 때에, 동일한 사양의 웨이퍼임에도 불구하고, 각 웨이퍼의 산화 속도의 차에 의해, 형성되는 산화막 두께에 편차가 보인다는 문제가 있었다.
이에 대하여, 본 발명자들은, 우선, 표면 거칠기와 산화 속도의 관계를 조사하기 위하여, 표면 거칠기가 각각 상이한 웨이퍼에 동일한 조건 하에서 산화막을 형성하였다. 그 결과, 산화막 두께와 표면 거칠기의 관계를 나타낸 도 1에 나타내는 바와 같이, 표면 거칠기가 작은 웨이퍼일수록 형성된 산화막이 얇으므로(산화 속도가 작으므로), 산화 속도와 표면 거칠기에 상관관계가 있다는 것을 발견하였다.
다음에, 실리콘 웨이퍼의 표면 거칠기와, 그 실리콘 웨이퍼 표층부의 결정성을 조사하였다. 표면 거칠기는 AFM으로 Ra 값을 측정하고, 결정성은 웨이퍼의 최표면 근방을 In-Plane 배치로 X선 회절 측정하여 로킹 커브의 반치폭을 얻었다. X선은 Cu선을 이용하였다.
그 결과, 표면 거칠기와 반치폭의 관계를 나타낸 도 3과 같이, 양자에는 좋은 상관성이 보이는 것을 알 수 있다. 이 결과로부터, 산화기구, 특히, 산화 초기의 거동에 대한 지견으로서, 표면 거칠기가 큰 웨이퍼는 산화 속도가 커지지만, 이것은 실리콘 표면결정성과 밀접한 관계가 있다는 것을 나타내고 있다. 결국, 결정성이 흐트러짐으로써(표면 거칠기가 커짐으로써), 실리콘-실리콘 결합이 균열되기 쉬워지고, 이곳에 산소원자가 들어가기 쉬워져 산화 속도가 커진 것으로 사료되었다.
이상의 검토 결과, 본 발명자들은, 실리콘 웨이퍼의 표면 거칠기 및/또는 실리콘 웨이퍼 표층부의 결정성을 측정하고, 그 측정값으로부터 산화 조건을 조정하여, 산화막을 형성한다면, 가령 극박의 산화막인 경우일 때도, 균일하고 정확한 두께의 산화막을 형성할 수 있다는 것을 발견하여, 본 발명을 완성시켰다.
이하, 본 발명의 실리콘 웨이퍼의 산화막 형성방법에 대하여, 실시 태양의 일예를 상세하게 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
본 발명의 산화막 형성방법에서는, 우선, 실리콘 웨이퍼의 표면 거칠기, 및/또는 실리콘 웨이퍼 표층부의 결정성을 측정한다.
이 표면 거칠기와 결정성은, 양쪽 모두 측정할 수도 있고, 또는 어느 한쪽을 측정할 수도 있다. 양자는 밀접한 상관성이 있으므로, 한쪽을 측정하는 것만으로도 산화 속도를 충분히 파악할 수 있으며, 또한, 한층 더 정확성을 기하기 위하여 양쪽 모두를 측정할 수도 있다.
이때, 실리콘 웨이퍼의 표면 거칠기의 측정을, AFM(Atomic Force Microscope(원자간력 현미경))을 이용하여 표면 거칠기의 Ra 값을 측정하여 행하는 것이 바람직하다. 이와 같이, 표면 거칠기를 나타내는데 일반적으로 이용되는 Ra 값을, AFM을 이용하여 간편하게 구할 수 있다.
또한, 실리콘 웨이퍼 표층부의 결정성의 측정을, X선 회절 측정에 의해 얻어지는 로킹 커브의 반치폭을 측정하여 행하는 것이 바람직하다.
이와 같이, X선 회절 측정에 의해 얻어지는 로킹 커브의 반치폭이라면, 웨이퍼 표층부의 결정성이 수치로서 정확하게 쉽게 파악된다.
이 X선 회절 측정의 방법으로서는, 특별히 한정되어 있지 않지만, 예를 들면 X선은 Cu선을 이용하여, In-Plane 배치로 측정할 수 있다. 이 경우의 X선 회절 측정의 개요를 도 2에 나타낸다. 도 2의 X선 반사위치는, Si 결정격자가 변형에 의해 늘어나거나 줄어드는 것에 의해 변화한다.
다음에, 본 발명에서는, 상기와 같은 방법으로 측정된 측정값으로부터, 실리콘 웨이퍼의 산화 조건을 조정한다.
표면 거칠기가 작으면(결정성이 좋으면), 실리콘 웨이퍼의 산화 속도가 작으므로 상기와 같이 측정된 측정값으로부터 산화 조건을 용이하게 조정할 수 있다. 이때, 조정된 산화 조건으로서는 특별히 한정되지 않지만, 산화 시간, 산화 온도 등을 조정할 수 있다. 또한, 표면 거칠기(결정성)가 비슷한 웨이퍼끼리를 같은 뱃치에서 산화시키거나 하여, 웨이퍼에 형성되는 산화막의 두께가 뱃치 내에서 균일하게 형성하는 것에 의해서도 산화 조건을 조정할 수 있다.
또한, 예를 들면, 표면 거칠기·결정성을 구비한 웨이퍼를 막 두께 모니터로서 이용함으로써 실제 웨이퍼와의 막 두께의 괴리가 없어져, 뱃치 간의 산화막 편차를 억제하는 것이 가능하게 된다.
이때, AFM을 이용하여 표면 거칠기의 Ra 값을 측정한 경우에는, 그 Ra 값이 0.17nm 이하인지 아닌지에 따라 실리콘 웨이퍼의 산화 조건을 조정하는 것이 바람직하다.
이와 같이, Ra 값이 0.17nm 이하인 경우에는, 도 1과 같이 산화 속도가 충분히 작기 때문에 산화막의 막 두께를 제어하기 쉽고, 웨이퍼면 내에서 균일한 산화막이 형성되기 쉬우므로, 상기 값을 기준으로 하여 동일한 뱃치에 넣는 웨이퍼를 양분하거나 함으로써, 더욱 용이하게 산화 조건을 조정할 수 있다.
또한, X선 회절 측정에 의해 로킹 커브의 반치폭을 측정한 경우에는, 그 반치폭이 0.00074° 이하인지 아닌지에 따라 실리콘 웨이퍼의 산화 조건을 조정하는 것이 바람직하다.
이와 같이, 실리콘 웨이퍼 표층부의 반치폭이 0.00074° 이하인 경우에는, 도 3과 같이 그 표면의 표면 거칠기의 Ra 값은 대략 0.17nm 이하이고, 이에 따라, 산화 속도가 충분히 작아 산화막의 막 두께를 제어하기 쉽고, 웨이퍼면 내에서 균일한 산화막이 형성되기 쉬우므로, 상기 값을 기준으로 하여 동일한 뱃치에 넣는 웨이퍼를 양분하거나 함으로써, 더욱 용이하게 산화 조건을 조정할 수 있다.
뿐만 아니라, 예를 들면, 상기 측정값 이하의 웨이퍼에만, 예를 들면, 극박 산화막을 형성하여, 상기 측정값 이상의 웨이퍼는 재연마하거나 하여, 상기 측정값 이하가 된 것에 산화막을 형성할 수도 있다.
다음에, 본 발명에서는, 상기와 같이 조정한 산화 조건 하에서 실리콘 웨이퍼에 산화막을 형성한다.
이때의 산화막의 형성방법으로는, 특별히 한정되지 않지만, 예를 들면, 웨이퍼를 세로형 열처리 로에서 드라이 산화에 의해, 상기 조정된 산화 조건 하에서 산화막을 형성할 수 있다.
이때, 형성하는 산화막의 두께를, 5nm 이하의 두께로 하는 것이 바람직하다.
이와 같이, 본 발명의 산화막 형성방법을 이용하면, 산화 속도를 정확하게 파악할 수 있으므로, 5nm 이하의 극박의 산화막을 형성할 때에도, 정밀도 좋게 정확한 두께의 산화막을 형성할 수 있으며, 뿐만 아니라, 웨이퍼면 내의 산화막 두께의 균일성도 좋아진다. 따라서, 최근의 극박의 산화막이 이용되는 최첨단 디바이스에도 충분히 대응 가능하다.
이와 같이, 본 발명에 의하면, 표면 거칠기 및/또는 결정성을 측정함으로써, 산화 조건의 조정을 행할 수 있으므로, 간편한 방법으로 정확하게 산화 조건을 조정할 수 있고, 정밀도 좋게 산화막의 두께를 조절할 수 있다.
이하, 본 발명을 실시예에 의해 더욱 구체적으로 설명하는데, 본 발명은 이것에 한정되지 않는다.
[실시예]
우선, 시료를 제작한다. 보론을 도핑한 직경 200mm의 P형 반도체 실리콘 웨이퍼를 시료로서 준비하였다.
상기와 같이 준비한 반도체 실리콘 웨이퍼를, 연마 등에 의해, AFM을 이용한 측정을 통해 표면 거칠기가 상이한 5수준의 웨이퍼(A, B, C, D, E)로 하였다. 이들 반도체 실리콘 웨이퍼를 보트에 재치하여 세로형 열처리 로에 투입하고, 막 두께 3nm를 타겟으로 하여, 800℃, 건조 산소 분위기 하(산소분압 0.1atom: 희석 산화)에서 열처리하여 산화막을 각 웨이퍼의 주 표면에 형성하였다. 다음에, 엘립소미터(λ=633nm)를 이용하여 각각의 웨이퍼(A, B, C, D, E)의 산화막 두께를 측정하였다. 이 산화막 두께와 표면 거칠기의 관계를 나타내는 것이 도 1이다.
도 1을 통해 확인할 수 있는 바와 같이, 표면 거칠기가 작을수록(표면이 평탄할수록), 산화막의 두께는 얇다는(산화 속도가 작다는) 것을 알 수 있다. 따라서, 이와 같은 측정 결과를 이용하면, 산화 조건의 조정이 가능하다는 것을 알 수 있다.
이들 열처리 전의 반도체 실리콘 웨이퍼(A, B, C, D, E)의 표층부를, X선 회절 측정의 In-plane 회절(도 2 참조)로 로킹 커브를 얻어 그 반치폭을 측정하였다. 이때의 반치폭과 표면 거칠기의 관계를 나타낸 것이 도 3이다.
도 3을 통해 확인할 수 있는 바와 같이, 표면 거칠기와 결정성에는 밀접한 상관성이 있으므로, 어느 쪽을 측정하더라도 산화 속도의 파라미터로서 이용할 수 있다는 것을 알 수 있다.
다음에, 이들 반도체 실리콘 웨이퍼(A, B, C, D, E)를, 보트에 재치하여 세로형 열처리 로에 투입하고, 드라이 산화 800℃로 두께 5nm까지 추가로 산화막을 형성하여 게이트 산화막을 형성하였다.
다음에, 이들 반도체 실리콘 웨이퍼(A, B, C, D, E)를 CVD로에 투입하고, 인을 도핑하면서 게이트 산화막 상에 폴리실리콘층을 성장시켰다. 성장한 폴리실리콘층 두께는 약 300nm, 저항값은 시트 저항으로 하여 약 25Ω/sq였다.
이어서, 이들 반도체 실리콘 웨이퍼(A, B, C, D, E)에, 포토리소그래피 기술을 이용한 패터닝과 에칭에 의해 폴리실리콘층을 제거하고, 폴리실리콘층을 전극으로 한 MOS커패시터를 반도체 실리콘 웨이퍼면 내에 100개 제작하였다. 한편, 포토리소그래피 후의 폴리실리콘 에칭은, 불화질산에 의한 웨트 에칭으로 행했다. 마지막으로, 반도체 실리콘 웨이퍼 뒷면에 형성되어 있는 실리콘 산화막을 제거하기 위하여, 반도체 실리콘 웨이퍼 주 표면에 레지스트를 도포하고, 희불산에 의한 웨트 에칭을 행하여 웨이퍼 뒷면의 실리콘 산화막을 제거하였다.
상기 처리를 행한 반도체 실리콘 웨이퍼(A, B, C, D, E)로, 일정 전류를 게이트 산화막이 파괴될 때까지 인가하는 정전류 TDDB법을 이용하여, 게이트 산화막에 전계 스트레스를 인가하였다. 인가한 전류 스트레스는 0.001A/cm2이었으며, 측정 온도는 측정 시간 단축도 있어 100℃로 하였다. 측정에는, 전자동식 프로버에 접속한 테스터를 이용하였다. 이때, 전극면적은 4mm2이었다. 측정 결과를 와이블 플롯(Weibull plot)으로서 도 4에 나타냈다.
도 4는 와이블 플롯이라 불리는 것으로, TDDB를 비롯한 반도체 디바이스의 고장 분포를 기술할 때에 자주 사용되며, 가로축은 산화막에 인가된 전하량 Qbd(C/cm2)를 지수로 표시한 것이고, 세로축은 lnln(1/(1-F(t)))으로 표기한 것이다. 여기서 F(t)는 누적 고장율이고, 덧붙여, 누적 고장율이 50%일 때의 와이블 값은 -0.37이 된다.
도 4를 통해 확인할 수 있는 바와 같이, Ra: 0.18nm 이상 및 반치폭이 0.00074°보다 큰 웨이퍼 A, B만 TDDB 특성의 열화(신뢰성 저하)가 보였다. 이 결과로부터, Ra: 0.17nm 및 반치폭: 0.00074° 이하의 실리콘 웨이퍼라면 TDDB 특성의 열화 정도는 작다는 것을 알 수 있다. 이는, 이와 같은 실리콘 웨이퍼라면, 산화 속도가 충분히 느려, 산화막 두께의 제어가 용이하므로, 정확한 막 두께로 형성할 수 있을 뿐 아니라, 웨이퍼면 내에서 산화 속도가 비교적 균일하므로, 산화막의 막 두께 균일성도 높기 때문으로 보인다.
한편, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는, 예시일 뿐으로, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용 효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (8)

  1. 실리콘 웨이퍼의 산화막 형성방법으로서, 미리, 실리콘 웨이퍼의 표면 거칠기와 실리콘 웨이퍼 표층부의 결정성을 모두, 또는, 실리콘 웨이퍼의 표면 거칠기 및 실리콘 웨이퍼 표층부의 결정성 중 어느 하나를 측정하고, 그 측정값으로부터 상기 실리콘 웨이퍼의 산화 조건을 조정하여, 그 조정된 산화 조건 하에서 상기 실리콘 웨이퍼에 산화막을 형성하며,
    상기 실리콘 웨이퍼의 표면 거칠기의 측정을 하는 경우에는, AFM에 의해 상기 실리콘 웨이퍼의 표면 거칠기의 Ra 값을 측정함으로써 행하고,
    상기 실리콘 웨이퍼 표층부의 결정성의 측정을 하는 경우에는, X선 회절 측정에 의해 얻어지는 로킹 커브의 반치폭을 측정함으로써 행하는 것을 특징으로 하는 실리콘 웨이퍼의 산화막 형성방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 측정한 표면 거칠기의 Ra 값이, 0.17nm 이하인지 아닌지에 따라 상기 실리콘 웨이퍼의 산화 조건을 조정하는 것을 특징으로 하는 실리콘 웨이퍼의 산화막 형성방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 측정한 로킹 커브의 반치폭이, 0.00074° 이하인지 아닌지에 따라 상기 실리콘 웨이퍼의 산화 조건을 조정하는 것을 특징으로 하는 실리콘 웨이퍼의 산화막 형성방법.
  6. 제 1항, 제 3항 및 제 5항 중 어느 한 항에 있어서,
    상기 형성하는 산화막의 두께를, 5nm 이하의 두께로 하는 것을 특징으로 하는 실리콘 웨이퍼의 산화막 형성방법.
  7. 삭제
  8. 삭제
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