KR101553658B1 - Noise reduction circuit for clock delivery apparatus - Google Patents

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Abstract

본 발명은, 클럭신호 발생기에서 생성되는 클럭신호를 구동제어 시스템에 전달할 때 간단한 구조의 글리치 제거회로를 이용하여 글리치를 제거하는 기술에 관한 것이다.
이러한 본 발명은, 목적한 주파수의 클럭신호를 생성하여 출력하는 클럭신호 발생기; 지연처리한 인에이블신호를 이용하여, 상기 클럭신호 발생기에서 출력되는 클럭신호 중 시작 구간에 포함된 글리치를 제거하여 전달하는 클럭신호 전달부; 및 상기 클럭 전달부를 통해 전달되는 클럭신호를 이용하여 해당 회로를 구동시키거나 제어하는 구동제어 시스템;을 포함한다. The present invention relates to a technique for removing a glitch using a simple structure glitch elimination circuit when transmitting a clock signal generated by a clock signal generator to a drive control system.
The present invention relates to a clock signal generator for generating and outputting a clock signal of a desired frequency; A clock signal transfer unit for removing glitches included in a start period of a clock signal output from the clock signal generator using a delayed enable signal and transmitting the removed glitch; And a drive control system that drives or controls the corresponding circuit using a clock signal transmitted through the clock transfer unit.

Description

클럭신호 전달장치의 잡음 저감회로{NOISE REDUCTION CIRCUIT FOR CLOCK DELIVERY APPARATUS }Technical Field [0001] The present invention relates to a noise reduction circuit for a clock signal transmission device,

본 발명은 클럭신호 발생기에서 생성되는 클럭신호를 전달하는 기술에 관한 것으로, 특히 클럭신호 발생기에서 생성되는 클럭신호를 구동제어 시스템에 전달할 때 글리치와 같은 잡음신호 성분을 제거하여 전달할 수 있도록 한 클럭신호 전달장치의 잡음 저감회로에 관한 것이다.
In particular, the present invention relates to a technique for transmitting a clock signal generated by a clock signal generator to a drive control system, and more particularly, to a clock signal generator for removing a noise signal component such as glitch, To a noise reduction circuit of a transmission device.

도 1은 종래 기술에 의한 클럭신호 전달장치의 블록도로서 이에 도시한 바와 같이, 클럭신호 발생기(110), 클럭신호 전달부(120) 및 구동제어 시스템(130)을 포함한다.FIG. 1 is a block diagram of a conventional clock signal transferring apparatus, which includes a clock signal generator 110, a clock signal transferring unit 120, and a drive control system 130, as shown in FIG.

클럭신호 발생기(110)는 구동제어 시스템(130)에서 요구하는 주파수의 클럭신호를 생성하여 출력한다. 상기 클럭신호 발생기(110)는 집적회로(IC: Integrated Circuit) 칩에 포함될 수 있다. 클럭신호 발생기(110)는 클럭신호를 생성하기 위한 트랜지스터를 포함하는데, 클럭신호가 상승(Rising) 하거나 하강(Falling) 할 때 상기 트랜지스터의 급격한 전류이동이나 부족한 위상마진에 의해 도 2의 첫 번째 주기(T1)에서와 같은 글리치가 발생될 수 있다.The clock signal generator 110 generates and outputs a clock signal having a frequency required by the drive control system 130. The clock signal generator 110 may be included in an integrated circuit (IC) chip. The clock signal generator 110 includes a transistor for generating a clock signal. When the clock signal rises or falls, a rapid current movement of the transistor or a short phase margin causes the first period Gt; T1 < / RTI >

클럭신호 전달부(120)는 상기 클럭신호 발생기(110)에서 생성되는 클럭신호를 구동제어 시스템(130)에 전달하는 역할을 수행한다. 상기 클럭신호 전달부(120)는 단순히 고속 증폭기(Amplifier) 또는 팬 아웃(Fan-Out)을 고려한 다단 반전기(Inverter String)를 포함하는 버퍼를 구비한다. 그러므로, 상기와 같은 클럭신호 전달부(120)는 상기 클럭신호 발생기(110)에서 생성되는 클럭신호에 포함된 글리치와 같은 불안정한 요소를 제거하는데 한계가 있다. The clock signal transfer unit 120 transfers the clock signal generated by the clock signal generator 110 to the drive control system 130. The clock signal transfer unit 120 includes a buffer including a high-speed amplifier or fan string. Therefore, the clock signal transfer unit 120 has a limitation in removing an unstable element such as a glitch included in a clock signal generated by the clock signal generator 110. Therefore,

구동제어 시스템(130)은 상기 클럭신호 전달부(120)를 통해 전달되는 클럭신호를 이용하여 해당 회로를 구동시키거나 제어하는 역할을 수행한다. 상기 구동제어 시스템(130)은 클럭신호를 필요로 하는 각종 구동 회로 및 장치, 각종 제어 회로 및 장치를 포함한다. The driving control system 130 drives or controls a corresponding circuit using a clock signal transmitted through the clock signal transfer unit 120. [ The drive control system 130 includes various drive circuits and devices, various control circuits, and devices that require a clock signal.

이와 같이 종래 기술에 의한 클럭신호 전달장치에 있어서는 클럭신호 발생기에서 발생되는 클럭신호에 포함된 글리치나 불안정한 요소들을 제거하지 못하고 그대로 구동제어 시스템에 전달하므로 구동제어 시스템의 오동작을 일으키는 원인이 되었다. As described above, in the conventional clock signal transmitting apparatus, the glitch or unstable elements included in the clock signal generated by the clock signal generator can not be removed, and it is transmitted to the drive control system as it is, which causes malfunction of the drive control system.

근래 들어, 아날로그 소자와 디지털 소자가 혼성된 다양한 용도의 집적회로 칩(IC Chip)이 생산되고 있는 실정에 있다. 이와 같은 IC 칩의 내부에서 생성된 클럭신호는 대부분 인접된 디지털 소자에 입력되고, 만약 IC 칩 내부에 중앙처리장치/MPU(Micro Processor Unit)등이 내장된 경우 이들이 클럭신호와 동기화 되어 동작하므로 클럭신호에 포함된 글리치나 불안정한 요소들에 의해 심각한 문제가 발생될 수 있다.In recent years, various integrated circuit chips (IC chips) in which analog devices and digital devices are mixed have been produced. Most of the clock signals generated in the IC chip are input to adjacent digital devices. If a central processing unit / MPU (Micro Processor Unit) is built in the IC chip, they operate in synchronization with the clock signal, Serious problems can be caused by glitches or unstable factors in the signal.

물론, 클럭신호 전달부에 수십 pF 이상의 용량이 큰 커패시터를 구비하여, 클럭신호 발생기에서 출력되는 미세한 리플(ripple) 정도의 글리치를 제거할 수 있지만, 이와 같은 경우 커패시터에 의해 클럭신호 전달부에 비교적 넓은 레이아웃을 할애하여야 하고, 수동소자인 커패시터 자체의 잡음 및 오차가 매우 커서 수율 및 생산 비용 등을 고려할 때 수용하는데 어려움이 있다.
Of course, a capacitor having a capacitance of several tens pF or more is provided in the clock signal transfer unit to remove glitches on the order of ripple that is output from the clock signal generator. In this case, It is difficult to accommodate a wide layout in consideration of the yield and the production cost because the noise and the error of the passive capacitor itself are very large.

본 발명이 해결하고자 하는 과제는 클럭신호 발생기에서 출력되는 클럭신호를 구동제어 시스템에 전달할 때 간단한 구조의 글리치 제거회로를 이용하여 클럭신호에 포함된 글리치를 제거하는데 있다.
A problem to be solved by the present invention is to eliminate a glitch included in a clock signal by using a simple structure glitch removing circuit when a clock signal outputted from a clock signal generator is transmitted to a drive control system.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 클럭신호 전달장치의 잡음 저감회로는, 목적한 주파수의 클럭신호를 생성하여 출력하는 클럭신호 발생기; 지연처리한 인에이블신호를 이용하여, 상기 클럭신호 발생기에서 출력되는 클럭신호 중 시작 구간에 포함된 글리치를 제거하여 전달하는 클럭신호 전달부; 및 상기 클럭 전달부를 통해 전달되는 클럭신호를 이용하여 해당 회로를 구동시키거나 제어하는 구동제어 시스템;을 포함한다.
According to an aspect of the present invention, there is provided a noise reduction circuit for a clock signal transmission apparatus, comprising: a clock signal generator for generating and outputting a clock signal of a desired frequency; A clock signal transfer unit for removing glitches included in a start period of a clock signal output from the clock signal generator using a delayed enable signal and transmitting the removed glitch; And a drive control system that drives or controls the corresponding circuit using a clock signal transmitted through the clock transfer unit.

본 발명은 클럭신호 발생기에서 출력되는 클럭신호를 구동제어 시스템에 전달할 때 간단한 구조의 글리치 제거회로를 이용하여 클럭신호의 초기 구간에 포함된 글리치를 제거하여 전달함으로써, 구동제어 시스템의 안정된 구동 및 제어 동작이 보장되는 효과가 있다.
In the present invention, when a clock signal output from a clock signal generator is transmitted to a drive control system, glitches included in an initial section of a clock signal are removed by using a glitch elimination circuit having a simple structure, The operation is ensured.

도 1은 종래 기술에 의한 클럭신호 전달장치의 블록도이다.
도 2는 종래 기술에 의해 글리치가 포함된 클럭신호의 예시도이다.
도 3은 본 발명에 따른 클럭신호 전달장치의 잡음 저감회로에 대한 블록도이다.
도 4의 (a)-(d)는 도 3 각부의 파형도이다.
도 5는 본 발명에 따른 글리치 제거회로에 의해 글리치가 제거된 것을 나타낸 클럭신호의 파형도이다.
도 6은 도 3에서 네거티브 D형 플립플롭의 상세 회로도이다.
도 7은 네거티브 D형 플립플롭 각부의 파형도이다.
도 8은 본 발명에 따른 클럭신호 전달장치의 잡음 저감회로에 대한 모의 실험결과도이다. 1 is a block diagram of a prior art clock signal delivery device.
2 is an illustration of a clock signal including glitches according to the prior art.
3 is a block diagram of a noise reduction circuit of a clock signal delivery apparatus according to the present invention.
4 (a) - (d) are waveform diagrams of the respective parts of FIG.
5 is a waveform diagram of a clock signal showing that the glitch is removed by the glitch removing circuit according to the present invention.
Fig. 6 is a detailed circuit diagram of the negative D flip-flop in Fig. 3;
7 is a waveform diagram of a negative D flip-flop.
8 is a simulation result of a noise reduction circuit of a clock signal transmitting apparatus according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 클럭신호 전달장치의 잡음 저감회로에 대한 블록도로서 이에 도시한 바와 같이, 클럭신호 발생기(310), 클럭신호 전달부(320) 및 구동제어 시스템(330)을 포함한다. 여기서, 미설명부호 "300"은 클럭신호 전달장치이다. FIG. 3 is a block diagram of a noise reduction circuit of a clock signal delivery apparatus according to the present invention. As shown in FIG. 3, the system includes a clock signal generator 310, a clock signal delivery unit 320, and a drive control system 330 . Here, the reference numeral 300 is a clock signal delivery device.

클럭신호 발생기(310)는 목적한 주파수 즉, 구동제어 시스템(330)에서 요구하는 주파수의 클럭신호를 생성하여 출력한다. 상기 클럭신호 발생기(310)는 집적회로(IC) 칩에 포함될 수 있다. 클럭신호 발생기(310)는 클럭신호를 생성하기 위한 트랜지스터를 포함하는데, 클럭신호가 상승(Rising) 하거나 하강(Falling) 할 때 상기 트랜지스터의 급격한 전류이동이나 부족한 위상마진에 의해 도 2의 첫 번째 주기(T1)에서와 같은 글리치 현상이 발생될 수 있다. 특히, 클럭신호 발생기(310)가 온되어 동작을 시작할 때 주파수, 위상, 진폭 등이 안정화되어 있지 않아 잡음이나 글리치 현상을 유발할 수 있다.The clock signal generator 310 generates and outputs a clock signal having a desired frequency, that is, a frequency required by the drive control system 330. The clock signal generator 310 may be included in an integrated circuit (IC) chip. The clock signal generator 310 includes a transistor for generating a clock signal. When the clock signal rises or falls, the clock signal generator 310 generates a first period A glitch phenomenon such as that at T1 may occur. Particularly, when the clock signal generator 310 is turned on and starts operating, frequency, phase, amplitude, etc. are not stabilized and noise or glitch phenomenon can be caused.

클럭신호 전달부(320)는 상기 클럭신호 발생기(310)에서 생성되는 클럭신호를 구동제어 시스템(330)에 전달하는 역할을 수행하는데, 이때 상기 클럭신호에 포함되어 있는 도 2의 첫 번째 주기(T1)에서와 같은 글리치를 제거하여 순수한 클럭신호만을 상기 구동제어 시스템(330)에 전달한다. 이를 위해 상기 클럭신호 전달부(320)는 글리치 제거회로(321) 및 버퍼(322)를 포함한다.The clock signal transfer unit 320 transfers the clock signal generated by the clock signal generator 310 to the drive control system 330. At this time, T1 to transmit only the pure clock signal to the drive control system 330. [ To this end, the clock signal transfer unit 320 includes a glitch elimination circuit 321 and a buffer 322.

글리치 제거회로(321)는 제1 내지 3 인버터(I1-I3), 네거티브 D형 플립플롭(321A) 및 낸드게이트(ND)를 포함한다.The glitch removing circuit 321 includes first to third inverters I1 to I3, a negative D-type flip-flop 321A, and a NAND gate ND.

직렬접속된 제1 및 제2 인버터(I1,I2)는 상기 클럭신호 발생기(310)에서 생성되는 도 4의 (b)와 같은 클럭신호(CLK)를 버퍼링하여 네거티브 D형 플립플롭(321A)의 클럭신호입력단자(CLOCK) 및 낸드게이트(ND)의 타측입력단자에 전달하는 버퍼 역할을 수행한다. The first and second inverters I1 and I2 connected in series buffer the clock signal CLK shown in FIG. 4B generated by the clock signal generator 310 to generate a negative D flip-flop 321A To the clock signal input terminal CLOCK and the other input terminal of the NAND gate ND.

네거티브 D형 플립플롭(321A)은 데이터입력단자(D)와 리세트단자(RSTB)에 도 4의 (a)와 같은 인에이블신호(EN)를 입력하고, 클럭신호입력단자(CLOCK)에 상기 도 4의 (b)와 같은 클럭신호(CLK)를 입력하여 출력단자(Q)에 도 4의 (c)와 같은 신호를 출력한다. The negative D flip-flop 321A inputs the enable signal EN as shown in FIG. 4A to the data input terminal D and the reset terminal RSTB and outputs the enable signal EN to the clock signal input terminal CLOCK The clock signal CLK shown in FIG. 4 (b) is input and a signal as shown in FIG. 4 (c) is outputted to the output terminal Q.

여기서, 상기 네거티브 D형 플립플롭(321A)의 출력단자(Q)에 출력되는 신호를 상기 인에이블신호(EN)와 비교해 보면, 상기 인에이블신호(EN)가 "로우"에서 "하이"로 천이되는 것에 동기하여 출력단자(Q)에 "하이"가 출력되기 시작하는 것이 아니라, 첫 번째 주기의 클럭신호의 하강에지에 이를 때 비로서 상기 출력단자(Q)에 "하이"가 출력되기 시작하는 것을 알 수 있다. 결국, 상기 네거티브 D형 플립플롭(321A)의 출력단자(Q)에 출력되는 신호는 상기 인에이블신호(EN)의 "하이" 액티브 구간이 상기 클럭신호(CLK)의 첫 번째 주기의 정극성 부분만큼 지연된 형태를 갖는다. Here, when a signal output to the output terminal Q of the negative D flip-flop 321A is compared with the enable signal EN, the enable signal EN changes from "low" to "high" Quot; High "is not outputted to the output terminal Q in synchronism with the falling edge of the clock signal of the first period, . As a result, a signal output to the output terminal Q of the negative D flip-flop 321A is a signal whose active period of the enable signal EN is a positive portion of the first period of the clock signal CLK As shown in FIG.

낸드게이트(ND)는 상기 네거티브 D형 플립플롭(321A)의 출력단자(Q)에 출력되는 도 4의 (c)와 같은 신호와 상기 제1 및 제2 인버터(I1,I2)를 통해 전달되는 도 4의 (b)와 같은 클럭신호(CLK)를 낸드연산하여 출력한다. The NAND gate ND is connected to a signal as shown in FIG. 4C outputted to the output terminal Q of the negative D-type flip-flop 321A and a signal as shown in FIG. 4C through the first and second inverters I1 and I2 And performs NAND operation on the clock signal CLK as shown in FIG. 4 (b).

제3인버터(I3)는 상기 낸드게이트(ND)에서 출력되는 클럭신호를 반전처리하여 출력단자(OUTPUT)에 도 4의 (d)와 같은 클럭신호를 출력한다. The third inverter I3 inverts the clock signal output from the NAND gate ND and outputs the clock signal as shown in FIG. 4 (d) to the output terminal OUTPUT.

결국, 상기 글리치 제거회로(321)는 도 4의 (b)와 같은 클럭신호(CLK)를 전달받아 도 4의 (d)와 같이 첫 번째 주기만큼 지연된 형태의 클럭신호를 출력하는 것을 알 수 있다. 즉, 글리치 제거회로(321)는 상기 클럭신호 발생기(310)에서 출력되는 도 4의 (b)와 같은 클럭신호(CLK) 중에서 글리치가 포함되는 첫 번째 주기의 클럭신호가 제거된 형태로 출력하는 것을 알 수 있다. As a result, the glitch cancel circuit 321 receives the clock signal CLK shown in FIG. 4B and outputs a clock signal delayed by the first period as shown in FIG. 4 (d) . That is, the glitch elimination circuit 321 outputs the clock signal CLK of FIG. 4 (b) output from the clock signal generator 310 in a form in which the clock signal of the first period including the glitch is removed .

이후, 상기 인에이블신호(EN)가 "로우"로 되어 상기 클럭신호 발생기(310) 및 상기 글리치 제거회로(321)가 오프 상태로 되면, 상기 네거티브 D형 플립플롭(321A)의 출력단자(Q)에 출력되는 신호는 전원전압(GND 또는 VSS)의 레벨로 수렴하게 된다.Thereafter, when the enable signal EN becomes "low" and the clock signal generator 310 and the glitch cancel circuit 321 are turned off, the output terminal Q of the negative D flip-flop 321A Is converged to the level of the power supply voltage (GND or VSS).

따라서, 글리치 제거회로(321)에 도 2와 같이 글리치가 포함된 클럭신호(CLK)가 입력되는 경우, 상기와 같이 상기 클럭신호(CLK)의 첫 번째 주기(T1)를 제거하여 출력하므로, 이에 의해 첫 번째 주기(T1)에 존재하는 글리치나 다양한 잡음성분이 제거되고, 도 5와 같이 두 번째 주기부터의 순수한 클럭신호가 출력된다. 도 6은 상기 네거티브 D형 플립플롭(321A)의 구현예를 보인 상세 회로도로서 이에 도시한 바와 같이, 제1 내지 제4 전송게이트(TR61-TR64), 제1,2 낸드게이트(ND61,ND62) 및 제1,2 인버터(I61,I62)를 포함한다.Therefore, when the clock signal CLK including the glitch is input to the glitch elimination circuit 321 as shown in FIG. 2, the first period T1 of the clock signal CLK is removed and output, The glitch and various noise components existing in the first period T1 are removed and a pure clock signal from the second period is output as shown in FIG. 6 is a detailed circuit diagram showing an embodiment of the negative D flip-flop 321A. As shown in FIG. 6, the first through fourth transfer gates TR61 through TR64, the first and second NAND gates ND61 and ND62, And first and second inverters I61 and I62.

도 6을 참조하면, 데이터입력단자(D)가 제1전송게이트(TR61)를 통해 제1 낸드게이트(ND61)의 타측 입력단자에 연결된다. 상기 제1 낸드게이트(ND61)의 일측 입력단자는 리세트단자(RSTB)에 연결되고, 출력단자는 제2전송게이트(TR62) 및 제1 인버터(I61)를 연속적으로 통해 출력단자(Q)에 연결된다. 제2 낸드게이트(ND62)의 일측 입력단자는 상기 제1 인버터(I61)의 출력단자에 연결되고, 타측 입력단자는 리세트단자(RSTB)에 연결되고, 출력단자는 제3 전송게이트(TR63)를 통해 노드(N)에 연결된다. 상기 노드(N)는 상기 제2 전송게이트(TR62)의 출력단자 및 제3 전송게이트(TR63)의 출력단자에 공통으로 연결된 노드로서 이는 제2 인버터(I62) 및 제4 전송게이트(TR64)를 연속적으로 통해 상기 제1 낸드게이트(N61)의 타측 입력단자에 연결된다.Referring to FIG. 6, the data input terminal D is connected to the other input terminal of the first NAND gate ND61 through the first transmission gate TR61. One input terminal of the first NAND gate ND61 is connected to the reset terminal RSTB and the output terminal is connected to the output terminal Q through the second transfer gate TR62 and the first inverter I61 successively do. One input terminal of the second NAND gate ND62 is connected to the output terminal of the first inverter I61, the other input terminal thereof is connected to the reset terminal RSTB, and the output terminal thereof is connected to the third transfer gate TR63 Lt; RTI ID = 0.0 > N. The node N is a node connected in common to the output terminal of the second transfer gate TR62 and the output terminal of the third transfer gate TR63, which is connected to the second inverter I62 and the fourth transfer gate TR64 And is continuously connected to the other input terminal of the first NAND gate N61.

상기 도 6의 네거티브 D형 플립플롭(321A)에서, 데이터입력단자(D)와 리세트단자(RSTB)에 도 7의 (a)와 같은 "하이" 로직을 갖는 인에이블신호(EN)가 공급되고, 상기 제1,3 전송게이트(TR61,TR63)의 제어단자 및 제2,4 전송게이트(TR62,TR64)의 반전제어단자에 도 7의 (b)와 같은 클럭신호(CLK)가 공급되어 신호의 전송동작을 제어하고, 상기 제1,3 전송게이트(TR61,TR63)의 반전제어단자 및 제2,4 전송게이트(TR62,TR64)의 제어단자에 도 7의 (c)와 같은 반전클럭신호(CLKB)가 공급되어 신호의 전송동작을 제어한다.In the negative D flip-flop 321A of FIG. 6, the enable signal EN having the logic "high" as shown in FIG. 7A is supplied to the data input terminal D and the reset terminal RSTB And the clock signal CLK shown in FIG. 7 (b) is supplied to the control terminals of the first and third transfer gates TR61 and TR63 and the inverted control terminals of the second and fourth transfer gates TR62 and TR64 7 (c) is applied to the inverting control terminals of the first and third transfer gates TR61 and TR63 and the control terminals of the second and fourth transfer gates TR62 and TR64, A signal (CLKB) is supplied to control the transmission operation of the signal.

이에 따라, 네거티브 D형 플립플롭(321A)은 도 7의 (a)와 같은 인에이블신호(EN)를 입력하여, 도 7의 (b),(d)와 같이 첫 번째 클럭신호(CLK)의 하강에지부터 "하이" 로직을 갖는 지연된(가공된) 형태의 엔이이블신호를 출력할 수 있게 된다. Accordingly, the negative D-type flip-flop 321A receives the enable signal EN as shown in FIG. 7A, and outputs the first clock signal CLK as shown in FIGS. 7B and 7D. It is possible to output a delayed (processed) form of the enable signal having "high" logic from the falling edge.

버퍼(322)는 상기 글리치 제거회로(321)을 통해 전달되는 글리치가 제거된 순수한 클럭신호의 레벨을 적절한 수준으로 증폭하기 위하여 고속으로 동작하는 증폭기(Amplifier) 또는 팬 아웃(Fan-Out)을 고려한 다단 반전기(Inverter String)를 포함할 수 있다.The buffer 322 may include an amplifier or a fan-out which operates at a high speed to amplify the level of the glitch-removed pure clock signal transmitted through the glitch removing circuit 321 to an appropriate level, And may include a multi-stage inverter string.

상기 설명에서는 클럭신호(CLK)의 첫 번째 주기가 지연된 형태로 출력하는 것을 예로 하여 설명하였으나, 본 발명이 이에 한정되는 것이 아니라 더 넓은 주기만큼 지연된 형태로 출력할 수 있고, 클럭신호가 끝나는 부분에도 동일한 원리를 적용하여 지연된 형태로 출력할 수 있다. In the above description, the first period of the clock signal CLK is output in a delayed manner. However, the present invention is not limited to this, but it is possible to output the delayed signal in a longer period, The same principle can be applied to output in a delayed form.

상기 설명에서는 상기 클럭신호 발생기(310)의 후단에 바로 글리치 제거회로(321가 연결되는 것을 예로 하여 설명하였으나, 다른 실시예로써 상기 글리치 제거회로(321)를 상기 버퍼(322)의 후단에 연결할 수도 있다.In the above description, the glitch removing circuit 321 is directly connected to the rear end of the clock signal generator 310. Alternatively, the glitch removing circuit 321 may be connected to the rear end of the buffer 322 have.

구동제어 시스템(330)은 상기 클럭 전달부(320)를 통해 전달되는 클럭신호를 이용하여 해당 회로를 구동시키거나 제어하는 역할을 수행한다. 상기 구동제어 시스템(330)은 클럭을 필요로 하는 각종 구동 장치, 제어 장치 및 IC 칩을 포함할 수 있다. The drive control system 330 drives or controls a corresponding circuit using a clock signal transmitted through the clock transfer unit 320. [ The drive control system 330 may include various driving devices, controllers, and IC chips that require a clock.

도 8은 본 발명에 따른 클럭신호 전달장치의 잡음 저감회로에 대한 모의 실험결과를 나타낸 파형도로서, 상기 설명에서와 같이 글리치나 다른 잡음 성분 등이 포함되는 클럭신호의 첫 번째 주기가 제거된 형태로 나타나는 것을 확인할 수 있다.
8 is a waveform diagram showing simulation results of a noise reduction circuit of a clock signal delivery apparatus according to the present invention. As shown in the above description, a clock signal including glitches and other noise components, As shown in Fig.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. These embodiments are also within the scope of the present invention.

300 : 클럭신호 전달장치 310 : 클럭신호 발생기
320 : 클럭신호 전달부 321 : 글리치 제거회로
321A : 네거티브 D형 플립플롭 322 : 버퍼
330 : 구동제어 시스템300: clock signal transmitter 310: clock signal generator
320: clock signal transfer unit 321: glitch removal circuit
321A: Negative D flip-flop 322: Buffer
330: drive control system

Claims (7)

클럭신호를 생성하여 출력하는 클럭신호 발생기 및 상기 클럭신호 발생기에서 출력되는 클럭신호를 구동제어 시스템에 전달하는 클럭신호 전달부를 포함하는 클럭신호 전달장치의 잡음 저감회로에 있어서,
상기 클럭신호 전달부는
인에이블신호를 지연된 형태로 변경하고, 상기 지연된 형태의 인에이블신호를 이용하여 상기 클럭신호의 첫 번째 주기를 제거하는 글리치 제거회로; 및
상기 글리치 제거회로에서 출력되는 클럭신호를 증폭하여 출력하는 버퍼;를 포함하고, 상기 글리치 제거회로는
상기 클럭신호의 첫 번째 주기의 정극성 구간만큼 상기 인에이블신호를 지연시켜 출력하는 네거티브 D형 플립플롭; 및
상기 네거티브 D형 플립플롭의 출력신호와 상기 클럭신호를 낸드연산하는 낸드게이트;를 포함하되,
상기 네거티브 D형 플립플롭은
상기 인에이블신호를 전송하는 제1전송게이트;
일측 단자로 입력되는 리세트신호와 상기 제1전송게이트에서 전송되어 타측단자로 입력되는 인에이블신호를 낸드연산하는 제1낸드게이트;
상기 제1낸드게이트에서 출력되는 신호를 전송하는 제2전송게이트;
상기 제2전송게이트에서 출력되는 신호를 반전시켜 출력하는 제1인버터;
상기 제1인버터의 출력신호와 상기 리세트신호를 낸드연산하는 제2낸드게이트;
상기 제2낸드게이트에서 출력되는 신호를 전송하는 제3전송게이트;
상기 제2 전송게이트 및 제3전송게이트에서 출력되는 신호를 각각 반전시켜 출력하는 제2인버터; 및
상기 제2인버터에서 출력되는 신호를 상기 제1낸드게이트의 타측단자에 전송하는 제4전송게이트를 포함하는 것을 특징으로 하는 클럭신호 전달장치의 잡음 저감회로.
1. A noise reduction circuit for a clock signal delivery apparatus, comprising: a clock signal generator for generating and outputting a clock signal; and a clock signal delivery unit for delivering a clock signal output from the clock signal generator to a drive control system,
The clock signal transfer unit
A glitch cancel circuit for changing an enable signal to a delayed form and removing a first period of the clock signal using the delayed enable signal; And
And a buffer for amplifying and outputting a clock signal output from the glitch elimination circuit, wherein the glitch elimination circuit
A negative D flip-flop for delaying the enable signal by a positive polarity interval of the first period of the clock signal and outputting the delayed enable signal; And
And a NAND gate for NANDing the output signal of the negative D flip-flop and the clock signal,
The negative D-type flip-
A first transfer gate for transferring the enable signal;
A first NAND gate for performing a NAND operation on a reset signal input to one terminal and an enable signal transmitted from the first transfer gate and input to the other terminal;
A second transfer gate for transferring a signal output from the first NAND gate;
A first inverter for inverting and outputting a signal output from the second transfer gate;
A second NAND gate for NANDing the output signal of the first inverter and the reset signal;
A third transfer gate for transferring a signal output from the second NAND gate;
A second inverter for inverting and outputting signals output from the second transfer gate and the third transfer gate, respectively; And
And a fourth transfer gate for transferring a signal output from the second inverter to the other terminal of the first NAND gate.
제1항에 있어서, 상기 지연된 형태의 인에이블신호는 상기 클럭신호의 첫 번째 주기의 정극성 구간만큼 지연된 인에이블신호인 것을 특징으로 하는 클럭신호 전달장치의 잡음 저감회로.
The circuit of claim 1, wherein the delayed enable signal is an enable signal delayed by a positive polarity interval of a first period of the clock signal.
제1항에 있어서, 상기 클럭신호의 첫 번째 주기는 글리치를 포함하는 것을 특징으로 하는 클럭신호 전달장치의 잡음 저감회로.
2. The circuit of claim 1, wherein the first period of the clock signal comprises glitches.
삭제delete 제1항에 있어서, 상기 글리치 제거회로는
상기 클럭신호 발생기에서 출력되는 클럭신호를 버퍼링하여 상기 네거티브 D형 플립플롭에 출력하기 위해 서로 직렬접속된 제1 인버터 및 제2 인버터; 및
상기 낸드게이트에서 출력되는 클럭신호를 반전시켜 상기 버퍼에 출력하는 제3 인버터;를 더 포함하는 것을 특징으로 하는 클럭신호 전달장치의 잡음 저감회로.
2. The apparatus of claim 1, wherein the glitch removal circuit
A first inverter and a second inverter serially connected to each other for buffering the clock signal output from the clock signal generator and outputting the clock signal to the negative D flip-flop; And
And a third inverter for inverting the clock signal output from the NAND gate and outputting the inverted clock signal to the buffer.
삭제delete 제1 항에 있어서, 상기 제1 내지 제4 전송게이트는 상기 클럭신호나 반전 클럭신호에 따라 신호의 전송 동작이 제어되는 것을 특징으로 하는 클럭신호 전달장치의 잡음 저감회로. The noise reduction circuit of claim 1, wherein the first to fourth transmission gates are controlled to transmit signals according to the clock signal or the inverted clock signal.
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