KR101548888B1 - 잡음 소거 기능을 갖는 전력 공급 발생기 - Google Patents

잡음 소거 기능을 갖는 전력 공급 발생기 Download PDF

Info

Publication number
KR101548888B1
KR101548888B1 KR1020147001675A KR20147001675A KR101548888B1 KR 101548888 B1 KR101548888 B1 KR 101548888B1 KR 1020147001675 A KR1020147001675 A KR 1020147001675A KR 20147001675 A KR20147001675 A KR 20147001675A KR 101548888 B1 KR101548888 B1 KR 101548888B1
Authority
KR
South Korea
Prior art keywords
signal
noise
circuit
switcher
version
Prior art date
Application number
KR1020147001675A
Other languages
English (en)
Other versions
KR20140027496A (ko
Inventor
량 다이
렌나르트 칼-악셀 마테
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20140027496A publication Critical patent/KR20140027496A/ko
Application granted granted Critical
Publication of KR101548888B1 publication Critical patent/KR101548888B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H04B15/005—Reducing noise, e.g. humm, from the supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B1/0475—Circuits with means for limiting noise, interference or distortion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B1/0483—Transmitters with multiple parallel paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)
  • Transmitters (AREA)

Abstract

잡음 소거/감쇠를 수행하기 위한 기술들이 설명된다. 일 설계에서, 일 장치는, 스위처, 커플링 회로, 엔벨로프 증폭기, 및 피드백 회로를 포함하는 전력 공급 발생기를 포함할 수도 있다. 스위처는 직류 (DC) 및 저 주파수 성분들을 생성하고, 엔벨로프 증폭기는 부하, 예컨대 전력 증폭기에 대한 공급 전압의 고 주파수 성분들을 생성한다. 스위처는 제 1 공급 전압을 수신하여 스위처 전압을 가지는 스위처 출력 신호를 제공한다. 커플링 회로는 스위처 출력 신호를 수신하여 제 1 버전의 스위처 잡음을 포함하는 제 1 출력 신호를 제공한다. 피드백 회로는 스위처 출력 신호를 수신하여 피드백 신호를 제공한다. 엔벨로프 증폭기는 엔벨로프 신호 및 피드백 신호를 수신하여 부하에서 제 1 버전의 스위처 잡음을 감쇠시키는데 이용되는 제 2 버전의 스위처 잡음을 갖는 제 2 출력 신호를 제공한다.

Description

잡음 소거 기능을 갖는 전력 공급 발생기{POWER SUPPLY GENERATOR WITH NOISE CANCELLATION}
35 U.S.C.§119 하에서 우선권 주장
본 특허 출원은 "NOISE CANCELLATION CIRCUIT FOR A COMBINED LINEAR AND SWITCHED POWER SUPPLY"의 명칭으로 2011년 6월 23일자로 출원된 가출원 제 61/500,583 호에 대해 우선권 주장하며, 이 가출원은 본 발명의 양수인에게 양도되고, 본 명세서에서 참조로서 명확히 통합된다.
분야
본 개시물은 일반적으로 전자 장치에 관한 것이며, 더욱 구체적으로는 전력 공급 발생기 및 다른 회로들에서 잡음을 감소시키기 위한 기술들에 관한 것이다.
통신 시스템에서, 송신기는 데이터를 처리 (예컨대, 인코딩 및 변조) 하여 출력 샘플들을 생성할 수도 있다. 송신기는 출력 샘플들을 추가로 컨디셔닝 (예컨대, 아날로그로 컨버팅, 필터링, 주파수 업컨버팅, 및 증폭) 하여 출력 무선 주파수 (RF) 신호를 생성할 수도 있다. 그 후에, 송신기는 출력 RF 신호를 통신 채널을 통해 수신기로 송신할 수도 있다. 수신기는 송신된 RF 신호를 수신하고, 수신된 RF 신호에 상보적 프로세싱을 수행하여 송신된 데이터를 복원할 수도 있다.
송신기는 통상적으로 출력 RF 신호에 대하여 요구되는 송신 전력을 제공하기 위한 전력 증폭기 (PA) 를 포함한다. 전력 증폭기는 필요할 때마다 고 송신 전력을 제공할 수 있어야 하고, 전력 소비를 감소시키기 위해 고 전력 부가 효율 (PAE) 을 가져야 한다. 전력 공급 발생기는 전력 증폭기를 위한 공급 전압을 생성할 수도 있다. 전력 공급 발생기는 저 배터리 전압으로도 가능한 한 적은 잡음을 갖는 공급 전압을 효율적으로 생성하여야 한다.
잡음 소거/감쇠를 수행하기 위한 기술들이 본 명세서에 설명된다. 그 기술들은 예컨대 더 적은 잡음을 갖는 공급 전압을 효율적으로 생성하기 위한 다양한 애플리케이션들을 위해 이용될 수도 있다.
일 설계에서, 일 장치는, 스위처, 커플링 회로, 엔벨로프 증폭기, 및 피드백 회로를 포함하는 전력 공급 발생기를 포함할 수도 있다. 스위처는 부하 (예컨대, 전력 증폭기) 에 대한 공급 전압의 직류 (DC) 및 저 주파수 성분들을 효율적으로 생성할 수도 있다. 엔벨로프 증폭기는 부하에 대한 공급 전압의 고 주파수 성분들을 생성할 수도 있고, 필요한 경우에만 인에이블될 수도 있다. 스위처는 제 1 공급 전압 (예컨대, 배터리 전압) 을 수신하여 스위처 잡음을 포함하는 스위처 출력 신호를 제공할 수도 있다. 커플링 회로 (예컨대, 인덕터) 는 스위처 출력 신호를 수신하여 제 1 출력 신호를 부하에 제공할 수도 있다. 제 1 출력 신호는 제 1 버전의 스위처 잡음을 포함할 수도 있다. 피드백 회로는 스위처 출력 신호를 수신하여 피드백 신호를 제공할 수도 있다. 엔벨로프 증폭기는 엔벨로프 신호 및 피드백 신호를 수신할 수도 있고, 제 2 출력 신호를 부하에 제공할 수도 있다. 제 2 출력 신호는 부하에서 제 1 버전의 스위처 잡음을 감쇠시키거나 소거하는데 이용되는 제 2 버전의 스위처 잡음을 포함할 수도 있다.
다른 설계에서, 일 장치는 제 1 회로, 제 2 회로, 및 피드백 회로를 포함할 수도 있다. 제 1 회로는 잡음을 포함하는 제 1 입력 신호를 수신하여 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 제공할 수도 있다. 피드백 회로는 또한 제 1 입력 신호를 수신하여 피드백 신호를 제공할 수도 있다. 제 2 회로는 제 2 입력 신호 및 피드백 신호를 수신하여 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 제공할 수도 있으며, 제 2 버전의 잡음은 제 1 버전의 잡음을 감쇠시키는데 이용될 수도 있다.
본 개시물의 다양한 양태들 및 특징들이 하기에서 더 상세히 설명된다.
도 1 은 무선 디바이스의 블록 다이어그램을 도시한다.
도 2a 및 도 2b 는 전력 증폭기에 전력을 공급하는 상이한 방식들을 도시한다.
도 3 은 전력 공급 발생기의 개략도를 도시한다.
도 4 는 도 3 의 전력 공급 발생기의 등가 회로를 도시한다.
도 5a 및 도 5b 는 각각 잡음 소거 기능을 갖지 않는 전력 공급 발생기와 잡음 소거 기능을 갖는 전력 공급 발생기의 선형 모델들을 도시한다.
도 6 은 도 3 의 전력 공급 발생기에서 다양한 신호들의 파형들을 도시한다.
도 7 은 잡음 소거 기능을 갖는 전력 공급 발생기의 개략도를 도시한다.
도 8a, 도 8b, 및 도 8c 는 도 7 에서 잡음 소거 기능을 갖는 전력 공급 발생기의 3 개의 설계들을 도시한다.
도 9 는 잡음 소거를 수행하기 위한 프로세스를 도시한다.
이하 설명되는 상세한 설명은 본 개시물의 예시적인 설계들의 설명으로 의도되고, 본 개시물이 실시될 수 있는 설계들만을 나타내도록 의도되는 것은 아니다. 용어 "예시적인" 은 본 명세서에서 "일 예, 예시, 또는 예증으로서 제공되는" 을 의미하도록 사용된다. 본 명세서에서 "예시적인" 것으로 설명되는 임의의 설계는 다른 설계들에 비해 바람직하거나 유리한 것으로 간주될 필요는 없다. 상세한 설명은 본 개시물의 예시적인 설계들의 충분한 이해를 제공하기 위한 특정 세부사항들을 포함한다. 본 명세서에 설명된 예시적인 설계들은 이러한 특정 세부사항들 없이 실시될 수도 있음이 당업자에게 인식될 것이다. 일부 예시들에서, 공지된 구조들 및 디바이스들은 본 명세서에 제시되는 예시적인 설계들의 신규성을 모호하게 하는 것을 방지하도록 블록 다이어그램 형태로 도시된다.
잡음을 소거/감쇠하기 위한 기술들이 본 명세서에 설명된다. 그 기술들은 전력 공급 발생기와 같은 다양한 타입의 회로를 위해 이용될 수도 있다. 그 기술들은 또한, 무선 디바이스들 (예컨대, 셀룰러 폰, 스마트 폰, 무선 모뎀, 등등), 태블릿, 휴대 정보 단말기 (PDA), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 무선 전화기, 무선 로컬 루프 (WLL) 스테이션, 블루투스 디바이스, 고객 전자 디바이스들, 등등과 같은 다양한 전자 디바이스들을 위해 이용될 수도 있다. 명확함을 위해, 무선 디바이스에서 전력 증폭기를 위한 공급 전압을 생성하기 위한 기술들의 이용이 이하 설명된다.
도 1 은 코드 분할 다중 액세스 (CDMA) 1X 시스템, 광대역 CDMA (WCDMA) 시스템, 모바일 통신용 글로벌 시스템 (GSM) 시스템, 롱 텀 에볼루션 (LTE) 시스템, 무선 근거리 네트워크 (WLAN) 시스템, 등과의 통신을 지원할 수도 있는 무선 디바이스 (100) 의 설계의 블록 다이어그램을 도시한다. 명확함을 위해, 무선 디바이스 (100) 의 송신기 부분 만이 도 1 에 도시되고, 수신기 부분은 도 1 에 도시되지 않는다.
무선 디바이스 (100) 내에서, 데이터 프로세서 (110) 는 송신될 데이터를 수신하고, 그 데이터를 처리 (예컨대, 인코딩, 인터리빙, 및 심볼 맵핑) 하여 데이터 심볼들을 제공할 수도 있다. 데이터 프로세서 (110) 는 또한 파일럿을 처리하여 파일럿 심볼들을 제공할 수도 있다. 변조기 (112) 는 데이터 프로세서 (110) 로부터 데이터 및 파일럿 심볼들을 수신하고, 직교 변조, 극 변조, 또는 임의의 다른 타입의 변조를 수행하여 출력 샘플들을 제공할 수도 있다. 변조기 (112) 는 또한, 예컨대 각각의 출력 샘플의 크기를 계산하고 출력 샘플들에서 그 크기의 평균을 구함으로써, 출력 샘플들의 엔벨로프를 결정할 수도 있다. 변조기 (112) 는 출력 샘플들의 엔벨로프를 나타내는 엔벨로프 신호를 제공할 수도 있다.
RF 송신기 (120) 는 변조기 (112) 로부터의 출력 샘플들을 처리 (예컨대, 아날로그로 컨버팅, 증폭, 필터링, 및 주파수 업컨버팅) 하여 입력 RF 신호 (RFin) 를 제공할 수도 있다. 전력 증폭기 (PA; 130) 는 원하는 출력 전력 레벨을 획득하도록 입력 RF 신호를 증폭하고, (도 1 에 도시되지 않은) 인테나를 통해 송신될 수도 있는 출력 RF 신호 (RFout) 를 제공할 수도 있다. RF 송신기 (120) 는 또한 엔벨로프 신호를 생성하기 위해 변조기 (112) 를 이용하는 대신에, 엔벨로프 신호를 생성하기 위한 회로들을 포함할 수도 있다.
전력 공급 발생기 (150) 는 변조기 (112) 로부터 엔벨로프 신호를 수신할 수도 있고, 전력 증폭기 (130) 를 위한 전력 공급 신호 또는 공급 전압 (VLOAD) 을 생성할 수도 있다. 전력 공급 발생기 (150) 는 또한 엔벨로프 트래커로 지칭될 수도 있다. 도 1 에 도시된 설계에서, 전력 공급 발생기 (150) 는 스위처 (160), 엔벨로프 증폭기 (Env Amp; 170), 및 인덕터 (162) 를 포함한다. 스위처 (160) 는 또한 스위칭-모드 파워 서플라이 (SMPS), 스위칭 파워 서플라이, 등으로 지칭될 수도 있다. 스위처 (160) 는 제 1 공급 전압 (VDD1) 을 수신하고, DC 및 저 주파수 성분들을 포함하는 제 1 공급 전류 (I1) 를 전력 증폭기 (130) 에 제공한다. 인덕터 (162) 는 스위처 (160) 로부터의 전류를 저장하고, 저장된 전류를 교번하는 사이클로 노드 X 에 제공한다. 엔벨로프 증폭기 (170) 는 그 신호 입력부에서 엔벨로프 신호 (VENV) 를 수신하고, 그 전원 입력부에서 제 2 공급 전압 (VDD2) 을 수신하여 고 주파수 성분들을 포함하는 제 2 공급 전류 (I2) 를 전력 증폭기 (130) 에 제공한다. 전력 증폭기 (130) 에 제공되는 공급 전류 (ILOAD) 는 스위처 (160) 로부터의 I1 전류와 엔벨로프 증폭기 (170) 로부터의 I2 전류를 포함한다. 엔벨로프 증폭기 (170) 는 또한 전력 증폭기 (130) 를 위해 노드 X 에서 VLOAD 전압을 제공한다.
일 설계에서, VDD1 과 VDD2 는 동일한 전압일 수도 있고, 이들 양자는 배터리 전압, 또는 외부 전력 공급 전압, 또는 어떤 다른 전압과 동등할 수도 있다. 다른 설계에서, VDD1 는 VDD2 와 상이할 수도 있고, 예컨대 VDD2 는 VDD1 보다 더 고 전압일 수도 있다. VDD1 및 VDD2 는 각각 고정 전압 또는 구성가능한/변경가능한 전압일 수도 있다.
제어기 (140) 는 무선 디바이스 (100) 내의 다양한 유닛들의 동작을 제어할 수도 있다. 메모리 (142) 는 무선 디바이스 (100) 내의 다른 유닛들 및/또는 제어기 (140) 를 위한 프로그램 코드들 및 데이터를 저장할 수도 있다. 데이터 프로세서 (110), 변조기 (112), 제어기 (140), 및 메모리 (142) 는 하나 이상의 애플리케이션용 집적 회로 (ASIC) 들 및/또는 다른 IC들 상에 구현될 수도 있다.
도 1 은 무선 디바이스 (100) 의 예시적인 설계를 도시한다. 무선 디바이스 (100) 는 또한, 다른 방식들로 구현될 수도 있고, 도 1 에 도시된 것과 상이한 회로들을 포함할 수도 있다. RF 송신기 (120), 전력 증폭기 (130), 및 전력 공급 발생기 (150) 의 전부 또는 일부는 하나 이상의 아날로그 집적 회로 (IC) 들, RF IC (RFIC) 들, 혼합 신호 IC들, 등등 상에 구현될 수도 있다.
전력 소비를 감소하고, 배터리 수명을 연장하며, 및/또는 다른 장점들을 획득하기 위해 저 배터리 전압으로 무선 디바이스 (100) 를 동작시키는 것이 바람직할 수도 있다. 새로운 배터리 기술은 2.5 볼트 (V) 및 그 미만까지의 에너지 감소를 제공할 수도 있다. 그러나, 전력 증폭기는 배터리 전압 보다 높은 PA 공급 전압 (예컨대, 3.2V) 으로 동작해야할 수도 있다. 부스트 컨버터는 더 높은 PA 공급 전압을 생성하도록 배터리 전압을 부스팅하는데 이용될 수도 있다. 그러나, PA 공급 전압을 직접 공급하기 위한 부스터 컨버터의 이용은 비용 및 전력 소비를 증가시킬 수도 있고, 이들 양자는 바람직하지 않다.
도 2a 는 평균 전력 트래커 (APT; 220) 로 전력 증폭기 (210) 를 위한 PA 공급 전압 (VLOAD) 을 생성하는 다이어그램을 도시한다. APT (220) 는 각각의 시간 인터벌에서 RFout 신호의 최대 진폭의 엔벨로프를 나타내는 전력 제어 신호를 수신한다. APT (220) 는 전력 제어 신호에 기초하여 전력 증폭기 (210) 를 위한 PA 공급 전압 (플롯 (270) 으로 도시됨) 을 생성한다. PA 공급 전압과 RFout 신호의 엔벨로프 간의 차이는 낭비되는 전력을 나타낸다. APT (220) 는 각각의 시간 인터벌에서 최대 진폭의 엔벨로프를 트래킹하기 위한 PA 공급 전압을 생성할 수도 있기 때문에 낭비되는 전력을 감소시킬 수 있다.
도 2b 는 엔벨로프 트래커 (230) 로 전력 증폭기 (210) 를 위한 PA 공급 전압을 생성하는 다이어그램을 도시한다. 엔벨로프 트래커 (230) 는 RFout 신호의 엔벨로프를 나타내는 엔벨로프 신호를 수신하고, 그 엔벨로프 신호에 기초하여 전력 증폭기 (210) 를 위한 PA 공급 전압 (플롯 (280) 으로 도시됨) 을 생성한다. PA 공급 전압은 시간에 걸쳐 RFout 신호의 엔벨로프를 면밀히 트래킹한다. 따라서, PA 공급 전압과 RFout 신호 간의 차이는 작고, 그 결과 더 적은 전력이 낭비된다. 전력 증폭기는 PA 효율을 최대화하기 위해 모든 엔벨로프 진폭들에 대하여 포화상태로 동작될 수도 있다.
도 1 의 전력 공급 발생기 (150) 는 고 효율을 갖는 도 2b 의 엔벨로프 트래커 (230) 를 구현할 수 있다. 이는 (i) DC 및 저 주파수 성분들을 포함하는 제 1 공급 전류 (I1) 를 생성하는 효율적인 스위처 (160) 및 (ii) 고 주파수 성분들을 포함하는 제 2 공급 전류 (I2) 를 생성하는 선형 엔벨로프 증폭기 (170) 의 조합에 의해 달성된다.
도 3 은 도 1 의 전력 공급 발생기 (150) 내의 스위처 (160) 와 엔벨로프 증폭기 (170) 의 설계의 개략적인 다이어그램을 도시한다. 엔벨로프 증폭기 (170) 내에서, 연산 증폭기 (op-amp; 310) 는 엔벨로프 신호를 수신하는 비-반전 입력부, 엔벨로프 증폭기 (170) 의 출력에 커플링되는 반전 입력부, 및 클래스 AB 드라이버 (312) 의 입력부에 커플링되는 출력부를 갖는다. 드라이버 (312) 는 P-채널 금속 산화물 반도체 (PMOS) 트랜지스터 (314) 의 게이트에 커플링된 제 1 출력부 (D1) 와 N-채널 MOS (NMOS) 트랜지스터 (316) 의 게이트에 커플링된 제 2 출력부 (D2) 를 갖는다. NMOS 트랜지스터 (316) 는 노드 E 에 커플링된 드레인 및 회로 접지에 커플링된 소스를 갖는다. PMOS 트랜지스터 (314) 는 노드 E 에 커플링된 드레인 및 VDD2 전압을 수신하는 소스를 갖는다. 엔벨로프 증폭기 (170) 는 단위-이득 피드백 증폭기로서 접속되며, 그 출력부는 반전 입력부에 접속되어 있다.
스위처 (160) 내에서, 스위처 제어기 (332) 는 엔벨로프 증폭기 (170) 로부터 I2 전류를 나타내는 입력을 수신하여 S1 및 S2 제어 신호들을 생성한다. PMOS 트랜지스터 (334) 는 VDD1 전압을 수신하는 소스, 노드 Y 에 커플링된 드레인, 및 S1 제어를 수신하는 게이트를 갖는다. NMOS 트랜지스터 (336) 는 노드 Y 에 커플링된 드레인, 회로 접지에 커플링된 소스, 및 S2 제어를 수신하고 있는 게이트를 갖는다. 인덕터 (162) 는 노드 X 와 노드 Y 사이에 커플링된다. 부하 (164) 는 도 1 의 전력 증폭기 (130) 를 나타내고, 노드 X 에 커플링된 저항기와 함께 모델링된다.
스위처 (160) 는 다음과 같이 동작한다. 스위처 (160) 는 엔벨로프 증폭기 (170) 로부터 고 출력 전류가 감지될 경우에 온 상태가 된다. 그 후에, 제어기 (332) 는 PMOS 트랜지스터 (334) 의 게이트에 저 전압을, 그리고 NMOS 트랜지스터 (336) 의 게이트에 저 전압을 제공한다. PMOS 트랜지스터 (334) 는 턴 온되고, VDD1 전압을 인덕터 (162) 에 커플링하며, 인덕터 (162) 는 VDD1 전압으로부터의 에너지를 저장한다. 인덕터 (162) 를 통한 전류는 온 상태 동안, (i) 노드 X 에서 VDD1 전압과 VLOAD 전압 간의 차이 및 (ii) 인덕터 (162) 의 인덕턴스에 의존하는 증가율로 증가한다. 반대로, 스위처 (160) 는 엔벨로프 증폭기 (170) 로부터 저 출력 전류가 감지될 경우에 오프 상태가 된다. 그 후에, 제어기 (332) 는 PMOS 트랜지스터 (334) 의 게이트에 고 전압을, 그리고 NMOS 트랜지스터 (336) 의 게이트에 고 전압을 제공한다. NMOS 트랜지스터 (336) 는 턴 온되고, 인덕터 (162) 는 노드 X 와 회로 접지 사이에 커플링된다. 인덕터 (162) 를 통한 전류는 오프 상태 동안, 노드 X 에서의 VLOAD 전압 및 인덕터 (162) 의 인덕턴스에 의존하는 감소율로 감소한다. 따라서, VDD1 전압은 온 상태 동안 인덕터 (162) 를 통해 부하 (164) 에 전류를 제공하고, 인덕터 (162) 는 오프 상태 동안 저장된 에너지를 부하 (164) 에 제공한다.
엔벨로프 증폭기 (170) 는 다음과 같이 동작한다. 엔벨로프 신호가 증가할 경우, op-amp (310) 의 출력이 증가하고, NMOS 트랜지스터 (316) 가 거의 턴 오프될 때까지 드라이버 (312) 의 D1 출력이 감소하고 드라이버 (312) 의 D2 출력이 감소하며, 엔벨로프 증폭기 (170) 의 출력이 증가한다. 엔벨로프 신호가 감소할 경우, 그 역 또한 참이다. 엔벨로프 증폭기 (170) 의 출력부로부터 op-amp (310) 의 반전 입력부로의 네거티브 피드백은 엔벨로프 증폭기 (170) 가 단위 이득을 가지게 한다. 따라서, 엔벨로프 증폭기 (170) 의 출력은 엔벨로프 신호를 뒤따르고, VLOAD 전압은 대략 엔벨로프 신호와 동일하다. 드라이버 (312) 는 효율을 개선하기 위해 클래스 AB 증폭기로 구현될 수도 있고, 따라서 MOS 트랜지스터들 (314 및 316) 에서의 바이어스 전류가 매우 낮은 경우에도 큰 출력 전류가 공급될 수 있다.
도 3 은 스위처 (160) 와 엔벨로프 증폭기 (170) 의 예시적인 설계를 도시한다. 스위처 (160) 와 엔벨로프 증폭기 (170) 는 또한 다른 방식들로 구현될 수도 있다. 예를 들어, 엔벨로프 증폭기 (170) 는 2001 년 10 월 9 일에 특허된 "Apparatus and Method for Efficiently Amplifying Wideband Envelope Signals" 라는 명칭의 미국 특허 제 6,300,826 호에 개시된 것과 같이 구현될 수도 있다.
전력 공급 발생기 (150) 는 스위처 (160) 와 엔벨로프 증폭기 (170) 의 조합으로 VLOAD 전압을 효율적으로 생성할 수 있다. 스위처 (160) 는 고 효율을 가지며, 전력 증폭기 (130) 를 위한 공급 전류의 대부분을 전달한다. 엔벨로프 증폭기 (170) 는 선형 스테이지로서 동작하며, 상대적으로 높은 대역폭을 (예컨대, MHz 범위) 갖는다. 스위처 (160) 는 엔벨로프 증폭기 (170) 로부터의 출력 전류를 감소시키도록 동작하며, 이는 전체 효율을 개선시킨다.
스위처 (160) 는 전력 증폭기 (130) 를 위한 VLOAD 전압의 DC 및 저 주파수 성분들을 효율적으로 생성할 수 있다. 이는 MOS 트랜지스터들 (334 및 336) 을 통한 VDD1 전압과 회로 접지 간의 노드 Y 를 연속적으로 스위칭함으로써 달성된다. 이러한 연속적인 스위칭은 노드 Y 에서 다량의 스위처 잡음을 포함하여 VSW 신호를 발생한다. 스위처 잡음은 인덕터 (162) 에 의해 필터링될 수도 있지만, 노드 X 에 여전히 존재할 수도 있다. 엔벨로프 증폭기 (170) 는 충분한 루프 이득을 가지는 경우, 노드 X 에서 스위처 잡음을 (저 레벨 또는 가능하면 0 으로) 더 충분히 감쇠시킬 수 있다. 그러나, 엔벨로프 증폭기 (170) 의 루프 이득은 제한되고, 스위처 잡음은 적절히 감쇠되지 않을 수도 있다. 이 경우, 스위처 잡음은 전력 증폭기 (130) 로 통과될 것이고, 그 후에 전력 증폭기 (130) 를 변조하고 스퓨리어스 방출들을 생성할 것이다. 스퓨리어스 방출들은 수신 대역 또는 교번의 채널 내에 있을 수도 있다. 결과적인 수신 대역 잡음은 (i) 전이중 라디오에서 송신기와 함께 위치된 수신기의 성능을 저하시키고 및/또는 (ii) 대역 외 방출 마스크 요건들을 위반할 수도 있다.
일 양태에서, 스위처 잡음은 (스위처 잡음을 포함하는) VSW 신호를 피드백 회로를 통해 엔벨로프 증폭기 (170) 에 인가함으로써 감쇠될 수도 있다. 피드백 회로는 엔벨로프 증폭기가 비-이상적일 경우에도 스위처 잡음이 노드 X 에서 감쇠될 수 있도록 정의된 전달 함수를 가질 수도 있다.
도 4 는 도 3 의 전력 공급 발생기 (150) 에 대한 등가 회로 (400) 를 도시한다. 등가 회로 (400) 에서, 인덕터 (162) 는 L 의 인덕턴스를 가지고, 부하 (164) 는 R 의 저항을 갖는다. 또한, 엔벨로프 증폭기 (170) 는 G(s) 의 주파수 의존 트랜스컨덕턴스를 갖는 전류 소스 (470) 로 모델링되며, G(s) 는 다음과 같이 표현될 수도 있다:
Figure 112014006265457-pct00001
여기서 gm 은 전류 소스 (470) 의 소 신호 트랜스컨덕턴스이고,
ω0 는 전류 소스 (470) 의 대역폭이고,
s = jω 이다.
식 (1) 에 도시된 것과 같이, 트랜스컨덕턴스 G(s) 는 ω0 의 대역폭 및 gm 의 DC 이득을 갖는 저역 통과 필터로 모델링될 수도 있다. 전류 소스 (470) 는 I2 전류를 제공하며, I2 전류는 다음과 같이 표현될 수도 있다:
Figure 112014006265457-pct00002
도 5a 는 잡음 소거 기능을 갖지 않는 전력 공급 발생기의 선형 모델 (500) 을 도시한다. VSW 신호는 스위처 (160) 와 부하 (164) 간의 커플링 회로에 대하여 H1 의 제 1 전달 함수를 갖는 블록 (510) 에 제공된다. VENV 신호는 엔벨로프 증폭기 (170) 에 대하여 H2 의 전달 함수를 갖는 블록 (520) 에 제공된다. 합산기 (522) 는 블록들 (510 및 520) 의 출력들을 수신하고 합산하여 VLOAD 전압을 제공한다. VSW 신호는 H1 전달 함수에 의해 처리되고 VLOAD 전압으로 통과되는 스위처 잡음을 포함한다.
도 5b 는 잡음 소거 기능을 갖는 전력 공급 발생기의 선형 모델 (502) 을 도시한다. VSW 신호는 H1 의 제 1 전달 함수를 갖는 블록 (510) 에 제공되고, 또한 H3 의 제 3 전달 함수를 갖는 블록 (530) 에 제공된다. 합산기 (532) 는 블록 (530) 의 출력을 수신하여 VENV 로부터 감산한다. 합산기 (532) 의 출력은 H2 의 제 2 전달 함수를 갖는 블록 (520) 에 제공된다. 합산기 (522) 는 블록들 (510 및 520) 의 출력들을 수신하고 합산하여 VLOAD 전압을 제공한다. VSW 신호는 H1 전달 함수에 의해 처리되고 합산기 (522) 로 제공되는 스위처 잡음을 포함한다. VSW 신호는 또한 H3 및 H2 전달 함수들에 의해 처리되고 합산기 (522) 로 제공된다.
H3 전달 함수는 블록 (520) 에 의해 제공된 스위처 잡음이 블록 (510) 에 의해 제공된 스위처 잡음과 대략 매칭하도록 (그리고 따라서 감쇠시키도록) 선택될 수도 있다. 특히, H3 전달 함수는 VLOAD/VSW = 0 이도록 정의될 수도 있다.
도 5a 의 등가 회로 (500) 에 대한 H1 및 H2 전달 함수들과, 스위처 잡음을 감쇠시킬 수 있는 H3 전달 함수는 다음과 같이 표현될 수도 있다:
Figure 112014006265457-pct00003
Figure 112014006265457-pct00004
Figure 112014006265457-pct00005
식 (5) 의 H3 전달 함수는 식 (3) 의 H1 전달 함수 및 식 (4) 의 H2 전달 함수에 적용가능하다. 식 (3) 및 식 (4) 의 H1 및 H2 전달 함수들은 도 4 에 도시된 등가 회로에 적용가능하다. 일반적으로, H1 전달 함수는 엔벨로프 증폭기 (170) 의 설계에 의존할 수도 있고, H2 전달 함수는 스위처 (160) 의 출력부와 노드 X 사이에 접속된 커플링 회로에 의존할 수도 있다. H3 전달 함수는 H1 및 H2 전달 함수들에 의존할 수도 있다. H1, H2 및 H3 전달 함수들은 컴퓨터 시뮬레이션, 수학적 유도, 경험적 측정들, 등등에 기초하여 결정될 수도 있다. 일 설계에서, H1, H2 및 H3 전달 함수들은 상업적으로 입수가능한 컴퓨터 시뮬레이션 툴인 Matlab 에 기초하여 결정될 수도 있다.
H3 전달 함수는 다음과 같이 다시 쓰여질 수도 있다:
Figure 112014006265457-pct00006
여기서 ωu 는 도 3 의 엔벨로프 증폭기 (170) 의 단위 이득 대역폭이고,
Figure 112014006265457-pct00007
로서 주어질 수도 있다.
식 (6) 에 도시된 것과 같이, H3 전달 함수는 적분항과 상수항으로 분해될 수도 있다. 적분항 (또는 제 1 항) 은 데케이드 (decade) 마다 20 데시벨 (dB) 의 레이트로 떨어지는 DC 및 주파수 응답에서 단일 폴을 갖는다. 상수항 (또는 제 2 항) 은 주파수 전체에서 일정한 응답을 갖는다. 따라서, H3 전달 함수는 (i) 적분항으로 인해 저 주파수에서 고 이득을 가지고 (ii) 상수항으로 인해 고 주파수에서 고정 이득을 갖는다.
엔벨로프 증폭기 (170) 는 그 양자가 엔벨로프 증폭기 (170) 의 설계에 의존하는, 제한된 DC 이득 및 제한된 대역폭을 갖는다. 제한된 DC 이득 및 제한된 대역폭은 스위처 잡음이 VLOAD 전압으로 통과되게 한다.
도 6 은 도 3 의 전력 공급 발생기 (150) 에서의 다양한 신호들의 파형들을 도시한다. VSW 신호는 파형 (612) 을 가지고, 파형 (612) 에서 사각파로 표현되는 스위처 잡음을 포함한다. 간단함을 위해, VENV 신호는 오직 DC 전압만을 포함하는 것으로 가정된다. VLOAD 전압은 파형 (614) 을 가지고, 스위처 잡음으로 인한 공급 잡음을 포함한다. 공급 잡음은 2 개 성분들 - 삼각파 성분 및 사각파 성분을 포함한다. 공급 잡음의 삼각파 성분은 엔벨로프 증폭기 (170) 의 제한된 DC 이득으로 인한 것이고, 파형 (616) 을 갖는다. 공급 잡음의 사각파 성분은 엔벨로프 증폭기 (170) 의 제한된 대역폭으로 인한 것이며, 파형 (618) 을 갖는다. 파형 (614) 은 파형들 (616 및 618) 을 중첩시킴으로써 획득된다.
식 (6) 에서의 적분항은 엔벨로프 증폭기 (170) 의 제한된 DC 이득의 영향들을 설명할 수 있음이 도시될 수 있다. 또한, 식 (6) 의 상수항이 엔벨로프 증폭기 (170) 의 제한된 대역폭의 영향들을 설명할 수 있음이 도시될 수 있다.
컴퓨터 시뮬레이션은 잡음 소거 기능을 갖지 않는 도 3 의 전력 공급 발생기 (150) 의 수신 대역에서의 잡음에 대한 엔벨로프 증폭기 (170) 의 제한된 DC 이득과 제한된 대역폭의 영향들을 연구하기 위해 수행되었다. 특히, 전력 증폭기 (130) 를 변조하는 스위처 잡음으로 인한 수신 대역에서의 잡음이 엔벨로프 증폭기 (170) 의 상이한 DC 이득들 및 상이한 대역폭들에 대하여 측정되었다. 시뮬레이션들은 엔벨로프 증폭기 (170) 의 제한된 DC 이득이 수신 대역에서의 잡음에 적은 영향을 미치고, 몇십 dB 의 DC 이득은 엔벨로프 증폭기 (170) 에 대하여 충분할 수 있음을 보여준다. 시뮬레이션은 또한 엔벨로프 증폭기 (170) 의 제한된 단위 이득 대역폭 (UGBW) 이 수신 대역에서의 잡음에 더 많은 영향을 미치는 것을 보여준다. 시뮬레이션들은 수신 대역에서의 잡음을 타겟 레벨 미만으로 감소시키기 위해 매우 높은 단위 이득 대역폭이 엔벨로프 증폭기 (170) 를 위해 요구되는 것을 나타낸다. 그러나, 특히 엔벨로프 증폭기 (170) 가 표준 상보적 금속 산화물 반도체 (CMOS) 프로세스를 이용하여 제작되는 경우에, 엔벨로프 증폭기 (170) 에 대하여 충분한 단위 이득 대역폭을 획득하는 것은 어려울 수도 있다.
잡음 소거/감쇠는 다양한 방식들로 수행될 수도 있다. 일 설계에서, 엔벨로프 증폭기 (170) 의 제한된 DC 이득과 제한된 대역폭 양자는 식 (6) 에서의 적분항과 상수항 양자를 갖는 피드백 회로를 구현함으로써 어드레싱될 수도 있다. 이러한 설계는 (i) 도 6 의 파형 (616) 에 대응하는 공급 잡음의 삼각파 성분 및 (ii) 도 6 의 파형 (618) 에 대응하는 공급 잡음의 사각파 성분 양자를 어드레싱할 수도 있다. 이러한 설계는 더 양호한 성능 (예컨대, 수신 대역에서 더 적은 잡음) 을 제공할 수도 있다. 다른 설계에서, 엔벨로프 증폭기 (170) 의 오직 제한된 대역폭 만이 식 (6) 에서의 상수항만을 갖는 피드백 회로를 구현함으로써 어드레싱될 수도 있다. 엔벨로프 증폭기 (170) 의 제한된 DC 이득으로 인한 영향들은 무시될 수도 있다. 이러한 설계는 도 6 의 파형 (618) 에 대응하는 공급 잡음의 사각파 성분을 어드레싱할 수도 있다. 이러한 설계는 잡음 소거의 구현을 간략화할 수도 있다.
도 7 은 잡음 소거 기능을 갖는 전력 공급 발생기 (750) 의 개략도를 도시한다. 전력 공급 발생기 (750) 는 도 3 의 전력 공급 발생기 (150) 의 스위처 (160), 엔벨로프 증폭기 (170), 및 인덕터 (162) 에 대응하거나 이들과 유사한 방식으로 커플링되는 스위처 (760), 엔벨로프 증폭기 (770) 및 인덕터 (762) 를 포함한다. 전력 공급 발생기 (750) 는 추가로 피드백 회로 (780) 및 합산기 (784) 를 포함한다. 피드백 회로 (780) 는 스위처 (760) 로부터 VSW 신호를 수신하고, 피드백 신호 (VFB) 를 합산기 (784) 에 제공한다. 합산기 (784) 는 VFB 신호를 수신하여 VENV 신호로부터 감산하고, 그 출력을 엔벨로프 증폭기 (770) 의 비-반전 입력부에 제공한다. 합산기 (784) 는 2 개의 전압 또는 전류 신호들을 합산할 수 있는 회로, 또는 2 개의 전류 신호들을 합산할 수 있는 합산 노드, 등으로 구현될 수도 있다. 엔벨로프 증폭기 (770) 는 단위 이득 증폭기로서 접속되고, 그 출력이 반전 입력부와 커플링된다. 엔벨로프 증폭기 (770) 는 도 1 의 전력 증폭기 (130) 를 나타낼 수도 있는 부하 (764) 에 VLOAD 전압을 제공한다.
일 설계에서, 피드백 회로 (780) 는 식 (6) 에서 오직 상수항만을 구현한다. 이 설계에서, 피드백 회로 (780) 는 엔벨로프 증폭기 (770) 의 제한된 대역폭을 어드레싱할 수 있고, 도 6 에 파형 (618) 으로 도시된 것과 같은 PA 공급 잡음의 사각파 성분들을 감쇠시킬 수 있다. 다른 설계에서, 피드백 회로 (780) 는 식 (6) 의 적분항과 상수항 양자를 구현한다. 이 설계에서, 피드백 회로 (780) 는 엔벨로프 증폭기 (770) 의 제한된 DC 이득과 제한된 대역폭 양자를 어드레싱할 수도 있고, 도 6 에 파형 (616 및 618) 으로 도시되는 PA 공급 잡음의 삼각파 성분과 사각파 성분 양자를 감쇠시킬 수 있다.
도 8a 는 도 7 의 전력 공급 발생기 (750) 의 일 설계인, 잡음 소거 기능을 갖는 전력 공급 발생기 (750x) 의 개략도를 도시한다. 전력 공급 발생기 (750x) 는 도 7 에서 각각 엔벨로프 증폭기 (770) 와 피드백 회로 (780) 의 일 설계인 엔벨로프 증폭기 (770x) 와 1-비트 디지털-아날로그 컨버터 (DAC; 782) 를 포함한다. DAC (782) 는 스위처 (760) 로부터 VSW 신호를 수신하여 피드백 신호를 제공한다. 피드백 신호는 (i) VSW 신호가 하이 레벨일 경우 포지티브 기준 전압 (VREF) 또는 (ii) VSW 신호가 로우 레벨일 경우 네거티브 기준 전압 (-VREF) 과 동일하다. VREF 전압은 다음과 같이 정의될 수도 있다:
Figure 112014006265457-pct00008
도 8a 에 도시된 설계에서, 피드백 신호는 VSW 신호의 파형과 유사한 파형을 갖는다. 피드백 신호의 사각파의 요구되는 진폭은 식 (7) 에 도시된 것과 같이 정의될 수도 있는 적절한 VREF 전압을 이용하여 획득될 수 있다.
도 8a 에 도시된 설계에서, 엔벨로프 증폭기 (770x) 는 op-amp (710) 및 반전 (Inv) 출력 스테이지 (740) 를 포함한다. op-amp (710) 내에서, NMOS 트랜지스터들 (722 및 724) 은 함께 커플링된 소스들과 op-amp (710) 의 반전 입력부와 비-반전 입력부에 커플링된 게이트들을 갖는다. 전류 소스 (720) 는 NMOS 트래지스터들 (722 및 724) 의 소스들과 회로 접지 사이에 커플링된다. PMOS 트랜지스터들 (726 및 728) 은 VDD2 전압에 커플링된 소스들과 함께 커플링된 게이트들을 갖는다. PMOS 트랜지스터 (726) 는 그 게이트에 커플링되고 추가로 노드 U 에서 NMOS 트랜지스터 (722) 의 드레인에 커플링되는 드레인을 갖는다. PMOS 트랜지스터 (728) 는 노드 V 에서 NMOS 트랜지스터 (724) 의 드레인에 커플링된 드레인을 갖는다. NMOS 트랜지스터들 (722 및 724) 은 차동 쌍으로서 커플링된다. PMOS 트랜지스터들 (726 및 728) 은 NMOS 트랜지스터들 (722 및 724) 에 대한 능동 부하를 형성한다. 출력 스테이지 (740) 는 노드 V 에 커플링된 입력 및 VLOAD 전압을 제공하는 출력을 갖는다. 출력 스테이지 (740) 는 도 3 의 클래스 AB 드라이버 (312) 와 MOS 트랜지스터들 (314 내지 320) 로 구현될 수도 있다.
도 8b 는 도 7 의 전력 공급 발생기 (750) 의 다른 설계인, 잡음 소거 기능을 갖는 전력 공급 발생기 (750y) 의 개략도를 도시한다. 전력 공급 발생기 (750y) 는 도 8a 의 엔벨로프 증폭기 (770x) 와 1-비트 DAC (782) 양자를 효율적으로 구현하는 엔벨로프 증폭기 (770y) 를 포함한다.
엔벨로프 증폭기 (770y) 는 내장형 1-비트 DAC 를 갖는 op-amp (712) 를 포함한다. op-amp (712) 는 도 8a 에서 전술된 것과 같이 커플링된 전류 소스 (720) 와 MOS 트랜지스터들 (722 내지 728) 을 포함한다. op-amp (712) 는 노드 U 에 커플링된 제 1 단부와 노드 V 에 커플링된 제 2 단부를 갖는 전류 소스 (718) 를 더 포함한다. 전류 소스 (718) 는 1-비트 전류 스티어링 DAC 로서 동작하고, 제어 신호로서 VSW 신호를 수신한다. 전류 소스 (718) 는 (i) VSW 신호가 하이 레벨일 경우 포지티브 기준 전류 (IREF) 또는 (ii) VSW 신호가 로우 레벨일 경우 네거티브 기준 전류 (-IREF) 를 제공한다. IREF 전압은 다음과 같이 정의될 수도 있다:
Figure 112014006265457-pct00009
여기서 gm1 은 NMOS 트랜지스터들 (722 및 724) 로 구성된 차동 쌍의 트랜스컨덕턴스이다.
도 8b 에 도시된 설계에서, 피드백 신호는 전류 소스 (718) 에 의해 제공되고, 노드 U 와 노드 V 에서 편리하게 합산된다. 피드백 신호의 사각파의 요구되는 진폭은 식 (8) 에 도시된 것과 같이 정의될 수도 있는 적절한 IREF 전류를 이용하여 획득될 수 있다.
도 8c 는 도 7 의 전력 공급 발생기 (750) 의 또 다른 설계인, 잡음 소거 기능을 갖는 전력 공급 발생기 (750z) 의 개략도를 도시한다. 전력 공급 발생기 (750z) 는 도 8a 의 엔벨로프 증폭기 (770y) 의 일 설계인 엔벨로프 증폭기 (770z) 를 포함한다.
엔벨로프 증폭기 (770z) 는 내장형 1-비트 DAC (716) 를 갖는 op-amp (714) 를 포함한다. op-amp (714) 는 도 8a 에서 전술된 것과 같이 커플링된 전류 소스 (720) 와 MOS 트랜지스터들 (722 내지 728) 을 포함한다. op-amp (714) 는 전류 소스 (730), NMOS 트랜지스터들 (732 및 734), 인버터 (736), 및 버퍼 (738) 로 구현된 1-비트 전류 스티어링 DAC (716) 를 더 포함한다. NMOS 트랜지스터들 (732 및 734) 은 각각 노드 U 및 노드 V 에 커플링된 드레인들과 함께 커플링된 소스들을 갖는다. 전류 소스 (730) 는 NMOS 트랜시스터들 (732 및 734) 의 소스들과 회로 접지 사이에 커플링된다. 인버터 (736) 는 VSW 신호를 수신하는 입력과 NMOS 트랜지스터 (732) 의 게이트에 커플링된 출력을 갖는다. 버퍼 (738) 는 VSW 신호를 수신하는 입력 및 NMOS 트랜지스터 (734) 의 게이트에 커플링된 출력을 갖는다.
DAC (716) 는 다음과 같이 동작한다. VSW 신호가 하이 레벨일 경우, NMOS 트랜지스터 (734) 는 버퍼 (738) 를 통해 턴 온되고, NMOS 트랜지스터 (732) 는 인버터 (736) 를 통해 턴 오프된다. 그 후에, 전류 소스 (730) 는 노드 V 로부터 IREF 의 전류를 싱크 (sink) 한다. 반대로, VSW 신호가 로우 레벨일 경우, NMOS 트랜지스터 (732) 는 인버터 (736) 를 통해 턴 온 되고, NMOS 트랜지스터 (734) 는 버퍼 (738) 를 통해 턴 오프 된다. 그 후에, 전류 소스 (730) 는 노드 U 로부터 IREF 의 전류를 싱크한다. IREF 전류는 식 (8) 에 도시된 것과 같이 정의될 수도 있다.
도 8a, 도 8b 및 도 8c 는 식 (6) 의 상수항만을 포함하는 전달 함수를 갖는 피드백 회로를 구현하는 3 가지 예시적인 설계들을 도시한다. 상수항에 대한 피드백 회로는 또한 다른 방식들로 구현될 수도 있다. 피드백 회로는 또한 상수항을 대신하거나, 상수항에 부가하여 다른 항들을 포함하는 전달 함수를 가질 수도 있다.
본 명세서에 설명된 잡음 소거 기술들은 다양한 장점들을 제공할 수도 있다. 첫 번째로, 그 기술들은 성능을 개선시킬 수도 있는, 수신 대역에서의 잡음의 양을 감소시킬 수도 있다. 그 기술들은 엔벨로프 트래킹을 이용하여 전이중 라디오에서 수신 대역 잡음의 어려운 문제를 해결한다. 두 번째로, 그 기술들은 더 작은 대역폭을 갖는 엔벨로프 증폭기의 이용을 허용하며, 이는 전력 소비를 감소시킬 수도 있다. 세 번째로, 그 기술들은 스위처의 출력에서 더 작은 인덕터의 이용을 허용할 수도 있고, 이는 사이즈 및/또는 비용을 감소시킬 수도 있다. 네 번째로, 피드백 회로는 간단하고, 전력 공급 발생기에서 더 용이하게 구현될 수 있다.
본 명세서에 설명된 잡음 소거 기술들은 전술된 것과 같은 전력 공급 발생기에서 스위처로부터의 스위처 잡음을 감쇠시키는데 이용될 수도 있다. 그 기술들은 또한 다른 회로들 또는 시스템들로부터의 잡음을 감쇠시키는데 이용될 수도 있다. 일반적으로, 잡음을 포함하는 신호는 잡음을 감쇠시키기 위해 선택된 전달 함수를 갖는 피드백 회로 (에컨대, 도 5b 의 블록 (530) 또는 도 7 의 피드백 회로 (780)) 에 제공될 수도 있다.
예시적인 설계에서, 장치 (예컨대, 무선 디바이스, IC, 회로 기판, 등등) 는 제 1 회로, 제 2 회로 및 피드백 회로를 포함할 수도 있다. 제 1 회로 (예컨대, 도 5b 의 블록 (510)) 는 잡음을 포함하는 제 1 입력 신호를 수신하여 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 제공할 수도 있다. 제 2 회로 (예컨대, 도 5b 의 블록 (520)) 는 제 2 입력 신호와 피드백 신호를 수신하여 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 제공할 수도 있고, 제 2 버전의 잡음은 제 1 버전의 잡음을 감쇠시키는데 이용될 수도 있다.
일 설계에서, 제 1 입력 신호는 도 6 의 파형 (612) 과 유사한 파형을 가질 수도 있고, 제 1 버전의 잡음은 도 6 의 파형 (614) 과 유사한 파형을 가질 수도 있다. 제 2 버전의 잡음은 도 6 의 파형 (614) 과 상보적인 (예컨대, 그에 대하여 반전되는) 파형을 가질 수도 있다. 입력 신호들 및 출력 신호들은 또한 다른 파형들을 가질 수도 있다.
일 설계에서, 제 1 회로는 스위처에 커플링된 인덕터 (예컨대, 도 7 의 인덕터 (762)) 를 포함할 수도 있다. 제 1 입력 신호는 스위처로부터의 스위처 잡음을 포함할 수도 있다. 일 설계에서, 제 2 회로는 단위 이득 증폭기로서 커플링될 수도 있는 증폭기 (예컨대, 도 7 의 엔벨로프 증폭기 (770)) 를 포함할 수도 있다. 일 설계에서, 피드백 회로는 DAC (예컨대, 도 8a 의 DAC (782)) 를 포함할 수도 있다. 제 1 회로, 제 2 회로, 및/또는 피드백 회로는 또한 다른 회로들을 포함할 수도 있다.
일 설계에서, 제 1 합산기 (예컨대, 도 5b 의 합산기 (532)) 는 제 2 입력 신호에서 피드백 신호를 감산하여 제 3 입력 신호를 제 2 회로에 제공할 수도 있다. 제 2 회로는 제 3 입력 신호를 수신하여 제 2 출력 신호를 제공할 수도 있다. 일 설계에서, 제 2 합산기 (도 5b 의 합산기 (522)) 는 제 1 및 제 2 출력 신호들을 합산하여 제 3 출력 신호를 부하에 제공할 수도 있다. 제 2 버전의 잡음은 부하에서 제 1 버전의 잡음을 감쇠시킬 수도 있다. 제 1 합산기는 제 2 회로의 일부일 수도 있고 및/또는 하나 이상의 합산 노드들 (예컨대, 도 8c 의 노드들 U 및 V) 로 구현될 수도 있다. 제 2 합산기는 합산 노드 (예컨대, 도 7 의 노드 X) 및/또는 다른 회로들로 구현될 수도 있다.
일 설계에서, 제 1 회로는 제 1 전달 함수를 가지고, 제 2 회로는 제 2 전달 함수를 갖는다. 피드백 회로는 제 1 및 제 2 전달 함수들에 기초하여 결정되는 제 3 전달 함수를 갖는다. 일 설계에서, 피드백 회로는 상수항 및/또는 적분항을 포함하는 전달 함수를 구현한다. 예컨대, 피드백 회로는 상수항만을 포함하는 전달 함수를 구현할 수도 있고, (식 (6) 및 식 (7) 의 ωu 에 대응하는) 증폭기의 단위 이득 대역폭, (식 (6) 및 식 (7) 의 L 에 대응하는) 인덕터의 인덕턴스, (식 (6) 및 식 (7) 의 R 에 대응하는) 부하의 임피던스, 및/또는 다른 파라미터들에 기초하여 결정되는 이득을 가질 수도 있다.
다른 예시적인 설계에서, 일 장치 (예컨대, 무선 디바이스, IC, 회로 기판, 등등) 는 스위처, 커플링 회로, 엔벨로프 증폭기, 및 피드백 회로를 포함할 수도 있다. 스위처 (도 7 의 스위처 (760)) 는 스위처 잡음을 포함하는 스위처 출력 신호를 제공할 수도 있다. 커플링 회로 (예컨대, 도 7 의 인덕터 (762)) 는 스위처 출력 신호를 수신하여 제 1 출력 신호를 부하에 제공할 수도 있다. 제 1 출력 신호는 제 1 버전의 스위처 잡음을 포함할 수도 있다. 피드백 회로 (도 7 의 피드백 회로 (780)) 는 또한 스위처 출력 신호를 수신하여 피드백 신호를 제공할 수도 있다. 엔벨로프 증폭기 (예컨대, 도 7 의 엔벨로프 증폭기 (770) 는 엔벨로프 신호와 피드백 신호를 수신할 수도 있고, 제 2 출력 신호를 부하에 제공할 수도 있다. 제 2 출력 신호는 부하에서 제 1 버전의 스위처 잡음을 감쇠시키는데 이용되는 제 2 버전의 스위처 잡음을 포함할 수도 있다. 일 설계에서, 제 1 출력 신호는 부하에 대한 공급 전압의 DC 및 저 주파수 성분들을 포함할 수도 있고, 제 2 출력 신호는 부하에 대한 공급 전압의 더 고 주파수 성분들을 포함할 수도 있다.
일 설계에서, 피드백 회로는 DAC (예컨대, 도 8a 의 DAC (782)) 를 포함할 수도 있다. 일 설계에서, DAC 는 엔벨로프 증폭기 내에 상주할 수도 있는 스티어링 전류 소스 (예컨대, 도 8b 의 전류 소스 (718) 또는 도 8c 의 전류 소스 (716)) 를 포함할 수도 있다. 일 설계에서, 부하는 입력 RF 신호를 수신하고 증폭하여 출력 RF 신호를 제공하도록 구성된 전력 증폭기를 포함할 수도 있다. 엔벨로프 신호는 입력 RF 신호의 엔벨로프에 기초하여 결정될 수도 있다.
도 9 는 잡음 소거를 수행하기 위한 프로세스 (900) 의 일 설계를 도시한다. 잡음을 포함하는 제 1 입력 신호는 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 획득하기 위해 제 1 회로에 인가될 수도 있다 (블록 912). 제 1 입력 신호는 또한 피드백 신호를 획득하기 위해 피드백 회로에 인가될 수도 있다 (블록 914). 제 2 입력 신호와 피드백 신호는 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 획득하기 위해 제 2 회로에 인가될 수도 있으며, 제 2 버전의 잡음은 제 1 버전의 잡음을 감쇠시키는데 이용될 수도 있다 (블록 916). 제 1 및 제 2 출력 신호들은 부하에 제공될 수도 있고, 제 2 버전의 잡음은 부하에서 제 1 버전의 잡음을 감쇠시킬 수도 있다 (블록 918).
일 설계에서, 제 1 입력 신호는 스위처에 의해 생성될 수도 있고, 스위처로부터의 스위처 잡음을 포함할 수도 있다. 블록 (912) 의 일 설계에서, 제 1 입력 신호는 제 1 출력 신호를 획득하기 위해 인덕터를 포함하는 제 1 회로를 통해 통과될 수도 있다. 블록 (914) 의 일 설계에서, 제 1 입력 신호는 피드백 신호를 획득하기 위해 DAC 를 포함하는 피드백 회로에 제공될 수도 있다. 블록 (916) 의 일 설계에서, 제 2 입력 신호와 피드백 신호는 제 2 출력 신호를 획득하기 위해 증폭기를 포함하는 제 2 회로로 증폭될 수도 있다. 제 1 및 제 2 입력 신호들은 또한 다른 방식들로 처리될 수도 있다.
일 설계에서, 제 1 회로는 제 1 전달 함수를 가질 수도 있고, 제 2 회로는 제 2 전달 함수를 가질 수도 있다. 피드백 회로는 제 1 및 제 2 전달 함수들에 기초하여 결정되는 제 3 전달 함수를 가질 수도 있다. 제 1 버전의 잡음은 제 1 전달 함수를 갖는 제 1 회로에 제 1 입력 신호를 인가함으로써 (예컨대, 도 5b 에서 H1 전달 함수를 가지는 블록 (510) 에 VSW 신호를 인가함으로써) 생성될 수도 있다. 제 1 입력 신호는 또한, 제 1 버전의 잡음을 감쇠시키는데 사용되는 제 2 버전의 잡음을 생성하기 위해, 제 3 전달 함수를 갖는 피드백 회로와 제 2 전달 함수를 갖는 제 2 회로의 직렬 결합에 인가될 수도 있다 (예컨대, VSW 신호는 도 5b 에서 H3 전달 함수를 갖는 블록 (530) 과 H2 전달 함수를 갖는 블록 (520) 의 직렬 결합에 인가될 수도 있다).
당업자는 정보 및 신호들이 다양한 서로 다른 기술들 및 테크닉들 중 일부를 사용하여 표시될 수 있음을 인식할 것이다. 예를 들면, 전술된 설명 전체에서 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자계 또는 자기 입자들, 광학계 또는 광학 입자들 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
또한, 당업자는 본 명세서의 개시물과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들의 조합으로 구현될 수 있음을 인식할 것이다. 하드웨어와 소프트웨어의 상호 교환 가능성을 명확히 설명하기 위해, 다양한 예시적인 컴포넌트들, 블럭들, 모듈들, 회로들 및 단계들이 앞서 그들의 기능과 관련하여 일반적으로 설명되었다. 그러한 기능이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 부과되는 설계 제약들 및 특정 애플리케이션들에 의존한다. 당업자는 각각의 특정 애플리케이션에 대하여 다양한 방식들로 설명된 기능을 구현할 수도 있지만, 그러한 구현의 결정들은 본 발명의 사상으로부터 벗어나는 것으로 해석되지 않아야 한다.
본 명세서에의 개시물과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 처리기 (DSP), 애플리케이션용 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 또는 다른 프로그램가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 개시된 기능들을 수행하도록 설계된 그들의 임의의 조합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서가 될 수도 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신이 될 수도 있다. 프로세서는 또한 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 구성과 같은 컴퓨팅 디바이스들의 조합으로서 구현될 수도 있다.
본 명세서의 개시물과 관련하여 설명되는 방법 또는 알고리즘의 단계들은 하드웨어에서 직접, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에서 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 탈착가능한 디스크, CD-ROM 또는 임의의 다른 형태의 공지된 저장 매체 내에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되며, 따라서 프로세서는 저장매체로부터 정보를 판독하고, 저장 매체로 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수도 있다. ASIC은 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에 별개의 컴포넌트들로서 상주할 수도 있다.
하나 이상의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현된다면, 그 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독가능 매체에 저장되거나 전송될 수도 있다. 컴퓨터 판독가능 매체는 한 장소에서 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 저장 매체는 범용의 또는 특수 용도의 컴퓨터에 의해 액세스될 수 있는 이용가능한 임의의 매체일 수도 있다. 제한되지 않는 예로, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 소망의 프로그램 코드 수단을 명령들 또는 데이터 구조들의 형태로 운반하거나 저장하는데 사용될 수도 있고, 범용 또는 특수 용도 컴퓨터, 또는 범용 또는 특수 용도 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수도 있다. 또한, 어떤 관련된 것이라도 적절히 컴퓨터 판독가능 매체라고 한다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 꼬임 쌍 (twisted pair), DSL, 또는 무선 기술들 이를테면 적외선, 라디오, 및 마이크로파를 이용하여 전송된다면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 디스크 (disk 및 disc) 는 여기서 사용되는 바와 같이, 콤팩트 디스크 (CD), 레이저 디스크, 광 디스크, 디지털 다용도 디스크 (DVD), 플로피 디스크 및 블루레이 디스크를 포함하는데, 디스크 (disk) 들은 보통 데이터를 자기적으로 재생하지만, 디스크 (disc) 들은 레이저들로 광학적으로 데이터를 재생한다. 상기한 것들의 조합들도 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
본 개시물의 이전의 설명은 당업자로 하여금 본 개시물을 제작 또는 이용할 수 있게 하기 위해 제공된다. 개시물들에 대한 다양한 변형이 당업자에게 용이하게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위로부터 벗어남 없이 다른 실시형태들에 적용될 수도 있다. 따라서, 본 개시물은 여기에 나타낸 실시예들 및 설계들로 한정되는 것으로 의도되지 않고 여기에 개시된 원리들 및 신규의 특징들에 부합하는 최광의 범위를 부여하도록 의도된다.

Claims (26)

  1. 잡음을 포함하는 제 1 입력 신호를 수신하여 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 제공하도록 구성된 제 1 회로;
    상기 제 1 입력 신호를 수신하여 피드백 신호를 제공하도록 구성된 피드백 회로; 및
    제 2 입력 신호와 상기 피드백 신호를 수신하여 상기 제 1 버전의 잡음을 감쇠시키는데 이용되는 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 제공하도록 구성된 제 2 회로를 포함하는, 잡음 소거를 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 1 회로는 스위처에 커플링된 인덕터를 포함하고, 상기 제 1 입력 신호는 상기 스위처로부터의 스위처 잡음을 포함하는, 잡음 소거를 위한 장치.
  3. 제 1 항에 있어서,
    상기 제 2 회로는 증폭기를 포함하는, 잡음 소거를 위한 장치.
  4. 제 1 항에 있어서,
    상기 피드백 회로는 디지털-아날로그 컨버터 (DAC) 를 포함하는, 잡음 소거를 위한 장치.
  5. 제 1 항에 있어서,
    상기 제 1 회로는 제 1 전달 함수를 가지고, 상기 제 2 회로는 제 2 전달 함수를 가지며, 상기 피드백 회로는 상기 제 1 전달 함수와 상기 제 2 전달 함수에 기초하여 결정되는 제 3 전달 함수를 가지는, 잡음 소거를 위한 장치.
  6. 제 1 항에 있어서,
    상기 피드백 회로는 상수항, 또는 적분항, 또는 이들 양자를 포함하는 전달 함수를 구현하는, 잡음 소거를 위한 장치.
  7. 제 1 항에 있어서,
    상기 제 1 회로는 인덕터를 포함하고, 상기 제 2 회로는 증폭기를 포함하며, 상기 피드백 회로는 상기 증폭기의 단위 이득 대역폭, 상기 인덕터의 인덕턴스, 또는 상기 제 1 및 제 2 출력 신호들이 인가되는 부하의 임피던스 중 적어도 하나에 기초하여 결정된 이득을 가지는, 잡음 소거를 위한 장치.
  8. 제 1 항에 있어서,
    상기 피드백 신호를 상기 제 2 입력 신호로부터 감산하여 제 3 입력 신호를 상기 제 2 회로에 제공하도록 구성된 합산기를 더 포함하는, 잡음 소거를 위한 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 출력 신호들을 합산하여 제 3 출력 신호를 부하에 제공하도록 구성된 합산기를 더 포함하며, 상기 제 2 버전의 잡음은 상기 부하에서 상기 제 1 버전의 잡음을 감쇠시키는, 잡음 소거를 위한 장치.
  10. 스위처 잡음을 포함하는 스위처 출력 신호를 제공하도록 구성된 스위처;
    상기 스위처 출력 신호를 수신하여 제 1 출력 신호를 부하에 제공하도록 구성된 커플링 회로로서, 상기 제 1 출력 신호는 제 1 버전의 스위처 잡음을 포함하는, 상기 커플링 회로;
    상기 스위처 출력 신호를 수신하여 피드백 신호를 제공하도록 구성된 피드백 회로; 및
    엔벨로프 신호와 상기 피드백 신호를 수신하여 제 2 출력 신호를 상기 부하에 제공하도록 구성된 엔벨로프 증폭기를 포함하며,
    상기 제 2 출력 신호는 상기 부하에서 상기 제 1 버전의 스위처 잡음을 감쇠시키는데 이용되는 제 2 버전의 스위처 잡음을 포함하는, 잡음 소거를 위한 장치.
  11. 제 10 항에 있어서,
    상기 피드백 회로는 디지털-아날로그 컨버터 (DAC) 를 포함하는, 잡음 소거를 위한 장치.
  12. 제 11 항에 있어서,
    상기 DAC 는 상기 엔벨로프 증폭기 내에 상주하는 스티어링 전류 소스를 포함하는, 잡음 소거를 위한 장치.
  13. 제 10 항에 있어서,
    상기 제 1 출력 신호는 상기 부하에 대한 공급 전압의 직류 (DC) 및 저 주파수 성분들을 포함하고, 상기 제 2 출력 신호는 상기 부하에 대한 공급 전압의 고 주파수 성분들을 포함하는, 잡음 소거를 위한 장치.
  14. 제 10 항에 있어서,
    상기 부하는 입력 무선 주파수 (RF) 신호를 증폭하여 출력 RF 신호를 제공하도록 구성된 전력 증폭기를 포함하며, 상기 엔벨로프 신호는 상기 입력 RF 신호의 엔벨로프에 기초하여 결정되는, 잡음 소거를 위한 장치.
  15. 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 획득하기 위해 잡음을 포함하는 제 1 입력 신호를 제 1 회로에 인가하는 단계;
    피드백 신호를 획득하기 위해 상기 제 1 입력 신호를 피드백 회로에 인가하는 단계; 및
    상기 제 1 버전의 잡음을 감쇠시키는데 이용되는 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 획득하기 위해 제 2 입력 신호와 상기 피드백 신호를 제 2 회로에 인가하는 단계를 포함하는, 잡음 소거를 위한 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 출력 신호들은 부하에 제공되고, 상기 제 2 버전의 잡음은 상기 부하에서 상기 제 1 버전의 잡음을 감쇠시키는, 잡음 소거를 위한 방법.
  17. 제 15 항에 있어서,
    스위처로 상기 제 1 입력 신호를 생성하는 단계를 더 포함하며,
    상기 제 1 입력 신호는 상기 스위처로부터의 스위처 잡음을 포함하는, 잡음 소거를 위한 방법.
  18. 제 15 항에 있어서,
    상기 제 1 입력 신호를 상기 제 1 회로에 인가하는 단계는, 상기 제 1 출력 신호를 획득하기 위해 상기 제 1 입력 신호를 인덕터를 포함하는 상기 제 1 회로를 통해 통과시키는 단계를 포함하는, 잡음 소거를 위한 방법.
  19. 제 15 항에 있어서,
    상기 제 1 입력 신호를 상기 피드백 회로에 인가하는 단계는, 상기 피드백 신호를 획득하기 위해 상기 제 1 입력 신호를 디지털-아날로그 컨버터 (DAC) 에 제공하는 단계를 포함하는, 잡음 소거를 위한 방법.
  20. 제 15 항에 있어서,
    상기 제 2 입력 신호와 상기 피드백 신호를 상기 제 2 회로에 인가하는 단계는, 상기 제 2 출력 신호를 획득하기 위해 상기 제 2 입력 신호와 상기 피드백 신호를 증폭기를 포함하는 상기 제 2 회로로 증폭시키는 단계를 포함하는, 잡음 소거를 위한 방법.
  21. 제 15 항에 있어서,
    상기 제 1 회로는 제 1 전달 함수를 가지고, 상기 제 2 회로는 제 2 전달 함수를 가지며, 상기 피드백 회로는 상기 제 1 전달 함수와 상기 제 2 전달 함수에 기초하여 결정되는 제 3 전달 함수를 가지는, 잡음 소거를 위한 방법.
  22. 제 21 항에 있어서,
    상기 제 1 버전의 잡음은 상기 제 1 입력 신호를 상기 제 1 전달 함수를 갖는 상기 제 1 회로에 인가시킴으로써 생성되고, 상기 제 2 버전의 잡음은 상기 제 1 입력 신호를 상기 제 3 전달 함수를 갖는 상기 피드백 회로와 상기 제 2 전달 함수를 갖는 상기 제 2 회로의 직렬 결합에 인가시킴으로써 생성되는, 잡음 소거를 위한 방법.
  23. 잡음을 포함하는 제 1 입력 신호를 처리하여 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 제공하는 수단;
    상기 제 1 입력 신호를 처리하여 피드백 신호를 제공하는 수단; 및
    제 2 입력 신호와 상기 피드백 신호를 처리하여 상기 제 1 버전의 잡음을 감쇠시키는데 이용된 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 제공하는 수단을 포함하는, 잡음 소거를 위한 장치.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 출력 신호들은 부하에 제공되고, 상기 제 2 버전의 잡음은 상기 부하에서 상기 제 1 버전의 잡음을 감쇠시키는, 잡음 소거를 위한 장치.
  25. 제 23 항에 있어서,
    상기 제 1 입력 신호를 처리하여 상기 제 1 출력 신호를 제공하는 수단은 제 1 전달 함수를 구현하고, 상기 제 2 입력 신호와 상기 피드백 신호를 처리하는 수단은 제 2 전달 함수를 구현하며, 상기 제 1 입력 신호를 처리하여 상기 피드백 신호를 제공하는 수단은 상기 제 1 전달 함수와 상기 제 2 전달 함수에 기초하여 결정된 제 3 전달 함수를 구현하는, 잡음 소거를 위한 장치.
  26. 컴퓨터 판독가능 저장 매체로서,
    적어도 하나의 컴퓨터로 하여금, 제 1 버전의 잡음을 포함하는 제 1 출력 신호를 획득하기 위해 잡음을 포함하는 제 1 입력 신호의 프로세싱을 지시하게 하는 코드;
    상기 적어도 하나의 컴퓨터로 하여금, 피드백 신호를 획득하기 위해 상기 제 1 입력 신호의 프로세싱을 지시하게 하는 코드; 및
    상기 적어도 하나의 컴퓨터로 하여금, 상기 제 1 버전의 잡음을 감쇠시키는데 이용되는 제 2 버전의 잡음을 포함하는 제 2 출력 신호를 획득하기 위해 제 2 입력 신호와 상기 피드백 신호의 프로세싱을 지시하게 하는 코드를 포함하는, 컴퓨터 판독가능 저장 매체.
KR1020147001675A 2011-06-23 2012-06-24 잡음 소거 기능을 갖는 전력 공급 발생기 KR101548888B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161500583P 2011-06-23 2011-06-23
US61/500,583 2011-06-23
US13/361,785 US9083453B2 (en) 2011-06-23 2012-01-30 Power supply generator with noise cancellation
US13/361,785 2012-01-30
PCT/US2012/043917 WO2012178140A1 (en) 2011-06-23 2012-06-24 Power supply generator with noise cancellation

Publications (2)

Publication Number Publication Date
KR20140027496A KR20140027496A (ko) 2014-03-06
KR101548888B1 true KR101548888B1 (ko) 2015-08-31

Family

ID=47361250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147001675A KR101548888B1 (ko) 2011-06-23 2012-06-24 잡음 소거 기능을 갖는 전력 공급 발생기

Country Status (6)

Country Link
US (1) US9083453B2 (ko)
EP (1) EP2724484B1 (ko)
JP (1) JP5976795B2 (ko)
KR (1) KR101548888B1 (ko)
CN (1) CN103597760B (ko)
WO (1) WO2012178140A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107171645A (zh) 2012-03-04 2017-09-15 匡坦斯公司 功率放大器系统及延迟校准方法
US9608675B2 (en) * 2013-02-11 2017-03-28 Qualcomm Incorporated Power tracker for multiple transmit signals sent simultaneously
JP6178489B2 (ja) 2013-03-14 2017-08-09 クアンタンス， インコーポレイテッド 雑音調整を有するｅｔシステム
WO2014151777A1 (en) 2013-03-15 2014-09-25 Quantance, Inc. Envelope tracking system with internal power amplifier characterization
CN104660188B (zh) * 2015-03-02 2017-12-26 联想(北京)有限公司 一种包络跟踪技术的控制方法、装置和电子设备
US9800214B2 (en) * 2015-03-30 2017-10-24 Qualcomm Incorporated Power supply rejection rate through noise cancellation in an audio amplifier loop
CN104993840B (zh) * 2015-05-25 2018-02-27 联想(北京)有限公司 电子设备和信息处理方法
CN105897181B (zh) * 2016-05-24 2018-11-09 桂林市思奇通信设备有限公司 一种高速率数字信号发射机功率放大装置
CN107017765A (zh) * 2017-04-01 2017-08-04 唯捷创芯(天津)电子技术股份有限公司 一种具有串并联结构的包络线跟踪电源、芯片及通信终端
US10615648B2 (en) 2017-12-13 2020-04-07 Apple Inc. Wireless charging device with multi-tone data receiver and active power supply noise cancellation circuitry
US10615887B1 (en) * 2018-09-24 2020-04-07 Seagate Technology Llc Mitigation of noise generated by random excitation of asymmetric oscillation modes
CN109768805B (zh) * 2019-03-06 2024-01-09 贵州电网有限责任公司 一种适用于r46指令的复杂波形信号的输出装置及输出方法
WO2020106360A2 (en) * 2019-09-20 2020-05-28 Futurewei Technologies, Inc. Low noise power conversion system and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050064830A1 (en) * 2003-09-16 2005-03-24 Nokia Corporation Hybrid switched mode/linear power amplifier power supply for use in polar transmitter
US7825844B2 (en) * 2008-02-06 2010-11-02 Qualcomm Incorporated Adaptive high-order digital-to-analog conversion

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300826B1 (en) 2000-05-05 2001-10-09 Ericsson Telefon Ab L M Apparatus and method for efficiently amplifying wideband envelope signals
US6744392B2 (en) 2002-08-02 2004-06-01 Cirrus Logic, Inc. Noise shapers with shared and independent filters and multiple quantizers and data converters and methods using the same
CN1826726A (zh) 2003-07-25 2006-08-30 松下电器产业株式会社 放大装置
JP4497470B2 (ja) 2004-09-17 2010-07-07 ソニー・エリクソン・モバイルコミュニケーションズ株式会社 高周波電力増幅装置および送信装置
JP2006333437A (ja) * 2005-03-16 2006-12-07 Taiyo Yuden Co Ltd デジタルアンプおよびスイッチング電源
JP5003134B2 (ja) * 2006-01-10 2012-08-15 日本電気株式会社 増幅装置
FI20065457A0 (fi) 2006-06-30 2006-06-30 Nokia Corp Tehovahvistimen kytkentätoimisen tehonsyötön kontrollointi
US7940198B1 (en) 2008-04-30 2011-05-10 V Corp Technologies, Inc. Amplifier linearizer
JP2008288977A (ja) 2007-05-18 2008-11-27 Sumitomo Electric Ind Ltd 高周波増幅回路とこれを有する無線通信装置
US8014735B2 (en) 2007-11-06 2011-09-06 Quantance, Inc. RF power amplifier controlled by estimated distortion level of output signal of power amplifier
US8351493B2 (en) 2008-11-18 2013-01-08 Gennum Corporation Folding sequential adaptive equalizer
US9166533B2 (en) 2009-07-30 2015-10-20 Qualcomm Incorporated Bias current monitor and control mechanism for amplifiers
CN102870306B (zh) * 2009-12-14 2015-09-09 松下航空电子公司 用于提供动态功率管理的系统和方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050064830A1 (en) * 2003-09-16 2005-03-24 Nokia Corporation Hybrid switched mode/linear power amplifier power supply for use in polar transmitter
US7825844B2 (en) * 2008-02-06 2010-11-02 Qualcomm Incorporated Adaptive high-order digital-to-analog conversion

Also Published As

Publication number Publication date
JP5976795B2 (ja) 2016-08-24
EP2724484A1 (en) 2014-04-30
CN103597760A (zh) 2014-02-19
WO2012178140A1 (en) 2012-12-27
KR20140027496A (ko) 2014-03-06
CN103597760B (zh) 2016-03-16
EP2724484B1 (en) 2015-08-26
JP2014518479A (ja) 2014-07-28
US20120326686A1 (en) 2012-12-27
US9083453B2 (en) 2015-07-14

Similar Documents

Publication Publication Date Title
KR101548888B1 (ko) 잡음 소거 기능을 갖는 전력 공급 발생기
US9319495B2 (en) Power amplifier providing high efficiency
US7612608B2 (en) Sigma-delta based Class D audio or servo amplifier with load noise shaping
US9837962B2 (en) Envelope tracker with variable boosted supply voltage
US9344046B2 (en) Digital class-D amplifier with analog feedback
US8553909B2 (en) Low-power class D amplifier using multistate analog feedback loops
US7605653B2 (en) Sigma-delta based class D audio power amplifier with high power efficiency
US11133833B2 (en) Power tracker for multiple transmit signals sent simultaneously
US8866544B2 (en) Class D pulse width modulator with dual feedback
US20080197921A1 (en) System and method for minimizing DC offset in outputs of audio power amplifiers
Lu et al. Design and analysis of a self-oscillating class D audio amplifier employing a hysteretic comparator
US7649961B2 (en) Suppressed carrier quadrature pulse modulator
CN112236938A (zh) 电源调制器、具有其的功率放大器、用于控制其的方法和用于控制功率放大器的方法
He et al. A 40 MHz bandwidth, 91% peak efficiency, 2.5 W output power supply modulator with dual-mode Sigma–Delta control and adaptive biasing amplifier for multistandard communications
JP5743978B2 (ja) 電力増幅器および送信器
US9160309B2 (en) Area efficient baseband filter
Bellili et al. Low power class D audio amplifier with high performance and high efficiency
Kitchen et al. Supply modulators for RF polar transmitters
US9887670B2 (en) Power supply circuit, high-frequency power amplification circuit, and power supply control method
Stauth et al. Pulse-density modulation for RF applications: the radio-frequency power amplifier (RF PA) as a power converter
Tripathy et al. A Low Power LNA using Current Reused Technique for UWB Application
He Analysis and design of switching amplifiers for smartphones
Zhang High-Performance Multilevel Class-D Audio Amplifiers
Paro Filho et al. Capacitive Charge-Based Transmitter
Kim et al. Reconfigurable Power Amplifiers for Handset Applications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 4