KR101541132B1 - 크로스 바운더리 하이브리드 및 다이나믹 저장 장치 및 메모리 상황 인식 캐시 시스템 - Google Patents
크로스 바운더리 하이브리드 및 다이나믹 저장 장치 및 메모리 상황 인식 캐시 시스템 Download PDFInfo
- Publication number
- KR101541132B1 KR101541132B1 KR1020120110024A KR20120110024A KR101541132B1 KR 101541132 B1 KR101541132 B1 KR 101541132B1 KR 1020120110024 A KR1020120110024 A KR 1020120110024A KR 20120110024 A KR20120110024 A KR 20120110024A KR 101541132 B1 KR101541132 B1 KR 101541132B1
- Authority
- KR
- South Korea
- Prior art keywords
- storage
- component
- cache
- low
- adaptive
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/3485—Performance evaluation by tracing or monitoring for I/O devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
- G06F11/3433—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment for load management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/885—Monitoring specific for caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
본 발명의 실시예들은 적응형 캐시 시스템 및 하이브리드 저장 시스템용 적응형 캐시 시스템을 제공한다. 특히, 전형적인 실시예에서, 입력/출력(I/O) 트래픽 분석 컴포넌트는 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공한다. 적응형 캐시 알고리즘 컴포넌트는 I/O 트래픽 분석 컴포넌트에 결합되며 데이터 트래픽을 핸들링하기 위해 저장 스키마(schema)를 결정하는 알고리즘 세트를 지원한다. 또한, 적응형 캐시 정책 컴포넌트는 적응형 캐시 알고리즘 컴포넌트에 결합된다. 적응형 캐시 정책 컴포넌트는 캐시 정책 세트를 지원하며 트래픽 분석 및 저장 스키마에 기초하여 저장 판단을 내린다. 저장 판단에 기초하여, 데이터 트래픽은 적응형 캐시 정책 컴포넌트에 결합되는 저장 장치 세트 사이에서 저장(예를 들면, 캐시)될 수 있다. 이러한 저장 컴포넌트는 이하의 것들을 포함할 수 있다: 로우-미드-하이 캐시, 저속 저장 컴포넌트(예를 들면, HDD(High Density Drive), 플래시 메모리 등), 중속 저장 컴포넌트(PRAM, FRAM, MRAM SSD 등) 및/또는 고속 저장 컴포넌트(예를 들면, DRAM SSD). 상기 고속 저장 컴포넌트는 캐시 영역, 고속 저장영역 및 저장 매니저를 포함 할 수 있다.
Description
본 발명의 실시예는 PCI-익스프레스(PCI-e) 타입의 반도체 저장장치(SSD)에 관한 것이다. 특히, 본 발명은 SSD 기반의 캐시 시스템에 관한 것이다.
관련 출원의 상호 참조
본 출원은 2010.04.13.자로 출원되고, "SEMICONDUCTOR STORAGE DEVICE"로 명명되었으며, 공통 소유되고, 동시 계류중인 미국 출원 번호 12/758,937의 일부 실시예에 관련되며, 이의 모든 내용이 여기에 참조로서 병합된다. 또한 본 출원은 2010.06.16.자로 출원되고, "SEMICONDUCTOR STORAGE DEVICE BASED CACHE MANAGER"로 명명되었으며, 공통 소유되고, 동시 계류중인 미국 출원 번호 12/816,508의 일부 실시예에 관련되며, 이의 모든 내용이 여기에 참조로서 병합된다. 또한 본 출원은 2011.03.28.자로 출원되고, "ADAPTIVE CACHE FOR A SEMICONDUCTOR STORAGE DEVICE-BASED SYSTEM"으로 명명되었으며, 공통 소유되고, 동시 계류중인 미국 출원 번호 13/079,447의 일부 실시예에 관련되며, 이의 모든 내용이 여기에 참조로서 병합된다.
더 많은 컴퓨터 저장에 대한 필요가 증가함에 따라, 보다 효율적인 솔루션이 추구되고 있다. 알려진 바와 같이, 데이터 저장 매체로서는, 기계적 방식으로 데이터를 저장/판독하는 다양한 하드 디스크 솔루션이 존재한다. 불행하게도, 하드 디스크와 관련된 데이터 프로세싱 속도는 종종 느려진다. 또한, 기존 솔루션들은 아직도, 데이터 저장 매체와 호스트 간의 인터페이스로서 고속 데이터 입력/출력 성능을 갖는 메모리의 데이터 프로세싱 속도를 따라잡지 못하는 인터페이스를 사용하고 있다. 따라서, 기존 영역에는 메모리 디스크의 성능이 적절히 활용되지 못하는 문제점이 존재한다.
본 발명의 실시예들은 적응형 캐시 시스템 및 하이브리드 저장 시스템용 적응형 캐시 시스템을 제공한다. 특히, 전형적인 실시예에서, 입력/출력(I/O) 트래픽 분석 컴포넌트는 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공한다. 적응형 캐시 알고리즘 컴포넌트는 I/O 트래픽 분석 컴포넌트에 결합되며 데이터 트래픽을 핸들링하기 위해 저장 스키마(schema)를 결정하는 알고리즘 세트를 지원한다. 또한, 적응형 캐시 정책 컴포넌트는 적응형 캐시 알고리즘 컴포넌트에 결합된다. 적응형 캐시 정책 컴포넌트는 캐시 정책 세트를 지원하며 트래픽 분석 및 저장 스키마에 기초하여 저장 판단을 내린다. 저장 판단에 기초하여, 데이터 트래픽은 적응형 캐시 정책 컴포넌트에 결합되는 저장 장치 세트 사이에서 저장(예를 들면, 캐시)될 수 있다. 이러한 저장 컴포넌트는 로우-미드-하이 캐시, 저속 저장 컴포넌트(예를 들면, HDD(High Density Drive), 플래시 메모리 등), 중속 저장 컴포넌트(PRAM, FRAM, MRAM SSD 등) 및 고속 저장 컴포넌트(예를 들면, DRAM SSD)를 포함할 수 있다. 고속 저장 컴포넌트는 캐시 영역, 고속 저장 영역 및 저장 매니저를 포함할 수 있다.
본 발명의 제1 실시예는, 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공하는 입력/출력(I/O) 트래픽 분석 컴포넌트; 상기 I/O 트래픽 컴포넌트에 결합되며 상기 데이터 트래픽을 핸들링하기 위한 저장 스키마를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트; 상기 적응형 캐시 알고리즘 컴포넌트에 결합되며 캐시 정책 세트를 지원하고 상기 트래픽 분석 및 상기 저장 스키마에 기초하여 저장 판단을 내리는 적응형 캐시 정책 컴포넌트; 상기 적응형 캐시 정책 컴포넌트에 결합되며 상기 저장 판단에 기초하여 상기 데이터 트래픽을 저장하는 로우-미드-하이 캐시; 및 상기 로우-미드-하이 캐시에 결합된 고속 저장 컴포넌트를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템을 제공한다.
본 발명의 제2 실시예는, 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공하는 입력/출력(I/O) 트래픽 분석 컴포넌트; 상기 I/O 트래픽 컴포넌트에 결합되며 상기 데이터 트래픽을 핸들링하기 위한 저장 스키마를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트; 상기 적응형 캐시 알고리즘 컴포넌트에 결합되며 캐시 정책 세트를 지원하고 상기 트래픽 분석 및 상기 저장 스키마에 기초하여 저장 판단을 내리는 적응형 캐시 정책 컴포넌트; 상기 적응형 캐시 정책 컴포넌트에 결합되며 상기 저장 판단에 기초하여 상기 데이터 트래픽을 저장하는 로우-미드-하이 캐시; 상기 로우-미드-하이 캐시에 결합된 저속 저장 컴포넌트; 및 상기 로우-미드-하이 캐시에 결합되며, 캐시영역, 고속 저장 영역 및, 상기 캐시 영역과 상기 고속 저장 영역을 제어하는 저장 매니저를 포함하는 고속 저장 컴포넌트를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템을 제공한다.
본 발명의 제3 실시예는, 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공하는 입력/출력(I/O) 트래픽 분석 컴포넌트를 제공하는 단계; 상기 데이터 트래픽을 핸들링하기 위한 저장 스키마를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트를 상기 I/O 트래픽 분석 컴포넌트에 결합하는 단계; 캐시 정책 세트를 지원하고 상기 트래픽 분석 및 상기 저장 스키마에 기초하여 저장 판단을 내리는 적응형 캐시 정책 컴포넌트를 상기 적응형 캐시 알고리즘 컴포넌트에 결합하는 단계; 상기 저장 판단에 기초하여 상기 데이터 트래픽을 저장하는 로우-미드-하이 캐시를 상기 적응형 캐시 정책 컴포넌트에 결합하는 단계; 상기 로우-미드-하이 캐시에 저속 저장 컴포넌트를 결합하는 단계; 및 캐시영역, 고속 저장 영역 및, 상기 캐시 영역과 상기 고속 저장 영역을 제어하는 저장 매니저를 포함하는 고속 저장 컴포넌트를 상기 로우-미드-하이 캐시에 결합하는 단계를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법을 제공한다.
본 발명에 따르면 캐시 영역, 고속 저장 영역 및 저장 매니저로 이루어진 고속 저장 컴포넌트를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템을 제공한다.
본 발명의 이러한 특징들 및 다른 특징들이 첨부되는 도면들과 함께 본 발명의 다양한 실시예에 대한 이하의 상세한 설명들로부터 보다 쉽게 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 PCI-익스프레스(PCI-e) 타입의 저장 장치의 구성을 설명하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 고속 SSD의 도면이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 컨트롤러 유닛의 구성을 설명하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 캐시 매니저의 도면이다.
도 5는 본 발명의 일 실시예에 따른 하이브리드 저장 시스템용 적응형 캐시 시스템의 도면이다.
도면들은 크기 조정될 필요가 없다. 도면들은 본 발명의 구체적인 파라미터들을 나타내지 않고, 단지 개략적으로만 나타낼 뿐이다. 도면들은 단지 본 발명의 통상적인 실시예를 도시하며, 따라서 본 발명의 범위를 제한하는 것으로 이해되어서는 안된다. 도면에서, 유사한 참조번호는 유사한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 PCI-익스프레스(PCI-e) 타입의 저장 장치의 구성을 설명하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 고속 SSD의 도면이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 컨트롤러 유닛의 구성을 설명하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 캐시 매니저의 도면이다.
도 5는 본 발명의 일 실시예에 따른 하이브리드 저장 시스템용 적응형 캐시 시스템의 도면이다.
도면들은 크기 조정될 필요가 없다. 도면들은 본 발명의 구체적인 파라미터들을 나타내지 않고, 단지 개략적으로만 나타낼 뿐이다. 도면들은 단지 본 발명의 통상적인 실시예를 도시하며, 따라서 본 발명의 범위를 제한하는 것으로 이해되어서는 안된다. 도면에서, 유사한 참조번호는 유사한 구성요소를 나타낸다.
이하 예시적인 실시예를 도시하는 첨부 도면을 참조하여 예시적인 실시예가 보다 완전하게 설명될 것이다. 그러나, 본 개시는 많은 다른 형태로 실시될 수도 있으며, 이하의 예시적인 실시예에 제한되는 것으로 이해되어서는 안된다. 오히려, 이러한 예시적인 실시예들은 본 개시가 완전하고 완벽해짐과 동시에 당업자에게 본 개시의 범위가 완전히 전달될 수 있도록 제공된다. 상세한 설명에서, 잘 알려진 구성 및 기술들에 대한 상세한 설명은 나타내어지는 실시예의 불필요한 불명확성을 피하게 위해 생략된다.
여기에 사용되는 용어는 특정 실시예를 설명하기 위한 목적으로만 사용되며 본 개시를 제한하지 않는다. 여기에 사용되는 단수형 "일", "하나", 및 "그" 는 문맥이 명확히 다른 것을 나타내지 않는 이상, 복수형을 포함하는 것이다. 또한, "일", "하나" 등의 용어 사용은 양의 한정을 의미하지 않고, 오히려 참조되는 항목이 적어도 하나 존재한다는 것을 의미한다. 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는", 또는 "구성된다" 및/또는 "구성되는"이라는 용어는 기술되는 특징, 영역, 정수, 단계, 동작, 구성요소, 및/또는 컴포넌트의 존재를 명시하며, 일 이상의 다른 특징, 영역, 정수, 단계, 동작, 구성요소, 컴포넌트, 및 또는 이의 그룹들의 존재 또는 추가를 불가능하게 하는 것이 아니다. 또한, 여기에 사용되는 RAID라는 용어는 복수 배열 독립 디스크(초기에는, 복수 배열 저가 디스크)를 의미한다. 일반적으로, RAID 기술은 다중 하드 디스크의 상이한 공간에 동일한 데이터를 (따라서, 불필요하게) 저장하는 방법이다. 다중 디스크에 데이터를 배치시킴으로써, I/O(Input/Output) 동작이 성능을 향상시키는 균형적인 방법으로 오버랩될 수 있다. 다중 디스크가 평균 고장 간격(MTBF: Mean Time Between Failure)을 증가시키기 때문에, 불필요하게 저장되는 데이터 또한 내고장성을 증가시킨다.
다르게 정의되지 않는 이상, 여기에 사용된 (기술적 및 과학적 용어들을 포함하는) 모든 용어는 당업자에 의해 보통 이해되는 것과 동일한 의미를 갖는다. 보통 사용되는 사전에서 정의되는 것들과 같은 용어들은 관련 기술 및 본 개시의 문맥에서의 의미와 일치하는 의미를 갖는 것으로 해석되고, 여기에 명확히 정의되지 않는 이상 이상화시키는 의미 또는 전체적으로 형식적인 의미로 해석되지 않음이 이해될 것이다. 예를 들어: PRAM은 파라미터 랜덤 액세스 메모리(Parameter random access memory)라는 의미로 해석된다; FRAM은 강유전성 랜덤 액세스 메모리(Ferroelectric random access memory)라는 의미로 해석된다; 및 MRAM은 마그네티로레지스티브 랜덤 액세스 매모리(Magnetroresistive random access memory)라는 의미로 해석된다.
이하에서, 일 실시예에 따른 PCI-익스프레스(PCI-e) 타입의 저장 장치가 첨부 도면을 참조로 상세히 설명될 것이다.
본 발명의 실시예들은 적응형 캐시 시스템 및 하이브리드 저장 시스템용 적응형 캐시 시스템을 제공한다. 특히, 전형적인 실시예에서, 입력/출력(I/O) 트래픽 분석 컴포넌트는 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공한다. 적응형 캐시 알고리즘 컴포넌트는 I/O 트래픽 분석 컴포넌트에 결합되며 데이터 트래픽을 핸들링하기 위해 저장 스키마(schema)를 결정하는 알고리즘 세트를 지원한다. 또한, 적응형 캐시 정책 컴포넌트는 적응형 캐시 알고리즘 컴포넌트에 결합된다. 적응형 캐시 정책 컴포넌트는 캐시 정책 세트를 지원하며 트래픽 분석 및 저장 스키마에 기초하여 저장 판단을 내린다. 저장 판단에 기초하여, 데이터 트래픽은 적응형 캐시 정책 컴포넌트에 결합되는 저장 장치 세트 사이에서 저장(예를 들면, 캐시)될 수 있다. 이러한 저장 컴포넌트는 로우-미드-하이 캐시, 저속 저장 컴포넌트(예를 들면, HDD(High Density Drive), 플래시 메모리 등), 중속 저장 컴포넌트(PRAM, FRAM, MRAM SSD 등) 및 고속 저장 컴포넌트(예를 들면, DRAM SSD)를 포함할 수 있다. 고속 저장 컴포넌트는 캐시 영역, 고속 저장 영역 및 저장 매니저를 포함할 수 있다.
PCI-익스프레스 타입의 저장 장치는 PCI-익스프레스와 같은 병렬 인터페이스 표준을 통한 호스트와 메모리 디스크 간 데이터 통신 시 호스트와 메모리 디스크 간에 전송/수신되는 데이터 신호의 동기화를 조절함으로써 호스트에 대해 저속 데이터 프로세싱 속도를 지원하고, 동시에 메모리 디스크에 대해 고속 데이터 프로세싱 속도를 지원하며, 이에 의해 기존 인터페이스 환경에서 최대의 고속 데이터 프로세싱을 가능하게 하는 메모리 성능을 지원한다. PCI-익스프레스 기술이 통상적인 실시예에서 활용될 것임에도, 다른 변형들이 가능함이 사전에 이해된다. 예를 들어, 본 발명은 SAS(Serial Attached Small Computer System Interface)/SATA(Serial Advanced Technology Advancement) 인터페이스를 활용하는 SAS/SATA 타입 저장 장치가 제공되는 SAS/SATA 기술을 활용할 수 있다.
도 1을 참조하면, (예를 들면, 직렬 접속 컴퓨터 장치에 대해 저장소를 제공하는) PCI-익스프레스 타입, RAID 제어 반도체 저장 장치의 구성을 개략적으로 나타내는 도면이 도시된다. 도시된 바와 같이, 도 1은 (여기에 고속 SSD 메모리 디스크 유닛(100)으로도 지칭되는) 복수의 휘발성 반도체 메모리/메모리 유닛을 갖는 복수의 메모리 디스크; SSD 메모리 디스크 유닛(100)에 결합되는 RAID 컨트롤러(800); SSD 메모리 디스크 유닛과 호스트 사이를 인터페이스하는 인터페이스 유닛(200)(예를 들면, PCI-익스프레스 호스트); 컨트롤러 유닛(300); PCI-익스프레스 호스트 인터페이스 유닛을 통해 호스트로부터 전송되는 전력을 사용하여 소정 전력을 유지하기 위해 충전되는 보조 전력 소스 유닛(400); PCI-익스프레스 호스트 인터페이스 유닛을 통해 호스트로부터 전송되는 전력이 차단되거나 호스트로부터 전송되는 전력에 에러가 발생할 때, PCI-익스프레스 호스트 인터페이스 유닛을 통해 호스트로부터 전송되는 전력을 컨트롤러 유닛(300), SSD 메모리 디스크 유닛(100), 백업 저장 유닛, 및 백업 컨트롤 유닛에 제공하고, 보조 전력 소스 유닛으로부터 전력을 수신하며, 컨트롤러 유닛을 통해 SSD 메모리 디스크 유닛에 전력을 공급하는 전력 소스 컨트롤 유닛(500); SSD 메모리 디스크 유닛의 데이터를 저장하는 백업 저장 유닛(600A-B); 호스트로부터의 명령에 따라서, 또는 호스트로부터 전송되는 전력에 에러가 발생할 때, SSD 메모리 디스크 유닛에 저장된 데이터를 백업 저장 유닛에 백업하는 백업 컨트롤 유닛(700); 및 SSD 메모리 디스크 유닛(100), 컨트롤러(300), 및 내부 백업 컨트롤러(700)에 결합되는 복수 배열 독립 디스크(RAID: Redundant Array of Independent Disks) 컨트롤러(800)를 포함하는 (여기서 SSD 메모리 디스크 유닛, SSD, 및/또는 SSD 메모리 디스크 유닛으로 지칭되는) SSD 메모리 디스크 유닛(100)을 포함하는 본 발명의 일 실시예에 따른 RAID 제어 PCI-익스프레스 타입 저장 장치(110)를 도시한다.
상기 SSD 메모리 디스크 유닛(100)은 고속 데이터 입력/출력을 위한 복수의 휘발성 메모리(예를 들면, DDR, DDR2, DDR3, SDRAM 등)를 포함하는 복수의 메모리 디스크를 포함하고, 컨트롤러(300)의 제어에 따라 데이터를 입력 및 출력한다. SSD 메모리 디스크 유닛(100)은 메모리 디스크가 병렬로 배열되는 구성을 가질 수도 있다.
상기 PCI-익스프레스 호스트 익스프레스 유닛(200)은 호스트와 SSD 메모리 디스크 유닛(100) 사이를 인터페이스한다. 호스트는 PCI-익스프레스 인터페이스 및 전력 소스 공급 장치를 포함하는 컴퓨터 시스템 또는 이와 유사한 것일 수 있다.
상기 컨트롤 유닛(300)은 PCI-익스프레스 호스트 인터페이스 유닛(200)과 SSD 메모리 디스크 유닛(100) 사이에 전송/수신되는 데이터 신호의 동기화를 조정하여 PCI-익스프레스 호스트 인터페이스 유닛(200)과 SSD 메모리 디스크 유닛(100) 간의 데이터 전송/수신 속도를 컨트롤한다.
도시된 바와 같이, PCI-e 타입 RAID 컨트롤러(800)는 수개의 SSD 메모리 디스크 유닛(100)에 직접적으로 결합될 수 있다. 무엇보다도, 이는 SSD 메모리 디스크 유닛(100)의 최적화된 제어를 가능하게 한다. 무엇보다도, RAID 컨트롤러(800)의 사용은,
1. 전류 백업/복구 동작을 지원한다.
2. 이하를 수행함으로써 추가적이고 향상된 백업 기능을 제공한다.
a) 내부 백업 컨트롤러(700)는 백업을 판단한다(사용자의 요청 순서 또는 상태 모니터가 전력 공급 문제를 검출한다);
b) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛으로의 데이터 백업을 요청한다;
c) 내부 백업 컨트롤러(700)는 내부 백업 장치에 데이터 백업을 즉시 요청한다;
d) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛 및 내부 백업 컨트롤러에 대한 백업 상태를 모니터한다;
e) 내부 백업 컨트롤러(700)는 내부 백업 컨트롤러의 상태 및 엔드 동작(end-op)을 리포트한다;
3. 이하를 수행함으로써 추가적이고 향상된 복구 기능을 제공한다.
a) 내부 백업 컨트롤러(700)는 복구를 판단한다(사용자의 요청 순서 또는 상태 모니터가 전력 공급 문제를 검출한다);
b) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛으로의 데이터 복구를 요청한다;
c) 내부 백업 컨트롤러(700)는 내부 백업 장치에 데이터 복구를 즉시 요청한다;
d) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛 및 내부 백업 컨트롤러에 대한 복구 상태를 모니터한다;
e) 내부 백업 컨트롤러(700)는 내부 백업 컨트롤러의 상태 및 엔드 동작(end-op)을 리포트한다;
도 2를 참조하면, 고속 SSD(100)의 구성을 개략적으로 설명하는 도면이 도시된다. 도시된 바와 같이, SSD 메모리 디스크 유닛(100)은, 호스트 인터페이스(202)(예를 들면, PCI-익스프레스 호스트)(도 1의 인터페이스(200), 또는 도시된 바와 같은 이격 인터페이스일 수 있음); 백업 컨트롤 모듈(700)과 인터페이스하는 직접 메모리 액세스(DMA: Direct Memory Access) 컨트롤러(302); ECC 컨트롤러(304); 및 고속 저장소로 사용되는 메모리(602)의 일 이상의 블록(604)을 제어하는 메모리 컨트롤러(306)를 포함한다. 또한, DMA 컨트롤러에 결합되는 백업 컨트롤러(700) 및 백업 컨트롤러(700)에 결합되는 백업 저장 유닛(600A)이 도시된다.
일반적으로, DMA는 컴퓨터 내에서 특정 하드웨어 서브시스템이 중앙 프로세싱 유닛의 독립적인 판독 및/또는 쓰기를 위해 시스템 메모리에 액세스할 수 있도록 하는 모던 컴퓨터 및 마이크로프로세서의 특징이다. 많은 하드웨어 시스템은 디스크 드라이브 컨트롤러, 그래픽 카드, 네트워크 카드 및 사운드 카드를 포함하는 DMA를 사용한다. 또한, DMA는 멀티 코어 프로세서, 특히 멀티프로세서 시스템 온 칩에서의 인트라 칩 데이터 전송에 사용되며, 여기서 이의 프로세싱 유닛은 (주로 스크래치패드 메모리로 지칭되는) 로컬 메모리를 포함하여 구현되고, DMA는 로컬 메모리와 메인 메모리 사이에서 데이터를 전송하는 데에 사용된다. DMA 채널을 갖는 컴퓨터는 DMA 채널이 없는 컴퓨터에 비해 매우 적은 CPU 오버헤드를 갖고 장치로/로부터 데이터를 전송할 수 있다. 유사하게, 멀티 코어 프로세서 내의 프로세싱 엘리먼트는 프로세서 타임을 점유하지 않고 로컬 메모리로/로부터 데이터를 전송할 수 있고, 연산 및 데이터 전송을 동시에 할 수 있다.
DMA 없이, 병렬 장치와의 통신을 위한 프로그램 입력/출력(PIO) 모드, 또는 멀티 코어 칩의 경우에서 로드/저장 명령을 사용하면, CPU는 통상적으로 판독 또는 쓰기 동작의 전체 소요시간 동안 완전히 점유되고, 이에 따라 다른 업무를 수행하는 데에 이용될 수 없게 된다. DMA를 포함하면, CPU는 전송을 초기화하고, 전송이 진행되는 동안 다른 동작을 할 수 있으며, 일단 동작이 완료되면 DMA 컨트롤러로부터 인터럽트를 수신한다. 이는 특히 동시 동작에서의 지연 없음이 중요한 요소가 아닌 실시간 연산 애플리케이션에서 유용하다.
도 3을 참조하면, 도 1의 컨트롤러 유닛(300)이, SSD 메모리 디스크 유닛(100)의 데이터 입력/출력을 제어하는 메모리 컨트롤 모듈(310); PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 수신되는 명령에 따라, 메모리 컨트롤 모듈(310)을 제어하여 SSD 메모리 디스크 유닛(100)에 데이터를 저장하거나, SSD 메모리 디스크 유닛(100)으로부터 데이터를 판독하여 호스트로 해당 데이터를 제공하는 DMA(Direct Memory Access) 컨트롤 모듈(320); DMA 컨트롤 모듈(320)의 제어에 따라 데이터를 버퍼하는 버퍼(330); DMA 컨트롤 모듈(320)의 제어에 의해 SSD 메모리 디스크 유닛(100)으로부터 판독되는 데이터에 대응되는 데이터 신호가 DMA 컨트롤 모듈(320) 및 메모리 컨트롤 모듈(310)을 통해 수신될 때, 데이터 신호의 동기화를 조절하여 PCI-익스프레스 통신 프로토콜에 대응되는 통신 속도를 가짐으로써 PCI-익스프레스 호스트 인터페이스 유닛(200)으로 동기화된 데이터 신호를 전송하며, PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 데이터 신호가 수신될 때, 데이터 신호의 동기화를 조절하여 SSD 메모리 디스크 유닛(100)에 의해 사용되는 통신 프로토콜(예를 들면, PCI, PCI-x, 또는 PCI-e 등)에 대응되는 통신 속도를 가짐으로써 동기화된 데이터 신호를 DMA 컨트롤 모듈(320) 및 메모리 컨트롤 모듈(310)을 통해 SSD 메모리 디스크 유닛(100)으로 전송하는 동기화 컨트롤 모듈(340); 및 동기화 컨트롤 모듈(340)과 DMA 컨트롤 모듈(320) 사이에 전송/수신되는 데이터를 고속으로 프로세스하는 고속 인터페이스 모듈(350)을 포함하는 것으로 도시된다. 여기서, 고속 인터페이스 모듈(350)은 더블 버퍼 구조를 갖는 버퍼 및 원형 큐 구조를 갖는 버퍼를 포함하고, 데이터를 버퍼하고 데이터 클록을 조절함으로써 고속으로 손실 없이 동기화 컨트롤 모듈(340)과 DMA 컨트롤 모듈(320) 간에 전송/수신되는 데이터를 프로세스한다.
도 4를 참조하면, 본 발명에 따른 SSD 기반 캐시 매니저(308)가 도시된다. 도시된 바와 같이, 캐시 밸런서(360)가 캐시 메타 데이터 유닛 세트(362)에 결합된다. 캐시 알고리즘 세트(364)는 캐시 메타 데이터 유닛 세트를 활용하여 최적화된 데이터 캐싱 동작을 판단한다. 캐시 적응 매니저(366)는 캐시 밸런서(360)에 결합되며 용량 정보를 전달한다. 통상적으로, 이러한 정보는 캐시 알고리즘 세트를 사용하여 연산된다. 또한, 캐시 메타 데이터 유닛(362)을 수용하는 신뢰성 매니저(369)가 도시된다.
전형적인 실시예에서, 이하의 기능들이 수행된다:
● 캐시 밸런서(360)는 SSD 기반 캐시 매니저(308)에 걸리는 로드를 밸런싱한다.
● 캐시 적응 매니저(366)는 용량 정보를 캐시 밸런서(360)에 전달한다.
● 모니터링 매니저(368)는 데이터 패턴을 수집하고 상기 데이터 패턴을 캐시 밸런서(360)에 전달한다.
● SSD 캐시 매니저(308)는 버퍼 캐시로 사용될 수 있다.
● 알고리즘 세트(364)는 SSD 기반 캐시 매니저의 자동적 재구성을 가능하게 한다.
● 캐시 알고리즘 세트(364)는 독립적으로 실행되도록 구성된다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 하이브리드 저장 시스템(예를 들면, 도 4의 캐시 매니저(308)에 의해 관리되고/되거나 이와 함께 구현됨)이 도시된다. 도시된 바와 같이, 시스템은 저속 저장 컴포넌트(428)(예를 들면, HDD(High Density Drive), 플래시 메모리 등), 고속 저장 컴포넌트(430)(예를 들면, DRAM(Dynamic Random Access Memory, SSD(Semiconductor Storage Device) 등) 및 중속 저장 컴포넌트(434)(예를 들면, PRAM(Parameter Random Access Memory), FRAM(ferroelectric Random Access Memory), MRAM(Magnetoresistive Random Access Memory) 또는 반도체 저장소자(SSD) 등)에 결합되는 로우-미드-하이 스피드 캐시 컴포넌트(432)를 포함한다. 또한 도시된 바와 같이, 시스템은: 수신되는 데이터 트래픽을 분석/모니터링하는 입력/출력(I/O) 트래픽 분석 컴포넌트(420), 및 수신되는 데이터가 캐시되는 방식 및 위치(즉, 스키마)를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트(422)를 포함한다. 일반적으로, 알고리즘 세트는 I/O 트래픽 분석 컴포넌트(420)로부터의 분석 결과를 이용하여 지원될 것이다. 적응형 캐시 정책 컴포넌트(424)는 캐시 정책을 지원하고 트래픽 분석 및/또는 캐시 알고리즘 연산의 결과에 기초하여 저장 판단을 내리기 위해 제공될 수 있다. 일단 알고리즘 및 정책이 지원되면, 데이터는 저속 저장 컴포넌트(428), 중속 저장 컴포넌트(434) 및/또는 고속 저장 컴포넌트(430)(예를 들면, DRAM SSD 메모리 디스크 유닛)에 캐싱 및/또는 저장하는 로우-미드-하이 스피드 캐시 컴포넌트(426)와 통신할 수 있다. 도시된 바와 같이, 고속 저장 컴포넌트(430)는 캐시 영역(436), 고속 저장 영역(438) 및 저장 매니저(440)를 포함한다.
이 실시예에 따라, 캐시는 고속 캐시 영역(438)과 공통 저장 영역으로 나뉘어진다. 저장 매니저(440)는 사용 패턴, 파일 컨텍스트, 히트율, 저장영역 요구 등에 기초하여 두 영역을 일반적으로 제어한다. 또한 도시된 바와 같이, 두 개의 데이터 입력(I/O) 경로는 캐시 영역(436)과 고속 저장 영역(438)이 독립적으로 작동할 수 있도록 제공된다. 이런 실행은: 증가한 캐시 사용 및 사이즈; 빠른 데이터 엑세스 시간(예를 들면, 고속데이터가 각각/ 독립적으로 처리될 수 있기 때문에);및/또는 사용 데이터에 기초하여 저장영역의 크기를 최적화를 제공한다.
다시 도 1을 참조하면, 보조 전력 소스 유닛(400)은 재충전 가능한 배터리 등으로 구성되며, 정상적으로 충전되어 PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 전송되는 전력을 사용하여 소정 전력을 유지하고 전력 소스 컨트롤 유닛(500)의 제어에 따라 전력 소스 컨트롤 유닛(500)에 충전된 전력을 공급할 수 있다.
전력 소스 컨트롤 유닛(500)은 PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 전송되는 전력을 컨트롤러 유닛(300), SSD 메모리 디스크 유닛(100), 백업 저장 유닛(600) 및 백업 컨트롤 유닛(700)으로 공급한다.
또한, PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 전송되는 전력이 차단되거나, 호스트로부터 전송되는 전력이 임계값을 벗어남에 따라 호스트의 전력 소스에 에러가 발생할 때, 전력 소스 컨트롤 유닛(500)은 보조 전력 소스 유닛(400)으로부터 전력을 수신하고, 해당 전력을 컨트롤러 유닛(300)을 통해 SSD 메모리 디스크 유닛(100)에 공급한다.
백업 저장 유닛(600A-B)은 하드 디스크와 같은 저속 비휘발성 저장 장치로 구성되고 SSD 메모리 디스크 유닛(100)의 데이터를 저장한다.
백업 컨트롤 유닛(700)은 백업 저장 유닛(600A-B)의 데이터 입력/출력을 제어함으로써 SSD 메모리 디스크 유닛(100)에 저장된 데이터를 백업 저장 유닛(600A-B)에 백업하고, 호스트로부터의 명령에 따라서, 또는 호스트로부터 전송되는 전력이 임계값을 벗어남에 따라 호스트의 전력 소스에 에러가 발생할 때, SSD 메모리 디스크 유닛(100)에 저장된 데이터를 백업 저장 유닛(600A-B)에 백업한다.
SAS(Serial Attached Small Computer System Interface)/SATA(Serial Advanced Technology Attachment) (PCI-익스프레스) 타입의 저장 장치는 PCI-익스프레스를 통한 호스트와 메모리 디스크 간 데이터 통신 시 호스트와 메모리 디스크 간에 전송/수신되는 데이터 신호의 동기화를 조절함으로써 호스트에 대해 저속 데이터 프로세싱 속도를 지원하고, 동시에 메모리 디스크에 대해 고속 데이터 프로세싱 속도를 지원하며, 이에 의해 기존 인터페이스 환경에서 최대의 고속 데이터 프로세싱을 가능하게 하는 메모리 성능을 지원한다.
예시적인 실시예가 도시되고 설명되었으며, 당업자는 형태적으로 및 상세적으로 다양한 변형들이 첨부된 특허청구범위에 의해 규정되는 본 개시의 사상 및 범위를 벗어나지 않는 범위 내에서 가능하다는 것을 이해할 것이다. 또한, 다양한 수정들이 이루어져 필수적 범위를 벗어나지 않는 범위 내에서 특정 상황 또는 물질이 본 개시의 시사에 적용될 수 있다. 따라서, 본 개시는 본 개시를 실시하기 위해 고려된 최선의 형태로서 개시된 예시적인 특정 실시예에 제한되지 않으며, 본 개시는 첨부되는 특허청구범위의 범위 내에 속하는 모든 실시예들을 포함한다.
본 발명의 다양한 실시예에 대한 이상의 설명은 설명의 목적을 위해 표현되었다. 이는 본 발명을 제한하고 개시된 특정 형태에 제한하는 것이 아니며, 용이하게, 많은 수정 및 변형이 가능하다. 당업자에게 자명한 이러한 수정 및 변형은 첨부되는 특허청구범위에 의해 규정되는 본 발명의 범위 내에 속한다.
100: 메모리 디스크 유닛
200: 인터페이스 유닛
300: 컨트롤러 유닛
360: 저장 장치 컨트롤러
400: 보조 전력 소스 유닛
500: 전력 소스 컨트롤 유닛
600A-B: 백업 저장 유닛
700: 백업 컨트롤 유닛
800: RAID 컨트롤러
308: SSD 기반 캐시 매니저
360: 캐시 밸런서
362: 캐시 메타 데이터 유닛 세트
364: 캐시 알고리즘 세트
366: 캐시 적응 매니저
368: 모니터링 매니저
369: 신뢰성 매니저
420: I/O 트래픽 분석 컴포넌트
422: 적응형 캐시 알고리즘 컴포넌트
424: 적응형 캐시 정책 컴포넌트
428: 저속 저장 컴포넌트
430: 고속 저장 컴포넌트
432: 로우-미드-하이 스피드 캐시 컴포넌트
434: 중속 저장 컴포넌트
436: 캐시 영역
438: 고속 저장 영역
440: 저장 매니저
200: 인터페이스 유닛
300: 컨트롤러 유닛
360: 저장 장치 컨트롤러
400: 보조 전력 소스 유닛
500: 전력 소스 컨트롤 유닛
600A-B: 백업 저장 유닛
700: 백업 컨트롤 유닛
800: RAID 컨트롤러
308: SSD 기반 캐시 매니저
360: 캐시 밸런서
362: 캐시 메타 데이터 유닛 세트
364: 캐시 알고리즘 세트
366: 캐시 적응 매니저
368: 모니터링 매니저
369: 신뢰성 매니저
420: I/O 트래픽 분석 컴포넌트
422: 적응형 캐시 알고리즘 컴포넌트
424: 적응형 캐시 정책 컴포넌트
428: 저속 저장 컴포넌트
430: 고속 저장 컴포넌트
432: 로우-미드-하이 스피드 캐시 컴포넌트
434: 중속 저장 컴포넌트
436: 캐시 영역
438: 고속 저장 영역
440: 저장 매니저
Claims (20)
- 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공하는 입력/출력(I/O) 트래픽 분석 컴포넌트;
상기 I/O 트래픽 컴포넌트에 결합되며 상기 데이터 트래픽을 핸들링하기 위한 저장 스키마를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트;
상기 적응형 캐시 알고리즘 컴포넌트에 결합되며 캐시 정책 세트를 지원하고 상기 트래픽 분석 및 상기 저장 스키마에 기초하여 저장 판단을 내리는 적응형 캐시 정책 컴포넌트;
상기 적응형 캐시 정책 컴포넌트에 결합되며 상기 저장 판단에 기초하여 상기 데이터 트래픽을 저장하는 로우-미드-하이 캐시;및
상기 로우-미드-하이 캐시에 결합된 고속 저장 컴포넌트를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 1에 있어서,
상기 고속 저장 컴포넌트는
캐시영역;
고속 저장 영역; 및
상기 캐시영역과 상기 고속 저장 영역을 제어하는 저장 매니저를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 1에 있어서,
상기 로우-미드-하이 캐시에 결합된 저속 저장 컴포넌트를 더 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 3에 있어서,
상기 저속 저장 컴포넌트는
HDD(High Density Drive) 또는 플래시 메모리 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 3에 있어서,
상기 로우-미드-하이 캐시와 상기 저속 저장 컴포넌트에 결합된 중속 저장 컴포넌트를 더 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 5에 있어서,
상기 중속 저장 컴포넌트는 PRAM(Parameter Random Access Memory), FRAM(Ferroelectric Random Access Momory), MRAM(Magnetroresistive Random Access Memory) 또는 SSD(Semiconductor Storage Device) 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 5에 있어서,
상기 고속 저장 컴포넌트는 상기 저속 저장 컴포넌트 및 상기 중속 저장 컴포넌트와 더 결합된 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 1에 있어서,
상기 고속 저장 컴포넌트는 DRAM SSD(Dynamic Random Access Memory Semiconductor Storage Device)를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 1에 있어서,
상기 적응형 캐시 시스템을 관리하는 상기 캐시 매니저를 더 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공하는 입력/출력(I/O) 트래픽 분석 컴포넌트;
상기 I/O 트래픽 컴포넌트에 결합되며 상기 데이터 트래픽을 핸들링하기 위한 저장 스키마를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트;
상기 적응형 캐시 알고리즘 컴포넌트에 결합되며 캐시 정책 세트를 지원하고 상기 트래픽 분석 및 상기 저장 스키마에 기초하여 저장 판단을 내리는 적응형 캐시 정책 컴포넌트;
상기 적응형 캐시 정책 컴포넌트에 결합되며 상기 저장 판단에 기초하여 상기 데이터 트래픽을 저장하는 로우-미드-하이 캐시;
상기 로우-미드-하이 캐시에 결합된 저속 저장 컴포넌트; 및
상기 로우-미드-하이 캐시에 결합되며, 캐시영역, 고속 저장 영역 및, 상기 캐시 영역과 상기 고속 저장 영역을 제어하는 저장 매니저를 포함하는 고속 저장 컴포넌트를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 10에 있어서,
상기 저속 저장 컴포넌트는
HDD(High Density Drive) 또는 플래시 메모리 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 청구항 10에 있어서,
상기 로우-미드-하이 캐시와 상기 저속 저장 컴포넌트에 결합된 중속 저장 컴포넌트를 더 포함하고,
상기 중속 저장 컴포넌트는 PRAM(Parameter Random Access Memory), FRAM(Ferroelectric Random Access Momory), MRAM(Magnetroresistive Random Access Memory) 또는 SSD(Semiconductor Storage Device) 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템. - 데이터 트래픽을 모니터링하고 이에 기초하여 트래픽 분석을 제공하는 입력/출력(I/O) 트래픽 분석 컴포넌트를 제공하는 단계;
상기 데이터 트래픽을 핸들링하기 위한 저장 스키마를 판단하는 알고리즘 세트를 지원하는 적응형 캐시 알고리즘 컴포넌트를 상기 I/O 트래픽 분석 컴포넌트에 결합하는 단계;
캐시 정책 세트를 지원하고 상기 트래픽 분석 및 상기 저장 스키마에 기초하여 저장 판단을 내리는 적응형 캐시 정책 컴포넌트를 상기 적응형 캐시 알고리즘 컴포넌트에 결합하는 단계;
상기 저장 판단에 기초하여 상기 데이터 트래픽을 저장하는 로우-미드-하이 캐시를 상기 적응형 캐시 정책 컴포넌트에 결합하는 단계;
상기 로우-미드-하이 캐시에 저속 저장 컴포넌트를 결합하는 단계; 및
캐시영역, 고속 저장 영역 및, 상기 캐시 영역과 상기 고속 저장 영역을 제어하는 저장 매니저를 포함하는 고속 저장 컴포넌트를 상기 로우-미드-하이 캐시에 결합하는 단계를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 13에 있어서,
상기 저속 저장 컴포넌트는
HDD(High Density Drive) 또는 플래시 메모리 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 13에 있어서,
상기 로우-미드-하이 캐시와 상기 저속 저장 컴포넌트에 결합된 중속 저장 컴포넌트를 더 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 15에 있어서,
상기 중속 저장 컴포넌트는 PRAM(Parameter Random Access Memory), FRAM(Ferroelectric Random Access Momory), MRAM(Magnetroresistive Random Access Memory) 또는 SSD(Semiconductor Storage Device) 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 15에 있어서,
상기 저속 저장 컴포넌트는
HDD(High Density Drive) 또는 플래시 메모리 중 적어도 하나를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 15에 있어서,
상기 고속 저장 컴포넌트는 DRAM SSD(Dynamic Random Access Memory Semiconductor Storage Device)를 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 15에 있어서,
상기 적응형 캐시 시스템을 관리하는 상기 캐시 매니저를 더 포함하는 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법. - 청구항 15에 있어서,
상기 고속 저장 컴포넌트는 다수의 I/O 데이터 경로를 처리하기 위해서 구성된 하이브리드 저장 시스템용 적응형 캐시 시스템의 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/253,126 US9098423B2 (en) | 2011-10-05 | 2011-10-05 | Cross-boundary hybrid and dynamic storage and memory context-aware cache system |
| US13/253,126 | 2011-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130037181A KR20130037181A (ko) | 2013-04-15 |
| KR101541132B1 true KR101541132B1 (ko) | 2015-08-03 |
Family
ID=48042867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120110024A KR101541132B1 (ko) | 2011-10-05 | 2012-10-04 | 크로스 바운더리 하이브리드 및 다이나믹 저장 장치 및 메모리 상황 인식 캐시 시스템 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9098423B2 (ko) |
| KR (1) | KR101541132B1 (ko) |
| WO (1) | WO2013051860A1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9098423B2 (en) | 2011-10-05 | 2015-08-04 | Taejin Info Tech Co., Ltd. | Cross-boundary hybrid and dynamic storage and memory context-aware cache system |
| WO2015072925A1 (en) * | 2013-11-14 | 2015-05-21 | Agency For Science, Technology And Research | Method for hot i/o selective placement and metadata replacement for non-volatile memory cache on hybrid drive or system |
| AU2014399975B2 (en) * | 2014-07-01 | 2020-11-12 | Razer (Asia-Pacific) Pte. Ltd | Data storage systems, computing systems, methods for controlling a data storage system, and methods for controlling a computing system |
| US10466936B2 (en) * | 2014-09-26 | 2019-11-05 | Oracle International Corporation | Scalable, multi-dimensional search for optimal configuration |
| TWI571745B (zh) * | 2016-01-26 | 2017-02-21 | 鴻海精密工業股份有限公司 | 緩存管理方法及使用該方法的電子裝置 |
| KR102610846B1 (ko) * | 2016-05-13 | 2023-12-07 | 한국전자통신연구원 | 고속 분산 저장 장치 및 방법 |
| US10762030B2 (en) | 2016-05-25 | 2020-09-01 | Samsung Electronics Co., Ltd. | Storage system, method, and apparatus for fast IO on PCIE devices |
| US11055234B2 (en) | 2019-05-21 | 2021-07-06 | International Business Machines Corporation | Managing allocation and demotion of cache segments between a global queue and a plurality of local queues by training a machine learning module |
| US11048641B2 (en) | 2019-05-21 | 2021-06-29 | International Business Machines Corporation | Managing allocation and demotion of cache segments between a global queue and a plurality of local queues by using a machine learning module |
| WO2021210056A1 (ja) * | 2020-04-14 | 2021-10-21 | 日本電信電話株式会社 | トラフィックモニタリング装置、方法及びプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040117441A1 (en) | 2002-12-09 | 2004-06-17 | Infabric Technologies, Inc. | Data-aware data flow manager |
| JP2005539309A (ja) | 2002-09-16 | 2005-12-22 | ティギ・コーポレイション | 記憶システムアーキテクチャおよび多重キャッシュ装置 |
| WO2013051860A1 (en) | 2011-10-05 | 2013-04-11 | Taejin Info Tech Co., Ltd. | Cross-boundary hybrid and dynamic storage and memory context-aware cache system |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974479A (en) * | 1973-05-01 | 1976-08-10 | Digital Equipment Corporation | Memory for use in a computer system in which memories have diverse retrieval characteristics |
| US7657706B2 (en) * | 2003-12-18 | 2010-02-02 | Cisco Technology, Inc. | High speed memory and input/output processor subsystem for efficiently allocating and using high-speed memory and slower-speed memory |
| JP4568168B2 (ja) * | 2005-05-17 | 2010-10-27 | 株式会社日立製作所 | 情報処理方法及びシステム |
| GB0603552D0 (en) | 2006-02-22 | 2006-04-05 | Advanced Risc Mach Ltd | Cache management within a data processing apparatus |
| US20080114924A1 (en) | 2006-11-13 | 2008-05-15 | Jack Edward Frayer | High bandwidth distributed computing solid state memory storage system |
| US9143566B2 (en) | 2008-01-16 | 2015-09-22 | Netapp, Inc. | Non-disruptive storage caching using spliced cache appliances with packet inspection intelligence |
| US8464001B1 (en) * | 2008-12-09 | 2013-06-11 | Nvidia Corporation | Cache and associated method with frame buffer managed dirty data pull and high-priority clean mechanism |
| KR101023883B1 (ko) | 2009-02-13 | 2011-03-22 | (주)인디링스 | 고속 저장 장치를 캐쉬로 사용하는 스토리지 시스템 |
| JP4862067B2 (ja) | 2009-06-09 | 2012-01-25 | 株式会社日立製作所 | キャッシュ制御装置及び方法 |
| US8838903B2 (en) * | 2010-02-04 | 2014-09-16 | Dataram, Inc. | Priority ordered multi-medium solid-state storage system and methods for use |
-
2011
- 2011-10-05 US US13/253,126 patent/US9098423B2/en active Active
-
2012
- 2012-10-04 WO PCT/KR2012/008040 patent/WO2013051860A1/en active Application Filing
- 2012-10-04 KR KR1020120110024A patent/KR101541132B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005539309A (ja) | 2002-09-16 | 2005-12-22 | ティギ・コーポレイション | 記憶システムアーキテクチャおよび多重キャッシュ装置 |
| US20040117441A1 (en) | 2002-12-09 | 2004-06-17 | Infabric Technologies, Inc. | Data-aware data flow manager |
| WO2013051860A1 (en) | 2011-10-05 | 2013-04-11 | Taejin Info Tech Co., Ltd. | Cross-boundary hybrid and dynamic storage and memory context-aware cache system |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013051860A1 (en) | 2013-04-11 |
| US20130091319A1 (en) | 2013-04-11 |
| KR20130037181A (ko) | 2013-04-15 |
| US9098423B2 (en) | 2015-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101541132B1 (ko) | 크로스 바운더리 하이브리드 및 다이나믹 저장 장치 및 메모리 상황 인식 캐시 시스템 | |
| KR101243999B1 (ko) | 반도체 저장소 장치를 위한 알람 기반 백업 및 복구 | |
| KR101244000B1 (ko) | 랜덤 액세스 메모리용 하이브리드 시스템 아키텍쳐 | |
| KR101512743B1 (ko) | 반도체 저장 장치 기반 시스템에서 메인 메모리가 없는 직접 메모리 엑세스 시스템 | |
| KR101134069B1 (ko) | 멀티 레벨 ｒａｉｄ 구조를 위한 하이브리드 저장 시스템 | |
| KR101209921B1 (ko) | 반도체 저장 장치 기반 고속 캐시 저장 시스템 | |
| US20120254500A1 (en) | System architecture based on ddr memory | |
| KR101317760B1 (ko) | 반도체 저장 장치 기반 시스템용 동적 랜덤 액세스 메모리 | |
| KR101196878B1 (ko) | 하이브리드 ｒａｉｄ 컨트롤러 | |
| KR101512741B1 (ko) | 반도체 저장 장치를 위한 네트워크 사용 가능 ｒａｉｄ 컨트롤러 | |
| KR101209917B1 (ko) | 고속 비휘발성 호스트 인터페이스를 가지는 복수 배열 독립 디스크 컨트롤 반도체 저장 장치 기반 시스템 | |
| KR101209922B1 (ko) | 반도체 저장 장치 기반 시스템용 적응형 캐시 | |
| KR20130047680A (ko) | 비대칭 데이터 소스 간의 비동기 데이터 시프트 및 백업 | |
| US20110252177A1 (en) | Semiconductor storage device memory disk unit with programmable host interface | |
| US20110252250A1 (en) | Semiconductor storage device memory disk unit with multiple host interfaces | |
| KR101316917B1 (ko) | 블록 수준 장치 드라이버를 포함하는 디스크 입/출력 레이어 아키텍쳐 | |
| KR101212809B1 (ko) | 복수의 호스트 인터페이스를 갖는 반도체 저장 장치 메모리 디스크 유닛 및 그 구동 방법 | |
| US20110314226A1 (en) | Semiconductor storage device based cache manager | |
| KR101317763B1 (ko) | 반도체 저장 장치 기반 데이터 복구 | |
| KR101209914B1 (ko) | 프로그램 가능한 호스트 인터페이스를 갖는 반도체 저장 장치 메모리 디스크 유닛 | |
| KR101512742B1 (ko) | 향상된 밴드폭을 위한 복수의 호스트 인터페이스 유닛을 갖는 반도체 저장 장치 및 이에 따른 반도체 저장 장치 기반 시스템 | |
| US20120215957A1 (en) | Semiconductor storage device-based cache storage system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180726 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190729 Year of fee payment: 5 |
|
| R401 | Registration of restoration |