KR101521647B1 - Driving driver and method of driving the same - Google Patents

Driving driver and method of driving the same Download PDF

Info

Publication number
KR101521647B1
KR101521647B1 KR1020070140964A KR20070140964A KR101521647B1 KR 101521647 B1 KR101521647 B1 KR 101521647B1 KR 1020070140964 A KR1020070140964 A KR 1020070140964A KR 20070140964 A KR20070140964 A KR 20070140964A KR 101521647 B1 KR101521647 B1 KR 101521647B1
Authority
KR
South Korea
Prior art keywords
transistor
node
supply voltage
line
clock signal
Prior art date
Application number
KR1020070140964A
Other languages
Korean (ko)
Other versions
KR20090072760A (en
Inventor
허진
박영주
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070140964A priority Critical patent/KR101521647B1/en
Publication of KR20090072760A publication Critical patent/KR20090072760A/en
Application granted granted Critical
Publication of KR101521647B1 publication Critical patent/KR101521647B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

구동 드라이버 및 그 구동 방법이 개시된다.A driving driver and a driving method thereof are disclosed.

본 발명은 출력 신호를 이용하여 노드에 하이 레벨의 공급전압을 충전시켜 줌으로써, 출력 신호가 안정적으로 일정하게 출력되도록 하여 출력 신호의 특성을 향상시킬 수 있다.According to the present invention, by supplying a high-level supply voltage to a node using an output signal, the output signal can be stably and constantly output, thereby improving the characteristics of the output signal.

본 발명은 출력 신호가 로우 레벨에서 하이 레벨로 전이될 때, 노드에 로우 레벨의 공급전압을 충전시켜 줌으로써, 출력 신호의 라이징 시간을 현저하게 줄일 수 있다.The present invention can significantly reduce the rising time of the output signal by charging the node with a low level supply voltage when the output signal transitions from low level to high level.

스테이지, 게이트 인 패널, 신호 왜곡, 라이징 시간, 클럭 신호 Stage, gate-in panel, signal distortion, rising time, clock signal

Description

구동 드라이버 및 그 구동 방법{Driving driver and method of driving the same}Driving driver and method of driving same

본 발명은 구동 드라이버에 관한 것으로, 특히 패널을 구동하기 위한 구동 드라이버 및 그 구동 방법에 관한 것이다.The present invention relates to a driving driver, and more particularly, to a driving driver for driving a panel and a driving method thereof.

정보 사회에 접어들면서, 정보를 표시할 수 있는 평판표시장치가 널리 개발되고 있다. 평판표시장치는 액정표시장치, 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display device) 및 전계방출 표시장치(field emission display device)를 포함한다.[0003] In the information society, a flat panel display device capable of displaying information has been widely developed. The flat panel display includes a liquid crystal display, an organic electro-luminescence display device, a plasma display device, and a field emission display device.

이러한 표시장치들은 패널을 구동하기 위한 구동 드라이버가 패널에 내장될 수 있다. 구동 드라이버는 게이트 드라이버나 데이터 드라이버를 포함한다.Such display devices may include a drive driver for driving the panel. The driving driver includes a gate driver and a data driver.

도 1은 일반적인 액정표시장치를 도시한 블록도이고, 도 2는 도 1의 게이트 드라이버를 도시한 블록도이며, 도 3은 도 2의 제1 스테이지를 도시한 회로도이다.FIG. 1 is a block diagram showing a general liquid crystal display device, FIG. 2 is a block diagram showing the gate driver of FIG. 1, and FIG. 3 is a circuit diagram showing the first stage of FIG.

도 1에 도시된 바와 같이, 액정표시장치는 액정패널(130), 게이트 드라이버(110), 데이터 드라이버(120) 및 타이밍 콘트롤러(100)를 포함한다.1, the liquid crystal display includes a liquid crystal panel 130, a gate driver 110, a data driver 120, and a timing controller 100. As shown in FIG.

상기 액정패널(130)은 영상을 표시하고, 게이트 드라이버(110)는 액정패 널(130)을 라인별로 구동하고, 데이터 드라이버(120)는 액정패널(130)의 라인별로 데이터 전압을 공급하며, 타이밍 콘트롤러(100)는 게이트 드라이버(110)와 데이터 드라이버(120)를 제어한다.The gate driver 110 drives the liquid crystal panel 130 line by line and the data driver 120 supplies the data voltage for each line of the liquid crystal panel 130. In addition, The timing controller 100 controls the gate driver 110 and the data driver 120.

타이밍 콘트롤러(100)는 게이트 드라이버(110)와 데이터 드라이버(120)를 제어하기 위한 제어 신호를 생성한다.The timing controller 100 generates a control signal for controlling the gate driver 110 and the data driver 120.

예컨대, 타이밍 콘트롤러(100)는 게이트 드라이버(110)를 제어하기 위해 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)를 생성한다. 타이밍 콘트롤러(100)는 데이터 드라이버(120)를 제어하기위해 SSP(source start pulse), SSC(source shift clock), SOE(source output enable), POL 등을 생성한다.For example, the timing controller 100 generates the start signal Vst and the first to fourth gate clock signals GCLK1 to GCLK4 to control the gate driver 110. [ The timing controller 100 generates a source start pulse (SSP), a source shift clock (SSC), a source output enable (SOE), and a POL to control the data driver 120.

도 4에 도시된 바와 같이, 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)는 순차적으로 생성된다. 개시 신호(VST)와 제4 게이트 클럭 신호(GCLK4)는 동일한 하이 레벨 구간을 갖는다. 제1 및 제2 게이트 클럭 신호(GCLK1, GCLK2)는 동일한 라이징 시간(rising time)을 갖는다. As shown in FIG. 4, the first to fourth gate clock signals GCLK1 to GCLK4 are sequentially generated. The start signal VST and the fourth gate clock signal GCLK4 have the same high level interval. The first and second gate clock signals GCLK1 and GCLK2 have the same rising time.

게이트 드라이버(110)는 액정패널(130)에 직접 형성된다. 이러한 구조를 게이트 인 패널(gate in panel) 액정패널이라 한다.The gate driver 110 is formed directly on the liquid crystal panel 130. This structure is called a gate in panel liquid crystal panel.

게이트 드라이버(110)는 액정패널(130)을 제조할 때 동시에 제조된다.The gate driver 110 is manufactured at the same time when the liquid crystal panel 130 is manufactured.

도 2에 도시된 바와 같이, 게이트 드라이버(110)는 다수의 스테이지(ST1 내지 STn)가 구비된다. 각 스테이지(ST1 내지 STn)는 서로 종속적으로 연결된다. 각 스테이지(ST1 내지 STn)는 순차적으로 공급되는 제1 내지 제4 게이트 클럭 신 호(GCLK1 내지 GCLK4) 중 3개의 게이트 클럭 신호와 전단의 출력 신호를 입력받는다. 제1 스테이지(ST1)는 전단의 스테이지가 존재하지 않기 때문에, 별도의 개시 신호(Vst)를 입력받는다. As shown in FIG. 2, the gate driver 110 is provided with a plurality of stages ST1 to STn. The stages ST1 to STn are connected to each other in a dependent manner. Each of the stages ST1 to STn receives three gate clock signals among the first to fourth gate clock signals GCLK1 to GCLK4 sequentially supplied thereto and an output signal of the previous stage. In the first stage ST1, since there is no stage in the previous stage, a separate start signal Vst is input.

각 스테이지(ST1 내지 STn)는 전단의 출력신호와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4) 중 3개의 게이트 클럭 신호를 입력받아 출력신호(Vg1 내지 Vgn)를 출력한다. 각 스테이지(ST1 내지 STn)에서 출력된 각 출력신호(Vg1 내지 Vgn)는 액정패널(130)의 각 게이트라인으로 공급된다.Each of the stages ST1 to STn receives the output signal of the previous stage and three gate clock signals among the first to fourth gate clock signals GCLK1 to GCLK4 and outputs the output signals Vg1 to Vgn. The output signals Vg1 to Vgn output from the stages ST1 to STn are supplied to the gate lines of the liquid crystal panel 130. [

각 스테이지(ST1 내지 STn)의 내부 회로 구성은 동일하다. The internal circuit configurations of the stages ST1 to STn are the same.

제1 구간 동안, 제4 게이트 클럭 신호(GCLK4)에 의해 제2 트랜지스터(T2)가 턴온되어, 제1 및 제2 트랜지스터들(T1, T2)를 경유하여 개시 신호(VST)가 제1 노드(Q)에 충전된다. 또한, 상기 제4 게이트 클럭 신호(GCLK4)에 의해 제5 트랜지스터(T5)가 턴온되어 제2 공급전압(VSS)가 제5 트랜지스터(T5)를 경유하여 제2 노드(QB)에 충전된다.The second transistor T2 is turned on by the fourth gate clock signal GCLK4 and the start signal VST is supplied to the first node T1 through the first and second transistors T1 and T2 Q). The fifth transistor T5 is turned on by the fourth gate clock signal GCLK4 and the second supply voltage VSS is charged to the second node QB via the fifth transistor T5.

제2 구간 동안, 제1 게이트 클럭 신호(GCLK1)가 제6 트랜지스터(T6)으로 공급된다. 제6 트랜지스터(T6)에 마련된 캐패시턴스에 의해 부트스트래핑(bootstrapping) 현상이 발생되어, 상기 제1 노드(Q)의 전압이 더 낮아지게 된다. 이에 따라, 제6 트랜지스터(T6)가 턴온되어, 로우 레벨의 제1 게이트 클럭 신호(GCLK1)이 제1 게이트라인(GL1)에 충전된다. 제1 게이트 클럭 신호(GCLK1)이 하이 레벨이 되는 경우, 하이 레벨의 제1 게이트 클럭 신호(GCLK1)이 제1 게이트라인(GL1)에 출력 신호(Vg1)으로 충전된다. 이때, 제2 노드(QB)는 이전에 충전된 제2 공급전압(VSS)가 그대로 유지된다.During the second period, the first gate clock signal GCLK1 is supplied to the sixth transistor T6. A bootstrapping phenomenon occurs due to the capacitance provided in the sixth transistor T6, so that the voltage of the first node Q becomes lower. Thus, the sixth transistor T6 is turned on, and the first gate clock signal GCLK1 of the low level is charged in the first gate line GL1. When the first gate clock signal GCLK1 becomes a high level, the first gate clock signal GCLK1 of a high level is charged to the first gate line GL1 with the output signal Vg1. At this time, the previously charged second supply voltage VSS is maintained as it is in the second node QB.

제3 구간 동안, 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)의 어느 것도 제1 스테이지(ST1)으로 공급되지 않게 됨에 따라, 제2 구간동안의 상태가 유지된다. 다만, 상기 제1 게이트 클럭 신호(GCLK1)이 하이 레벨을 가짐에 따라, 제1 노드(Q)는 원래의 전압, 즉 개시신호(VST)로 유지된다.During the third period, as none of the first to fourth gate clock signals GCLK1 to GCLK4 is supplied to the first stage ST1, the state during the second period is maintained. However, as the first gate clock signal GCLK1 has a high level, the first node Q is kept at the original voltage, that is, the start signal VST.

제4 구간 동안, 제3 게이트 클럭 신호(GCLK3)에 의해 제4 트랜지스터(T4)가 턴온되어, 제4 트랜지스터(T4)를 경유하여 제1 공급전압(VDD)가 제2 노드(QB)에 충전된다. 이러한 제2 노드(QB)의 전압에 의해 제3 및 제7 트랜지스터들(T3, T7)이 턴온되어, 제2 공급전압(VSS)이 제3 트랜지스터(T3)를 경유하여 제1 노드(Q)에 충전되는 한편, 제7 트랜지스터(T7)를 경유하여 제1 게이트라인(GL1)에 충전된다. The fourth transistor T4 is turned on by the third gate clock signal GCLK3 and the first supply voltage VDD is charged to the second node QB via the fourth transistor T4 during the fourth period, do. The third and seventh transistors T3 and T7 are turned on by the voltage of the second node QB and the second supply voltage VSS is supplied to the first node Q via the third transistor T3, And is charged in the first gate line GL1 via the seventh transistor T7.

상기 제6 및 제7 트랜지스터들(T6, T7)은 다른 트랜지스터들(T1 내지 T5)에 비해 수배에서 수십배의 범위로 크게 설계된다. 이러한 경우, 제2 구간에서 제1 게이트라인(GL1)이 하이 레벨에서 로우 레벨로 전위될 때, 제7 트랜지스터(T7)에 마련된 캐패시턴스(Cgs), 즉 오버랩 캐패시턴스에 의해 제2 노드(QB)의 전압은 낮아지게 된다. 즉, 제2 노드(QB)의 전압은 제2 공급전압(VSS) -α 로 낮아지게 된다. The sixth and seventh transistors T6 and T7 are designed to be in the range of several times to several tens of times larger than the other transistors T1 to T5. In this case, when the first gate line GL1 is shifted from the high level to the low level in the second period, the capacitance (Cgs), i.e., the overlap capacitance of the seventh transistor T7, The voltage is lowered. That is, the voltage of the second node QB becomes lower to the second supply voltage VSS-alpha.

따라서, 제3 트랜지스터(T3)의 소오스 전극은 제2 공급전압(VSS)인데 반해, 게이트 전극은 제2 공급전압(VSS)-α로 낮아지게 되어, 제3 트랜지스터(T3)의 게이트 전극과 드레인 전극 사이의 전압(Vgs)이 -α이 된다. 이러한 제3 트랜지스터(T3)의 게이트 전극과 드레인 전극 사이의 전압(Vgs)에 의해 제3 트랜지스터(T3)가 약간 턴온될 수 있다. 이에 따라, 제3 트랜지스터(T3)를 경유하여 제2 공급전 압(VSS)이 제1 노드(Q)에 서서히 충전되게 된다. 따라서, 제6 트랜지스터가 턴온 상태로 유지되어야 함에도 불구하고 이와 같이 서서히 제2 공급전압(VSS)으로 충전되는 제1 노드(Q)에 의해 제6 트랜지스터(T6)가 서서히 턴오프되게 된다. 이에 따라, 제6 트랜지스터(T6)를 경유하여 제1 게이트라인(GL1)에 충전되는 제1 게이트 클럭 신호(GCLK1)의 출력 특성이 나빠지게 된다.Therefore, the gate electrode of the third transistor T3 is lowered to the second supply voltage VSS-alpha while the source electrode of the third transistor T3 is the second supply voltage VSS, The voltage Vgs between the electrodes becomes -α. The third transistor T3 may be slightly turned on by the voltage Vgs between the gate electrode and the drain electrode of the third transistor T3. Accordingly, the second supply voltage VSS is gradually charged to the first node Q via the third transistor T3. Therefore, the sixth transistor T6 is gradually turned off by the first node Q that is gradually charged to the second supply voltage VSS in spite of the fact that the sixth transistor should be maintained in the turned-on state. Accordingly, the output characteristic of the first gate clock signal GCLK1 charged in the first gate line GL1 via the sixth transistor T6 is deteriorated.

도 5에 도시된 바와 같이, 제1 게이트라인(GL1)에 충전된 제1 게이트 클럭 신호(GCLK)는 제2 구간 동안 일정하게 로우 레벨을 가져야 한다. 하지만, 제3 트랜지스터(T3)가 약간 턴온되어 제1 노드(Q)에 제2 공급전압(VSS)이 서서히 충전되게 되고, 이에 따라 제6 트랜지스터(T6)가 서서히 턴오프되므로, 제1 게이트라인(GL1)에 충전되는 제1 게이트 클럭 신호(GCLK1)이 로우 레벨에서 서서히 하이 레벨로 증가하게 된다. 이와 같이, 제1 게이트 클럭 신호(GCLK1)이 제2 구간 동안 로우 레벨을 유지하지 못하고 서서히 하이 레벨로 증가하게 되므로, 출력 신호가 왜곡되게 된다.As shown in FIG. 5, the first gate clock signal GCLK charged in the first gate line GL1 must have a constant low level during the second period. However, since the third transistor T3 is slightly turned on so that the second supply voltage VSS is gradually charged to the first node Q and the sixth transistor T6 is gradually turned off, The first gate clock signal GCLK1 charged in the first transistor GL1 gradually increases from a low level to a high level. In this way, the first gate clock signal GCLK1 does not maintain the low level during the second period, and gradually increases to the high level, so that the output signal is distorted.

이러한 출력 신호는 각 스테이지에서 순차적으로 출력됨에 따라 더욱 심해지게 되어, 마지막 영역의 스테이지들은 거의 출력 신호가 제대로 출력되지 않게 된다. 이에 따라, 이러한 스테이지들에 의해 구성된 구동 드라이버가 제대로 동작되지 않게 되는 문제가 있다.These output signals become more severe as they are output sequentially in each stage, so that the stages of the last region hardly output the output signal. Accordingly, there is a problem that the driving driver configured by these stages is not properly operated.

한편, 제1 노드(Q)에 서서히 충전되는 제2 공급전압(VSS)으로 인해 제6 트랜지스터(T6)의 게이트 전극과 드레인 전극 사이의 전압(Cgs)이 감소하게 되어 제1 게이트 클럭 신호(GCLK1)가 로우 레벨에서 하이 레벨로 전이될 때 라이징 시간이 증가되는 문제가 있다.On the other hand, the voltage (Cgs) between the gate electrode and the drain electrode of the sixth transistor T6 is reduced due to the second supply voltage VSS gradually charged to the first node Q and the first gate clock signal GCLK1 Is shifted from the low level to the high level, the rising time is increased.

본 발명은 제2 노드의 전압을 출력 신호에 의해 일정하게 유지하여 주어 출력 신호의 특성을 향상시킬 수 있는 구동 드라이버 및 그 구동 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a driving driver and a driving method thereof that can maintain the voltage of a second node constant by an output signal to improve characteristics of an output signal.

본 발명의 제1 실시예에 따르면, 구동 드라이버는, 제4 클럭 신호의 라인과 제1 노드 사이에 연결된 제2 트랜지스터; 제2 노드, 상기 제2 트랜지스터 및 제2 공급전압의 라인 사이에 연결된 제3 트랜지스터; 제3 클럭 신호의 라인, 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제4 트랜지스터; 개시 신호의 라인, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제5 트랜지스터; 다이오드 구조를 가지며 상기 개시 신호의 라인과 상기 제2 트랜지스터 사이에 연결된 제1 트랜지스터; 상기 제1 노드, 제1 클럭 신호의 라인 및 출력단 사이에 연결된 제6 트랜지스터; 상기 제2 노드, 상기 제6 트랜지스터 및 상기 제2 공급전압의 라인 사이에 연결된 제7 트랜지스터; 및 상기 출력단, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제8 트랜지스터를 포함한다. 상기 제4 클럭 신호의 라인으로 공급된 제4 클럭 신호와 상기 개시 신호의 라인으로 공급된 개시 신호는 서로 동기된 전압 레벨을 가진다.According to a first embodiment of the present invention, a driving driver includes: a second transistor connected between a line of a fourth clock signal and a first node; A third transistor coupled between a second node, the second transistor and a line of a second supply voltage; A fourth transistor coupled between a line of the third clock signal, a line of the first supply voltage and the second node; A fifth transistor coupled between the line of the start signal, the second node and the line of the second supply voltage; A first transistor having a diode structure and connected between a line of the start signal and the second transistor; A sixth transistor coupled between the first node, a line and an output terminal of the first clock signal; A seventh transistor coupled between the second node, the sixth transistor and a line of the second supply voltage; And an eighth transistor connected between the output, the second node and the line of the second supply voltage. The fourth clock signal supplied to the line of the fourth clock signal and the start signal supplied to the line of the start signal have a voltage level synchronized with each other.

본 발명의 제2 실시예에 따르면, 제4 클럭 신호의 라인과 제1 노드 사이에 연결된 제2 트랜지스터와, 제2 노드, 상기 제2 트랜지스터 및 제2 공급전압의 라인 사이에 연결된 제3 트랜지스터와, 제3 클럭 신호의 라인, 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제4 트랜지스터와, 개시 신호의 라인, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제5 트랜지스터와, 상기 제1 노드, 제1 클럭 신호의 라인 및 출력단 사이에 연결된 제6 트랜지스터와, 상기 제2 노드, 상기 제6 트랜지스터 및 상기 제2 공급전압의 라인 사이에 연결된 제7 트랜지스터와, 상기 출력단, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제8 트랜지스터와, 다이오드 구조를 가지며 상기 개시 신호의 라인과 상기 제2 트랜지스터 사이에 연결된 제1 트랜지스터와, 제2 클럭 신호의 라인, 상기 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제9 트랜지스터를 포함하는 구동 드라이버의 구동 방법은, 제1 구간에, 상기 제1 및 제2 트랜지스터들을 경유하여 상기 제1 노드에 상기 개시 신호의 라인으로 공급된 개시 신호를 충전하고 상기 제5 트랜지스터를 경유하여 상기 제2 공급전압의 라인으로 공급된 제2 공급전압을 상기 제2 노드에 충전하는 단계; 제2 구간에, 상기 제6 트랜지스터를 경유하여 상기 출력단에 상기 제1 클럭신호의 라인으로 공급된 제1 클럭 신호를 출력 신호로 충전하고, 상기 출력단에 충전된 상기 제1 클럭 신호에 의해 상기 제2 공급전압을 상기 제2 노드에 충전하는 단계; 제3 구간에, 상기 제9 트랜지스터를 경유하여 상기 제1 공급전압의 라인으로 공급된 제1 공급전압을 상기 제2 노드에 충전하고, 상기 제2 노드에 충전된 상기 제1 공급전압에 의해 상기 제7 트랜지스터를 경유하여 상기 출력단에 상기 제2 공급전압을 충전하는 단계; 및 제4 구간에, 상기 제4 트랜지스터를 경유하여 상기 제1 공급전압을 상기 제2 노드에 충전하고, 상기 제2 노드에 충전된 상기 제1 공급전압에 의해 상기 제3 트랜지스터를 경유하여 상기 제2 공급전압을 상기 제1 노드에 충전하는 한편 상기 제7 트랜지스터를 경유하여 상기 제2 공급전압을 상기 출력단에 충전하는 단계를 포함한다.According to a second embodiment of the present invention there is provided a semiconductor memory device comprising a second transistor connected between a line of a fourth clock signal and a first node and a third transistor coupled between a second node, A fourth transistor coupled between the second node and a line of the second supply voltage, a fourth transistor coupled between the second node and the second node, A sixth transistor coupled between the first node and a line and an output terminal of the first clock signal; a seventh transistor coupled between the second node, the sixth transistor, and the line of the second supply voltage; An eighth transistor connected between the second node and a line of the second supply voltage; and a first transistor having a diode structure and connected between a line of the start signal and the second transistor, And a ninth transistor connected between a line of the second clock signal, a line of the first supply voltage, and the second node, the method comprising: in the first period, the first and second transistors Charging a start signal supplied to the line of the start signal to the first node via the fifth transistor and charging the second node with a second supply voltage supplied to the line of the second supply voltage via the fifth transistor ; Wherein the first clock signal supplied to the output terminal through the sixth transistor is supplied to the line of the first clock signal in the second period with the output signal, Charging a second supply voltage to the second node; The first node is charged with the first supply voltage supplied to the line of the first supply voltage via the ninth transistor to the second node in the third period, Charging the second supply voltage to the output terminal via a seventh transistor; And charging the first node with the first supply voltage via the fourth transistor in the fourth period and supplying the first supply voltage to the second node through the third transistor by the first supply voltage charged to the second node, 2 supply voltage to the first node while charging the second supply voltage to the output node via the seventh transistor.

본 발명은 출력 신호를 이용하여 노드에 하이 레벨의 공급전압을 충전시켜 줌으로써, 출력 신호가 안정적으로 일정하게 출력되도록 하여 출력 신호의 특성을 향상시킬 수 있다.According to the present invention, by supplying a high-level supply voltage to a node using an output signal, the output signal can be stably and constantly output, thereby improving the characteristics of the output signal.

본 발명은 출력 신호가 로우 레벨에서 하이 레벨로 전이될 때, 노드에 로우 레벨의 공급전압을 충전시켜 줌으로써, 출력 신호의 라이징 시간을 현저하게 줄일 수 있다.The present invention can significantly reduce the rising time of the output signal by charging the node with a low level supply voltage when the output signal transitions from low level to high level.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 6은 본 발명에 따른 구동 드라이버의 스테이지를 도시한 회로도이다.6 is a circuit diagram showing a stage of a driving driver according to the present invention.

구동 드라이버에는 다수의 스테이지가 종속 연결되고, 각 스테이지로부터 출력신호가 순차적으로 출력될 수 있다.A plurality of stages are cascade-connected to the drive driver, and output signals can be output sequentially from each stage.

상기 구동 드라이버에서 출력된 출력 신호들은 표시 패널의 각 게이트라인들로 순차적으로 공급될 수 있다.The output signals output from the driving driver may be sequentially supplied to the respective gate lines of the display panel.

본 실시예에서는 설명의 편의를 위해 제1 스테이지(ST1)로 한정하여 설명하지만, 나머지 스테이지들도 제1 스테이지(ST1)와 동일한 회로 구성을 가진다.In the present embodiment, the description is limited to the first stage ST1 for convenience of explanation, but the remaining stages also have the same circuit configuration as the first stage ST1.

도 6을 참조하면, 제1 스테이지(ST1)는 제1 내지 제9 트랜지스터들(T1 내지 T9), 개시 신호(VST), 제1 내지 제4 게이트 클럭 신호들(GCLK1 내지 GCLK4) 및 제1 및 제2 공급전압들(VDD, VSS)에 의해 구동될 수 있다. 여기서, 상기 제1 내지 제4 게이트 클럭 신호들(GCLK1 내지 GCLK4)은 제1 내지 제4 클럭 신호들로 명명될 수도 있다.Referring to FIG. 6, the first stage ST1 includes first to ninth transistors T1 to T9, a start signal VST, first to fourth gate clock signals GCLK1 to GCLK4, And may be driven by the second supply voltages VDD and VSS. Here, the first to fourth gate clock signals GCLK1 to GCLK4 may be referred to as first to fourth clock signals.

본 실시예에서, 상기 제1 내지 제9 트랜지스터들(T1 내지 T9)은 모두 PMOS 트랜지스터로 구성되지만, 이에 한정되지 않고 NMOS 트랜지스터나 CMOS 트랜지스터로 구성될 수도 있다.In the present embodiment, the first to ninth transistors T1 to T9 are all PMOS transistors, but the present invention is not limited to this, and they may be NMOS transistors or CMOS transistors.

상기 제1 내지 제4 게이트 클럭 신호들(GCLK1 내지 GCLK4)은 1 수평 기간(1 H) 단위로 순차적으로 로우 레벨을 가질 수 있다. 상기 개시 신호(VST)는 상기 제4 게이트 클럭 신호(GCLK4)에 동기되어 로우 레벨을 가질 수 있다.The first to fourth gate clock signals GCLK1 to GCLK4 may have a low level sequentially in units of one horizontal period (1 H). The start signal VST may have a low level in synchronization with the fourth gate clock signal GCLK4.

상기 제1 공급전압(VDD)은 로우 레벨을 가질 수 있고, 상기 제2 공급전압(VSS)은 하이 레벨을 가질 수 있다.The first supply voltage VDD may have a low level and the second supply voltage VSS may have a high level.

상기 제1 트랜지스터(T1)는 게이트 전극이 소오스 전극과 공통 연결되며, 상기 게이트 전극과 상기 소오스 전극은 개시 신호의 라인에 연결된다. 상기 제1 트랜지스터(T1)는 게이트 전극과 소오스 전극이 공통 연결됨에 따라 개시 신호(VST)에 의해 턴온되는 다이오드 구조를 가질 수 있다. A gate electrode of the first transistor T1 is connected in common to a source electrode, and the gate electrode and the source electrode are connected to a line of a start signal. The first transistor T1 may have a diode structure that is turned on by a start signal VST as a gate electrode and a source electrode are connected in common.

상기 제2 트랜지스터(T2)는 게이트 전극이 제4 클럭 게이트 신호의 라인에 연결되고, 소오스 전극이 상기 제1 트랜지스터(T1)에 연결되며, 드레인 전극이 제1 노드(Q)에 연결된다.The second transistor T2 has a gate electrode connected to the fourth clock gate signal line, a source electrode connected to the first transistor T1, and a drain electrode connected to the first node Q.

상기 제2 트랜지스터(T2)는 상기 제4 게이트 클럭 신호(GCLK4)에 의해 턴온 되어, 상기 제1 트랜지스터(T1)를 경유한 개시 신호(VST)가 상기 제1 노드(Q)에 충전될 수 있다.The second transistor T2 may be turned on by the fourth gate clock signal GCLK4 so that the start signal VST via the first transistor T1 may be charged to the first node Q .

상기 제3 트랜지스터(T3)는 게이트 전극이 제2 노드(QB)에 연결되고, 소오스 전극이 상기 제1 노드(Q)에 연결되며, 드레인 전극이 제2 공급전압의 라인에 연결된다.The third transistor T3 has a gate electrode connected to the second node QB, a source electrode connected to the first node Q, and a drain electrode connected to a line of the second supply voltage.

상기 제3 트랜지스터(T3)는 로우 레벨을 갖는 상기 제2 노드(QB)의 전압에 의해 턴온되어, 상기 제2 공급전압(VSS)이 상기 제3 트랜지스터(T3)를 경유하여 상기 제1 노드(Q)에 충전될 수 있다.The third transistor T3 is turned on by the voltage of the second node QB having a low level and the second supply voltage VSS is applied to the first node T3 via the third transistor T3, Q).

상기 제4 트랜지스터(T4)는 게이트 전극이 제3 게이트 클럭 신호의 라인에 연결되고, 소오스 전극이 제1 공급전압의 라인에 연결되며, 드레인 전극이 상기 제2 노드(QB)에 연결된다.The fourth transistor T4 has a gate electrode connected to a line of a third gate clock signal, a source electrode connected to a line of the first supply voltage, and a drain electrode connected to the second node QB.

상기 제4 트랜지스터(T4)는 로우 레벨을 갖는 상기 제3 게이트 클럭 신호(GCLK3)에 의해 턴온되어, 상기 제1 공급전압(VDD)이 상기 제4 트랜지스터(T4)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다.The fourth transistor T4 is turned on by the third gate clock signal GCLK3 having a low level so that the first supply voltage VDD is applied to the second node T4 via the fourth transistor T4, QB.

상기 제5 트랜지스터(T5)는 게이트 전극이 개시 신호의 라인에 연결되고, 소오스 전극이 상기 제2 노드(QB) 연결되며, 드레인 전극이 상기 제2 공급전압의 라인에 연결된다.The fifth transistor T5 has a gate electrode connected to the line of the start signal, a source electrode connected to the second node QB, and a drain electrode connected to the line of the second supply voltage.

상기 제5 트랜지스터(T5)는 로우 레벨을 갖는 상기 개시 신호(VST)에 의해 턴온되어, 상기 제2 공급전압(VSS)이 상기 제5 트랜지스터(T5)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다.The fifth transistor T5 is turned on by the start signal VST having a low level and the second supply voltage VSS is supplied to the second node QB via the fifth transistor T5. Can be charged.

상기 제6 트랜지스터(T6)는 게이트 전극이 상기 제1 노드(Q)에 연결되고, 소오스 전극이 상기 제1 게이트 클럭 신호의 라인에 연결되며, 드레인 전극이 제1 게이트라인(GL), 즉 출력단에 연결된다.The sixth transistor T6 has a gate electrode connected to the first node Q, a source electrode connected to a line of the first gate clock signal, a drain electrode connected to the first gate line GL, Lt; / RTI >

상기 제6 트랜지스터(T6)는 하이 레벨을 갖는 제1 노드(Q)의 전압이 상기 제6 트랜지스터(T6)의 부트스트래핑 현상에 의해 더욱 낮아질 때 턴온되어, 상기 제1 게이트 클럭 신호(GCLK1)가 상기 제6 트랜지스터(T6)를 경유하여 상기 출력단에 충전될 수 있다.The sixth transistor T6 is turned on when the voltage of the first node Q having a high level is further lowered by the bootstrapping phenomenon of the sixth transistor T6 so that the first gate clock signal GCLK1 And may be charged to the output terminal via the sixth transistor T6.

상기 제7 트랜지스터(T7)는 게이트 전극이 상기 제2 노드(QB)에 연결되고, 소오스 전극이 상기 출력단에 연결되며, 드레인 전극이 상기 제2 공급전압의 라인에 연결된다.The seventh transistor T7 has a gate electrode connected to the second node QB, a source electrode connected to the output terminal, and a drain electrode connected to the second supply voltage line.

상기 제7 트랜지스터(T7)는 로우 레벨을 갖는 제2 노드(QB)의 전압에 의해 턴온되어, 상기 제2 공급전압(VSS)이 상기 제7 트랜지스터(T7)를 경유하여 상기 출력단에 충전될 수 있다.The seventh transistor T7 is turned on by the voltage of the second node QB having the low level so that the second supply voltage VSS can be charged to the output terminal via the seventh transistor T7 have.

상기 제8 트랜지스터(T8)는 게이트 전극이 상기 출력단에 연결되고, 소오스 전극이 상기 제2 노드(QB)에 연결되며, 드레인 전극이 상기 제2 공급전압의 라인에 연결된다.The eighth transistor T8 has a gate electrode connected to the output terminal, a source electrode connected to the second node QB, and a drain electrode connected to the second supply voltage line.

상기 제8 트랜지스터(T8)는 로우 레벨을 갖는 상기 출력단의 전압에 의해 턴온되어, 상기 제2 공급전압(VSS)이 상기 제8 트랜지스터(T8)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다.The eighth transistor T8 is turned on by the voltage of the output terminal having a low level and the second supply voltage VSS is charged to the second node QB via the eighth transistor T8 .

상기 제9 트랜지스터(T9)는 게이트 전극이 상기 제2 게이트 클럭 신호의 라 인에 연결되고, 소오스 전극이 상기 제1 공급전압의 라인에 연결되며, 드레인 전극이 상기 제2 노드(QB)에 연결된다.The ninth transistor T9 has a gate electrode connected to the line of the second gate clock signal, a source electrode connected to the line of the first supply voltage, a drain electrode connected to the second node QB do.

상기 제9 트랜지스터(T9)는 로우 레벨을 갖는 상기 제2 게이트 클럭 신호(GCLK2)에 의해 턴온되어, 상기 제1 공급전압(VDD)이 상기 제9 트랜지스터(T9)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다.The ninth transistor T9 is turned on by the second gate clock signal GCLK2 having a low level so that the first supply voltage VDD is supplied to the second node T9 via the ninth transistor T9, QB.

도 7을 참조하여, 본 실시예의 구동 동작을 설명한다.The driving operation of this embodiment will be described with reference to Fig.

제1 구간에, 로우 레벨의 제4 게이트 클럭 신호(GCLK4)와 이와 동기된 로우 레벨의 개시 신호(VST)가 상기 제1 스테이지(ST1)로 공급될 수 있다.In the first period, the low-level fourth gate clock signal GCLK4 and the low-level start signal VST synchronized with the low-level fourth gate clock signal GCLK4 may be supplied to the first stage ST1.

상기 제4 게이트 클럭 신호(GCLK4)에 의해 상기 제2 트랜지스터(T2)가 턴온되는 한편, 상기 개시 신호(VST)에 의해 상기 제1 트랜지스터(T1)가 턴온된다. 이에 따라, 로우 레벨을 갖는 상기 개시 신호(VST)가 상기 제1 및 제2 트랜지스터들(T1, T2)을 경유하여 상기 제1 노드(Q)에 충전될 수 있다.The second transistor T2 is turned on by the fourth gate clock signal GCLK4 and the first transistor T1 is turned on by the start signal VST. Accordingly, the start signal VST having a low level can be charged to the first node Q via the first and second transistors T1 and T2.

또한, 로우 레벨의 상기 개시 신호(VST)에 의해 제5 트랜지스터(T5)가 턴온된다. 이에 따라, 하이 레벨을 갖는 제2 공급전압(VSS)이 상기 제5 트랜지스터(T5)를 경유하여 제2 노드(QB)에 충전될 수 있다.Further, the fifth transistor T5 is turned on by the start signal VST of the low level. Accordingly, the second supply voltage VSS having the high level can be charged to the second node QB via the fifth transistor T5.

제2 구간에, 로우 레벨을 갖는 제1 게이트 클럭 신호(GCLK1)가 상기 제1 스테이지(ST1)로 공급될 수 있다.In the second period, a first gate clock signal GCLK1 having a low level may be supplied to the first stage ST1.

상기 제1 게이트 클럭 신호(GCLK1)가 상기 제6 트랜지스터(T6)로 공급되면, 상기 제6 트랜지스터(T6)의 게이트 전극과 소오스 전극 사이에 형성된 기생 캐패시턴스에 의해 부트스트래핑 형상이 발생되어 상기 제1 노드(Q)의 전압이 로우 레벨 의 상기 제1 게이트 클럭 신호(GCLK1)만큼 더 낮아지게 된다. 이에 따라, 이와 같이 제6 트랜지스터(T6)의 부트스트래핑 현상에 의해 상기 개시 신호(VST)보다 더욱 낮아진 전압에 의해 상기 제6 트랜지스터(T6)가 턴온된다. 상기 제6 트랜지스터(T6)의 턴온에 의해 로우 레벨의 상기 제1 게이트 클럭 신호(GCLK1)이 상기 제6 트랜지스터(T6)를 경유하여 상기 출력단에 출력신호(Vg1)으로 충전될 수 있다.When the first gate clock signal GCLK1 is supplied to the sixth transistor T6, a bootstrapping shape is generated by the parasitic capacitance formed between the gate electrode of the sixth transistor T6 and the source electrode, The voltage of the node Q becomes lower than the first gate clock signal GCLK1 of the low level. Thus, the sixth transistor T6 is turned on by the voltage lower than the start signal VST by the bootstrapping phenomenon of the sixth transistor T6. The first gate clock signal GCLK1 of the low level can be charged to the output terminal Vg1 via the sixth transistor T6 by turning on the sixth transistor T6.

이때, 하이 레벨의 제2 공급전압(VSS)으로 충전된 상기 제2 노드(QB)는 상기 출력단이 하이 레벨에서 로우 레벨로 전이됨에 따라, 상기 제7 트랜지스터(T7)의 게이트 전극과 소오스 전극 사이에 형성된 기생 캐패시턴스에 의해 낮아지게 된다. 이와 같이 제2 노드(QB)가 낮아지게 됨에 따라 제3 트랜지스터(T3)의 턴온에 의해 제2 공급전압(VSS)이 제1 노드(Q)에 충전됨에 따라 제6 트랜지스터(T6)의 특성이 저하되어 상기 제6 트랜지스터(T6)를 경유한 출력 신호(Vg1)의 신호 왜곡이 발생되게 된다.At this time, the second node (QB) charged with the second supply voltage (VSS) of high level is turned on and off between the gate electrode of the seventh transistor (T7) and the source electrode Is lowered by the parasitic capacitance formed in the gate electrode. As the second node QB becomes lower as described above, the second supply voltage VSS is charged to the first node Q by the turn-on of the third transistor T3, so that the characteristics of the sixth transistor T6 And the signal distortion of the output signal Vg1 via the sixth transistor T6 is generated.

본 실시예에서는 제8 트랜지스터(T8)에 의해 이러한 출력 신호(Vg1)의 신호 왜곡을 방지할 수 있다.In this embodiment, it is possible to prevent the signal distortion of the output signal Vg1 by the eighth transistor T8.

즉, 상기 출력단에 충전된 로우 레벨의 제1 게이트 클럭 신호(GCLK1)에 의해 상기 제8 트랜지스터(T8)가 턴온될 수 있다. 이에 따라, 하이 레벨을 갖는 제2 공급전압(VSS)이 상기 제8 트랜지스터(T8)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다. 그러므로, 상기 제7 트랜지스터(T7)에 형성된 기생 캐패시턴스에 의해 하이 레벨의 제2 공급전압(VSS)보다 낮아진 상기 제2 노드(QB)의 전압이 상기 제8 트랜지스터(T8)를 경유한 상기 제2 공급전압(VSS)으로 충전되게 되므로, 상기 제2 노 드(QB)는 하이 레벨의 제2 공급전압(VSS)으로 유지될 수 있다.That is, the eighth transistor T8 may be turned on by the low-level first gate clock signal GCLK1 charged at the output terminal. Thus, the second supply voltage VSS having the high level can be charged to the second node QB via the eighth transistor T8. Therefore, the voltage of the second node (QB) lower than the second supply voltage (VSS) of high level by the parasitic capacitance formed in the seventh transistor (T7) The second node QB can be maintained at the second supply voltage VSS of the high level since it is charged with the supply voltage VSS.

이에 따라, 상기 제3 트랜지스터(T3)는 하이 레벨의 제2 공급전압(VSS)에 의해 턴온되지 않게 되므로, 상기 제1 노드(Q)에 상기 제2 공급전압(VSS)이 충전될 수 없게 된다. 따라서, 상기 제1 노드(Q)는 이전에 유지되었던 개시 신호(VST)에 상기 제1 게이트 클럭 신호(GCLK1)을 더한 전압이 그대로 유지되게 된다. 따라서, 상기 제6 트랜지스터(T6)는 지속적으로 턴온되게 되어, 상기 출력단에 안정적으로 로우 레벨의 제1 게이트 클럭 신호(GCLK1)가 출력 신호(Vg1)로 충전될 수 있다.As a result, the third transistor T3 is not turned on by the second supply voltage VSS of the high level, so that the second supply voltage VSS can not be charged to the first node Q . Therefore, the first node Q maintains the voltage obtained by adding the first gate clock signal GCLK1 to the previously held start signal VST. Accordingly, the sixth transistor T6 is continuously turned on, so that the first gate clock signal GCLK1 can be stably charged to the output terminal with the output signal Vg1.

도 5에 도시된 바와 같이, 종래의 구동 드라이버에서는 출력 신호에 신호 왜곡이 발생되어 로우 레벨에서 하이 레벨로 약간 증가되는 경향을 보이고 있다.As shown in FIG. 5, in the conventional driving driver, signal distortion occurs in the output signal, and the signal tends to slightly increase from a low level to a high level.

하지만, 본 실시예에서는 도 8에 도시된 바와 같이, 제2 구간 동안 안정적으로 일정하게 로우 레벨의 출력 신호(Vg1)가 충전되고 있다.However, in this embodiment, as shown in FIG. 8, the output signal Vg1 of low level is stably and constantly charged during the second period.

제3 구간에, 로우 레벨의 제2 게이트 클럭 신호(GCLK2)가 상기 제1 스테이지(ST1)로 공급될 수 있다.In the third period, a low level second gate clock signal GCLK2 may be supplied to the first stage ST1.

상기 제2 게이트 클럭 신호(GCLK2)에 의해 제9 트랜지스터(T9)가 턴온될 수 있다. 이에 따라, 로우 레벨의 제1 공급전압(VDD)이 상기 제9 트랜지스터(T9)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다. 상기 로우 레벨의 제2 게이트 클럭 신호(GCLK2)에 의해 상기 제3 및 제7 트랜지스터(T3, T7)들이 턴온될 수 있다. 이에 따라, 하이 레벨의 제2 공급전압(VSS)이 상기 제3 트랜지스터(T3)를 경유하여 상기 제1 노드(Q)에 충전되는 한편, 상기 제7 트랜지스터(T7)를 경유하여 상기 출력단에 출력 신호(Vg1)로 충전될 수 있다.The ninth transistor T9 may be turned on by the second gate clock signal GCLK2. Accordingly, the first supply voltage VDD of the low level can be charged to the second node QB via the ninth transistor T9. The third and seventh transistors T3 and T7 may be turned on by the low level second gate clock signal GCLK2. Accordingly, the second supply voltage VSS of a high level is charged to the first node Q via the third transistor T3, while the output voltage VSS is supplied to the output terminal via the seventh transistor T7 And can be charged with the signal Vg1.

종래(도 3 참조)에 본 실시예의 제9 트랜지스터(T9)가 없는 경우에는, 제2 구간에서 제1 노드(Q)가 제2 공급전압(VSS)으로 서서히 충전되게 되어 제6 트랜지스터(T6)의 특성이 저하되게 되고, 이러한 상태에서 제3 구간에 제1 노드(Q)의 상태가 유지되게 됨에 따라, 출력단의 출력 신호(Vg1)가 로우 레벨에서 하이 레벨로 전이될 때, 라이징 시간이 증가되는 문제가 있었다.The first node Q is gradually charged to the second supply voltage VSS in the second period so that the sixth transistor T6 is turned on when the ninth transistor T9 is not present in the conventional case When the output signal Vg1 of the output terminal transitions from the low level to the high level as the state of the first node Q is maintained in the third section in this state, There was a problem.

본 실시예에서는 제3 구간에 제9 트랜지스터(T9)에 의해 로우 레베의 제1 공급전압(VDD)을 강제적으로 제2 노드(QB)에 충전시켜 로우 레벨의 제1 공급전압(VDD)을 갖는 제2 노드(QB)에 의해 제7 트랜지스터(T7)를 터온시켜 하이 레벨의 제2 공급전압(VSS)을 상기 출력단의 출력 신호(Vg1)로 충전시켜 줌으로써, 제2 구간의 로우 레벨의 출력 신호(Vg1)를 제3 구간에서 하이 레벨의 출력 신호(Vg1)로 신속히 전이시켜 줄 수 있어 출력 신호(Vg1)의 라이징 시간을 현저하게 줄일 수 있다.In this embodiment, the first supply voltage VDD of the low level is forcibly charged in the second node QB by the ninth transistor T9 in the third period to have the first supply voltage VDD of low level The seventh transistor T7 is turned on by the second node QB to charge the second supply voltage VSS of the high level to the output signal Vg1 of the output terminal, The output signal Vg1 can be quickly transferred to the high level output signal Vg1 in the third period, and the rising time of the output signal Vg1 can be remarkably reduced.

도 8에 도시된 바와 같이, 제3 구간에서 출력단에 하이 레벨의 제2 공급전압(VSS)으로 충전시켜 주므로, 라이징 시간이 거의 없는 출력 신호(Vg1)가 충전될 수 있다.As shown in Fig. 8, since the output terminal is charged with the second supply voltage VSS at the high level in the third section, the output signal Vg1 having almost no rising time can be charged.

한편, 제4 구간에, 로우 레벨의 제3 게이트 클럭 신호(GCLK3)가 상기 제1 스테이지(ST1)로 공급될 수 있다.On the other hand, in the fourth period, a low-level third gate clock signal GCLK3 may be supplied to the first stage ST1.

상기 제3 게이트 클럭 신호(GCLK3)에 의해 상기 제4 트랜지스터(T4)가 턴온될 수 있다. 이에 따라, 상기 제1 공급전압(VDD)이 상기 제4 트랜지스터(T4)를 경유하여 상기 제2 노드(QB)에 충전될 수 있다.The fourth transistor T4 may be turned on by the third gate clock signal GCLK3. Accordingly, the first supply voltage VDD can be charged to the second node QB via the fourth transistor T4.

상기 제2 노드(QB)에 충전된 로우 레벨의 상기 제3 게이트 클럭 신호(GCLK3)에 의해 상기 제3 및 제7 트랜지스터(T3, T7)들이 턴온될 수 있다. 따라서, 하이 레벨의 상기 제2 공급전압(VSS)이 상기 제3 트랜지스터(T3)를 경유하여 상기 제1 노드(Q)에 충전되는 한편, 상기 제7 트랜지스터(T7)를 경유하여 상기 출력단에 출력 신호(Vg1)로 충전될 수 있다.The third and seventh transistors T3 and T7 may be turned on by the third gate clock signal GCLK3 of the low level charged in the second node QB. Therefore, the second supply voltage VSS of the high level is charged to the first node Q via the third transistor T3, while the output voltage VSS is supplied to the output terminal via the seventh transistor T7 And can be charged with the signal Vg1.

상기 제1 노드(Q)에 충전된 하이 레벨의 상기 제2 공급전압(VSS)에 의해 상기 제6 트랜지스터(T6)는 턴오프될 수 있다. The sixth transistor T6 may be turned off by the second supply voltage VSS of the high level charged in the first node Q. [

도 8에 도시된 바와 같이, 각 스테이지를 위에 설명한 바와 같이 회로 구성을 하는 경우, 각 스테이지에서 출력된 신호 파형은 신호 왜곡이 없고 로우 레벨에서 하이 레벨로 라이징 시간 없이 곧바로 전이될 수 있어, 출력 신호의 특성이 향상될 수 있다.As shown in Fig. 8, in the case where each stage is constituted as described above, the signal waveforms outputted from the respective stages can be transited immediately without any signal distortion and without rising time from low level to high level, Can be improved.

아울러, 각 스테이에서 동일한 출력 신호가 출력됨에 따라, 동작 불량이 발생되지 않게 된다.In addition, since the same output signal is output in each stay, operation failure does not occur.

도 1은 일반적인 액정표시장치를 도시한 블록도.1 is a block diagram showing a general liquid crystal display device.

도 2는 도 1의 게이트 드라이버를 도시한 블록도.2 is a block diagram showing the gate driver of Fig.

도 3은 도 2의 제1 스테이지를 도시한 회로도.Fig. 3 is a circuit diagram showing the first stage of Fig. 2; Fig.

도 4는 도 3의 제1 스테이지의 신호 파형을 도시한 도면.4 shows signal waveforms of the first stage of Fig. 3; Fig.

도 5는 도 5의 제1 스테이지의 출력 신호의 왜곡을 설명하는 도면.5 is a view for explaining a distortion of an output signal of the first stage of Fig. 5;

도 6은 본 발명에 따른 구동 드라이버의 스테이지를 도시한 회로도.6 is a circuit diagram showing a stage of a driving driver according to the present invention;

도 7은 도 6의 스테이지의 신호 파형을 도시한 도면.7 is a diagram showing signal waveforms in the stage of Fig. 6; Fig.

도 8은 도 6의 구동 드라이버의 각 스테이지의 출력 신호의 파형을 도시한 도면.8 is a view showing a waveform of an output signal of each stage of the driving driver of FIG. 6;

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

GCLK1 내지 GCLK4: 게이트 클럭 신호GCLK1 to GCLK4: Gate clock signal

T1 내지 T9: 트랜지스터 Q: 제1 노드T1 to T9: transistor Q: first node

QB: 제2 노드 VDD: 제1 공급전압QB: second node VDD: first supply voltage

VSS: 제2 공급전압 Vg1: 출력 신호VSS: second supply voltage Vg1: output signal

GL1: 제1 게이트라인 ST1, ST2: 스테이지GL1: first gate line ST1, ST2: stage

Claims (9)

제4 클럭 신호의 라인과 제1 노드 사이에 연결된 제2 트랜지스터;A second transistor coupled between a line of the fourth clock signal and a first node; 제2 노드, 상기 제2 트랜지스터 및 제2 공급전압의 라인 사이에 연결된 제3 트랜지스터;A third transistor coupled between a second node, the second transistor and a line of a second supply voltage; 제3 클럭 신호의 라인, 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제4 트랜지스터;A fourth transistor coupled between a line of the third clock signal, a line of the first supply voltage and the second node; 개시 신호의 라인, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제5 트랜지스터;A fifth transistor coupled between the line of the start signal, the second node and the line of the second supply voltage; 다이오드 구조를 가지며 상기 개시 신호의 라인과 상기 제2 트랜지스터 사이에 연결된 제1 트랜지스터;A first transistor having a diode structure and connected between a line of the start signal and the second transistor; 상기 제1 노드, 제1 클럭 신호의 라인 및 출력단 사이에 연결된 제6 트랜지스터;A sixth transistor coupled between the first node, a line and an output terminal of the first clock signal; 상기 제2 노드, 상기 제6 트랜지스터 및 상기 제2 공급전압의 라인 사이에 연결된 제7 트랜지스터; 및A seventh transistor coupled between the second node, the sixth transistor and a line of the second supply voltage; And 상기 출력단, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제8 트랜지스터를 포함하고,And an eighth transistor connected between the output, the second node and the line of the second supply voltage, 상기 제4 클럭 신호의 라인으로 공급된 제4 클럭 신호와 상기 개시 신호의 라인으로 공급된 개시 신호는 서로 동기된 전압 레벨을 갖는 것을 특징으로 하는 구동 드라이버.Wherein the fourth clock signal supplied to the line of the fourth clock signal and the start signal supplied to the line of the start signal have a voltage level synchronized with each other. 삭제delete 제1항에 있어서, 제2 클럭 신호의 라인, 상기 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제9 트랜지스터를 더 포함하는 것을 특징으로 하는 구동 드라이버.2. The driver of claim 1, further comprising a ninth transistor coupled between a line of a second clock signal, a line of the first supply voltage, and the second node. 제3항에 있어서, 상기 제4 클럭 신호에 의해 턴온된 상기 제2 트랜지스터에 의해 상기 개시 신호가 상기 제1 노드에 충전되고, 상기 개시 신호에 의해 턴온된 상기 제5 트랜지스터에 의해 상기 제2 공급전압의 라인으로 공급된 제2 공급전압이 상기 제2 노드에 충전되는 것을 특징으로 하는 구동 드라이버.4. The method of claim 3, wherein the start signal is charged to the first node by the second transistor turned on by the fourth clock signal, and the fifth transistor is turned on by the start signal, And a second supply voltage supplied as a line of voltage is charged to the second node. 제4항에 있어서, 상기 제1 클럭 신호의 라인으로 공급된 제1 클럭 신호에 의해 가변된 상기 제1 노드의 전압에 의해 상기 제6 트랜지스터가 턴온되어 상기 제1 클럭 신호가 상기 출력단에 출력 신호로 충전되고, 상기 출력단의 출력 신호에 의해 턴온된 상기 제8 트랜지스터에 의해 상기 제2 공급전압이 상기 제2 노드에 충전되는 것을 특징으로 하는 구동 드라이버.The method of claim 4, wherein the sixth transistor is turned on by the voltage of the first node, which is varied by the first clock signal supplied to the line of the first clock signal, so that the first clock signal is output to the output terminal And the second supply voltage is charged to the second node by the eighth transistor turned on by the output signal of the output terminal. 제5항에 있어서, 상기 제3 클럭 신호의 라인으로 공급된 제3 클럭 신호에 의해 턴온된 상기 제4 트랜지스터에 의해 상기 제1 공급전압이 상기 제2 노드에 충전되는 것을 특징으로 하는 구동 드라이버.6. The driver of claim 5, wherein the first supply voltage is charged to the second node by the fourth transistor turned on by the third clock signal supplied to the line of the third clock signal. 제6항에 있어서, 상기 제2 클럭 신호의 라인으로 공급된 제2 클럭 신호에 의해 턴온된 상기 제9 트랜지스터에 의해 상기 제1 공급전압이 상기 제2 노드에 충전되고, 상기 제2 노드에 의해 충전된 제1 공급전압에 의해 턴온된 제3 트랜지스터에 의해 상기 제2 공급전압이 상기 제1 노드에 충전되며, 상기 제2 노드에 의해 충전된 상기 제1 공급전압에 의해 턴온된 상기 제7 트랜지스터에 의해 상기 제2 공급전압이 상기 출력단에 충전되는 것을 특징으로 하는 구동 드라이버.7. The method of claim 6, wherein the first supply voltage is charged to the second node by the ninth transistor turned on by the second clock signal supplied to the line of the second clock signal, Wherein the second supply voltage is charged to the first node by a third transistor turned on by the first supply voltage charged and the seventh transistor turned on by the first supply voltage charged by the second node, And the second supply voltage is charged to the output terminal. 제1 항에 있어서, 상기 제1 내지 제9 트랜지스터들을 포함하는 다수의 스테이지들을 포함하는 것을 특징으로 하는 구동 드라이버.The driving driver according to claim 1, comprising a plurality of stages including the first to ninth transistors. 제4 클럭 신호의 라인과 제1 노드 사이에 연결된 제2 트랜지스터와, 제2 노드, 상기 제2 트랜지스터 및 제2 공급전압의 라인 사이에 연결된 제3 트랜지스터와, 제3 클럭 신호의 라인, 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제4 트랜지스터와, 개시 신호의 라인, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제5 트랜지스터와, 상기 제1 노드, 제1 클럭 신호의 라인 및 출력단 사이에 연결된 제6 트랜지스터와, 상기 제2 노드, 상기 제6 트랜지스터 및 상기 제2 공급전압의 라인 사이에 연결된 제7 트랜지스터와, 상기 출력단, 상기 제2 노드 및 상기 제2 공급전압의 라인 사이에 연결된 제8 트랜지스터와, 다이오드 구조를 가지며 상기 개시 신호의 라인과 상기 제2 트랜지스터 사이에 연결된 제1 트랜지스터와, 제2 클럭 신호의 라인, 상기 제1 공급전압의 라인 및 상기 제2 노드 사이에 연결된 제9 트랜지스터를 포함하는 구동 드라이버에 있어서, A second transistor coupled between a line of the fourth clock signal and a first node; a third transistor coupled between a second node, the second transistor and a line of a second supply voltage; A fourth transistor coupled between a line of the supply voltage and the second node; a fifth transistor coupled between the line of the start signal, the second node, and the line of the second supply voltage; A sixth transistor coupled between the second node, the sixth transistor and a line of the second supply voltage; and a fourth transistor coupled between the output node, the second node, and the second supply A first transistor having a diode structure and connected between a line of the start signal and the second transistor; a second transistor coupled between the line of the second clock signal, According to the first supply voltage line and the driving driver including a ninth transistor coupled between the second node; 제1 구간에, 상기 제1 및 제2 트랜지스터들을 경유하여 상기 제1 노드에 상기 개시 신호의 라인으로 공급된 개시 신호를 충전하고 상기 제5 트랜지스터를 경유하여 상기 제2 공급전압의 라인으로 공급된 제2 공급전압을 상기 제2 노드에 충전하는 단계;In a first period, charges the start signal supplied to the line of the start signal to the first node via the first and second transistors and supplies the start signal supplied to the line of the second supply voltage via the fifth transistor Charging a second supply voltage to the second node; 제2 구간에, 상기 제6 트랜지스터를 경유하여 상기 출력단에 상기 제1 클럭신호의 라인으로 공급된 제1 클럭 신호를 출력 신호로 충전하고, 상기 출력단에 충전된 상기 제1 클럭 신호에 의해 상기 제2 공급전압을 상기 제2 노드에 충전하는 단계;Wherein the first clock signal supplied to the output terminal through the sixth transistor is supplied to the line of the first clock signal in the second period with the output signal, Charging a second supply voltage to the second node; 제3 구간에, 상기 제9 트랜지스터를 경유하여 상기 제1 공급전압의 라인으로 공급된 제1 공급전압을 상기 제2 노드에 충전하고, 상기 제2 노드에 충전된 상기 제1 공급전압에 의해 상기 제7 트랜지스터를 경유하여 상기 출력단에 상기 제2 공급전압을 충전하는 단계; 및The first node is charged with the first supply voltage supplied to the line of the first supply voltage via the ninth transistor to the second node in the third period, Charging the second supply voltage to the output terminal via a seventh transistor; And 제4 구간에, 상기 제4 트랜지스터를 경유하여 상기 제1 공급전압을 상기 제2 노드에 충전하고, 상기 제2 노드에 충전된 상기 제1 공급전압에 의해 상기 제3 트랜지스터를 경유하여 상기 제2 공급전압을 상기 제1 노드에 충전하는 한편 상기 제7 트랜지스터를 경유하여 상기 제2 공급전압을 상기 출력단에 충전하는 단계를 포함하는 것을 특징으로 하는 구동 드라이버의 구동 방법.The second node is charged with the first supply voltage via the fourth transistor in the fourth period and the first supply voltage charged to the second node is supplied to the second node through the third transistor, And charging the output node with the second supply voltage via the seventh transistor while charging the supply voltage to the first node.
KR1020070140964A 2007-12-28 2007-12-28 Driving driver and method of driving the same KR101521647B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070140964A KR101521647B1 (en) 2007-12-28 2007-12-28 Driving driver and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070140964A KR101521647B1 (en) 2007-12-28 2007-12-28 Driving driver and method of driving the same

Publications (2)

Publication Number Publication Date
KR20090072760A KR20090072760A (en) 2009-07-02
KR101521647B1 true KR101521647B1 (en) 2015-05-20

Family

ID=41329946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070140964A KR101521647B1 (en) 2007-12-28 2007-12-28 Driving driver and method of driving the same

Country Status (1)

Country Link
KR (1) KR101521647B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113612B1 (en) * 2013-10-23 2020-05-21 엘지디스플레이 주식회사 Shift register
KR102218386B1 (en) * 2014-12-30 2021-02-22 엘지디스플레이 주식회사 Gate driver circuit and liquid crystal display comprising the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040086516A (en) * 2003-03-25 2004-10-11 삼성전자주식회사 Shift register and display apparatus having the same
KR20060076147A (en) * 2004-12-28 2006-07-04 엘지.필립스 엘시디 주식회사 Shift register for lcd
JP2006228312A (en) * 2005-02-16 2006-08-31 Alps Electric Co Ltd Shift register and liquid crystal drive circuit
KR20070002913A (en) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 A shift register and a method for driving the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040086516A (en) * 2003-03-25 2004-10-11 삼성전자주식회사 Shift register and display apparatus having the same
KR20060076147A (en) * 2004-12-28 2006-07-04 엘지.필립스 엘시디 주식회사 Shift register for lcd
JP2006228312A (en) * 2005-02-16 2006-08-31 Alps Electric Co Ltd Shift register and liquid crystal drive circuit
KR20070002913A (en) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 A shift register and a method for driving the same

Also Published As

Publication number Publication date
KR20090072760A (en) 2009-07-02

Similar Documents

Publication Publication Date Title
KR101022173B1 (en) Shift Register and Organic Light Emitting Display Device Using the Same
KR101022092B1 (en) Shift Register and Organic Light Emitting Display Device Using the Same
US9336897B2 (en) Shift register circuit
JP5372268B2 (en) Scanning signal line driving circuit, display device including the same, and scanning signal line driving method
KR102588078B1 (en) Display Device
KR20230106558A (en) Gate driving circuit and display device using the same
US20110001732A1 (en) Shift register circuit, display device, and method for driving shift register circuit
US9905311B2 (en) Shift register circuit, drive circuit, and display device
US9076370B2 (en) Scanning signal line drive circuit, display device having the same, and drive method for scanning signal line
US20060132182A1 (en) Driver circuit, shift register, and liquid crystal driver circuit
KR101889951B1 (en) Emission control signal generator for organic light emitting display
KR101978782B1 (en) Gate shift register and display device using the same
KR20170060953A (en) Gate driving circuit and display device using the same
US20110234565A1 (en) Shift register circuit, display device, and method for driving shift register circuit
US10089915B2 (en) Gate driving circuit controlling a plurality of transistors with one Q node and display device using the same
KR101647698B1 (en) Shift register and method for driving thereof
KR20190079855A (en) Shift register and display device including thereof
KR20100081481A (en) Shift register and organic light emitting display device using the same
US20100290581A1 (en) Shift Registers
KR101255269B1 (en) Shift register and method for driving the same and display device using the same
KR20180070219A (en) Gate driving circuit and display device using the same
KR101521647B1 (en) Driving driver and method of driving the same
KR102294690B1 (en) Gate shift register and display device using the same
KR102218386B1 (en) Gate driver circuit and liquid crystal display comprising the same
KR102380765B1 (en) Gate shift register and organic light emitting display device including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 5