KR101510937B1

KR101510937B1 - 증폭 장치

Info

Publication number: KR101510937B1
Application number: KR20130016530A
Authority: KR
Inventors: 도루 마니와
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2012-03-05
Filing date: 2013-02-15
Publication date: 2015-04-10
Also published as: JP5799858B2; JP2013183390A; US20130229227A1; EP2637303B1; EP2637303A3; CN103312271A; KR20130101455A; US8896372B2; EP2637303A2; CN103312271B

Abstract

고효율이면서 증폭 대역에서 평탄한 위상 특성을 얻을 수 있다. 증폭부(1a, 1b)의 각각은, 벡터 분해된 정진폭의 2개의 신호를 증폭한다. 임피던스 반전 회로(2)는, 증폭부(1b)에 의해 증폭된 신호를 임피던스 반전한다. 합성 회로(3)는, 증폭부(1a)에 의해 증폭된 신호와, 임피던스 반전 회로(2)에 의해 임피던스 반전된 신호와의 위상을 보정하고, 합성하여 출력한다. 합성 회로(3)는, 선로 길이가 λ/4+γ의 비대칭 회로 요소의 선로(3b)와, λ/4-δ의 비대칭 회로 요소의 선로(3c)를 갖는다.

Description

증폭 장치{AMPLIFICATION APPARATUS}

본 발명은, 입력 신호를 2개의 정진폭의 신호로 벡터 분해하고, 각각을 증폭하는 증폭 장치에 관한 것이다.

종래, 증폭기의 효율을 높이기 위해서, 입력 신호를 2개의 정진폭의 신호로 벡터 분해하고, 각각을 증폭하는 정포락선형(Out Phasing형이라고도 함)의 증폭 장치가 있다.

정포락선형의 증폭 장치에는, 증폭된 2개의 신호(벡터)를, 저항 소자를 이용하여 손실 합성하는 정포락선형 선형 증폭 장치와, 저항 소자를 이용하지 않고 무손실 합성하는 정포락선형 고효율 증폭 장치가 있다. 정포락선형 고효율 증폭 장치에는, 출력의 합성 회로의 구성에 따라 오프셋형과 키레익스(Chireix)형이 있다.

또한，종래, 4단자 전력 합성 회로를 이용한 전력 증폭 장치에서, 전력 합성 기의 손실을 저감시켜, 고효율이면서 선형성이 높은 전력 증폭 장치가 제공되어 있다(예를 들면, 특허문헌 1 참조).

일본 특허 공개 제2000-349575호 공보

그러나, 정포락선형의 증폭 장치에서는, 한층 더 고효율화가 요구되고, 또한，증폭 대역에서 평탄한 위상 특성이 요구되고 있다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 고효율이면서 증폭 대역에서 평탄한 위상 특성을 얻을 수 있는 증폭 장치를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해서, 입력 신호를 2개의 정진폭의 신호로 벡터 분해하고, 각각을 증폭하는 증폭 장치가 제공된다. 이 증폭 장치는, 벡터 분해된 제1 신호를 증폭하는 제1 증폭부와, 벡터 분해된 제2 신호를 증폭하는 제2 증폭부와, 상기 제2 증폭부에 의해 증폭된 상기 제2 신호를 임피던스 반전하는 임피던스 반전 회로와, 상기 제1 증폭부에 의해 증폭된 신호와 상기 임피던스 반전 회로에 의해 임피던스 반전된 신호와의 위상을 보정하고, 합성하여 출력하는 합성 회로를 갖고，상기 합성 회로가 비대칭 회로 요소를 포함하고, 또는 상기 제1 증폭부와 상기 합성 회로와의 사이, 혹은 상기 제2 증폭부와 상기 합성 회로와의 사이 중 적어도 한 쪽에, 상기 비대칭 회로 요소가 삽입된다.

개시의 장치에 의하면, 고효율이면서 증폭 대역에서 평탄한 위상 특성을 얻을 수 있다.

도 1은 실시 형태에 따른 증폭 장치를 설명하는 도면.
도 2는 제2 실시 형태에 따른 증폭 장치를 갖는 기지국의 블록도.
도 3은 증폭 장치의 블록도.
도 4는 진폭 위상 변환 회로를 설명하는 도면.
도 5는 오프셋형의 합성 회로를 도시한 도면.
도 6은 도 5의 합성 회로의 위상 특성을 나타낸 도면.
도 7은 도 5의 합성 회로의 주파수-위상 편차를 설명하는 도면.
도 8은 키레익스형의 합성 회로를 도시한 도면.
도 9는 도 8의 합성 회로의 위상 특성을 나타낸 도면.
도 10은 도 8의 합성 회로의 주파수-위상 편차를 설명하는 도면.
도 11은 도 3의 합성 회로를 도시한 도면.
도 12는 도 11의 합성 회로의 위상 특성을 나타낸 도면.
도 13은 도 11의 합성 회로의 주파수-위상 편차를 설명하는 도면.
도 14는 도 11의 합성 회로의 반사 특성을 설명하는 도면.
도 15는 제3 실시 형태에 따른 증폭 장치를 도시한 도면.
도 16은 제4 실시 형태에 따른 증폭 장치를 도시한 도면.
도 17은 제5 실시 형태에 따른 증폭 장치를 도시한 도면.
도 18은 제6 실시 형태에 따른 증폭 장치를 도시한 도면.
도 19는 제7 실시 형태에 따른 증폭 장치를 도시한 도면.
도 20은 제8 실시 형태에 따른 증폭 장치를 도시한 도면.

이하, 실시 형태를 도면을 참조하여 상세히 설명한다.

[제1 실시 형태]

도 1은 제1 실시 형태에 따른 증폭 장치를 설명하는 도면이다. 도 1에 도시한 바와 같이, 증폭 장치는 증폭부(1a, 1b), 임피던스 반전 회로(2) 및 합성 회로(3)를 갖는다.

도 1에 도시한 증폭 장치의 하부에는, 증폭 장치의 위상 특성이 나타나 있다. 위상 특성의 횡축은 주파수를 나타내고, 종축은 증폭부(1a)로부터 출력되는 신호의 출력 단자 Pout에서의 위상과, 증폭부(1b)로부터 출력되는 신호의 출력 단자 Pout에서의 위상과의 위상차를 나타내고 있다. 위상 특성의 그래프 내에 도시한 양방향(two-way) 화살표는 신호의 증폭 대역을 나타내고 있다.

증폭 장치는, 증폭하여 출력하는 입력 신호를 2개의 정진폭의 신호로 벡터 분해한다. 증폭부(1a)에는, 벡터 분해된 한쪽의 신호가 입력되고, 증폭부(1b)에는, 벡터 분해된 다른 쪽의 신호가 입력된다. 증폭부(1a, 1b)는 벡터 분해된 신호를 증폭한다.

임피던스 반전 회로(2)는, 증폭부(1b)에 의해 증폭된 신호의 임피던스를 반전한다. 임피던스 반전 회로(2)는, 증폭부(1a)로부터 증폭부(1b)를 향하는 신호와, 증폭부(1b) 자신의 반사 신호를, 증폭부(1a, 1b)의 동작 효율이 높아지도록 하는 관계로 위상을 조정한다. 임피던스 반전 회로(2)는, 예를 들면, 특성 임피던스 Zo, 선로 길이가 λ/4의 선로로 형성된다. 또한，Zo는 출력 단자 Pout의 부하 임피던스이다. λ는 증폭하는 신호의 중심 주파수에서의 파장이다.

합성 회로(3)는, 증폭부(1a)에 의해 증폭된 신호와, 임피던스 반전 회로(2)에 의해 임피던스 반전된 신호와의 위상을 보정하고, 합성하여 출력한다. 합성 회로(3)는, 예를 들면, 도 1에 도시한 바와 같이, 선로(3a 내지 3d)를 사각형 형상으로 배치한 브랜치라인형 합성 회로이다. 합성 회로(3)는, 비대칭 회로 요소를 구비함으로써, 임피던스 반전 회로(2)를 삽입한 것에 의한, 출력 단자 Pout에서의 2개의 신호(증폭부(1a, 1b)의 각각으로부터 출력되는 신호)의 위상차를 억제한다.

여기서, 합성 회로(3)가, 90°브랜치라인형 합성 회로인 경우를 고려한다. 이 경우, 선로(3a, 3b)의 특성 임피던스는 Zo이며, 선로(3c, 3d)의 특성 임피던스는 Zo/√2이다. 또한，선로(3a 내지 3d)의 선로 길이는 λ/4(90°)이다. 합성 회로(3)가 90°브랜치라인형 합성 회로인 경우, 출력 단자 Pout에서는, 임피던스 반전 회로(2)를 삽입한 것에 의해, 증폭부(1a, 1b)로부터 출력되는 신호에 위상차가 발생하여, 위상 특성이 증폭 대역에서 평탄하지 않게 된다.

예를 들면, 위상 특성으로 나타내는 파형 A1은, 합성 회로(3)가 90°브랜치라인형 합성 회로인 경우의, 출력 단자 Pout의 위상 특성을 나타내고 있다. 파형 A1로 도시한 바와 같이, 합성 회로(3)가 90°브랜치라인형 합성 회로인 경우, 증폭 대역(도 1에서 도시한 양방향 화살표)에서 2개의 신호에 위상차가 발생하여, 위상 특성이 평탄하지 않게 된다.

이에 대하여, 합성 회로(3)는 비대칭 회로 요소를 갖는다. 비대칭 회로 요소를 갖는 합성 회로(3)는, 예를 들면, 출력 단자 Pout에 접속된 2개의 선로(3b, 3c)에, λ/4와는 다른 선로 길이의 선로를 갖는 합성 회로를 말한다.

구체적으로는，선로(3a, 3d)의 선로 길이는 λ/4로 한다. 선로(3b)의 선로 길이는, λ/4+γ로 한다. 선로(3c)의 선로 길이는 λ/4-δ로 한다. 이 경우, 합성 회로(3)는 비대칭 회로 요소를 갖고，선로(3b, 3c)가 비대칭 회로 요소이다. 합성 회로(3)가 비대칭 회로 요소를 가짐으로써, 임피던스 반전 회로(2)를 삽입한 것에 의한, 출력 단자 Pout에서의 2개의 신호의 위상차가 억제되어, 위상 특성이 증폭 대역에서 평탄하게 된다.

예를 들면, 위상 특성으로 나타내는 파형 A2는, 합성 회로(3)가 비대칭 회로 요소를 갖는 경우의, 출력 단자 Pout의 위상 특성을 나타내고 있다. 파형 A2로 도시한 바와 같이, 합성 회로(3)가 비대칭 회로 요소를 갖는 경우, 증폭 대역에서, 2개의 신호의 위상차가 0으로 되어, 위상 특성이 평탄하게 된다.

즉, 증폭 장치는, 합성 회로(3)가 90°브랜치라인형 합성 회로인 경우, 임피던스 반전 회로(2)를 삽입한 것에 의해, 신호의 경로차(증폭부(1a)로부터 출력 단자 Pout로의 경로와, 증폭부(1b)로부터 출력 단자 Pout로의 경로의 차)가 발생하여, 출력 단자 Pout에서의 2개의 신호에 위상차가 생긴다.

이에 대해, 합성 회로(3)는, 선로 길이가 λ/4+γ의 선로(3b)와, 선로 길이가 λ/4-δ의 선로(3c)와의 비대칭 회로 요소를 가짐으로써, 임피던스 반전 회로(2)를 삽입한 것에 의한, 신호의 경로차에 의해 생기는 위상차를 억제한다.

또한，후술하지만, 증폭 장치는, 합성 회로(3)가 비대칭 회로 요소를 구비함으로써, 한층 더 고효율화를 도모할 수 있다.

또한, 상기에서는, 합성 회로(3)가 비대칭 회로 요소를 포함하는 것으로 하였지만, 증폭부(1a) 또는 증폭부(1b)와, 합성 회로(3)와의 사이에 비대칭 회로 요소를 삽입하여도 된다. 예를 들면, 증폭부(1a)의 출력에 길이 x의 오픈 스터브(open stub)를 접속한다. 또한，증폭부(1b)의 출력에, 길이 x와 다른 길이 y의 오픈 스터브를 접속한다. 이 경우, 증폭부(1a, 1b)의 출력에 접속된 길이가 서로 다른 각각의 오픈 스터브가 비대칭 회로 요소로 된다. 이 경우에도, 증폭 장치는, 상기와 마찬가지로，고효율이면서 증폭 대역에서 평탄한 위상 특성을 얻을 수 있다.

또한，비대칭 회로 요소의 선로 길이는, 파형 A2로 도시한 바와 같이 증폭 대역에서 위상차가 O이고 위상 특성이 평탄하게 되도록 설계한다.

이와 같이, 증폭 장치는, 2개의 증폭부(1a, 1b)의 한쪽 출력에 임피던스 반전 회로(2)를 설치하고, 비대칭 회로 요소를 합성 회로(3)에 구비하거나 또는 증폭부(1a) 혹은 증폭부(1b)와 합성 회로(3)와의 사이에 비대칭 회로 요소를 삽입하도록 하였다. 이에 의해, 증폭 장치는, 임피던스 반전 회로(2)에 의해 고효율화를 도모함과 함께，위상을 보정하여 합성하는, 비대칭 회로 요소를 구비한 합성 회로(3) 또는 증폭부(1a) 혹은 증폭부(1b)와 합성 회로(3)와의 사이에 삽입되는 비대칭 회로 요소에 의해 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

[제2 실시 형태]

다음으로，제2 실시 형태를, 도면을 참조하여 상세히 설명한다.

도 2는, 제2 실시 형태에 따른 증폭 장치를 갖는 기지국의 블록도이다. 도 2에 도시한 바와 같이, 기지국은 제어부(10) 및 RRH(Remote Radio Head: 20)를 갖는다. 제어부(10)와 RRH(20)는, 예를 들면, 광 파이버에 의해 연결되어 있다. 기지국은, 예를 들면, 휴대 전화기(도시생략) 등의 무선 단말기와 무선 통신을 행한다.

제어부(10)는, 데이터 처리부(11), 송신 데이터 송신부(12) 및 수신 데이터 수신부(13)를 갖는다.

데이터 처리부(11)는 네트워크와 접속되어 있다. 데이터 처리부(11)는, 네트워크에 접속되어 있는 상위 장치로부터, 무선 단말기에 무선 송신하는 데이터를 수신한다. 데이터 처리부(11)는, 수신한 데이터를 송신 데이터 송신부(12)로 출력한다. 또한，데이터 처리부(11)는, 수신 데이터 수신부(13)로부터 출력되는, 무선 단말기로부터 수신한 데이터를, 네트워크에 접속되어 있는 상위 장치로 송신한다. 데이터 처리부(11)는, 예를 들면, DSP(Digital Signal Processor)나 FPGA(Field Progra㎜able Gate Array)에 의해 형성된다.

송신 데이터 송신부(12)는, 데이터 처리부(11)로부터 출력된 데이터를 E/O(Electrical signa1/Optical signal) 변환한다. 송신 데이터 송신부(12)는, E/0 변환한 데이터를, 광 파이버를 개재하여 RRH(20)로 송신한다.

수신 데이터 수신부(13)는, 광 파이버를 개재하여 수신한, RRH(20)로부터의 데이터를 O/E(Optical signal/Electrical signal) 변환한다. 수신 데이터 수신부(13)는, O/E 변환한 데이터를, 데이터 처리부(11)로 출력한다.

RRH(20)는, 송신 데이터 수신부(21), 캐리어 합성부(22), 증폭 장치(23, 25), 듀플렉서(분파기: 24), 캐리어 분리부(26) 및 수신 데이터 송신부(27)를 갖는다.

송신 데이터 수신부(21)는, 제어부(10)의 송신 데이터 송신부(12)로부터 송신된 광 신호를 수신하고, O/E 변환한다. 송신 데이터 수신부(21)는, O/E 변환한 데이터를 캐리어 합성부(22)로 출력한다.

캐리어 합성부(22)는, 송신 데이터 수신부(21)로부터 출력되는 데이터를, 복수의 주파수로 할당한다. 캐리어 합성부(22)는, 복수의 주파수로 할당한 데이터를 1개의 신호로 합성하여, 증폭 장치(23)로 출력한다.

증폭 장치(23)는, 캐리어 합성부(22)로부터 출력되는 신호를 증폭하고, 듀플렉서(분파기: 24)로 출력한다. 증폭 장치(23)는, 입력되는 신호를 2개의 정진폭의 신호로 벡터 분해하고, 각각의 신호를 증폭한다. 증폭 장치(23)는, 증폭한 2개의 신호를 합성하고, 듀플렉서(분파기: 24)로 출력한다. 증폭 장치(23)는, 예를 들면, 도 1의 증폭 장치에 대응한다.

듀플렉서(분파기: 24)는, 증폭 장치(23)로부터 출력되는, 무선 단말기에 송신하는 무선 신호를 안테나로 출력한다. 또한，듀플렉서(분파기: 24)는, 안테나에 의해 수신된 무선 단말기로부터의 신호를 증폭 장치(25)로 출력한다.

증폭 장치(25)는, 듀플렉서(분파기: 24)로부터 출력되는 신호를 증폭하고, 캐리어 분리부(26)로 출력한다.

캐리어 분리부(26)는, 복수의 주파수 신호로 다중된 데이터를 주파수마다 복조하여, 수신 데이터 송신부(27)로 출력한다.

수신 데이터 송신부(27)는, 캐리어 분리부(26)로부터 출력되는 데이터를 E/O 변환하여, 제어부(10)의 수신 데이터 수신부(13)로 출력한다.

도 3은, 증폭 장치의 블록도이다. 도 3에 도시한 바와 같이, 증폭 장치(23)는, 피크 억압 회로(31), 왜곡 보상 회로(32), 진폭 위상 변환 회로(33), D/A(Digital to Analog) 변환기(34a, 34b), 입력 정합 회로(35a, 35b), 증폭기(36a, 36b), 출력 정합 회로(37a, 37b), 임피던스 반전 회로(38) 및 합성 회로(39)를 갖는다.

피크 억압 회로(31)에는, 캐리어 합성부(22)로부터 출력되는 신호가 입력된다. 피크 억압 회로(31)는, 증폭기(36a, 36b)에 의해 증폭되는 신호의 왜곡 성분을 억제하기 위해서, 입력되는 신호의 진폭이 소정의 임계값을 초과하는 경우, 그 진폭을 억압한다.

왜곡 보상 회로(32)는, 증폭기(36a, 36b)에 의해 증폭되는 신호의 왜곡 성분을 억제하기 위해서, 왜곡 보상 제어를 행한다. 예를 들면, 왜곡 보상 회로(32)는, 입력되는 신호와, 증폭기(36a, 36b)에 의해 증폭된 신호(피드백 신호)에 기초하여, 왜곡 보상 계수를 산출한다. 왜곡 보상 회로(32)는, 산출한 왜곡 보상 계수를 입력되는 신호에 승산하여, 증폭기(36a, 36b)에 의해 증폭된 신호의 왜곡을 보상한다.

진폭 위상 변환 회로(33)는, 왜곡 보상 회로(32)로부터 출력되는 신호를 2개의 정진폭의 신호로 벡터 분해한다.

도 4는, 진폭 위상 변환 회로를 설명하는 도면이다. 도 4에 도시한 파형 A11은 진폭 위상 변환 회로(33)에 입력되는 신호를 나타낸다.

진폭 위상 변환 회로(33)는, 파형 A11로 도시한 포인트 p1의 신호를, 동일한 진폭의 2개의 벡터 V11, V21의 신호로 분해한다. 마찬가지로, 진폭 위상 변환 회로(33)는, 파형 A11로 도시한 포인트 p2 내지 p5의 신호를, 동일한 진폭의 2개의 벡터 V12 내지 V15와 벡터 V22 내지 V25의 신호로 분해한다.

또한，분해된 2개의 벡터 V12 내지 V15와 벡터 V22 내지 V25의 신호를 합성하면, 파형 A11로 도시한 입력 신호를 복원할 수 있다.

또한，진폭 위상 변환 회로(33)는, 파형 A11로 도시한 신호의 진폭이 0일 때, 분해한 벡터의 신호의 위상이 역상으로 되도록 한다.

도 3의 설명으로 되돌아간다. D/A 변환기(34a)는, 진폭 위상 변환 회로(33)에 의해 벡터 분해된 한쪽 신호를 아날로그 신호로 변환한다. D/A 변환기(34b)는, 진폭 위상 변환 회로(33)에 의해 벡터 분해된 다른 쪽 신호를 아날로그 신호로 변환한다.

입력 정합 회로(35a)는, D/A 변환기(34a)의 출력 임피던스와 증폭기(36a)의 입력 임피던스를 정합한다. 입력 정합 회로(35b)는, D/A 변환기(34b)의 출력 임피던스와 증폭기(36b)의 입력 임피던스를 정합한다.

증폭기(36a)는, D/A 변환기(34a)로부터 출력되는 신호를 증폭한다. 증폭기(36b)는, D/A 변환기(34b)로부터 출력되는 신호를 증폭한다. 증폭기(36a, 36b)는, 예를 들면, LDMOS(Lattrally Diffused Metal Oxide Semiconductor), GaN, GaAs 등의 트랜지스터에 의해 구성된다.

출력 정합 회로(37a)는, 증폭기(36a)의 출력 임피던스와 합성 회로(39)의 입력 임피던스를 정합한다. 출력 정합 회로(37b)는, 증폭기(36b)의 출력 임피던스와 합성 회로(39)의 입력 임피던스를 정합한다.

임피던스 반전 회로(38)는, 출력 정합 회로(37b)로부터 출력되는 신호의 임피던스를 반전한다. 예를 들면, 임피던스 반전 회로(38)는, 출력 정합 회로(37b)로부터 출력되는 신호의 진폭을 유지하고, 위상을 반전한다.

합성 회로(39)는, 출력 정합 회로(37a, 37b)로부터 출력되는 신호를 합성한다. 이것에 의해, 합성 회로(39)로부터는, 진폭 위상 변환 회로(33)에 입력된 신호를 증폭한 신호가 출력된다.

또한，도 3의 증폭기(36a, 36b)는, 예를 들면, 도 1의 증폭부(1a, 1b)에 대응한다. 임피던스 반전 회로(38)는, 예를 들면, 도 1의 임피던스 반전 회로(2)에 대응한다. 합성 회로(39)는, 예를 들면, 도 1의 합성 회로(3)에 대응한다.

여기서, 도 3의 합성 회로(39)에 대하여 설명하기 전에, 오프셋형의 합성 회로와 키레익스형의 합성 회로에 대하여 설명한다.

도 5는, 오프셋형의 합성 회로를 도시한 도면이다. 도 5에 도시한 바와 같이, 오프셋형의 합성 회로는, 선로 길이 λ/2(180°)의 선로(41)에 의해 형성된다. 오프셋형의 합성 회로에서는, 출력 단자 Pout는, 선로(41)의 중앙(λ/4, 90°)으로부터, θ 떨어진 위치에 위치해 있다. λ는, 증폭하는 신호의 중심 주파수에서의 파장이다.

도 5에는, 2개의 벡터로 분해된 신호를 증폭하는 증폭기(42a, 42b)도 도시되어 있다. 증폭기(42a, 42b)로부터 출력되는 신호는, 선로(41)에 의해 합성되고, 출력 단자 Pout로부터 출력된다.

도 6은, 도 5의 합성 회로의 위상 특성을 나타낸 도면이다. 도 6에 도시한 위상 특성의 횡축은 주파수를 나타내고, 종축은 도 5에 도시한 경로 α에서의 신호와, 경로 β에서의 신호의 위상차를 나타내고 있다.

도 5에서 설명한 바와 같이, 오프셋형의 합성 회로에서는, 출력 단자 Pout는, 선로(41)의 중앙으로부터 θ 떨어진 위치에 위치해 있다. 이것에 의해, 증폭 장치의 전력 효율이 향상되는 한편, 2개의 증폭기(42a, 42b)의 출력과, 출력 단자 Pout의 경로 길이가 서로 다르기 때문에, 증폭 대역의 중심 주파수에서 위상차를 0으로 하여도, 중심 주파수로부터 멀어짐에 따라 위상차가 생긴다.

예를 들면, 도 6에 도시한 양방향 화살표는, 신호의 증폭 대역을 나타내고 있다. 도 6에 도시한 바와 같이, 오프셋형의 합성 회로에서는, 증폭 대역에서, 주파수-위상 편차가 발생하고 있다.

도 7은, 도 5의 합성 회로의 주파수-위상 편차를 설명하는 도면이다. 도 7에는, 스미스 차트(Smith chart)가 도시되어 있다.

도 7에 도시한 점선의 동그라미 A21a는, 도 5에 도시한 경로 α에서의 신호의 위상 변화를 나타내고 있다. 경로 α에서의 신호의 위상은, 주파수를 증가함에 따라 화살표 A21b와 같이 변화한다.

도 7에 도시한 실선의 동그라미 A22a는, 도 5에 도시한 경로 β에서의 신호의 위상 변화를 나타내고 있다. 경로 β에서의 신호의 위상은, 주파수를 증가함에 따라 화살표 A22b와 같이 변화한다.

도 7에 도시한 화살표 A23a, A23b는, 증폭 대역에서 주파수가 변화되었을 때의, 경로 α에서의 신호의 위상 변화를 나타내고 있다. 화살표 A24a, A24b는, 증폭 대역에서 주파수가 변화되었을 때의, 경로 β에서의 신호의 위상 변화를 나타내고 있다.

도 5의 합성 회로는, 2개의 증폭기(42a, 42b)의 출력과 출력 단자 Pout와의 경로 길이가 서로 다르다. 그 때문에, 화살표 A23a, A23b로 도시한 경로 α의 위상 변화와, 화살표 A24a, A24b로 도시한 경로 β의 위상 변화는 서로 다르다. 이로 인해, 도 6의 위상 특성으로 나타낸 바와 같이, 중심 주파수에서의 위상차가 0으로 되도록 설계하여도, 중심 주파수로부터 멀어짐에 따라 위상차가 발생한다. 즉, 도 5에 도시한 오프셋형의 합성 회로는, 증폭 대역에서 위상 특성을 평탄하게 하는 것이 곤란하다.

키레익스형의 합성 회로에 대하여 설명한다.

도 8은, 키레익스형의 합성 회로를 도시한 도면이다. 도 8에 도시한 바와 같이, 키레익스형의 합성 회로는, 선로 길이 λ/2(180°)의 선로(51)와 리액턴스 jx, -jx의 오픈 스터브(52a, 52b)를 갖는다. 키레익스형의 합성 회로에서는, 출력 단자 Pout는 선로(51)의 중앙(λ/4, 90°)에 위치해 있다.

도 8에는, 2개의 벡터로 분해된 신호를 증폭하는 증폭기(53a, 53b)도 도시하고 있다. 오픈 스터브(52a)는, 증폭기(53a)의 출력에 병렬로 접속되고, 오픈 스터브(52b)는, 증폭기(53b)의 출력에 병렬로 접속되어 있다. 증폭기(53a, 53b)로부터 출력되는 신호는, 선로(51)에 의해 합성되고, 출력 단자 Pout로부터 출력된다.

도 9는, 도 8의 합성 회로의 위상 특성을 나타낸 도면이다. 도 9에 도시한 위상 특성의 횡축은 주파수를 나타내고, 종축은 도 8에 도시한 경로 α에서의 신호와, 경로 β에서의 신호의 위상차를 나타내고 있다.

도 8에서 설명한 바와 같이, 키레익스형의 합성 회로에서는, 증폭기(53a, 53b)의 출력에 리액턴스 jx, -jx의 오픈 스터브(52a, 52b)가 병렬로 접속된다. 이로 인해, 경로 α에서의 신호의 위상과 경로 β에서의 신호의 위상에 위상차가 발생하고, 도 9의 양방향 화살표로 도시한 증폭 대역에서, 주파수-위상 편차가 생긴다.

도 10은, 도 8의 합성 회로의 주파수-위상 편차를 설명하는 도면이다. 도 10에는, 스미스 차트가 도시되어 있다.

도 10에 도시한 점선의 동그라미 A31a는, 도 8에 도시한 경로 α에서의 신호의 위상 변화를 나타내고 있다. 경로 α에서의 신호의 위상은, 주파수를 증가함에 따라 화살표 A31b와 같이 변화한다.

도 10에 도시한 실선의 동그라미 A32a는, 도 8에 도시한 경로 β에서의 신호의 위상 변화를 나타내고 있다. 경로 β에서의 신호의 위상은, 주파수를 증가함에 따라 화살표 A32b와 같이 변화한다.

도 10에 도시한 화살표 A33a, A33b는, 증폭 대역에서 주파수가 변화되었을 때의, 경로 α에서의 신호의 위상 변화를 나타내고 있다. 화살표 A34a, A34b는, 증폭 대역에서 주파수가 변화되었을 때의, 경로 β에서의 신호의 위상 변화를 나타내고 있다.

도 8의 합성 회로는, 증폭기(53a, 53b)의 출력에, 리액턴스 jx, -jx의 오픈 스터브가 접속되어 있다. 그 때문에, 화살표 A33a, A33b로 도시한 경로 α의 위상 변화와, 화살표 A34a, A34b로 도시한 경로 β의 위상 변화는 서로 다르다. 이로 인해, 도 9의 위상 특성으로 나타낸 바와 같이, 중심 주파수에서의 위상차가 0으로 되도록 설계하여도, 중심 주파수로부터 멀어짐에 따라 위상차가 발생한다. 즉, 도 8에 도시한 키레익스형 합성 회로는, 증폭 대역에서, 위상 특성을 평탄하게 하는 것이 곤란하다.

도 3의 합성 회로(39)에 대하여 설명한다.

도 11은, 도 3의 합성 회로를 도시한 도면이다. 도 11에서, 도 3과 동일한 것에는, 동일한 부호를 병기하고 있다. 도 11에는, 합성 회로(39) 외에, 증폭기(36a, 36b) 및 임피던스 반전 회로(38)가 도시되어 있다. 도 11에서는, 도 3의 출력 정합 회로(37a, 37b)의 도시를 생략하고 있다.

도 11에 도시한 바와 같이, 합성 회로(39)는 선로(61 내지 64)를 갖는다. 선로(61, 62)는, 증폭기(36a, 36b)의 출력에, 선로(63, 64)를 사이에 두고 병렬로 접속되어 있다. 선로(63, 64)는, 선로(61)와 선로(62) 사이에, 직렬로 접속되어 있다. 합성 회로(39)는, 브랜치라인형 합성 회로이며, 선로(61 내지 64)는, 사각형 형상으로 배치되어, 접속되어 있다. 선로(62, 63)의 접속점에 출력 단자 Pout가 접속되어 있다.

선로(61)는, 특성 임피던스 Zo를 갖는다. 또한，선로(61)는, 선로 길이 λ/4를 갖는다. 또한， Zo는, 출력 단자 Pout의 부하 임피던스이다. λ는, 증폭하는 신호의 중심 주파수에서의 파장이다.

선로(62)는, 특성 임피던스 Zo를 갖는다. 또한，선로(62)는, 선로 길이 λ/4+γ를 갖는다. 선로(62)는, 선로 길이가 λ/4보다 길게 되어 있고, 비대칭 회로 요소이다.

선로(63)는, 특성 임피던스 Zo/√2를 갖는다. 또한，선로(63)는, 선로 길이 λ/4-δ를 갖는다. 선로(63)는, 선로 길이가 λ/4보다 짧게 되어 있고, 비대칭 회로 요소이다.

선로(64)는, 특성 임피던스 Zo/√2를 갖는다. 또한，선로(64)는, 선로 길이 λ/4를 갖고 있다.

임피던스 반전 회로(38)는, 특성 임피던스 Zo, 선로 길이 λ/4의 선로에 의해 형성되어 있다.

도 12는, 도 11의 합성 회로의 위상 특성을 나타낸 도면이다. 도 12에 도시한 위상 특성의 횡축은 주파수를 나타내고, 종축은 도 11에 도시한 증폭기(36a)로부터 출력 단자 Pout에서의 신호와, 증폭기(36b)로부터 출력 단자 Pout에서의 신호의 위상차를 나타내고 있다.

도 11에서 설명한 바와 같이, 증폭기(36b)의 출력에는, 임피던스 반전 회로(38)가 접속된다. 임피던스 반전 회로(38)는, 증폭기(36a)로부터 증폭기(36b)를 향하는 신호와, 증폭기(36b) 자신의 반사 신호를, 증폭기(36a, 36b)의 동작 효율이 높아지도록 하는 관계로 위상을 조정한다.

여기서, 도 11의 합성 회로(39)가 90°브랜치라인형 합성 회로인 경우를 고려한다. 이 경우, 출력 단자 Pout에서는, 임피던스 반전 회로(38)를 구비함으로써 생기는 신호의 경로차에 의해, 증폭기(36a, 36b)로부터 출력되는 신호에 위상차가 생긴다.

이에 대하여, 합성 회로(39)는 비대칭 회로 요소의 선로(62, 63)를 가짐으로써, 임피던스 반전 회로(38)를 삽입한 것에 의해 생기는 신호의 경로차에 의한 위상차를 억제한다.

즉, 증폭 장치는, 임피던스 반전 회로(38)에 의해 고효율화를 도모함과 함께，도 12의 양방향 화살표로 도시한 바와 같이, 증폭 대역에서, 위상 특성을 평탄하게 할 수 있다. 또한，후술하는 바와 같이, 합성 회로(39)가 비대칭 회로 요소를 가짐으로써, 고효율화를 더욱 도모할 수 있다.

또한，선로(62, 63)의 γ, δ는, 도 12에 도시한 위상 특성의 증폭 대역에서, 위상차가 0으로 되도록 설계한다.

도 13은, 도 11의 합성 회로의 주파수-위상 편차를 설명하는 도면이다. 도 13에는, 스미스 차트가 도시되어 있다.

도 13에 도시한 점선의 동그라미 A41a는, 도 11의 증폭기(36a)로부터 출력되는 신호의, 출력 단자 Pout에서의 위상 변화를 나타내고 있다. 증폭기(36a)로부터 출력되는 신호의 위상은 주파수를 증가함에 따라서, 화살표 A41b와 같이 변화한다.

도 13에 도시한 실선의 동그라미 A42a는, 도 11의 증폭기(36b)로부터 출력되는 신호의, 출력 단자 Pout에서의 위상 변화를 나타내고 있다. 증폭기(36b)로부터 출력되는 신호의 위상은 주파수를 증가함에 따라서, 화살표 A42b와 같이 변화한다.

도 13에 도시한 화살표 A43a, A43b는, 증폭 대역에서 주파수가 변화되었을 때의 위상 변화를 나타내고 있다. 화살표 A44a, A44b는, 증폭 대역에서 주파수가 변화되었을 때의 위상 변화를 나타내고 있다.

여기서, 화살표 A43a, A43b가 이루는 각도와 화살표 A44a, A44b가 이루는 각도는 동일하다. 즉, 증폭기(36a, 36b)로부터 출력되는 신호는, 증폭 대역에서의 주파수변화에 대하여, 동일하게 위상이 변화한다. 즉, 증폭기(36a, 36b)로부터 출력되는 신호는, 증폭 대역에서 주파수-위상 편차가 발생하지 않고, 도 12에 도시한 바와 같이, 증폭 대역에서 위상 특성이 평탄하게 된다.

도 14는, 도 11의 합성 회로의 반사 특성을 설명하는 도면이다. 도 14에는, 스미스 차트가 도시되어 있다.

점선의 반원 A51a는, 도 11에 도시한 선로(61 내지 64)의 선로 길이가, λ/4인 경우의 증폭기(36a)에서의 반사 계수의 궤적을 도시하고 있다. 점선의 반원 A51b는, 선로(63)의 선로 길이를 δ 짧게 했을 때의 증폭기(36a)에서의 반사 계수의 궤적을 도시하고 있다. 선로(63)의 선로를 짧게 함으로써, 반원 A51a는 화살표 A51c로 도시한 바와 같이 반원 A51b로 회전한다.

실선의 반원 A52a는, 도 11에 도시한 선로(61 내지 64)의 선로 길이가, λ/4인 경우의 증폭기(36b)에서의 반사 계수의 궤적을 도시하고 있다. 실선의 반원 A52b는, 선로(62)의 선로 길이를 γ 길게 하였을 때의 증폭기(36b)에서의 반사 계수의 궤적을 도시하고 있다. 선로(62)의 선로를 길게 함으로써, 반원 A52a는 화살표 A52c로 도시한 바와 같이 반원 A52b로 회전한다.

등고선 A53은, 효율 등고선을 도시하고 있다. 등고선 A53의 중심을 향할수록 증폭 장치의 효율은 높아진다.

상기한 바와 같이, 합성 회로(39)는, 선로(62, 63)의 비대칭 회로 요소를 갖고，이것에 의해, 출력 단자 Pout에서의 신호의 위상 특성은 평탄하게 된다. 또한，합성 회로(39)가 선로(62, 63)의 비대칭 회로 요소를 가짐으로써, 도 14의 반원 A51b, A52b로 도시한 바와 같이, 반사 계수의 궤적이, 고효율로 되는 등고선 A53의 중심 부근을 통과하게 된다. 즉, 증폭 장치는, 합성 회로(39)가 비대칭 회로 요소를 갖는 것에 의해서도, 효율의 향상을 도모할 수 있다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에 임피던스 반전 회로(38)를 설치하고, 합성 회로(39)에 비대칭 회로 요소를 구비하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(38)에 의해 고효율화를 도모함과 함께，위상을 보정하여 합성하는, 비대칭 회로 요소를 구비한 합성 회로(39)에 의해, 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

[제3 실시 형태]

다음으로，제3 실시 형태를, 도면을 참조하여 상세히 설명한다. 제2 실시 형태에서는, 합성 회로가 비대칭 회로 요소를 갖는 것으로 하였다. 제3 실시 형태에서는, 2개의 증폭기의 출력에 비대칭 회로 요소를 접속한다.

도 15는, 제3 실시 형태에 따른 증폭 장치를 도시한 도면이다. 도 15에서, 도 11과 동일한 것에는 동일한 부호를 병기하고, 그 설명을 생략한다. 도 15에 도시한 바와 같이, 증폭 장치는, 합성 회로(70) 및 오픈 스터브(81, 82)를 갖는다.

합성 회로(70)는, 선로(71 내지 74)를 갖는다. 합성 회로(70)는, 90°브랜치라인형 합성 회로이다. 선로(71, 72)의 특성 임피던스는 Zo이며, 선로(73, 74)의 특성 임피던스는 Zo/√2이다. 또한，선로(71 내지 74)의 선로 길이는, λ/4이다.

오픈 스터브(81)는, 증폭기(36a)의 출력에 병렬로 접속되고, 오픈 스터브(82)는, 증폭기(36b)의 출력에 병렬로 접속되어 있다. 오픈 스터브(81, 82)는, 다른 길이의 오픈 스터브이며, 비대칭 회로 요소이다. 오픈 스터브(81, 82)의 길이는, 도 12에 도시한 바와 같이，증폭 대역에서, 위상 특성이 평탄하게 되도록 설계한다.

도 15의 증폭 장치에서는, 합성 회로(70)는, 90°브랜치라인형 합성 회로이며, 비대칭 회로 요소를 구비하고 있지 않다. 도 15의 증폭 장치는, 오픈 스터브(81, 82)에 의해, 임피던스 반전 회로(38)를 삽입한 것에 의해, 신호의 경로차에 의해 생기는 위상차를 억제한다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에 임피던스 반전 회로(38)를 설치하고, 증폭기(36a, 36b)의 출력에 비대칭 회로 요소의 오픈 스터브(81, 82)를 접속하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(38)에 의해 고효율화를 도모함과 함께，비대칭 회로 요소의 오픈 스터브(81, 82)에 의해 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

[제4 실시 형태]

다음으로，제4 실시 형태를, 도면을 참조하여 상세히 설명한다. 제4 실시 형태에서는, 제3 실시 형태에 대하여, 2개의 증폭기의 한쪽 출력에 오픈 스터브를 접속한다. 그리고, 임피던스 반전 회로의 선로 길이를 λ/4보다 길게 하고, 비대칭 회로 요소로 한다.

도 16은, 제4 실시 형태에 따른 증폭 장치를 도시한 도면이다. 도 16에서, 도 15와 동일한 것에는 동일한 부호를 병기하고, 그 설명을 생략한다. 도 16에 도시한 바와 같이, 증폭 장치는, 임피던스 반전 회로(91)를 갖는다.

임피던스 반전 회로(91)는, 특성 임피던스 Zo, 선로 길이 λ/4+y의 선로에 의해 형성되어 있다.

도 16의 증폭 장치는, 도 15의 증폭 장치에 대하여, 오픈 스터브(82)가 생략되어 있다. 그리고, 임피던스 반전 회로(91)의 선로 길이가 λ/4+y로 되어 있다. 즉, 도 16의 증폭 장치는, 오픈 스터브(82)를 생략하고, 그만큼，임피던스 반전 회로(91)의 선로 길이를 λ/4로부터 λ/4+y로 길게 하고 있다. 오픈 스터브(81)와 임피던스 반전 회로(91)가 비대칭 회로 요소이다.

즉，도 16의 증폭 장치는, 비대칭 회로 요소의 오픈 스터브(81)와 비대칭 회로 요소의 임피던스 반전 회로(91)에 의해, 임피던스 반전 회로(91)를 삽입한 것에 의해 생기는 신호의 경로차에 의한 위상차를 억제한다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에 비대칭 회로 요소의 임피던스 반전 회로(91)를 설치하고, 증폭기(36a, 36b)의 다른 쪽 출력에 비대칭 회로 요소의 오픈 스터브(81)를 접속하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(91)에 의해 고효율화를 도모함과 함께，위상을 보정하는 비대칭 회로 요소의 오픈 스터브(81)와 임피던스 반전 회로(91)에 의해, 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

[제5 실시 형태]

다음으로，제5 실시 형태를, 도면을 참조하여 상세히 설명한다. 제5 실시 형태에서는, 제4 실시 형태에 대하여 오픈 스터브를 생략하고, 합성 회로가 비대칭 회로 요소를 갖는다.

도 17은, 제5 실시 형태에 따른 증폭 장치를 도시한 도면이다. 도 17에서, 도 16과 동일한 것에는 동일한 부호를 병기하고, 그 설명을 생략한다. 도 17에 도시한 바와 같이, 증폭 장치는, 합성 회로(100)를 갖는다.

합성 회로(100)는, 선로(101 내지 104)를 갖는다. 선로(101, 102)의 특성 임피던스는 Zo이며, 선로(103, 104)의 특성 임피던스는 Zo/√2이다. 또한，선로(101, 102, 104)의 선로 길이는, λ/4이다. 선로(103)의 선로 길이는, λ/4-δ이다.

도 17의 증폭 장치는, 도 16의 증폭 장치에 대하여, 합성 회로(100)의 선로(103)의 선로 길이가 λ/4-δ로 되어 있다. 그리고, 오픈 스터브(81)가 생략되어 있다. 즉, 도 17의 증폭 장치는, 오픈 스터브(81)를 생략하고, 그만큼，합성 회로(100)의 선로(103)의 선로 길이를 λ/4로부터 λ/4-δ로 짧게 하고 있다. 출력 단자 Pout에 접속된 선로(103)와, 임피던스 반전 회로(91)가 비대칭 회로 요소이다.

즉，도 17의 증폭 장치는, 선로(103)의 비대칭 회로 요소를 갖는 합성 회로(100)와, 비대칭 회로 요소의 임피던스 반전 회로(91)에 의해, 임피던스 반전 회로(91)를 삽입한 것에 의해 생기는 신호의 경로차에 의한 위상차를 억제한다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에, 비대칭 회로 요소의 임피던스 반전 회로(91)를 설치하고, 합성 회로(100)에 비대칭 회로 요소의 선로(103)를 구비하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(91)에 의해 고효율화를 도모함과 함께 비대칭 회로 요소를 갖는 합성 회로(100)와 비대칭 회로 요소의 임피던스 반전 회로(91)에 의해, 위상 특성을 평탄하게 하여, 고효율화를 더 욱 도모할 수 있다.

[제6 실시 형태]

다음으로，제6 실시 형태를, 도면을 참조하여 상세히 설명한다. 제6 실시 형태에서는, 제5 실시 형태에 대하여, 임피던스 반전 회로의 선로 길이를 λ/4로 하고, 합성 회로가 비대칭 회로 요소의 오픈 스터브를 갖는다.

도 18은, 제6 실시 형태에 따른 증폭 장치를 도시한 도면이다. 도 18에서, 도 17과 동일한 것에는 동일한 부호를 병기하고, 그 설명을 생략한다. 도 18에 도시한 바와 같이, 증폭 장치는, 합성 회로(120) 및 임피던스 반전 회로(131)를 갖는다.

합성 회로(120)는, 선로(121 내지 124)를 갖는다. 선로(121, 122)의 특성 임피던스는 Zo이며, 선로(123, 124)의 특성 임피던스는 Zo/√2이다. 또한，선로(121, 122, 124)의 선로 길이는 λ/4이다. 선로(123)의 선로 길이는 λ/4-δ이다. 선로(122, 124)의 접속점에 오픈 스터브(125)가 접속되어 있다.

임피던스 반전 회로(131)는, 특성 임피던스 Zo, 선로 길이 λ/4의 선로에 의해 형성되어 있다.

도 18의 증폭 장치는, 도 17의 증폭 장치에 대하여, 임피던스 반전 회로(131)의 선로 길이가 λ/4+y로부터 λ/4로 되어 있다. 그리고, 합성 회로(120)의 선로(122, 124)의 접속점에 오픈 스터브(125)가 접속되어 있다. 즉, 도 18의 증폭 장치는, 임피던스 반전 회로(131)의 선로 길이를 λ/4+y로부터 λ/4로 짧게 하고, 그만큼，합성 회로(120)에 오픈 스터브(125)를 구비하도록 하고 있다. 출력 단자 Pout에 접속된 선로(123)와 오픈 스터브(125)가 비대칭 회로 요소이다.

즉，도 18의 증폭 장치는, 선로(123)와 오픈 스터브(125)의 비대칭 회로 요소를 갖는 합성 회로(120)에 의해, 임피던스 반전 회로(131)를 삽입한 것에 의해 생기는 신호의 경로차에 의한 위상차를 억제한다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에, 임피던스 반전 회로(131)를 설치하고, 합성 회로(120)에 비대칭 회로 요소의 선로와 오픈 스터브를 구비하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(131)에 의해 고효율화를 도모함과 함께，비대칭 회로 요소를 갖는 합성 회로(120)에 의해, 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

[제7 실시 형태]

다음으로，제7 실시 형태를, 도면을 참조하여 상세히 설명한다. 제7 실시 형태에서는, 제6 실시 형태에 대하여, 증폭기의 출력 한쪽에 오픈 스터브를 접속한다. 그리고, 합성 회로는, 오픈 스터브의 비대칭 회로 요소를 구비한다.

도 19는, 제7 실시 형태에 따른 증폭 장치를 도시한 도면이다. 도 19에서, 도 18과 동일한 것에는 동일한 부호를 병기하고, 그 설명을 생략한다. 도 19에 도시한 바와 같이, 증폭 장치는, 합성 회로(140) 및 오픈 스터브(151)를 갖는다.

합성 회로(140)는 선로(141 내지 144)를 갖는다. 선로(141, 142)의 특성 임피던스는 Zo이며, 선로(143, 144)의 특성 임피던스는 Zo/√2이다. 또한，선로(141 내지 144)의 선로 길이는 λ/4이다. 선로(142, 144)의 접속점에 오픈 스터브(145)가 접속되어 있다.

오픈 스터브(151)는, 증폭기(36a)의 출력에 병렬로 접속되어 있다.

도 19의 증폭 장치는, 도 18의 증폭 장치에 대하여, 합성 회로(140)의 선로(143)의 선로 길이가 λ/4-δ로부터 λ/4로 되어 있다. 그리고, 증폭기(36a)의 출력에 오픈 스터브(151)가 접속되어 있다. 즉, 도 19의 증폭 장치는, 합성 회로(140)의 선로(143)의 선로 길이를 λ/4-δ로부터 λ/4로 길게 하고, 그만큼，증폭기(36a)의 출력에 병렬로 오픈 스터브(151)를 접속하고 있다.

즉，도 19의 증폭 장치는, 비대칭 회로 요소의 오픈 스터브(145)를 갖는 합성 회로(140)와, 비대칭 회로 요소의 오픈 스터브(151)에 의해, 임피던스 반전 회로(131)를 삽입한 것에 의해 생기는 신호의 경로차에 의한 위상차를 억제한다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에, 임피던스 반전 회로(131)를 설치하고, 증폭기(36a)의 출력에 오픈 스터브(151)를 접속하고, 합성 회로(140)에 비대칭 회로 요소의 오픈 스터브(145)를 구비하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(131)에 의해 고효율화를 도모함과 함께，비대칭 회로 요소를 갖는 합성 회로(140)와 오픈 스터브(151)에 의해, 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

[제8 실시 형태]

다음으로，제8 실시 형태를, 도면을 참조하여 상세히 설명한다. 제8 실시 형태에서는, 제7 실시 형태에 대하여, 증폭기의 출력에 접속된 오픈 스터브를 생략하고, 임피던스 반전 회로의 선로 길이를 λ/4-δ로 한다.

도 20은, 제8 실시 형태에 따른 증폭 장치를 도시한 도면이다. 도 20에서, 도 19와 동일한 것에는 동일한 부호를 병기하고, 그 설명을 생략한다. 도 20에 도시한 바와 같이, 증폭 장치는, 임피던스 반전 회로(161)를 갖는다.

임피던스 반전 회로(161)는, 특성 임피던스 Zo, 선로 길이 λ/4-δ의 선로에 의해 형성되어 있다.

도 20의 증폭 장치는, 도 19의 증폭 장치에 대하여, 증폭기(36a)의 출력에 접속된 오픈 스터브(151)를 생략하고 있다. 그리고, 임피던스 반전 회로(161)의 선로 길이가 λ/4로부터 λ/4-δ로 되어 있다. 즉, 도 20의 증폭 장치는, 증폭기(36a)의 출력에 접속된 오픈 스터브(151)를 생략하고, 그만큼，임피던스 반전 회로(161)의 선로 길이를 λ/4로부터 λ/4-δ로 짧게 하고 있다.

즉，도 20의 증폭 장치는, 비대칭 회로 요소의 임피던스 반전 회로(161)와, 비대칭 회로 요소의 오픈 스터브(145)를 갖는 합성 회로(140)에 의해, 임피던스 반전 회로(161)를 삽입한 것에 의해 생기는 신호의 경로차에 의한 위상차를 억제한다.

이와 같이, 증폭 장치는, 2개의 증폭기(36a, 36b)의 한쪽 출력에, 비대칭 회로 요소의 임피던스 반전 회로(161)를 설치하고, 합성 회로(140)에 비대칭 회로 요소의 임피던스(145)를 구비하도록 하였다. 이것에 의해, 증폭 장치는, 임피던스 반전 회로(161)에 의해 고효율화를 도모함과 함께，비대칭 회로 요소를 갖는 합성 회로(140)와 비대칭 회로 요소의 임피던스 반전 회로(161)에 의해, 위상 특성을 평탄하게 하여, 고효율화를 더욱 도모할 수 있다.

1a, 1b: 증폭부
2: 임피던스 반전 회로
3: 합성 회로
3a 내지 3d: 선로

Claims

입력 신호를 2개의 정진폭의 신호로 벡터 분해하고, 각각을 증폭하는 증폭 장치로서,
벡터 분해된 제1 신호를 증폭하는 제1 증폭부와,
벡터 분해된 제2 신호를 증폭하는 제2 증폭부와,
상기 제2 증폭부에 의해 증폭된 상기 제2 신호를 임피던스 반전하는 임피던스 반전 회로와,
상기 제1 증폭부에 의해 증폭된 상기 제1 신호와 상기 임피던스 반전 회로에 의해 임피던스 반전된 상기 제2 신호와의 위상을 보정하고, 합성하여 출력하는 합성 회로를 갖고,
상기 합성 회로가 비대칭 회로 요소를 포함하고, 또는 상기 제1 증폭부와 상기 합성 회로와의 사이, 혹은 상기 제2 증폭부와 상기 합성 회로와의 사이 중 적어도 한 쪽에, 상기 비대칭 회로 요소가 삽입되고, 상기 합성 회로는 사각형 형상의 선로로 구성되는 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 합성 회로는,
상기 제1 증폭부 및 상기 제2 증폭부의 출력에 병렬로 접속되는 제1 선로와 제2 선로와,
상기 제1 선로와 상기 제2 선로와의 사이에 직렬로 접속되는 제3 선로와 제4 선로를 갖고,
상기 제2 선로와 상기 제3 선로가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 제1 증폭부의 출력에 접속되는 제1 오픈 스터브(open stub)와,
상기 제2 증폭부의 출력에 접속되는 제2 오픈 스터브를 더 갖고,
상기 제1 오픈 스터브와 상기 제2 오픈 스터브가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 제1 증폭부의 출력에 접속되는 오픈 스터브를 더 갖고,
상기 오픈 스터브와 상기 임피던스 반전 회로가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 합성 회로는,
상기 제1 증폭부 및 상기 제2 증폭부의 출력에 병렬로 접속되는 제1 선로와 제2 선로와,
상기 제1 선로와 상기 제2 선로와의 사이에 직렬로 접속되는 제3 선로와 제4 선로를 갖고,
상기 제3 선로와 상기 임피던스 반전 회로가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 합성 회로는,
상기 제1 증폭부 및 상기 제2 증폭부의 출력에 병렬로 접속되는 제1 선로와 제2 선로와,
상기 제1 선로와 상기 제2 선로와의 사이에 직렬로 접속되는 제3 선로와 제4 선로와,
상기 제2 선로와 상기 제4 선로와의 접속점에 접속되는 오픈 스터브를 갖고,
상기 제3 선로와 상기 오픈 스터브가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 제1 증폭부의 출력에 접속되는 제1 오픈 스터브를 더 갖고,
상기 합성 회로는,
상기 제1 증폭부 및 상기 제2 증폭부의 출력에 병렬로 접속되는 제1 선로와 제2 선로와,
상기 제1 선로와 상기 제2 선로와의 사이에 직렬로 접속되는 제3 선로와 제4 선로와,
상기 제2 선로와 상기 제4 선로와의 접속점에 접속되는 제2 오픈 스터브를 갖고,
상기 제1 오픈 스터브와 상기 제2 오픈 스터브가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.
제1항에 있어서,
상기 합성 회로는,
상기 제1 증폭부 및 상기 제2 증폭부의 출력에 병렬로 접속되는 제1 선로와 제2 선로와,
상기 제1 선로와 상기 제2 선로와의 사이에 직렬로 접속되는 제3 선로와 제4 선로와,
상기 제2 선로와 상기 제4 선로와의 접속점에 접속되는 오픈 스터브를 갖고,
상기 임피던스 반전 회로와 상기 오픈 스터브가 상기 비대칭 회로 요소인 것을 특징으로 하는 증폭 장치.