KR101508608B1 - 직교 신호를 생성하기 위한 주파수를 1.5 분주 - Google Patents

직교 신호를 생성하기 위한 주파수를 1.5 분주 Download PDF

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Abstract

직교 신호를 생성하도록 주파수를 1.5로 분주하기 위한 장치가 개시된다. 이 장치는 제 1 주파수 및 2개의 위상들을 갖는 차동 입력 신호를 수신하고 제 2 주파수의 6-위상 신호를 생성하는 디바이더를 포함한다. 제 2 주파수는 제 1 주파수를 3으로 나눈 것이다. 이 장치는 또한 6-위상 신호를 수신하고 8-위상 신호를 생성하는 정밀 위상 회전 회로를 포함한다. 이 장치는 또한 8-위상 신호를 수신하고 직교 신호를 생성하는 더블러(doubler)를 포함한다. 직교 신호는 제 1 주파수를 1.5로 나눈 제 3 주파수를 갖는다.

Description

직교 신호를 생성하기 위한 주파수를 1.5 분주{DIVIDING A FREQUENCY BY 1.5 TO PRODUCE A QUADRATURE SIGNAL}
35 U.S.C.§119 하의 우선권 주장
본 특허 출원은 2011년 11월 28일 출원되고, 본원의 양수인에게 양도되었으며, 발명의 명칭이 "A novel divide-by-1.5 circuit"인 미국 가출원 번호 제61/563,958호를 우선권으로 주장하며, 그에 의해 상기 가출원은 본원에 인용에 의해 명시적으로 포함된다.
기술분야
본 개시는 일반적으로 주파수 합성의 분야에 관한 것이다. 보다 구체적으로, 기재된 구성들은 직교 신호를 생성하기 위해 주파수를 1.5로 분주하는 것에 관한 것이다.
전자 디바이스들(셀룰러 전화기들, 무선 모뎀들, 컴퓨터들, 디지털 음악 재생기들, 글로벌 포지셔닝 시스템 유닛들, 개인 휴대 정보 단말들, 게임 디바이스들 등)은 일상 생활의 일부가 되고 있다. 소형 컴퓨팅 디바이스들은 이제 자동차로부터 주택 자물쇠에 이르기까지 모든것들에 배치된다. 전자 디바이스들의 복잡도는 최근 몇 년 내에 극적으로 증가하였다. 예를 들어, 다수의 전자 디바이스들은 디바이스의 제어를 돕는 하나 이상의 프로세서들은 물론 프로세서 및 디바이스의 다른 부분들을 지원하기 위한 다수의 디지털 회로들을 갖는다.
무선 통신 시스템들은 음성, 비디오, 데이터 등과 같은 다양한 타입들의 통신 콘텐츠를 제공하기 위해 널리 전개된다. 이들 시스템들은 하나 이상의 기지국들과 다수의 무선 통신 디바이스들의 동시성 통신을 지원할 수 있는 다중-액세스 시스템들일 수 있다.
모바일 디바이스들은 동작 동안 이용되는 다양한 회로들을 포함할 수 있다. 예를 들어, 발진기는 모바일 디바이스 내의 보드 또는 집적 회로에 걸쳐서 다양한 회로들을 동기화하는데 이용될 수 있다. 또한, 모바일 디바이스 내의 상이한 회로들은 상이한 주파수들을 이용하여 동작할 수 있다. 그러므로 직교 신호를 생성하기 위해 주파수를 1.5로 분주함으로써 이익들이 실현될 수 있다.
직교 신호를 생성하도록 주파수를 1.5로 분주하기 위한 장치가 개시된다. 이 장치는 제 1 주파수 및 2개의 위상들을 갖는 차동 입력 신호를 수신하고 제 2 주파수의 6-위상 신호를 생성하는 디바이더를 포함한다. 제 2 주파수는 제 1 주파수를 3으로 나눈 것이다. 이 장치는 또한 6-위상 신호를 수신하고 8-위상 신호를 생성하는 정밀 위상 회전 회로를 포함한다. 이 장치는 8-위상 신호를 수신하고 직교 신호를 생성하는 더블러(doubler)를 또한 포함한다. 직교 신호는 제 1 주파수를 1.5로 나눈 제 3 주파수를 갖는다.
정밀 위상 회전 회로는 6-위상 신호에서 하나 이상의 위상들을 각각 회전시키는 하나 이상의 지연 셀들을 포함할 수 있다. 각각의 지연 셀은 15도, 30도, 또는 45도만큼 6-위상 신호들에서 하나 이상의 위상들을 회전시킬 수 있다. 수행된 회전의 양은 각각의 지연 셀에 대한 제어 신호에 기초할 수 있다. 제어 신호는 피드백 루프에 의해 결정될 수 있다. 하이 값을 갖는 제어 신호는 로우 값을 갖는 제어 신호보다 더 적은 지연을 생성할 수 있다. 각각의 피드백 루프는 하나 이상의 논리적 AND 게이트들, 레지스터들 및 커패시터들을 포함할 수 있다. 레지스터들 및 커패시터들은 논리적 AND 게이트들의 출력에 대한 저역 통과 필터로서 동작할 수 있다.
위상 회전 회로는 각각이 6-위상 신호에서 상이한 위상을 회전시키는 6개의 지연 셀들을 포함할 수 있다. 일 구성에서, 각각의 지연 셀은 직렬 구성으로 p-채널 트랜지스터, n-채널 트랜지스터 및 n-채널 디제너레이션(degeneration) 트랜지스터를 포함한다. 디제너레이션 트랜지스터의 게이트에서 수신되는 제어 신호는 p-채널 트랜지스터 및 n-채널 트랜지스터의 게이트들에서 수신되는 입력 신호에 대한 지연의 양을 결정할 수 있다. p-채널 트랜지스터 및 n-채널 트랜지스터의 드레인들은 지연 셀의 출력에 커플링될 수 있다. n-채널 트랜지스터의 소스는 디제너레이션 트랜지스터의 드레인에 커플링될 수 있다. 디제너레이션 트랜지스터의 소스는 접지에 커플링될 수 있다. p-채널 트랜지스터의 소스는 직류 전류 기준 전압에 커플링될 수 있다.
직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 방법이 또한 개시된다. 제 1 주파수를 갖는 차동 신호가 수신된다. 차동 신호에 기초하여 제 2 주파수의 6-위상 신호가 생성되며, 여기서 제 2 주파수는 제 1 주파수를 3으로 나눈 것이다. 6-위상 신호는 제 2 주파수의 8-위상 신호로 변환된다. 8-위상 신호는 제 3 주파수의 직교 신호로 변환되고, 여기서 제 3 주파수는 제 1 주파수를 1.5로 나눈 것이다.
직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 장치가 또한 개시된다. 이 장치는 제 1 주파수를 갖는 차동 신호를 수신하기 위한 수단을 포함한다. 이 장치는 또한 차동 신호에 기초하여 제 2 주파수의 6-위상 신호를 생성하기 위한 수단을 포함하며, 여기서 제 2 주파수는 제 1 주파수를 3으로 나눈 것이다. 이 장치는 또한 6-위상 신호를 제 2 주파수의 8-위상 신호로 변환하기 위한 수단을 포함한다. 이 장치는 또한 8-위상 신호를 제 3 주파수의 직교 신호로 변환하기 위한 수단을 포함하며, 여기서 제 3 주파수는 제 1 주파수를 1.5로 나눈 것이다.
직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 컴퓨터-프로그램 물건이 또한 개시된다. 컴퓨터-프로그램 물건은 명령들을 저장한 컴퓨터-판독 가능한 매체를 포함한다. 이 명령들은 제 1 주파수를 갖는 차동 신호를 수신하기 위한 코드를 포함한다. 이 명령은 또한 차동 신호에 기초하여 제 2 주파수의 6-위상 신호를 생성하기 위한 코드를 포함하며, 여기서 제 2 주파수는 제 1 주파수를 3으로 나눈 것이다. 이 명령은 또한 6-위상 신호를 제 2 주파수의 8-위상 신호로 변환하기 위한 코드를 포함한다. 이 명령은 또한 8-위상 신호를 제 3 주파수의 직교 신호로 변환하기 위한 코드를 포함하며, 여기서 제 3 주파수는 제 1 주파수를 1.5로 나눈 것이다.
도 1은 수신기를 예시하는 블록도이다.
도 2는 1.5로 분주하는 모듈의 블록도이다.
도 3은 1.5로 분주하는 모듈을 예시하는 블록도이다.
도 4a는 정밀 위상 회전 회로에 대한 입력인 6-위상 신호(X1-X6)를 예시하는 위상도이다.
도 4b는 정밀 위상 회전 회로로부터 출력된 8-위상 신호를 예시하는 위상도이다.
도 5는 예를 들어, 정밀 위상 회전 회로에서 이용되는 지연 셀을 예시하는 회로도이다.
도 6은 직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 방법을 예시하는 흐름도이다.
도 7a는 제 1 피드백 루프의 동작을 예시하는 회로도이다.
도 7b는 제 1 피드백 루프 및 지연 셀들에 의해 야기되는 위상 회전의 그래픽 예시이다.
도 8a는 제 2 피드백 루프의 동작을 예시하는 회로도이다.
도 8b는 제 2 피드백 루프 및 지연 셀들에 의해 야기되는 위상 회전의 그래픽 예시이다.
도 9a는 제 2 피드백 루프의 동작을 예시하는 회로도이다.
도 9b는 제 3 피드백 루프 및 지연 셀들에 의해 야기되는 위상 회전의 그래픽 예시이다.
도 10은 전자 디바이스/무선 디바이스 내에 포함될 수 있는 특정한 컴포넌트들을 예시한다.
주파수를 1.5로 분주하는 하나의 가능한 방식은 더블러(doubler) 다음 디바이더(divider)(3으로 분주함) 아키텍처를 이용하는 것이다. 직교 신호가 요구되는 경우, 디바이더는 이러한 구성으로 직교 신호를 출력할 수 있다. 그러나 이 구성은 문제들을 가질 수 있다. 첫째로, 디바이더는 비교적 높은 주파수(예를 들어, 클록 주파수의 2배)로 동작할 수 있으며, 이는 프로세스 동안 불안정성(instability)을 도입할 수 있다. 둘째로, 더블러에 대한 직교 입력들을 획득하기 위해, 클록 신호들은 RC/CR 네트워크(예를 들어, 버퍼들을 이용함)에 의해 고역-통과/저역-통과 필터링될 수 있으며, 이는 비교적 높은 전력 소비 및 열등한 신호 품질을 초래할 수 있다. 예를 들어, RC/CR 네트워크는 차동 신호로부터 직교 신호를 생성하는데 이용될 수 있는데, 예를 들어, RC 부분(저역 통과 필터를 구현하는 저항성-용량성 회로)은 +45도만큼 신호를 회전시킬 수 있고, CR 부분(고역 통과 필터를 구현하는 용량성-저항성 회로)은 -45도만큼 동일 신호를 회전시킬 수 있다. 비교적 열등한 전력 소비 외에, RC/CR 네트워크는 다른 성능 제약들 중에서도, 광대역 신호들에 적응할 수 없다.
셋째로, 고-위상 노이즈 및 부정확한 위상 관계들이 프로세스-의존적 고역-통과/저역-통과 필터링으로부터 발생할 수 있다. 본 명세서에서 이용되는 바와 같이 "더블러(doubler)"란 용어는 약 2로 신호의 주파수를 곱하는 모듈을 지칭한다. "디바이더(divider)"란 용어는 신호의 주파수를 분주하는 모듈을 지칭할 수 있는데, 예를 들어, "3으로 분주하는(divide-by-3)" 모듈은 3의 분주비(divide ratio)를 갖는 디바이더일 수 있다.
본 시스템들 및 방법들은 디바이더(예를 들어, 3으로 분주함) 다음 더블러를 이용할 수 있다. 디바이더는 더 낮은 주파수(예를 들어, VCO 주파수)에서 동작할 수 있으며, 이는 프로세스 동안 보다 강건한 기능을 제공할 수 있다. 직교 위상 생성을 위해, 정밀 위상 회전 회로 및 방법들이 이용될 수 있으며, 이는 디지털 신호 품질(양호한 위상 노이즈 및 잔여 측파대 성능을 위해)을 보존하고 전류 소비를 감소시킬 수 있다.
디바이더 다음 더블러들(I 더블러 및 Q 더블러)을 갖는 아키텍처에서, 더블러들은 8개의 위상들(45도 이격됨)을 이용하여 4개의 직교 위상들(90도 이격됨)을 생성할 수 있다. 그러나 디바이더는 본질적으로 단지 6개의 위상들(60도 이격됨)만을 생성할 수 있다. 그러므로 정밀 위상 회전은 4개의 직교 위상들을 생성하기 위해 더블러들에 의해 이용되는 8개의 위상들을 생성하는데 이용될 수 있다. 게다가, 본 시스템들 및 방법들은 임의의 분수 분주비, 예를 들어, 2.5, 3.5 등을 생성하는데 이용될 수 있다.
도 1은 수신기(102)를 예시하는 블록도이다. 수신기(102)는 무선 통신을 위해 설계된 기지국 또는 모바일 디바이스의 부분, 예를 들어, SHDR(super high data rate) 수신 LO(local oscillator) 경로의 부분일 수 있다. 수신기(102)는 다른 것들 중에서도, LNA(low noise amplifier)(112), 주파수 합성기(104), 위상 회전을 갖도록 1.5로 분주하는 모듈(108) 및 믹서(116)를 포함할 수 있다. LNA(112)는 안테나(120)로부터 무선 통신 신호를 수신할 수 있다. LNA(112)는 수신된 신호를 이용 가능한 레벨로 증폭하고, 라디오 주파수(RF) 신호(114), 즉, 송신된 원래 신호의 표현을 생성할 수 있다. 주파수 합성기(104)는 특정한 애플리케이션으로 지향되는 차동 신호(106)를 출력할 수 있다. 주파수 합성기(104)는 상이한 주파수들을 생성할 수 있다. 위상 회전을 갖도록 1.5로 분주하는 모듈(108)은 차동 신호(106)를 수신하고 직교 신호(132)를 출력할 수 있다. 아래에서 논의되는 바와 같이, 위상 회전을 갖도록 1.5로 분주하는 모듈(108)은 디바이더 다음 더블러를 이용할 수 있다. 수신기(102)에서 예시되었지만, 위상 회전을 갖도록 1.5로 분주하는 모듈(108)은 무선 통신을 위해 설계된 기지국 또는 모바일 디바이스의 다양한 애플리케이션들에서 이용될 수 있다. 믹서(116)는 LNA(112)로부터 RF 신호(114) 및 위상 회전을 갖도록 1.5로 분주하는 모듈(108)로부터 직교 신호(132)를 수신하고 기저대역 신호(118)를 생성할 수 있다. 기저대역 신호(118)는 전송 디바이스 상의 마이크로폰에 의해 수신된 실제 재구성된 오디오, 예를 들어, 유성음 또는 다른 종류의 데이터일 수 있다. 따라서, 수신기(102)는 기저대역 신호(118)를 재구성하기 위해 믹서(116)를 이용할 수 있다.
도 2는 1.5로 분주하는 모듈(208)의 블록도이다. 1.5로 분주하는 모듈(208)은 3으로 분주하는 모듈(222)에 다음 정밀 위상 회전 회로(224) 다음 하나 이상의 더블러들(226a-b)을 포함할 수 있다. 3으로 분주하는 모듈(222)은 예를 들어, 주파수 합성기(104)로부터 차동 신호(206)를 수신할 수 있다. 3으로 분주하는 모듈(222)은 차동 신호(206)의 주파수를 분주하고 정밀 위상 회전 회로(224)에 대한 6-위상 신호(228)를 생성할 수 있다. 정밀 위상 회전 회로(224)는 6-위상 신호(228)를 수신하고 8-위상 신호(230)를 생성할 수 있다. 이는 하나 이상의 지연 셀들(238) 및 하나 이상의 피드백 루프들(236)을 이용하는 것을 포함할 수 있다. 본 명세서에서 이용되는 바와 같이, "지연 셀"(238)이란 용어는 시간 도메인에서 신호를 시간 지연하거나 주파수 도메인에서 신호를 위상 시프트하는 임의의 모듈을 지칭한다. 8-위상 신호(230) 내의 위상들 중 4개는 I(동위상) 더블러(226a)로 송신될 수 있고 다른 4개의 위상들은 Q(이위상) 더블러(226b)로 송신될 수 있다. I 더블러(226a) 및 Q 더블러(226b)의 결합된 출력들은 직교 신호(232)를 형성할 수 있다.
디바이더(222) 다음 더블러(226a-b)(더블러 다음 디바이더 보다)를 갖는 아키텍처를 이용함으로써, 1.5로 분주하는 모듈(208)과 연관된 다수의 문제들을 방지될 수 있다. 특히, 더블러(226a-b) 이전에 3으로 분주하는 모듈(222)을 배치함으로써, 3으로 분주하는 모듈(222)은 더 낮은 주파수에서, 예를 들어, 2배의 VCO 주파수(2*Fvco)가 아닌 VCO 주파수(Fvco)에서 동작할 수 있다. 이는 보다 신뢰할 수 있는 디바이더(222) 기능을 가능하게 할 수 있다. 부가적으로, 1.5로 분주하는 모듈(208)은 (예를 들어, 단일의 위상을 다수의 위상들로 분할하기 위한)RC/CR 네트워크를 포함하지 않을 수 있으며, 이는 전류 소모를 더 낮게 할 수 있다. 일 구성에서, 전류 소모는 더블러(226a-b) 다음 디바이더(222)를 갖는 구성에 비해 대략 40%만큼 감소될 수 있다. 부가적으로, 1.5로 분주하는 모듈(208)의 위상 정확도는 프로세스- 및 온도-의존적일 수 있으며, 이는 잔여 측파대 성능을 예를 들어, 약 10dB만큼 개선할 수 있다.
도 3은 1.5로 분주하는 모듈(308)을 예시하는 블록도이다. 앞서와 같이, 1.5로 분주하는 모듈(308)은 3으로 분주하는 모듈(322), 정밀 위상 회전 회로(324) 및 하나 이상의 더블러들(326a-b)을 포함할 수 있다. 3으로 분주하는 모듈(322)은 주파수(Fvco)의 차동 신호(306)(즉, 2개의 위상들)를 수신하고, fvco/3의 주파수의 6-위상 신호(X1-X6)(328a-f)를 생성할 수 있다. 정밀 위상 회전 회로(324)는 6-위상 신호(X1-X6)(328a-f)를 수신하고 8-위상 신호(Out0-Out315)(330a-h)를 생성할 수 있다. 8-위상 신호(Out0-Out315)(330a-h) 내의 위상들 중 4개는 I(동위상) 더블러(326a)로 송신될 수 있고, 다른 4개의 위상들은 Q(이위상) 더블러(326b)로 송신될 수 있다. I 더블러(326a) 및 Q 더블러(326b)의 결합된 출력들은 직교 신호(QuadOut1-QuadOut4)(332a-d)를 형성할 수 있다.
구체적으로, 정밀 위상 회전 회로(324)는 6-위상 신호(X1-X6)(328a-f)를 8-위상 신호(Out0-Out315)(330a-h)로 튜닝하기 위해 지연 셀들(338a-f) 및 피드백 루프들(340, 342, 344)의 결합을 이용할 수 있다. 각각의 지연 셀(338a-f)은 제어 신호(즉, VC1(346), VC2(348), 또는 VC3(350)) 및 6-위상 신호(X1-X6)(328a-f)로부터 하나의 위상을 수신하고 8-위상 신호(Out0-Out315)(330a-h)의 위상들 중 하나를 생성할 수 있다. 예를 들어, 제 1 지연 셀(338a)은 X2(328b)(6-위상 신호(328)로부터) 및 VC1(346)(제 1 피드백 루프(340)로부터)를 수신하고, Out(270)(330g)를 생성할 수 있다. 유사하게, 제 2 지연 셀(338b)은 X5(328e)(6-위상 신호(328)로부터) 및 VC1(346)(제 1 피드백 루프(340)로부터)을 수신하고, Out(90)(330c)를 생성할 수 있다. 유사한 프로세싱 경로들은 각각 Out225(330f), Out45(330b), Out315(330h) 및 Out135(330d)를 생성하기 위해 제 3 지연 셀(338c), 제 4 지연 셀(338d), 제 5 지연 셀(338e), 및 제 6 지연 셀(338f)에 대해서 정밀 위상 회전 회로(324)에서 예시된다.
각각의 피드백 루프(340, 342, 344)는 위상을 조정하기 위해, 즉 8-위상 신호(Out0-Out315)(330a-h)를 생성하기 위해 6-위상 신호(X1-X6)(328a-f)의 위상들을 회전시키도록 지연 셀들(338a-f)을 제어하는데 이용되는 제어 신호들(VC1-VC3)(346, 348, 350)을 생성하기 위해 AND 게이트들, 레지스터들, 커패시터들 및 연산 증폭기들의 결합을 포함할 수 있다. 정밀 위상 회전 회로(324)의 일 구성에서, 피드백 루프들(340, 342, 344)은 유사한 회로 엘리먼트들을 포함할 수 있지만, 수신된 입력들이 상이할 수 있어서, 결과적으로 출력들을 상이하게 한다. 예를 들어, 제 1 피드백 루프(340)는 제 1 제어 신호(VC1)(346)를 생성하기 위해 Out0(330a)(X1(328a)과 동일함), Out90(330c), Out180(330e)(X4(328d)과 동일함) 및 Out270(330g)을 수신할 수 있다. 제 2 피드백 루프(342)는 제 2 제어 신호(VC2)(348)를 생성하기 위해 Out0(330a), Out45(330b), Out90(330c), Out180(330e), Out225(330f) 및 Out270(330g)을 수신할 수 있다. 제 3 피드백 루프는 제 3 제어 신호(VC3)(350)를 생성하기 위해 Out0(330a), Out90(330c), Out135(330d), Out180(330e), Out270(330g) 및 Out315(330h)를 수신할 수 있다. 제어 신호들(VC1-VC3)(346, 348, 350)은 지연 셀(338a-f)에 의해 얼마나 많은 지연들이 수행되는지를 결정할 수 있다. X1(328a) 및 X4(328d)는 지연 셀(338a-f)로부터 어떠한 부가적인 지연도 없이, 각각 Out0(330a) 및 Out180(330e)와 동일한 것으로 고려될 수 있다.
I(동위상) 더블러(326a) 및 Q(이위상) 더블러(326b)는 Fvco/1.5인 제 3 주파수를 갖는 직교 신호(332)를 생성하기 위해 8-위상 신호(Out0-Out315)(330a-h)의 위상들 중 4개를 각각 수신할 수 있다. 특히, I 더블러(326a)는 직교 신호의 2개의 위상들(QuadOut1-QuadOut2)(332a-b)을 생성하기 위해 Out0(330a), Out180(330e), Out90(330c) 및 Out270(330g)을 수신할 수 있다. 유사하게, Q 더블러(326b)는 직교 신호의 다른 2개의 위상들(QuadOut3-QuadOut4)(332c-d)을 생성하기 위해 Out45(330b), Out225(330f), Out315(330h) 및 Out135(330d)를 수신할 수 있다.
도 4a는 정밀 위상 회전 회로(324)에 대한 입력인 6-위상 신호(X1-X6)(428a-f)를 예시하는 위상도이다. 예를 들어, 6 위상들(X1-X6)(428a-f)은 3으로 분주하는 모듈(322)로부터의 출력일 수 있다. 예시되는 바와 같이, 6-위상 신호(X1-X6)(428a-f)의 위상들은 서로로부터 균일하게 60도 이격될 수 있다. 즉, X1(428a), X6(428f), X5(428e), X4(428d), X3(428c) 및 X2(428b)는 각각 0, 60, 120, 180, 240 및 300 도의 위상들을 가질 수 있다.
도 4b는 정밀 위상 회전 회로(324)로부터의 출력인 8-위상 신호(430)를 예시하는 위상도이다. 예를 들어, 8 위상들(Out0-Out315)(430a-h)은 직교 신호(QuadOut1-QuadOut4)(332a-d)를 생성하기 위해 I(동위상) 더블러(326a) 및 Q(이위상) 더블러(326b) 간의 입력일 수 있다. 예시되는 바와 같이, 8-위상 신호(Out0-Out315)(430a-h)의 위상들은 서로로부터 균일하게 45도 이격될 수 있다. 즉, Out0(430a), Out45(430b), Out90(430c), Out135(430d), Out180(430e), Out225(430f), Out270(430g) 및 Out315(430h)는 각각 0, 45, 90, 135, 180, 225, 270 및 315도의 위상들을 가질 수 있다.
도 5는 예를 들어, 정밀 위상 회전 회로(324)에서 이용되는 지연 셀(538)을 예시하는 회로도이다. 지연 셀(538)은 입력 신호(528)(예를 들어, 6-위상 신호(X1-X6)(328a-f)의 부분) 및 제어 신호(552)(예를 들어, 피드백 루프(340, 342, 344)로부터의)를 수신하고 출력 신호(예를 들어, 8-위상 신호(Out0-Out315)(330a-h)의 부분)를 생성할 수 있다. 입력 신호(528)는 PMOS(p-channel metal oxide semiconductor) 트랜지스터(554) 및 NMOS(n-channel metal oxide semiconductor) 트랜지스터(556)의 게이트들에 공급될 수 있다. p-채널 트랜지스터(554)는 n-채널 트랜지스터(556)와 직렬 구성일 수 있다.
제어 신호(552)는 디제너레이션 트랜지스터(degeneration transistor)(558), 예를 들어, n-채널 디제너레이션 트랜지스터(558)의 게이트에 공급될 수 있다. 일 구성에서, 제어 신호(552)의 전압 레벨이 높을수록, 출력 신호(530)에서 생성되는 지연이 더 낮은데, 즉 제어 신호(552) 상의 최대 전압은 출력 신호(530)에서 0 지연을 생성할 수 있다. 역으로, 제어 신호(552)의 전압 레벨이 낮을수록, 출력 신호(530)에서 생성되는 지연이 더 높은데, 즉, 제어 신호(552) 상의 0 전압은 출력 신호(530)에서 최대 지연을 생성할 수 있다. 디제너레이션 트랜지스터(558)를 갖는 구성이 예시되지만, 지연 셀(538)의 임의의 적합한 구성이 이용될 수 있다. 예를 들어, 제어 신호(552)에 기초하여 가변 지연을 제공하는 스위칭된 커패시터 뱅크가 이용될 수 있다. 또한, 이용되는 구성에 무관하게, 하나 이상의 지연 셀들(538)은 가능한 지연을 증가시키도록 함께 케스케이드(cascade)될 수 있다.
일 구성에서, PMOS 트랜지스터(554)의 소스는 직류(DC) 기준 전압(Vdd)(553)에 커플링될 수 있다. PMOS 트랜지스터(554) 및 NMOS 트랜지스터(556)의 드레인들은 함께 커플링될 수 있다. NMOS 트랜지스터(556)의 소스는 디제너레이션 트랜지스터(558)의 드레인에 커플링될 수 있다. 디제너레이션 트랜지스터(558)의 소스는 접지(560)에 커플링될 수 있다. 특히, 제어 신호(552)는 디제너레이션 트랜지스터(558)의 저항을 조정하여, 지연 셀(538)의 전체 지연을 조정할 수 있다. 또한, 디제너레이션 트랜지스터(558)의 치수들은 본 시스템들 및 방법들이 적용되는 특정한 애플리케이션에 대해 선택될 수 있는데, 예를 들어, 더 작은 디제너레이션 트랜지스터(558)는 더 큰 저항을 허용하고 지연 셀(538)의 전체 지연 범위에 영향을 줄 수 있다.
도 6은 직교 신호(232)를 생성하기 위해 주파수를 1.5로 분주하기 위한 방법(600)을 예시하는 흐름도이다. 방법(600)은 1.5로 분주하는 모듈(208)에 의해 수행될 수 있다. 1.5로 분주하는 모듈(208)은 제 1 주파수, 예를 들어, VCO 주파수(Fvco)를 갖는 차동 신호(206)를 수신할 수 있다(602). 예를 들어, 차동 신호(206)는 수신기(102)에서 주파수 합성기(104)로부터 수신될 수 있다. 1.5로 분주하는 모듈(208)은 또한 제 2 주파수의 6-위상 신호(228)를 생성할 수 있고(604), 여기서 제 2 주파수는 3으로 분주된 제 1 주파수, 즉 Fvco/3이다. 1.5로 분주하는 모듈(208)은 6-위상 신호(228)를 생성하기 위해 3으로 분주하는 모듈(222)을 이용할 수 있다. 6-위상 신호(228)의 위상들은 서로로부터 균일하게 60도 이격될 수 있는데, 즉, 6-위상 신호는 0, 60, 120, 180, 240 및 300 도의 위상들을 가질 수 있다.
1.5로 분주하는 모듈(208)은 또한 6-위상 신호(228)를 제 2 주파수, 즉 Fvco/3의 8-위상 신호(230)로 변환할 수 있다(606). 이는 정밀 위상 회전 회로(224)를 이용하는 것을 포함할 수 있다. 특히, 이 변환은 6-위상 신호(228)로부터 8-위상 신호(230)를 생성하기 위해 지연 셀들(238) 및 피드백 루프들(236)의 결합을 이용하는 것을 포함할 수 있다. 1.5로 분주하는 모듈(208)은 8-위상 신호(230)를 1.5로 분주된 제 1 주파수 및 2로 곱해진 제 2 주파수인 제 3 주파수의 직교 신호(232)로 또한 변환할 수 있다(608). 즉, 제 3 주파수는 Fvco/1.5일 수 있다. 이는 하나 이상의 더블러들, 예를 들어, I(동위상) 더블러(226a) 및 Q(이위상) 더블러(226b)를 이용하는 것을 포함할 수 있다.
도 7a는 제 1 피드백 루프(740)의 동작을 예시하는 회로도이다. 피드백 루프(740)는 지연 셀들(738a-b)에 의해 도입된 지연의 양을 결정하는 제 1 제어 신호(VC1)(746)를 생성하기 위해 위상 회전 회로(324)에서 이용 가능한 다양한 신호들을 이용할 수 있다. 즉, 제 1 제어 신호(VC1)(746)는 X2(728b) 및 X5(728e)를 얼마나 많이 지연시킬지를 결정하기 위해 지연 셀들(738a-b)의 입력에 다시 공급될 수 있다. 특히, 제 1 피드백 루프(740)는 제 1 제어 신호(VC1)(746)를 생성하기 위해 Out0(730a)(X1(728a)과 동일함), Out90(730c), Out180(730e)(X4(728d)와 동일함) 및 Out270(730g)을 수신할 수 있다.
피드백 루프(740)는 2개의 입력들을 연산 증폭기(768)에 제공하기 위해 4개의 논리적 AND 게이트들(762a-d), 4개의 레지스터들(R1-R4)(764a-d) 및 2개의 커패시터들(C1-C2)(766a-b)을 포함할 수 있다. 제 1 2개의 AND 게이트들(762a-b), 제 1 2개의 레지스터들(R1-R2)(764a-b) 및 제 1 커패시터(C1)(766a)는 연산 증폭기(768)의 양의 입력 단자에 입력을 제공하는 제 1 (또는 상부) 평균화 회로로서 작동할 수 있다. 마지막 2개의 AND 게이트들(762c-d), 마지막 2개의 레지스터들(R3-R4)(764c-d) 및 제 2 커패시터(C2)(766b)는 연산 증폭기(768)의 음의 입력 단자에 입력을 제공하는 제 2 (또는 하부) 평균화 회로로서 작동할 수 있다. 레지스터들(R1-R4)(764a-d) 및 커패시터들(C1-C2)(766a-b)은 AND 게이트들(762a-d)의 출력들을 저역-통과 필터링하도록 결합할 수 있다. 또한, 양의 단자의 입력 전압은 Vp로서 지칭될 것이고, 음의 단자의 입력 전압은 Vn으로서 지칭될 것이다. 전압은 DC 전압 유닛들의 견지에서 피드백 루프에 관해 논의될 것이며, 여기서 1u = 1 DC 전압 유닛 = Vdd/12이다.
우선, VC1(746)은 지연 셀들(738a-b)에 어떠한 지연도 야기하지 않는 최대라고 가정한다. 어떠한 지연도 없이, 제 1 지연 셀의 출력은 300도(X2(728b)와 동일함)일 수 있고, 제 2 지연 셀의 출력은 120도(X5(728e)와 동일함)일 수 있다. 상부 평균화 회로는 Vp = 2u를 생성할 수 있으며 하부 평균화 회로는 Vn = 4u를 생성할 수 있다. 동일하지 않은 입력들은 연산 증폭기(768) 출력(VC1)(746)을 로우(low)로 강제하며, 이는 보다 많은 지연을 야기한다. Vp = Vn = 3u가 되도록 X2(728b)와 X5(728e)가 지연될 때 평형이 설정될 수 있다. 이에 따라, X2(728b) 및 X5(728e)는 각각 Out270(730g) 및 Out90(730c)이 되도록 30도(또는 1u)만큼 사실상 지연될 수 있다.
도 7b는 제 1 피드백 루프(740) 및 지연 셀(738a-b)에 의해 야기되는 위상 회전의 그래픽 예시이다. 좌측 상에서 X1(728a), X2(728b), X4(728d) 및 X5(728e)(제 1 피드백 루프(740)에 대한 입력들)가 0, 300, 180 및 120도로 각각 예시된다. 우측 상에서 Out0(730a), Out90(730c), Out180(730e) 및 Out270(730g)이 0, 90, 180 및 270도로 각각 예시된다. 이에 따라, X1(728a) 및 X4(728d)를 기준으로서 이용하여, 지연 셀들(738a-b) 및 제 1 피드백 루프(740)는 X2(728b) 및 X5(728e)를 시계 방향으로 30도 회전시킬 수 있다.
도 8a는 제 2 피드백 루프(842)의 동작을 예시하는 회로도이다. 피드백 루프(842)는 지연 셀들(838c-d)에 의해 도입된 지연의 양을 결정하는 제 2 제어 신호(VC2)(848)를 생성하기 위해 위상 회전 회로(324)에서 이용 가능한 다양한 신호들을 이용할 수 있다. 즉, 제 2 제어 신호(VC2)(848)는 X3(828c) 및 X6(828f)을 얼마나 많이 지연할지를 결정하기 위해 지연 셀들(838c-d)의 입력에 다시 공급될 수 있다. 제 2 피드백 루프(842)는 제 2 제어 신호(VC2)(848)를 생성하기 위해 Out0(830a), Out45(830b), Out90(830c), Out180(830e), Out225(830f) 및 Out270(830g)를 수신할 수 있다.
도 8a에서 예시되는 제 2 피드백 루프(842)는 도 7a에서 예시된 제 1 피드백 루프(740)와 유사한 기능 및 회로 엘리먼트들을 포함할 수 있다. 특히, 도 8a에서 예시된 AND 게이트들(862a-d), 레지스터들(R1-R4)(864a-d), 커패시터들(C1-C2)(866a-b) 및 연산 증폭기(868)는 도 7a에서 예시된 AND 게이트들(762a-d), 레지스터들(R1-R4)(764a-d), 커패시터들(C1-C2)(766a-b) 및 연산 증폭기(768)에 대응할 수 있다.
그러나, 대조적으로 지연 셀들(838c-d) 및 제 2 피드백 루프(842)는 X3(828c) 및 X6(828f)을 시계 방향으로 15도(도 7a에서 처럼 X2(728b) 및 X5(728e)를 30도 회전시키는 대신) 회전시키기 위해 기준으로서 X1(828a) 및 X4(828d)를 이용할 수 있다. 이를 위해, 상부 평균화 회로는 Vp = 1u를 생성할 수 있고 하부 평균화 회로는 Vn = 2u를 생성할 수 있다. 동일하지 않은 입력들은 연산 증폭기(868) 출력(VC2)(848)을 로우로 강제할 수 있으며, 이는 더 많은 지연을 야기한다. Vp = Vn = 1.5u이 되도록 X3(828c) 및 X6(828f)이 지연될 때 평형이 설정될 수 있다. 이에 따라, X3(828c) 및 X6(828f)은 각각 Out225(830f) 및 Out45(830b)가 되도록 15도 만큼 사실상 지연될 수 있다.
도 8b는 제 2 피드백 루프(842) 및 지연 셀들(848c-d)에 의해 야기되는 위상 회전의 그래픽 예시이다. 좌측 상에, X1(828a), X3(728c), X4(828d) 및 X6(828f)(제 2 피드백 루프(842)에 대한 입력들)이 0, 240, 180 및 60도로 각각 예시된다. 우측 상에, Out0(830a), Out45(830b), Out180(830e) 및 Out225(830f)가 0, 45, 180 및 225도로 각각 예시된다. 그러므로, X1(828a) 및 X4(828d)를 기준으로서 이용하여, 지연 셀들(838c-d) 및 제 2 피드백 루프(842)는 X3(828c) 및 X6(828f)을 시계 방향으로 15도 회전시킬 수 있다.
도 9a는 제 3 피드백 루프(944)의 동작을 예시하는 회로도이다. 피드백 루프(944)는 지연 셀들(938e-f)에 의해 도입되는 지연의 양을 결정하는 제 3 제어 신호(VC3)(950)를 생성하도록 위상 회전 회로(324)에서 이용 가능한 다양한 신호들을 이용할 수 있다. 즉, 제 3 제어 신호(VC3)(950)는 X1(928a) 및 X4(928d)를 얼마나 많이 지연시킬지 결정하기 위해 지연 셀들(938e-f)의 입력에 다시 공급될 수 있다. 제 3 피드백 루프는 제 3 제어 신호(VC3)(950)를 생성하기 위해 Out0(930a), Out90(930c), Out135(930d), Out180(930e), Out270(930g) 및 Out315(930h)를 수신할 수 있다.
도 9a에서 예시되는 제 3 피드백 루프(944)는 도 7a에서 예시되는 제 1 피드백 루프(740)와 유사한 기능 및 회로 엘리먼트들을 포함할 수 있다. 특히, 도 9a에서 예시된 AND 게이트들(962a-d), 레지스터들(R1-R4)(964a-d), 커패시터들(C1-C2)(966a-b) 및 연산 증폭기(968)는 도 7a에서 예시된 AND 게이트들(762a-d), 레지스터들(R1-R4)(764a-d), 커패시터들(C1-C2)(766a-b), 및 연산 증폭기(768)에 대응할 수 있다.
그러나 대조적으로, 지연 셀들(938e-f) 및 제 3 피드백 루프(944)는 X1(928a) 및 X4(928d)를 시계방향으로 45도 회전시킬 수 있다. 이를 위해, 상부 평균화 회로는 Vp = 3u를 생성할 수 있고 하부 평균화 회로는 Vn = 0u를 생성할 수 있다. Vp = Vn = 1.5u가 되도록 X1(928a) 및 X4(928d)가 지연될 때 평형이 설정될 수 있다. 이에 따라, X1(928a) 및 X4(928d)는 각각 Out315(930h) 및 Out135(930d)가 되도록 45도만큼 사실상 지연될 수 있다.
도 9b는 제 3 피드백 루프(944) 및 지연 셀들(938e-f)에 의해 야기되는 위상 회전의 그래픽 예시이다. 좌측 상에, X1(928a) 및 X4(928d)가 각각 0 및 180도로 예시된다. 우측 상에, Out0(930a), Out135(930d), Out180(930e) 및 Out315(930h)가 각각 0, 135, 180 및 315도로 예시된다. 이에 따라 X1(928a) 및 X4(928d)는 지연 셀들(938e-f) 및 제 3 피드백 루프(944)를 이용하여 시계 방향으로 45도 회전될 수 있다.
도 10은 전자 디바이스/무선 디바이스(1004) 내에 포함될 수 있는 특정한 컴포넌트들을 예시한다. 전자 디바이스/무선 디바이스(1004)는 액세스 단말, 모바일 스테이션, 사용자 장비(UE), 기지국, 액세스 포인트, 브로드캐스트 전송기, 노드B, 이볼브드 노드B 등일 수 있다. 전자 디바이스/무선 디바이스(1004)는 프로세서(1003)를 포함한다. 프로세서(1003)는 범용 단일- 또는 다중-칩 마이크로프로세서(예를 들어, ARM), 특수 목적 마이크로프로세서(예를 들어, 디지털 신호 프로세서(DSP)), 마이크로제어기, 프로그래밍 가능한 게이트 어레이 등일 수 있다. 프로세서(1003)는 중앙 처리 장치(CPU)로서 지칭될 수 있다. 단지 단일의 프로세서(1003)가 도 10의 전자 디바이스/무선 디바이스(1004)에서 도시되지만, 대안적인 구성에서, 프로세서들(예를 들어, ARM 및 DSP)의 조합이 이용될 수 있다.
전자 디바이스/무선 디바이스(1004)는 또한 메모리(1005)를 포함한다. 메모리(1005)는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수 있다. 메모리(1005)는 RAM(random access memory), ROM(read-only memory), 자기 디스크 저장 매체들, 광학 저장 매체들, RAM 내의 플래시 메모리 디바이스들, 프로세서와 함께 포함되는 온-보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들 및 이들의 조합을 포함한 기타 등등으로서 구현될 수 있다
데이터(1007a) 및 명령들(1009a)은 메모리(1005)에 저장될 수 있다. 명령들(1009a)은 여기서 기재된 방법들을 구현하기 위해 프로세서(1003)에 의해 실행될 수 있다. 명령들(1009a)의 실행은 메모리(1005)에 저장된 데이터(1007a)의 이용을 수반할 수 있다. 프로세서(1003)가 명령들(1009a)을 실행할 때, 명령들(1009b)의 다양한 부분들은 프로세서(1003) 상에 로딩될 수 있고 데이터(1007b)의 다양한 조각들이 프로세서(1003) 상에 로딩될 수 있다.
전자 디바이스/무선 디바이스(1004)는 또한 전자 디바이스/무선 디바이스(1004)로 그리고 이들로부터 신호들의 전송 및 수신을 허용하기 위해 전송기(1011) 및 수신기(1013)를 포함할 수 있다. 전송기(1011) 및 수신기(1013)는 트랜시버(1015)로서 집합적으로 지칭될 수 있다. 다수의 안테나들(1017a-b)은 트랜시버(1015)에 전기적으로 커플링될 수 있다. 전자 디바이스/무선 디바이스(1004)는 또한 다수의 전송기들, 다수의 수신기들, 다수의 트랜시버들 및/또는 부가적인 안테나들을 포함할 수 있다(도시되지 않음).
전자 디바이스/무선 디바이스(1004)는 디지털 신호 프로세서(DSP)(1021)를 포함할 수 있다. 전자 디바이스/무선 디바이스(1004)는 통신 인터페이스(1023)를 또한 포함할 수 있다. 통신 인터페이스(1023)는 사용자가 전자 디바이스/무선 디바이스(1004)와 상호작용하도록 허용할 수 있다.
전자 디바이스/무선 디바이스(1004)의 다양한 컴포넌트들은 하나 이상의 버스들에 의해 함께 커플링될 수 있으며, 하나 이상의 버스들은 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수 있다. 명료함을 위해, 다양한 버스들은 도 10에서 버스 시스템(1019)으로서 예시된다.
본 명세서에서 설명되는 기법들은 직교 멀티플렉싱 방식에 기초하는 통신 시스템들을 포함하는 다양한 통신 시스템들을 위해 이용될 수 있다. 이러한 통신 시스템들의 예들은 OFDMA(Orthogonal Frequency Division Multiple Access) 시스템들, SC-FDMA(Single-Carrier Frequency Division Multiple Access) 시스템들 등을 포함한다. OFDMA 시스템은 전체 시스템 대역폭을 다수의 직교 서브-캐리어들로 분할하는 변조 기법인 OFDM(orthogonal frequency division multiplexing)을 활용한다. 이들 서브-캐리어들은 또한 톤들, 빈들 등으로 불릴 수 있다. OFDM에 있어서, 각각의 서브-캐리어는 데이터로 독립적으로 변조될 수 있다. SC-FDMA 시스템은 시스템 대역폭에 걸쳐서 분산되는 서브-캐리어들을 전송하기 위해 IFDMA(interleaved FDMA)를, 인접한 서브-캐리어들의 블록 상에서 전송하기 위한 LFDMA(localized FDMA)를, 또는 인접한 서브-캐리어들의 다수의 블록 상에서 전송하기 위한 EFDMA(enhanced FDMA)를 활용할 수 있다. 일반적으로, 변조 심볼들은 OFDM에 있어 주파수 도메인에서, SC-FDMA에 있어 시간 도메인에서 송신된다.
용어 "결정하는"은 매우 다양한 동작들을 포함하며, 이에 따라 "결정하는"은 계산하는, 컴퓨팅하는, 프로세싱하는, 유도하는, 조사하는, 룩업하는(예를 들어, 표, 데이터베이스 또는 다른 데이터 구조에서 룩업), 확인하는(ascertaining) 등을 포함할 수 있다. 또한, "결정하는"은 수신하는(예를 들어, 정보를 수신하는), 액세스하는(예를 들어, 메모리 내의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는"은 해결하는, 선택하는, 선정하는, 설정하는 등을 포함할 수 있다.
구문 "~에 기초하는"은 달리 명확히 특정되지 않으면 "~에만 기초하는"을 의미하지 않는다. 즉, 구문 "~에 기초하는"은 "~에만 기초하는" 및 "적어도 ~에 기초하는" 둘 다를 기술한다.
용어 "프로세서"는 범용 프로세서, 중앙 처리 장치(CPU), 마이크로프로세서, 디지털 신호 프로세서(DSP), 제어기, 마이크로제어기, 상태 머신 등을 포함하도록 넓게 해석되어야 한다. 몇몇 상황들에 하에서, "프로세서"는 ASIC(application specific integrated circuit), PLD(programmable logic device), FPGA(field programmable gate array) 등을 지칭할 수 있다. 용어 "프로세서"는 프로세싱 디바이스들의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어에 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성을 지칭할 수 있다.
용어 "메모리"는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트를 포함하도록 넓게 해석되어야 한다. 용어 메모리는 RAM(random access memory), ROM(read-only memory), NVRAM(non-volatile random access memory), PROM(programmable read-only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable PROM), 플래시 메모리, 자기 또는 광학 데이터 저장소, 레지스터 등과 같이 다양한 타입들의 프로세서-판독 가능한 매체들을 지칭할 수 있다. 프로세서가 메모리로부터 정보를 판독하고 및/또는 메모리에 정보를 기록할 수 있는 경우 메모리는 프로세서와 전자통신 상태에 있다고 한다. 프로세서에 통합된 메모리는 프로세서와 전자 통신한다.
용어 "명령들" 및 "코드"는 임의의 타입의 컴퓨터-판독 가능한 스테이트먼트(들)를 포함하도록 넓게 해석되어야 한다. 예를 들어, 용어 "명령들" 및 "코드"는 하나 이상의 프로그램들, 루틴들, 서브-루틴들, 함수들, 프로시저들 등을 지칭할 수 있다. "명령들" 및 "코드"는 단일의 컴퓨터-판독 가능한 스테이트먼트 또는 다수의 컴퓨터-판독 가능한 스테이트먼트들을 포함할 수 있다.
여기서 기술된 기능들은 하드웨어에 의해 실행되는 펌웨어 또는 소프트웨어로 구현될 수 있다. 함수들은 컴퓨터-판독 가능한 매체 상의 하나 이상의 명령들로서 저장될 수 있다. 용어들 "컴퓨터-판독 가능한 매체" 또는 "컴퓨터-프로그램 물건"은 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 유형의 저장 매체를 지칭한다. 제한이 아닌 예로서, 컴퓨터-판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 여기서 이용된 바와 같은 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(compact disc)(CD), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다용도 디스크(digital versatile disc)(DVD), 플로피 디스크(floppy disk) 및 블루레이® 디스크(Blu-ray® disc)를 포함하며, 여기서 disk들은 보통 데이터를 자기적으로 재생하는 반면에, disc들은 레이저들로 광학적으로 데이터를 재생한다.
여기서 기재된 방법들은 기술된 방법을 달성하기 위한 하나 이상의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구항들의 범위로부터 벗어남 없이 서로 교환 가능하게 될 수 있다. 즉, 단계들 또는 동작들의 특정한 순서가 기술되고 있는 방법의 적절한 동작을 위해 요구되지 않으면, 특정한 단계들 및/또는 동작들의 순서 및/또는 이용은 청구항들의 범위로부터 벗어남 없이 수정될 수 있다.
또한, 도 6에 의해 예시된 것들과 같이, 여기서 기술된 방법들 및 기법들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단은 디바이스에 의해 다운로드되고 및/또는 다른 방식으로 획득될 수 있다는 것이 인지되어야 한다. 예를 들어, 디바이스는 여기서 기술된 방법들을 수행하기 위한 수단의 이전을 용이하게 하기 위해 서버에 커플링될 수 있다. 대안적으로, 여기서 기술된 다양한 방법들은 저장 수단(랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 컴팩트 디스크(CD) 또는 플로피 디스크와 같은 물리적 저장 매체 등)을 통해 제공될 수 있어서, 디바이스는 저장 수단을 디바이스에 제공하거나 커플링하면 다양한 방법들을 획득할 수 있다.
청구항들은 위에서 예시된 바로 그 구성 및 컴포넌트들로 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들, 변경들 및 변동물들은 청구항들의 범위로부터 벗어남 없이 여기서 기술된 시스템들, 방법들 및 장치의 어레인지먼트(arrangement), 동작 및 상세들에서 이루어질 수 있다.

Claims (30)

  1. 직교 신호를 생성하도록 주파수를 1.5로 분주하기 위한 장치로서,
    제 1 주파수 및 2개의 위상들을 갖는 차동 입력 신호를 수신하고 제 2 주파수의 6-위상 신호를 생성하는 디바이더 ― 상기 제 2 주파수는 상기 제 1 주파수를 3으로 나눈 것임 ― ;
    상기 6-위상 신호를 수신하고 8-위상 신호를 생성하는 정밀 위상 회전 회로 ― 상기 정밀 위상 회전 회로는 하나 이상의 지연 셀들을 포함하고, 각각의 지연 셀은 상기 6-위상 신호에서 하나 이상의 위상들을 회전시킴 ― ; 및
    상기 8-위상 신호를 수신하고 직교 신호를 생성하는 더블러(doubler)
    를 포함하고,
    상기 직교 신호는 상기 제 1 주파수를 1.5로 나눈 제 3 주파수를 갖는,
    주파수를 1.5로 분주하기 위한 장치.
  2. 제 1 항에 있어서,
    각각의 지연 셀은 15도, 30도, 또는 45도만큼 하나 이상의 위상들을 회전시키는,
    주파수를 1.5로 분주하기 위한 장치.
  3. 제 2 항에 있어서,
    수행된 위상 회전의 양은 각각의 지연 셀에 대한 제어 신호에 기초하는,
    주파수를 1.5로 분주하기 위한 장치.
  4. 제 3 항에 있어서,
    상기 제어 신호는,
    피드백 루프에 의해 결정되고,
    하이(high) 값을 갖는 제어 신호는 로우(low) 값을 갖는 제어 신호보다 더 적은 지연을 생성하는,
    주파수를 1.5로 분주하기 위한 장치.
  5. 제 4 항에 있어서,
    각각의 피드백 루프는 하나 이상의 논리적 AND 게이트들, 레지스터들 및 커패시터들을 포함하고,
    상기 레지스터들 및 커패시터들은 상기 논리적 AND 게이트들의 출력에 대한 저역 통과 필터로서 동작하는,
    주파수를 1.5로 분주하기 위한 장치.
  6. 제 1 항에 있어서,
    상기 정밀 위상 회전 회로는 6개의 지연 셀들을 포함하고,
    각각의 지연 셀은 상기 6-위상 신호에서 상이한 위상을 회전시시키는,
    주파수를 1.5로 분주하기 위한 장치.
  7. 제 1 항에 있어서,
    각각의 지연 셀은,
    직렬 구성으로 p-채널 트랜지스터, n-채널 트랜지스터 및 n-채널 디제너레이션(degeneration) 트랜지스터를 포함하고,
    상기 디제너레이션 트랜지스터의 게이트에서 수신되는 제어 신호는 상기 p-채널 트랜지스터 및 상기 n-채널 트랜지스터의 게이트들에서 수신되는 입력 신호에 대한 지연의 양을 결정하는,
    주파수를 1.5로 분주하기 위한 장치.
  8. 제 7 항에 있어서,
    상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 드레인들은 상기 지연 셀의 출력에서 커플링되고,
    상기 n-채널 트랜지스터의 소스는 상기 디제너레이션 트랜지스터의 드레인에 커플링되고,
    상기 디제너레이션 트랜지스터의 소스는 접지에 커플링되고,
    상기 p-채널 트랜지스터의 소스는 직류 전류 기준 전압에 커플링되는,
    주파수를 1.5로 분주하기 위한 장치.
  9. 직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 방법으로서,
    제 1 주파수를 갖는 차동 신호를 수신하는 단계;
    상기 차동 신호에 기초하여 제 2 주파수의 6-위상 신호를 생성하는 단계 ― 상기 제 2 주파수는 상기 제 1 주파수를 3으로 나눈 것임 ― ;
    상기 6-위상 신호를 제 2 주파수의 8-위상 신호로 변환하는 단계 ― 상기 6-위상 신호를 8-위상 신호로 변환하는 단계는 하나 이상의 지연 셀들을 포함하는 정밀 위상 회전 회로를 이용하는 단계를 포함하고, 각각의 지연 셀은 상기 6-위상 신호에서 하나 이상의 위상들을 회전시킴 ― ; 및
    상기 8-위상 신호를 제 3 주파수의 직교 신호로 변환하는 단계
    를 포함하고,
    상기 제 3 주파수는 상기 제 1 주파수를 1.5로 나눈 것인,
    주파수를 1.5로 분주하기 위한 방법.
  10. 제 9 항에 있어서,
    각각의 지연 셀은 15도, 30도, 또는 45도만큼 하나 이상의 위상들을 회전시키는,
    주파수를 1.5로 분주하기 위한 방법.
  11. 제 10 항에 있어서,
    수행된 위상 회전의 양은 각각의 지연 셀에 대한 제어 신호에 기초하는,
    주파수를 1.5로 분주하기 위한 방법.
  12. 제 11 항에 있어서,
    하나 이상의 피드백 루프들에 의해 각각의 지연 셀에 대한 제어 신호들을 결정하는 단계
    를 더 포함하고,
    하이 값을 갖는 제어 신호는 로우 값을 갖는 제어 신호보다 더 적은 지연을 생성하는,
    주파수를 1.5로 분주하기 위한 방법.
  13. 제 12 항에 있어서,
    각각의 피드백 루프는 하나 이상의 논리적 AND 게이트들, 레지스터들 및 커패시터들을 포함하고,
    상기 레지스터들 및 커패시터들은 상기 논리적 AND 게이트들의 출력에 대한 저역 통과 필터로서 동작하는,
    주파수를 1.5로 분주하기 위한 방법.
  14. 제 9 항에 있어서,
    상기 위상 회전 회로는 6개의 지연 셀들을 포함하고,
    각각의 지연 셀은 상기 6-위상 신호에서 상이한 위상을 회전시키는,
    주파수를 1.5로 분주하기 위한 방법.
  15. 제 9 항에 있어서,
    각각의 지연 셀은,
    직렬 구성으로 p-채널 트랜지스터, n-채널 트랜지스터 및 n-채널 디제너레이션(degeneration) 트랜지스터를 포함하고,
    상기 디제너레이션 트랜지스터의 게이트에서 수신되는 제어 신호는 상기 p-채널 트랜지스터 및 상기 n-채널 트랜지스터의 게이트들에서 수신되는 입력 신호에 대한 지연의 양을 결정하는,
    주파수를 1.5로 분주하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 드레인들은 상기 지연 셀의 출력에서 커플링되고,
    상기 n-채널 트랜지스터의 소스는 상기 디제너레이션 트랜지스터의 드레인에 커플링되고,
    상기 디제너레이션 트랜지스터의 소스는 접지에 커플링되고,
    상기 p-채널 트랜지스터의 소스는 직류 전류 기준 전압에 커플링되는,
    주파수를 1.5로 분주하기 위한 방법.
  17. 직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 장치로서,
    제 1 주파수를 갖는 차동 신호를 수신하기 위한 수단;
    상기 차동 신호에 기초하여 제 2 주파수의 6-위상 신호를 생성하기 위한 수단 ― 상기 제 2 주파수는 상기 제 1 주파수를 3으로 나눈 것임 ― ;
    상기 6-위상 신호를 제 2 주파수의 8-위상 신호로 변환하기 위한 수단 ― 상기 6-위상 신호를 8-위상 신호로 변환하기 위한 수단은 하나 이상의 지연하기 위한 수단을 포함하고, 각각의 지연하기 위한 수단은 상기 6-위상 신호에서 하나 이상의 위상들을 회전시킴 ― ; 및
    상기 8-위상 신호를 제 3 주파수의 직교 신호로 변환하기 위한 수단
    을 포함하고,
    상기 제 3 주파수는 상기 제 1 주파수를 1.5로 나눈 것인,
    주파수를 1.5로 분주하기 위한 장치.
  18. 제 17 항에 있어서,
    각각의 지연하기 위한 수단은 15도, 30도, 또는 45도만큼 하나 이상의 위상들을 회전시키는,
    주파수를 1.5로 분주하기 위한 장치.
  19. 제 18 항에 있어서,
    수행된 위상 회전의 양은 각각의 지연하기 위한 수단에 대한 제어 신호에 기초하는,
    주파수를 1.5로 분주하기 위한 장치.
  20. 제 19 항에 있어서,
    각각의 지연하기 위한 수단에 대한 제어 신호들을 결정하기 위한 하나 이상의 수단
    을 더 포함하고,
    하이 값을 갖는 제어 신호는 로우 값을 갖는 제어 신호보다 더 적은 지연을 생성하는,
    주파수를 1.5로 분주하기 위한 장치.
  21. 제 20 항에 있어서,
    각각의 결정하기 위한 수단은,
    하나 이상의 논리적 AND 게이트들, 레지스터들 및 커패시터들을 포함하고,
    상기 레지스터들 및 커패시터들은 상기 논리적 AND 게이트들의 출력에 대한 저역 통과 필터로서 동작하는,
    주파수를 1.5로 분주하기 위한 장치.
  22. 제 17 항에 있어서,
    상기 변환하기 위한 수단은 6개의 지연 셀들을 포함하고,
    각각의 지연 셀은 상기 6-위상 신호에서 상이한 위상을 회전시키는,
    주파수를 1.5로 분주하기 위한 장치.
  23. 제 17 항에 있어서,
    각각의 지연하기 위한 수단은,
    직렬 구성으로 p-채널 트랜지스터, n-채널 트랜지스터 및 n-채널 디제너레이션(degeneration) 트랜지스터를 포함하고,
    상기 디제너레이션 트랜지스터의 게이트에서 수신되는 제어 신호는 상기 p-채널 트랜지스터 및 상기 n-채널 트랜지스터의 게이트들에서 수신되는 입력 신호에 대한 지연의 양을 결정하는,
    주파수를 1.5로 분주하기 위한 장치.
  24. 제 23 항에 있어서,
    상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 드레인들은 상기 지연하기 위한 수단의 출력에 커플링되고,
    상기 n-채널 트랜지스터의 소스는 상기 디제너레이션 트랜지스터의 드레인에 커플링되고,
    상기 디제너레이션 트랜지스터의 소스는 접지에 커플링되고,
    상기 p-채널 트랜지스터의 소스는 직류 전류 기준 전압에 커플링되는,
    주파수를 1.5로 분주하기 위한 장치.
  25. 직교 신호를 생성하기 위해 주파수를 1.5로 분주하기 위한 컴퓨터-판독 가능한 매체로서, 상기 컴퓨터-판독 가능한 매체는 명령들을 갖고, 상기 명령들은,
    제 1 주파수를 갖는 차동 신호를 수신하기 위한 코드;
    상기 차동 신호에 기초하여 제 2 주파수의 6-위상 신호를 생성하기 위한 코드 ― 상기 제 2 주파수는 상기 제 1 주파수를 3으로 나눈 것임 ― ;
    상기 6-위상 신호를 제 2 주파수의 8-위상 신호로 변환하기 위한 코드 ― 상기 6-위상 신호를 8-위상 신호로 변환하기 위한 코드는 상기 6-위상 신호에서 하나 이상의 위상들을 회전시키는 지연하기 위한 코드를 포함함 -; 및
    상기 8-위상 신호를 제 3 주파수의 직교 신호로 변환하기 위한 코드
    를 포함하고,
    상기 제 3 주파수는 상기 제 1 주파수를 1.5로 나눈 것인,
    컴퓨터-판독 가능한 매체.
  26. 제 25 항에 있어서,
    상기 지연하기 위한 코드는 15도, 30도, 또는 45도만큼 하나 이상의 위상들을 회전시키는,
    컴퓨터-판독 가능한 매체.
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